JP4086568B2 - 位相比較回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は位相比較回路に関し、特にＣＭＯＳ技術を使用して高周波（高速）動作可能な位相比較回路に関する。
【０００２】
【従来の技術】
半導体集積回路では、ＰＬＬ回路およびＤＬＬ回路で使用されるデータ信号とクロック信号の位相差を検出するために位相比較回路を用いる。図７および図８は、従来の位相比較回路の論理回路図およびタイミングチャートを示す。
【０００３】
先ず、図７を参照して従来の位相比較回路の回路構成を説明する。この位相比較回路１００は、Ｄ型フリップフロップ回路（以下、Ｄ−ＦＦ回路という）１０１、１０２、１０３、インバータ（位相反転）回路１０４、１０８、１０９、排他的ＯＲ回路（以下、ＥＸＯＲ回路という）１０５、１０６、ＮＡＮＤ回路１０７、１１１およびＮＯＲ回路１１０により構成される。
【０００４】
データ信号がデータ入力端子１１４からＤ−ＦＦ回路１０１、１０３のＤ（データ）入力端子に入力される。クロック信号がクロック入力端子１１５からＤ−ＦＦ回路１０１、１０２のＣ（クロック）入力端子およびインバータ回路１０４、１０８の入力端子に入力される。そして、インバータ１０４および１０８の反転クロック信号ＩおよびＨは、それぞれＤ−ＦＦ回路１０３のＣ入力端子およびＮＡＮＤ回路１０７の一方の入力端子に入力される。
【０００５】
ＥＸＯＲ回路１０６には、Ｄ−ＦＦ回路１０３のＱ出力信号ＥおよびＤ−ＦＦ回路１０１のＱ出力信号Ａが入力される。また、ＥＸＯＲ回路１０５には、Ｄ−ＦＦ回路１０１のＱ出力信号ＡおよびＤ−ＦＦ回路１０２のＱ出力信号Ｂが入力される。ＥＸＯＲ回路１０５の出力信号Ｃは、ＮＡＮＤ回路１０７の他方の入力端子に入力される。ＥＸＯＲ回路１０６の出力信号Ｆは、ＮＯＲ回路１１０およびＮＡＮＤ回路１１１の一方の入力端子に入力される。
【０００６】
また、ＮＡＮＤ回路１０７の出力信号Ｇは、直接ＮＯＲ回路１１０の他方の入力端子に入力すると共に、インバータ回路１０９で反転された信号Ｄとなり、ＮＡＮＤ回路１１１の他方の入力端子に入力される。ＮＯＲ回路１１０の出力信号は、ＤＮ出力端子１１６に供給され、ＮＡＮＤ回路１１１の出力信号は、ＵＰ出力端子１１７に供給されている。
【０００７】
次に、図８のタイミングチャートを参照して、図７に示す位相比較回路１００の動作を説明する。図８（Ａ）はデータ信号に対してクロック信号の位相が進んでいる場合であり、図８（Ｂ）はデータ信号に対してクロック信号の位相が遅れている場合の動作を示す。また、図８（Ａ）および図８（Ｂ）において、（ａ）は、データ入力端子１１４のデータ信号、（ｂ）はクロック入力端子１１５のクロック信号、（ｃ）〜（ｉ）はそれぞれ図７中に示す信号Ｅ、信号Ａ、信号Ｂ、信号Ｆ、信号Ｃ、信号Ｇおよび信号Ｄ、（ｊ）はＤＮ出力端子１１６のＤＮ出力信号および（ｋ）はＵＰ出力端子１１７のＵＰ出力信号である。
【０００８】
図８（Ａ）を参照して、データ信号に対してクロック信号が進み位相の場合を説明する。（ｃ）に示すＤ―ＦＦ回路１０３の出力信号Ｅは、（ｄ）に示すＤ−ＦＦ回路１０１の出力信号Ａより半クロック進んだ信号である。（ｅ）に示すＤ―ＦＦ回路１０２の出力信号Ｂは、（ｄ）に示すＤ―ＦＦ回路１０１の出力信号Ａより１クロック遅れた信号である。（ｇ）に示すＥＸＯＲ回路５の出力信号Ｃは、Ｄ−ＦＦ回路１０１、１０２の出力信号Ａ、Ｂを入力するため、必ず「Ｈ」固定出力となる。（ｆ）に示すＥＸＯＲ回路１０６の出力信号Ｆは、（ｄ）および（ｃ）に示すＤ−ＦＦ回路１０１およびＤ―ＦＦ回路１０３の出力信号ＡおよびＥのＥＸＯＲ論理出力となるため、（ｂ）に示すクロック信号と同位相の信号である。
【０００９】
また、（ｈ）に示すＮＡＮＤ回路１０７の出力信号Ｇは、（ｇ）に示すＥＸＯＲ回路１０５の出力信号Ｃが「Ｈ」固定のため、（ｂ）に示すクロック信号と同位相の信号となる。（ｊ）に示すＮＯＲ回路１１０のＤＮ出力信号は、（ｆ）に示すＥＸＯＲ回路１０６の出力信号Ｆと（ｈ）に示すＮＡＮＤ回路１０７の出力信号Ｇを入力とするため、出力信号ＦおよびＧの反転信号が出力される。一方、（ｋ）に示すＮＡＮＤ回路１１１のＵＰ出力信号は、ＥＸＯＲ回路１０６の出力信号ＦとＮＡＮＤ回路１０７の出力信号Ｇの反転信号Ｄ（（ｉ）参照）を入力とするため「Ｌ」固定となる。即ち、（ａ）に示すデータ信号に対して（ｂ）に示すクロック信号の位相が進んでいる場合には、（ｊ）に示すＤＮ出力信号が出力され、（ｋ）に示すＵＰ出力信号は出力されない。
【００１０】
次に、図８（Ｂ）を参照して、データ信号に対してクロック信号の位相が遅れている場合の動作を説明する。（ａ）に示すデータ信号に対して（ｂ）に示すクロック信号が遅れると、（ｃ）に示すＤ―ＦＦ回路１０３の出力信号Ｅは、（ｄ）に示すＤ―ＦＦ回路１０１の出力信号Ａより半クロック遅れた信号である。（ｅ）に示すＤ−ＦＦ回路１０２の出力信号Ｂは、Ｄ−ＦＦ回路１０１および１０２の出力信号ＡおよびＢを入力とするため、必ず「Ｈ」固定出力となる。（ｆ）に示すＥＸＯＲ回路１０６の出力信号Ｆは、Ｄ−ＦＦ回路１０１およびＤ―ＦＦ回路１０３の出力信号Ａ、ＥのＥＸＯＲ論理出力となるため、（ｂ）に示すクロック信号と反転信号である。
【００１１】
（ｈ）に示すＮＡＮＤ回路１０７の出力信号Ｇは、ＥＸＯＲ回路１０５の出力が「Ｈ」固定のため、（ｂ）に示すクロック信号と同位相の信号である。（ｊ）に示すＮＯＲ回路１１０のＤＮ出力信号は、（ｆ）に示すＥＸＯＲ回路１０６の出力信号Ｆと（ｈ）に示すＮＡＮＤ回路１０７出力信号Ｇを入力とするため、「Ｌ」固定となる。一方、（ｋ）に示すＮＡＮＤ回路１１１のＵＰ出力信号は、（ｆ）に示すＥＸＯＲ回路１０６の出力信号Ｆと（ｈ）に示すＮＡＮＤ回路１０７の出力信号Ｇの反転出力Ｄ（（ｉ）参照）を入力とするため、出力信号ＦおよびＧの反転信号を出力する。即ち、（ａ）に示すデータ信号に対して（ｂ）に示すクロックが遅れている場合には、（ｊ）に示す如くＤＮ出力信号は出力されず、（ｋ）に示すＵＰ出力信号が出力される。上述したように、従来の位相比較回路１００は、データ信号とクロック信号の位相差を検出して、データ信号に対してクロック信号の位相が進んでいる場合にはＤＮ出力信号を、遅れている場合にはＵＰ出力信号を出力する。
【００１２】
【発明が解決しようとする課題】
しかし、上述の如き従来の位相比較回路１００は、次の如き課題を有する。即ち、データ信号をＤ―ＦＦ回路１０３がクロック信号の反転信号Ｉで「Ｈ」か「Ｌ」をラッチすることにより位相差を検出するため、Ｄ―ＦＦ回路１０３のセットアップ時間とホールド時間が位相差より大きくなると誤動作してしまい、高周波のＰＬＬ回路やＤＬＬ回路等に使用すると、定常位相誤差が大きくなる。
【００１３】
上述した課題が生じる理由を、図９のタイミングチャートを参照して説明する。尚、このタイミングチャートにおいて、（ａ）および（ｂ）は進み位相からの引き込み完了動作の状態、（ｃ）および（ｄ）は遅れ位相からの引き込み完了動作の状態を拡大して示している。進み位相の場合には、Ｄ―ＦＦ回路１０３のホールド時間の位相差だけずれて引き込み動作を完了する。遅れ位相の場合には、Ｄ―ＦＦ回路１０３のセットアップ時間の位相差だけずれて引き込み動作を完了してしまう。このため、誤動作範囲は、Ｄ―ＦＦ回路１０３のホールド時間とセットアップ時間の合計となり、高周波動作で問題が生じる。
【００１４】
【発明の目的】
本発明は、従来の位相比較回路における上述した課題に鑑みなされたものであり、従来の位相比較回路と比較して高速動作する位相比較回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
前述の課題を解決するため、本発明の位相比較回路は次のような特徴的な構成を採用している。
【００１６】
（１）データ入力端子にデータ入力信号が入力される第１および第２Ｄ型フリップフロップ（Ｄ−ＦＦ）回路と、前記第１Ｄ型フリップフロップ回路の出力信号がデータ入力端子に入力される第３Ｄ型フリップフロップ回路と、該第１〜第３Ｄ型フリップフロップ回路のクロック入力端子に所定位相関係のクロック信号を入力するクロック回路と、それぞれ前記第１および第２Ｄ型フリップフロップ回路の出力信号と前記第１および第３Ｄ型フリップフロップ回路の出力信号が入力されるＥＸＯＲ回路を含み、前記データ信号およびクロック信号の位相関係に応じて１対の出力端子にＤＮおよびＵＰ出力信号を出力する論理回路とを有する位相比較回路において、
前記第１および第２型フリップフロップ回路の出力信号を帰還して前記第１および第２型フリップフロップ回路の出力状態の一致又は不一致を検出し、この検出結果に応じて前記第１〜第３Ｄ型フリップフロップ回路の読み込み保持タイミングを決定する帰還ループを含むクロック補正回路を備える位相比較回路。
【００１７】
（２）前記第１および第２Ｄ型フリップフロップ回路のデータ入力端子には、前記第２Ｄ型フリップフロップ回路のホールド時間に設定された第１遅延回路を介して前記データ信号を入力する上記（１）に記載の位相比較回路。
【００２２】
【発明の実施の形態】
以下、本発明による位相比較回路の好適実施形態の構成および動作を、添付図面を参照して詳細に説明する。
【００２３】
先ず、図１は、本発明による位相比較回路の好適実施形態の構成を示す回路図である。この位相比較回路１０は、Ｄ−ＦＦ回路１１、１２、１３、ＥＸＯＲ回路１５、１６、ＮＡＮＤ回路１７、２１、インバータ回路１８、１９、ＮＯＲ回路２０、遅延回路２２およびクロック補正回路３０により構成される。
【００２４】
データ入力端子２４を、遅延回路２２を介してＤ−ＦＦ回路１１、１３のＤ（データ）入力端子に接続する。クロック入力端子２５をクロック補正回路３０の入力端子３０Ｅに接続する。そして、クロック補正回路３０の出力端子３０ＡをＤ−ＦＦ回路１３のＣ（クロック）入力端子に接続し、クロック補正回路３０の入力端子３０ＢにＤ−ＦＦ回路１３のＱ出力信号Ｅを入力する。クロック補正回路３０の出力端子３０ＤをＤ−ＦＦ回路１１および１２のＣ入力端子およびインバータ回路１８の入力端子に接続する。また、Ｄ−ＦＦ回路１１のＱ出力信号Ａをクロック補正回路３０の入力端子３０Ｃ、Ｄ−ＦＦ回路１２のＤ入力端子およびＥＸＯＲ回路１５および１６の一方の入力端子に入力する。
【００２５】
ＥＸＯＲ回路１５の１対の入力端子には、Ｄ−ＦＦ回路１１のＱ出力信号ＡおよびＤ−ＦＦ回路１２のＱ出力信号Ｂが入力される。また、ＥＸＯＲ回路１６の１対の入力端子には、Ｄ−ＦＦ回路１１のＱ出力信号ＡおよびＤ−ＦＦ回路１３のＱ出力信号Ｅが入力される。ＮＡＮＤ回路１７の１対の入力端子には、ＥＸＯＲ回路１５の出力信号Ｃおよびインバータ回路１８の出力信号Ｈが入力される。ＮＯＲ回路２０の１対の入力端子には、ＥＸＯＲ回路１６の出力信号ＦおよびＮＡＮＤ回路１７の出力信号Ｇが入力され、その出力信号をＤＮ出力端子２６に供給する。一方、ＮＡＮＤ回路２１の１対の入力端子にはＮＡＮＤ回路１７の出力信号Ｇをインバータ回路１９で反転した信号ＤおよびＥＸＯＲ回路１６の出力信号Ｆが入力され、その出力信号をＵＰ出力端子２７に供給する。
【００２６】
次に、図１に示す本発明による位相比較回路１０の好適実施形態の動作を説明する。遅延回路２２の遅延時間は、Ｄ―ＦＦ回路１３のホールド時間に対応して設定する。
【００２７】
先ず、データ入力端子２４から入力されるデータ信号に対してクロック入力端子２５から入力されるクロック信号の位相が遅れている場合の動作について説明する。データ信号に対してクロック信号が遅れている場合、クロック補正回路３０の出力端子３０Ａは、その入力端子３０Ｂおよび３０Ｃに入力される信号により、クロック入力端子２５から入力端子３０Ｅに入力されるクロック信号を反転し、立ち上がり時間を遅延回路２２とＤ―ＦＦ回路１３のセットアップ時間だけ遅らせた信号を出力する。クロック補正回路３０の出力端子３０Ｄは、クロック入力端子２５から入力されるクロック信号を遅延回路２２の遅延時間だけ遅らせた信号を出力する。引き込み動作は、図７を参照して上述した従来の位相比較回路１００と同様に動作し、クロック信号がデータ信号に対して遅れている時間からＤ―ＦＦ型回路１３のセットアップ時間まで、ＵＰ出力端子２７にＵＰ出力信号を出力する。
【００２８】
引き込み動作完了状態では、遅延回路２２の遅延時間だけ遅れたデータ信号に対して、クロック補正回路３０の出力端子３０Ａから出力される信号は、Ｄ―ＦＦ回路１３のセットアップ時間だけ遅れている。しかし、クロック補正回路３０の出力端子３０Ａから出力される信号は、上述したように立ち上がり時間を遅延回路２２の遅延時間とＤ―ＦＦ回路１３のセットアップ時間だけ遅れているため、データ入力端子２４とクロック入力端子２５から入力される信号間では、位相差はなく引き込み動作は完了している。
【００２９】
次に、データ信号に対してクロック信号の位相が進んでいる場合の動作について説明する。クロック信号がデータ信号に対して進んでいる場合には、クロック補正回路３０の出力端子３０Ａは、入力端子３０Ｂ、３０Ｃに入力される信号に関係なく、クロック入力端子２５から入力端子３０Ｅに入力されるクロック信号を反転した信号を出力する。引き込み動作は、従来の位相比較回路と同様に動作し、クロック信号がデータ信号に対して進んでいる時間からＤ―ＦＦ回路１３のホールド時間までＤＮ出力端子２６にＤＮ出力信号を出力する。
【００３０】
引き込み動作完了状態では、遅延回路２２の遅延時間だけ遅れたデータ信号に対して、クロック補正回路３０の出力端子３０Ａから出力される信号は、遅延回路２２の遅延時間だけ進んでいる。しかし、データ入力端子２４から入力される信号を遅延回路２２の遅延時間だけ遅らせているため、データ入力端子２４とクロック入力端子２５から入力される信号では、位相差はなく引き込み動作は完了している。これにより、本発明の位相比較回路１０は、遅れ位相からの引き込み動作および進み位相からの引き込み動作の何れでも引き込み完了状態では引き込み誤差が生じない。
【００３１】
次に、図２は、図１中に示すクロック補正回路３０の具体的な回路図である。このクロック補正回路３０は、図１中のクロック入力端子２５に入力されるクロック信号が入力される第１入力端子３０Ｅ、それぞれＤ−ＦＦ回路１１および１３の出力信号ＡおよびＥが入力される第２入力端子３０Ｃおよび第３入力端子３０Ｂを有する。また、Ｄ−ＦＦ回路１３のクロック（Ｃ）入力端子に対して第１位相のクロック信号を入力する第１出力端子３０Ａおよび図１中のＤ−ＦＦ回路１１、１２のクロック入力端子およびインバータ回路１８の入力端子に第２位相のクロック信号を出力する第２出力端子３０Ｄを有する。
【００３２】
図２に示すクロック補正回路３０の具体的回路構成を説明する。第１入力端子３０Ｅは、遅延回路３４ｂを介して第２出力端子３０Ｄに接続されると共に、１対のＮＡＮＤ回路３５、３７の入力端子の一方に接続されている。これらＮＡＮＤ回路３５、３７の出力は、それぞれ遅延回路３４ｃを介しておよび直接ＡＮＤ回路３８に入力され、このＡＮＤ回路３８の出力端子は、第１出力端子３０Ａに接続される。
【００３３】
一方、クロック補正回路３０の第２入力端子３０Ｃは、ＮＡＮＤ回路３１およびＥＸＯＲ回路３２の一方の入力端子に接続され、第３入力端子３０Ｂは、これらＮＡＮＤ回路３１およびＥＸＯＲ回路３２の他方の入力端子に接続される。そして、これらＮＡＮＤ回路３１およびＥＸＯＲ回路３２の出力端子は、ＡＮＤ回路３３の両入力端子に接続される。このＡＮＤ回路３３の出力端子は、遅延回路３４ａを介して、それぞれ直接及びインバータ回路３６で位相反転してＮＡＮＤ回路３５および３７の他方の入力端子に接続される。
【００３４】
図１および図２に示す本発明による位相比較回路１０の動作を、図３〜図６のタイミングチャートを参照して説明する。図３は、遅れ位相からの引き込み動作を示す。図４は、遅れ位相からの引き込み完了動作を示す。また、図５は、進み位相からの引き込み動作を示す。図６は、進み位相からの引き込み完了動作を示す。
【００３５】
ここで、遅延回路２２および３４ｂの遅延時間は、Ｄ―ＦＦ回路１３のホールド時間に設定する。遅延回路３４ｃの遅延時間は、Ｄ―ＦＦ回路１３のホールド時間およびセットアップ時間の合計時間に設定する。また、遅延回路３４ａの遅延時間は、充分長い遅延時間に設定する。
【００３６】
先ず、図３および図４を参照して遅れ位相動作を説明する。（ａ）はデータ入力端子２４に入力されるデータ信号、（ｂ）は遅延回路２２の出力信号、（ｃ）はクロック信号、（ｄ）はクロック補正回路３０の第２入力端子３０Ｃの信号、（ｅ）はクロック補正回路３０の第３入力端子３０Ｂの信号、（ｆ）は遅延回路３４ａの出力信号Ｊ、（ｇ）はインバータ回路３６の出力信号Ｋおよび（ｈ）はクロック補正回路３０の第１出力端子３０Ａの信号である。クロック信号がデータ信号に対して遅れている場合には、クロック補正回路３０の第３入力端子３０Ｂには、データ信号がクロック信号の立ち下がりに同期したＤ―ＦＦ回路１３の出力Ｅが入力される。クロック補正回路３０の第２入力端子３０Ｃには、データ信号がクロック信号の立ち上がりに同期したＤ―ＦＦ回路１１の出力信号Ａが入力される。クロック補正回路３０の第３入力端子３０Ｂおよび第２入力端子３０Ｃに上述した信号が入力されると、遅延回路３４ａの出力信号Ｊは、入力端子３０Ｂ、３０Ｃが「Ｌ」又は「Ｈ」のとき、遅延回路３４ａの遅延時間だけ遅れて「Ｈ」を出力する。インバータ回路３６の出力信号Ｋは、遅延回路３４ａの出力信号Ｊの反転信号を出力する。
【００３７】
遅延回路３４ａの出力信号Ｊが「Ｈ」のときは、ＮＡＮＤ回路３７の出力信号は「Ｈ」となり、ＡＮＤ回路３８から第１出力端子３０Ａに出力される信号は、ＮＡＮＤ回路３５に入力されるクロック信号が優先となる。このとき、ＮＡＮＤ回路３５に入力されるクロック信号は、必ず立ち下がりエッジが入力されるため、クロック補正回路３０が第１出力端子３０Ａに出力するクロック信号は、反転信号で、立ち上がり時間が遅延回路３４ｃの遅延時間だけ遅れた信号を出力する。また、遅延回路３４ａの出力信号Ｊが「Ｌ」のときは、ＮＡＮＤ回路３５の出力信号は「Ｈ」で、遅延回路３４ｃの出力信号も「Ｈ」となる。そのため、ＮＡＮＤ回路３７に入力されるクロック信号が優先となり、クロック補正回路３０の出力端子３０Ａにはクロック信号の反転出力がそのまま出力される。即ち、クロック信号がデータ信号より遅れている場合には、クロック補正回路３０の出力端子３０Ａの出力信号は、クロック信号に対して遅延回路３４ｃの遅延時間だけ立ち上がり時間が遅れたクロック信号となる。クロック補正回路３０の出力端子３０Ｄには、遅延回路３４ｂの遅延時間だけ遅れたクロック信号が出力される。
【００３８】
位相比較は、クロック補正回路３０の出力端子３０Ａから出力されるクロック信号とデータ入力端子から入力されるデータ信号を遅延回路２２で遅延させた信号で行う。引き込み動作は、従来の位相比較回路と同様に行い、ＤーＦＦ回路１３のセットアップ時間までＵＰ出力端子２７に信号を出力する。
【００３９】
次に、図４に示す引き込み動作が完了した状態でのタイミングチャートにおいて、（ａ）は遅延回路２２の出力信号、（ｂ）はクロック補正回路３０の第１出力端子３０Ａの信号、（ｃ）はデータ信号および（ｄ）はクロック信号である。遅延回路２２の遅延時間だけ遅れたデータ信号に対して、クロック補正回路３０の出力端子３０Ａから出力される信号は、Ｄ―ＦＦ回路１３のセットアップ時間だけ遅れる。しかし、この信号は、立ち上がり時間を遅延回路３４ｃの遅延時間、即ち遅延回路２２の遅延時間とＤ―ＦＦ回路１３のセットアップ時間だけ遅らせているため、データ入力端子２４とクロック入力端子２５に入力される信号間では、位相差がない状態で引き込みを完了する。
【００４０】
次に、図５および図６を参照して、進み位相の場合の動作を説明する。クロック信号がデータ信号に対して進んでいる場合には、遅れている場合と異なり、ＮＡＮＤ回路３７の出力信号が「Ｈ」になるときは、ＮＡＮＤ回路３５に入力されるクロック信号は、必ず立ち上がりエッジが入力される。そのため、クロック補正回路３０が出力端子３０Ａに出力するクロック信号は、反転信号で立ち下がり時間が遅延回路３４ｃの遅延時間だけ遅れた信号を出力する。
【００４１】
また、遅延回路３４ａの出力信号Ｊが「Ｌ」のときは、ＮＡＮＤ回路３５の出力信号は「Ｈ」で、遅延回路３４ｃの出力信号も「Ｈ」となるため、ＮＡＮＤ回路３７に入力されるクロック信号が優先となる。そこで、クロック補正回路３０の出力端子３０Ａには、クロック信号の反転出力がそのまま出力される。即ち、クロック信号がデータ信号より進んでいる場合には、クロック補正回路３０の出力端子３０Ａの出力信号は、クロック信号に対して遅延回路３４ｃの遅延時間だけ立ち下がり時間が遅れたクロック信号を出力する。しかし、Ｄ―ＦＦ回路１３は、クロック入力端子に入力される信号の立ち上がりエッジで動作するため、この信号の影響を受けない。クロック補正回路３０の出力端子３０Ｄには、遅延回路３４ｂの遅延時間だけ遅れたクロック信号が出力される。
【００４２】
位相比較は、クロック補正回路３０の第１出力端子３０Ａから出力されるクロック信号と、データ入力端子２４から入力されるデータ信号を遅延回路２２で遅延させた信号で行う。引き込み動作は、従来の位相比較回路と同様に、Ｄ―ＦＦ回路１３のホールド時間までＤＮ出力端子２６に信号を出力する。
【００４３】
図６に示す引き込み動作が完了した状態では、クロック補正回路３０の出力端子３０Ａからの出力信号に対して、遅延回路２２の遅延時間だけ遅れたデータ信号が出力される。しかし、位相比較されるデータ信号は、データ入力端子２４に入力されるデータ信号を遅延回路２２の遅延時間だけ遅らせている。そのため、データ入力端子２４とクロック入力端子２５に入力される信号間では、位相差がない状態で引き込みを完了する。上述の如く、遅延回路２２とクロック補正回路３０を新たに追加し、Ｄ―ＦＦ回路のセットアップ時間およびホールド時間を制御することで、引き込み完了時の位相誤差を改善し、高速動作を実現する。
【００４４】
以上、本発明による位相比較回路の好適実施形態の構成および動作を詳述した。しかし、斯かる実施形態は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではない。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。
【００４５】
【発明の効果】
以上の説明から明らかな如く、本発明の位相比較回路によると、次の如き実用上の顕著な効果が得られる。即ち、高速又は高周波動作特性が得られる。その理由は、位相比較回路に遅延回路およびクロック補正回路を設けて、Ｄ―ＦＦ回路のセットアップ時間およびホールド時間を制御することで、Ｄ―ＦＦ回路の特性の影響を受け難い構成とし、引き込み完了時の位相誤差を改善し、高速動作を実現するからである。
【図面の簡単な説明】
【図１】本発明による位相比較回路の好適実施形態の回路図である。
【図２】図１中のクロック補正回路の具体例の回路図である。
【図３】本発明の位相比較回路の遅れ位相からの引き込み動作を示すタイミングチャートである。
【図４】本発明の位相比較回路の遅れ位相からの引き込み完了動作を示すタイミングチャートである。
【図５】本発明の位相比較回路の進み位相からの引き込み動作を示すタイミングチャートである。
【図６】本発明の位相比較回路の進み位相からの引き込み完了動作を示すタイミングチャートである。
【図７】従来の位相比較回路の回路図である。
【図８】図７に示す位相比較回路の引き込み動作を示すタイミングチャートである。
【図９】図７に示す位相比較回路の引き込み完了動作を示すタイミングチャートである。
【符号の説明】
１０ 位相比較回路
１１〜１３ Ｄ−ＦＦ（Ｄ型フリップフロップ）回路
１５、１６、３２ ＥＸＯＲ回路
１７、２１、３１、３５、３７ ＮＡＮＤ回路
１８、１９、３６ インバータ回路
２０ ＮＯＲ回路
２２、３４ａ〜３４ｃ 遅延回路
２４ データ入力端子
２５ クロック入力端子
２６ ＤＮ出力端子
２７ ＵＰ出力端子
３０ クロック補正回路
３０Ｅ 第１入力端子
３０Ｃ 第２入力端子
３０Ｂ 第３入力端子
３０Ａ 第１出力端子
３０Ｄ 第２出力端子
３３、３８ ＡＮＤ回路
【発明の属する技術分野】
本発明は位相比較回路に関し、特にＣＭＯＳ技術を使用して高周波（高速）動作可能な位相比較回路に関する。
【０００２】
【従来の技術】
半導体集積回路では、ＰＬＬ回路およびＤＬＬ回路で使用されるデータ信号とクロック信号の位相差を検出するために位相比較回路を用いる。図７および図８は、従来の位相比較回路の論理回路図およびタイミングチャートを示す。
【０００３】
先ず、図７を参照して従来の位相比較回路の回路構成を説明する。この位相比較回路１００は、Ｄ型フリップフロップ回路（以下、Ｄ−ＦＦ回路という）１０１、１０２、１０３、インバータ（位相反転）回路１０４、１０８、１０９、排他的ＯＲ回路（以下、ＥＸＯＲ回路という）１０５、１０６、ＮＡＮＤ回路１０７、１１１およびＮＯＲ回路１１０により構成される。
【０００４】
データ信号がデータ入力端子１１４からＤ−ＦＦ回路１０１、１０３のＤ（データ）入力端子に入力される。クロック信号がクロック入力端子１１５からＤ−ＦＦ回路１０１、１０２のＣ（クロック）入力端子およびインバータ回路１０４、１０８の入力端子に入力される。そして、インバータ１０４および１０８の反転クロック信号ＩおよびＨは、それぞれＤ−ＦＦ回路１０３のＣ入力端子およびＮＡＮＤ回路１０７の一方の入力端子に入力される。
【０００５】
ＥＸＯＲ回路１０６には、Ｄ−ＦＦ回路１０３のＱ出力信号ＥおよびＤ−ＦＦ回路１０１のＱ出力信号Ａが入力される。また、ＥＸＯＲ回路１０５には、Ｄ−ＦＦ回路１０１のＱ出力信号ＡおよびＤ−ＦＦ回路１０２のＱ出力信号Ｂが入力される。ＥＸＯＲ回路１０５の出力信号Ｃは、ＮＡＮＤ回路１０７の他方の入力端子に入力される。ＥＸＯＲ回路１０６の出力信号Ｆは、ＮＯＲ回路１１０およびＮＡＮＤ回路１１１の一方の入力端子に入力される。
【０００６】
また、ＮＡＮＤ回路１０７の出力信号Ｇは、直接ＮＯＲ回路１１０の他方の入力端子に入力すると共に、インバータ回路１０９で反転された信号Ｄとなり、ＮＡＮＤ回路１１１の他方の入力端子に入力される。ＮＯＲ回路１１０の出力信号は、ＤＮ出力端子１１６に供給され、ＮＡＮＤ回路１１１の出力信号は、ＵＰ出力端子１１７に供給されている。
【０００７】
次に、図８のタイミングチャートを参照して、図７に示す位相比較回路１００の動作を説明する。図８（Ａ）はデータ信号に対してクロック信号の位相が進んでいる場合であり、図８（Ｂ）はデータ信号に対してクロック信号の位相が遅れている場合の動作を示す。また、図８（Ａ）および図８（Ｂ）において、（ａ）は、データ入力端子１１４のデータ信号、（ｂ）はクロック入力端子１１５のクロック信号、（ｃ）〜（ｉ）はそれぞれ図７中に示す信号Ｅ、信号Ａ、信号Ｂ、信号Ｆ、信号Ｃ、信号Ｇおよび信号Ｄ、（ｊ）はＤＮ出力端子１１６のＤＮ出力信号および（ｋ）はＵＰ出力端子１１７のＵＰ出力信号である。
【０００８】
図８（Ａ）を参照して、データ信号に対してクロック信号が進み位相の場合を説明する。（ｃ）に示すＤ―ＦＦ回路１０３の出力信号Ｅは、（ｄ）に示すＤ−ＦＦ回路１０１の出力信号Ａより半クロック進んだ信号である。（ｅ）に示すＤ―ＦＦ回路１０２の出力信号Ｂは、（ｄ）に示すＤ―ＦＦ回路１０１の出力信号Ａより１クロック遅れた信号である。（ｇ）に示すＥＸＯＲ回路５の出力信号Ｃは、Ｄ−ＦＦ回路１０１、１０２の出力信号Ａ、Ｂを入力するため、必ず「Ｈ」固定出力となる。（ｆ）に示すＥＸＯＲ回路１０６の出力信号Ｆは、（ｄ）および（ｃ）に示すＤ−ＦＦ回路１０１およびＤ―ＦＦ回路１０３の出力信号ＡおよびＥのＥＸＯＲ論理出力となるため、（ｂ）に示すクロック信号と同位相の信号である。
【０００９】
また、（ｈ）に示すＮＡＮＤ回路１０７の出力信号Ｇは、（ｇ）に示すＥＸＯＲ回路１０５の出力信号Ｃが「Ｈ」固定のため、（ｂ）に示すクロック信号と同位相の信号となる。（ｊ）に示すＮＯＲ回路１１０のＤＮ出力信号は、（ｆ）に示すＥＸＯＲ回路１０６の出力信号Ｆと（ｈ）に示すＮＡＮＤ回路１０７の出力信号Ｇを入力とするため、出力信号ＦおよびＧの反転信号が出力される。一方、（ｋ）に示すＮＡＮＤ回路１１１のＵＰ出力信号は、ＥＸＯＲ回路１０６の出力信号ＦとＮＡＮＤ回路１０７の出力信号Ｇの反転信号Ｄ（（ｉ）参照）を入力とするため「Ｌ」固定となる。即ち、（ａ）に示すデータ信号に対して（ｂ）に示すクロック信号の位相が進んでいる場合には、（ｊ）に示すＤＮ出力信号が出力され、（ｋ）に示すＵＰ出力信号は出力されない。
【００１０】
次に、図８（Ｂ）を参照して、データ信号に対してクロック信号の位相が遅れている場合の動作を説明する。（ａ）に示すデータ信号に対して（ｂ）に示すクロック信号が遅れると、（ｃ）に示すＤ―ＦＦ回路１０３の出力信号Ｅは、（ｄ）に示すＤ―ＦＦ回路１０１の出力信号Ａより半クロック遅れた信号である。（ｅ）に示すＤ−ＦＦ回路１０２の出力信号Ｂは、Ｄ−ＦＦ回路１０１および１０２の出力信号ＡおよびＢを入力とするため、必ず「Ｈ」固定出力となる。（ｆ）に示すＥＸＯＲ回路１０６の出力信号Ｆは、Ｄ−ＦＦ回路１０１およびＤ―ＦＦ回路１０３の出力信号Ａ、ＥのＥＸＯＲ論理出力となるため、（ｂ）に示すクロック信号と反転信号である。
【００１１】
（ｈ）に示すＮＡＮＤ回路１０７の出力信号Ｇは、ＥＸＯＲ回路１０５の出力が「Ｈ」固定のため、（ｂ）に示すクロック信号と同位相の信号である。（ｊ）に示すＮＯＲ回路１１０のＤＮ出力信号は、（ｆ）に示すＥＸＯＲ回路１０６の出力信号Ｆと（ｈ）に示すＮＡＮＤ回路１０７出力信号Ｇを入力とするため、「Ｌ」固定となる。一方、（ｋ）に示すＮＡＮＤ回路１１１のＵＰ出力信号は、（ｆ）に示すＥＸＯＲ回路１０６の出力信号Ｆと（ｈ）に示すＮＡＮＤ回路１０７の出力信号Ｇの反転出力Ｄ（（ｉ）参照）を入力とするため、出力信号ＦおよびＧの反転信号を出力する。即ち、（ａ）に示すデータ信号に対して（ｂ）に示すクロックが遅れている場合には、（ｊ）に示す如くＤＮ出力信号は出力されず、（ｋ）に示すＵＰ出力信号が出力される。上述したように、従来の位相比較回路１００は、データ信号とクロック信号の位相差を検出して、データ信号に対してクロック信号の位相が進んでいる場合にはＤＮ出力信号を、遅れている場合にはＵＰ出力信号を出力する。
【００１２】
【発明が解決しようとする課題】
しかし、上述の如き従来の位相比較回路１００は、次の如き課題を有する。即ち、データ信号をＤ―ＦＦ回路１０３がクロック信号の反転信号Ｉで「Ｈ」か「Ｌ」をラッチすることにより位相差を検出するため、Ｄ―ＦＦ回路１０３のセットアップ時間とホールド時間が位相差より大きくなると誤動作してしまい、高周波のＰＬＬ回路やＤＬＬ回路等に使用すると、定常位相誤差が大きくなる。
【００１３】
上述した課題が生じる理由を、図９のタイミングチャートを参照して説明する。尚、このタイミングチャートにおいて、（ａ）および（ｂ）は進み位相からの引き込み完了動作の状態、（ｃ）および（ｄ）は遅れ位相からの引き込み完了動作の状態を拡大して示している。進み位相の場合には、Ｄ―ＦＦ回路１０３のホールド時間の位相差だけずれて引き込み動作を完了する。遅れ位相の場合には、Ｄ―ＦＦ回路１０３のセットアップ時間の位相差だけずれて引き込み動作を完了してしまう。このため、誤動作範囲は、Ｄ―ＦＦ回路１０３のホールド時間とセットアップ時間の合計となり、高周波動作で問題が生じる。
【００１４】
【発明の目的】
本発明は、従来の位相比較回路における上述した課題に鑑みなされたものであり、従来の位相比較回路と比較して高速動作する位相比較回路を提供することを目的とする。
【００１５】
【課題を解決するための手段】
前述の課題を解決するため、本発明の位相比較回路は次のような特徴的な構成を採用している。
【００１６】
（１）データ入力端子にデータ入力信号が入力される第１および第２Ｄ型フリップフロップ（Ｄ−ＦＦ）回路と、前記第１Ｄ型フリップフロップ回路の出力信号がデータ入力端子に入力される第３Ｄ型フリップフロップ回路と、該第１〜第３Ｄ型フリップフロップ回路のクロック入力端子に所定位相関係のクロック信号を入力するクロック回路と、それぞれ前記第１および第２Ｄ型フリップフロップ回路の出力信号と前記第１および第３Ｄ型フリップフロップ回路の出力信号が入力されるＥＸＯＲ回路を含み、前記データ信号およびクロック信号の位相関係に応じて１対の出力端子にＤＮおよびＵＰ出力信号を出力する論理回路とを有する位相比較回路において、
前記第１および第２型フリップフロップ回路の出力信号を帰還して前記第１および第２型フリップフロップ回路の出力状態の一致又は不一致を検出し、この検出結果に応じて前記第１〜第３Ｄ型フリップフロップ回路の読み込み保持タイミングを決定する帰還ループを含むクロック補正回路を備える位相比較回路。
【００１７】
（２）前記第１および第２Ｄ型フリップフロップ回路のデータ入力端子には、前記第２Ｄ型フリップフロップ回路のホールド時間に設定された第１遅延回路を介して前記データ信号を入力する上記（１）に記載の位相比較回路。
【００２２】
【発明の実施の形態】
以下、本発明による位相比較回路の好適実施形態の構成および動作を、添付図面を参照して詳細に説明する。
【００２３】
先ず、図１は、本発明による位相比較回路の好適実施形態の構成を示す回路図である。この位相比較回路１０は、Ｄ−ＦＦ回路１１、１２、１３、ＥＸＯＲ回路１５、１６、ＮＡＮＤ回路１７、２１、インバータ回路１８、１９、ＮＯＲ回路２０、遅延回路２２およびクロック補正回路３０により構成される。
【００２４】
データ入力端子２４を、遅延回路２２を介してＤ−ＦＦ回路１１、１３のＤ（データ）入力端子に接続する。クロック入力端子２５をクロック補正回路３０の入力端子３０Ｅに接続する。そして、クロック補正回路３０の出力端子３０ＡをＤ−ＦＦ回路１３のＣ（クロック）入力端子に接続し、クロック補正回路３０の入力端子３０ＢにＤ−ＦＦ回路１３のＱ出力信号Ｅを入力する。クロック補正回路３０の出力端子３０ＤをＤ−ＦＦ回路１１および１２のＣ入力端子およびインバータ回路１８の入力端子に接続する。また、Ｄ−ＦＦ回路１１のＱ出力信号Ａをクロック補正回路３０の入力端子３０Ｃ、Ｄ−ＦＦ回路１２のＤ入力端子およびＥＸＯＲ回路１５および１６の一方の入力端子に入力する。
【００２５】
ＥＸＯＲ回路１５の１対の入力端子には、Ｄ−ＦＦ回路１１のＱ出力信号ＡおよびＤ−ＦＦ回路１２のＱ出力信号Ｂが入力される。また、ＥＸＯＲ回路１６の１対の入力端子には、Ｄ−ＦＦ回路１１のＱ出力信号ＡおよびＤ−ＦＦ回路１３のＱ出力信号Ｅが入力される。ＮＡＮＤ回路１７の１対の入力端子には、ＥＸＯＲ回路１５の出力信号Ｃおよびインバータ回路１８の出力信号Ｈが入力される。ＮＯＲ回路２０の１対の入力端子には、ＥＸＯＲ回路１６の出力信号ＦおよびＮＡＮＤ回路１７の出力信号Ｇが入力され、その出力信号をＤＮ出力端子２６に供給する。一方、ＮＡＮＤ回路２１の１対の入力端子にはＮＡＮＤ回路１７の出力信号Ｇをインバータ回路１９で反転した信号ＤおよびＥＸＯＲ回路１６の出力信号Ｆが入力され、その出力信号をＵＰ出力端子２７に供給する。
【００２６】
次に、図１に示す本発明による位相比較回路１０の好適実施形態の動作を説明する。遅延回路２２の遅延時間は、Ｄ―ＦＦ回路１３のホールド時間に対応して設定する。
【００２７】
先ず、データ入力端子２４から入力されるデータ信号に対してクロック入力端子２５から入力されるクロック信号の位相が遅れている場合の動作について説明する。データ信号に対してクロック信号が遅れている場合、クロック補正回路３０の出力端子３０Ａは、その入力端子３０Ｂおよび３０Ｃに入力される信号により、クロック入力端子２５から入力端子３０Ｅに入力されるクロック信号を反転し、立ち上がり時間を遅延回路２２とＤ―ＦＦ回路１３のセットアップ時間だけ遅らせた信号を出力する。クロック補正回路３０の出力端子３０Ｄは、クロック入力端子２５から入力されるクロック信号を遅延回路２２の遅延時間だけ遅らせた信号を出力する。引き込み動作は、図７を参照して上述した従来の位相比較回路１００と同様に動作し、クロック信号がデータ信号に対して遅れている時間からＤ―ＦＦ型回路１３のセットアップ時間まで、ＵＰ出力端子２７にＵＰ出力信号を出力する。
【００２８】
引き込み動作完了状態では、遅延回路２２の遅延時間だけ遅れたデータ信号に対して、クロック補正回路３０の出力端子３０Ａから出力される信号は、Ｄ―ＦＦ回路１３のセットアップ時間だけ遅れている。しかし、クロック補正回路３０の出力端子３０Ａから出力される信号は、上述したように立ち上がり時間を遅延回路２２の遅延時間とＤ―ＦＦ回路１３のセットアップ時間だけ遅れているため、データ入力端子２４とクロック入力端子２５から入力される信号間では、位相差はなく引き込み動作は完了している。
【００２９】
次に、データ信号に対してクロック信号の位相が進んでいる場合の動作について説明する。クロック信号がデータ信号に対して進んでいる場合には、クロック補正回路３０の出力端子３０Ａは、入力端子３０Ｂ、３０Ｃに入力される信号に関係なく、クロック入力端子２５から入力端子３０Ｅに入力されるクロック信号を反転した信号を出力する。引き込み動作は、従来の位相比較回路と同様に動作し、クロック信号がデータ信号に対して進んでいる時間からＤ―ＦＦ回路１３のホールド時間までＤＮ出力端子２６にＤＮ出力信号を出力する。
【００３０】
引き込み動作完了状態では、遅延回路２２の遅延時間だけ遅れたデータ信号に対して、クロック補正回路３０の出力端子３０Ａから出力される信号は、遅延回路２２の遅延時間だけ進んでいる。しかし、データ入力端子２４から入力される信号を遅延回路２２の遅延時間だけ遅らせているため、データ入力端子２４とクロック入力端子２５から入力される信号では、位相差はなく引き込み動作は完了している。これにより、本発明の位相比較回路１０は、遅れ位相からの引き込み動作および進み位相からの引き込み動作の何れでも引き込み完了状態では引き込み誤差が生じない。
【００３１】
次に、図２は、図１中に示すクロック補正回路３０の具体的な回路図である。このクロック補正回路３０は、図１中のクロック入力端子２５に入力されるクロック信号が入力される第１入力端子３０Ｅ、それぞれＤ−ＦＦ回路１１および１３の出力信号ＡおよびＥが入力される第２入力端子３０Ｃおよび第３入力端子３０Ｂを有する。また、Ｄ−ＦＦ回路１３のクロック（Ｃ）入力端子に対して第１位相のクロック信号を入力する第１出力端子３０Ａおよび図１中のＤ−ＦＦ回路１１、１２のクロック入力端子およびインバータ回路１８の入力端子に第２位相のクロック信号を出力する第２出力端子３０Ｄを有する。
【００３２】
図２に示すクロック補正回路３０の具体的回路構成を説明する。第１入力端子３０Ｅは、遅延回路３４ｂを介して第２出力端子３０Ｄに接続されると共に、１対のＮＡＮＤ回路３５、３７の入力端子の一方に接続されている。これらＮＡＮＤ回路３５、３７の出力は、それぞれ遅延回路３４ｃを介しておよび直接ＡＮＤ回路３８に入力され、このＡＮＤ回路３８の出力端子は、第１出力端子３０Ａに接続される。
【００３３】
一方、クロック補正回路３０の第２入力端子３０Ｃは、ＮＡＮＤ回路３１およびＥＸＯＲ回路３２の一方の入力端子に接続され、第３入力端子３０Ｂは、これらＮＡＮＤ回路３１およびＥＸＯＲ回路３２の他方の入力端子に接続される。そして、これらＮＡＮＤ回路３１およびＥＸＯＲ回路３２の出力端子は、ＡＮＤ回路３３の両入力端子に接続される。このＡＮＤ回路３３の出力端子は、遅延回路３４ａを介して、それぞれ直接及びインバータ回路３６で位相反転してＮＡＮＤ回路３５および３７の他方の入力端子に接続される。
【００３４】
図１および図２に示す本発明による位相比較回路１０の動作を、図３〜図６のタイミングチャートを参照して説明する。図３は、遅れ位相からの引き込み動作を示す。図４は、遅れ位相からの引き込み完了動作を示す。また、図５は、進み位相からの引き込み動作を示す。図６は、進み位相からの引き込み完了動作を示す。
【００３５】
ここで、遅延回路２２および３４ｂの遅延時間は、Ｄ―ＦＦ回路１３のホールド時間に設定する。遅延回路３４ｃの遅延時間は、Ｄ―ＦＦ回路１３のホールド時間およびセットアップ時間の合計時間に設定する。また、遅延回路３４ａの遅延時間は、充分長い遅延時間に設定する。
【００３６】
先ず、図３および図４を参照して遅れ位相動作を説明する。（ａ）はデータ入力端子２４に入力されるデータ信号、（ｂ）は遅延回路２２の出力信号、（ｃ）はクロック信号、（ｄ）はクロック補正回路３０の第２入力端子３０Ｃの信号、（ｅ）はクロック補正回路３０の第３入力端子３０Ｂの信号、（ｆ）は遅延回路３４ａの出力信号Ｊ、（ｇ）はインバータ回路３６の出力信号Ｋおよび（ｈ）はクロック補正回路３０の第１出力端子３０Ａの信号である。クロック信号がデータ信号に対して遅れている場合には、クロック補正回路３０の第３入力端子３０Ｂには、データ信号がクロック信号の立ち下がりに同期したＤ―ＦＦ回路１３の出力Ｅが入力される。クロック補正回路３０の第２入力端子３０Ｃには、データ信号がクロック信号の立ち上がりに同期したＤ―ＦＦ回路１１の出力信号Ａが入力される。クロック補正回路３０の第３入力端子３０Ｂおよび第２入力端子３０Ｃに上述した信号が入力されると、遅延回路３４ａの出力信号Ｊは、入力端子３０Ｂ、３０Ｃが「Ｌ」又は「Ｈ」のとき、遅延回路３４ａの遅延時間だけ遅れて「Ｈ」を出力する。インバータ回路３６の出力信号Ｋは、遅延回路３４ａの出力信号Ｊの反転信号を出力する。
【００３７】
遅延回路３４ａの出力信号Ｊが「Ｈ」のときは、ＮＡＮＤ回路３７の出力信号は「Ｈ」となり、ＡＮＤ回路３８から第１出力端子３０Ａに出力される信号は、ＮＡＮＤ回路３５に入力されるクロック信号が優先となる。このとき、ＮＡＮＤ回路３５に入力されるクロック信号は、必ず立ち下がりエッジが入力されるため、クロック補正回路３０が第１出力端子３０Ａに出力するクロック信号は、反転信号で、立ち上がり時間が遅延回路３４ｃの遅延時間だけ遅れた信号を出力する。また、遅延回路３４ａの出力信号Ｊが「Ｌ」のときは、ＮＡＮＤ回路３５の出力信号は「Ｈ」で、遅延回路３４ｃの出力信号も「Ｈ」となる。そのため、ＮＡＮＤ回路３７に入力されるクロック信号が優先となり、クロック補正回路３０の出力端子３０Ａにはクロック信号の反転出力がそのまま出力される。即ち、クロック信号がデータ信号より遅れている場合には、クロック補正回路３０の出力端子３０Ａの出力信号は、クロック信号に対して遅延回路３４ｃの遅延時間だけ立ち上がり時間が遅れたクロック信号となる。クロック補正回路３０の出力端子３０Ｄには、遅延回路３４ｂの遅延時間だけ遅れたクロック信号が出力される。
【００３８】
位相比較は、クロック補正回路３０の出力端子３０Ａから出力されるクロック信号とデータ入力端子から入力されるデータ信号を遅延回路２２で遅延させた信号で行う。引き込み動作は、従来の位相比較回路と同様に行い、ＤーＦＦ回路１３のセットアップ時間までＵＰ出力端子２７に信号を出力する。
【００３９】
次に、図４に示す引き込み動作が完了した状態でのタイミングチャートにおいて、（ａ）は遅延回路２２の出力信号、（ｂ）はクロック補正回路３０の第１出力端子３０Ａの信号、（ｃ）はデータ信号および（ｄ）はクロック信号である。遅延回路２２の遅延時間だけ遅れたデータ信号に対して、クロック補正回路３０の出力端子３０Ａから出力される信号は、Ｄ―ＦＦ回路１３のセットアップ時間だけ遅れる。しかし、この信号は、立ち上がり時間を遅延回路３４ｃの遅延時間、即ち遅延回路２２の遅延時間とＤ―ＦＦ回路１３のセットアップ時間だけ遅らせているため、データ入力端子２４とクロック入力端子２５に入力される信号間では、位相差がない状態で引き込みを完了する。
【００４０】
次に、図５および図６を参照して、進み位相の場合の動作を説明する。クロック信号がデータ信号に対して進んでいる場合には、遅れている場合と異なり、ＮＡＮＤ回路３７の出力信号が「Ｈ」になるときは、ＮＡＮＤ回路３５に入力されるクロック信号は、必ず立ち上がりエッジが入力される。そのため、クロック補正回路３０が出力端子３０Ａに出力するクロック信号は、反転信号で立ち下がり時間が遅延回路３４ｃの遅延時間だけ遅れた信号を出力する。
【００４１】
また、遅延回路３４ａの出力信号Ｊが「Ｌ」のときは、ＮＡＮＤ回路３５の出力信号は「Ｈ」で、遅延回路３４ｃの出力信号も「Ｈ」となるため、ＮＡＮＤ回路３７に入力されるクロック信号が優先となる。そこで、クロック補正回路３０の出力端子３０Ａには、クロック信号の反転出力がそのまま出力される。即ち、クロック信号がデータ信号より進んでいる場合には、クロック補正回路３０の出力端子３０Ａの出力信号は、クロック信号に対して遅延回路３４ｃの遅延時間だけ立ち下がり時間が遅れたクロック信号を出力する。しかし、Ｄ―ＦＦ回路１３は、クロック入力端子に入力される信号の立ち上がりエッジで動作するため、この信号の影響を受けない。クロック補正回路３０の出力端子３０Ｄには、遅延回路３４ｂの遅延時間だけ遅れたクロック信号が出力される。
【００４２】
位相比較は、クロック補正回路３０の第１出力端子３０Ａから出力されるクロック信号と、データ入力端子２４から入力されるデータ信号を遅延回路２２で遅延させた信号で行う。引き込み動作は、従来の位相比較回路と同様に、Ｄ―ＦＦ回路１３のホールド時間までＤＮ出力端子２６に信号を出力する。
【００４３】
図６に示す引き込み動作が完了した状態では、クロック補正回路３０の出力端子３０Ａからの出力信号に対して、遅延回路２２の遅延時間だけ遅れたデータ信号が出力される。しかし、位相比較されるデータ信号は、データ入力端子２４に入力されるデータ信号を遅延回路２２の遅延時間だけ遅らせている。そのため、データ入力端子２４とクロック入力端子２５に入力される信号間では、位相差がない状態で引き込みを完了する。上述の如く、遅延回路２２とクロック補正回路３０を新たに追加し、Ｄ―ＦＦ回路のセットアップ時間およびホールド時間を制御することで、引き込み完了時の位相誤差を改善し、高速動作を実現する。
【００４４】
以上、本発明による位相比較回路の好適実施形態の構成および動作を詳述した。しかし、斯かる実施形態は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではない。本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。
【００４５】
【発明の効果】
以上の説明から明らかな如く、本発明の位相比較回路によると、次の如き実用上の顕著な効果が得られる。即ち、高速又は高周波動作特性が得られる。その理由は、位相比較回路に遅延回路およびクロック補正回路を設けて、Ｄ―ＦＦ回路のセットアップ時間およびホールド時間を制御することで、Ｄ―ＦＦ回路の特性の影響を受け難い構成とし、引き込み完了時の位相誤差を改善し、高速動作を実現するからである。
【図面の簡単な説明】
【図１】本発明による位相比較回路の好適実施形態の回路図である。
【図２】図１中のクロック補正回路の具体例の回路図である。
【図３】本発明の位相比較回路の遅れ位相からの引き込み動作を示すタイミングチャートである。
【図４】本発明の位相比較回路の遅れ位相からの引き込み完了動作を示すタイミングチャートである。
【図５】本発明の位相比較回路の進み位相からの引き込み動作を示すタイミングチャートである。
【図６】本発明の位相比較回路の進み位相からの引き込み完了動作を示すタイミングチャートである。
【図７】従来の位相比較回路の回路図である。
【図８】図７に示す位相比較回路の引き込み動作を示すタイミングチャートである。
【図９】図７に示す位相比較回路の引き込み完了動作を示すタイミングチャートである。
【符号の説明】
１０ 位相比較回路
１１〜１３ Ｄ−ＦＦ（Ｄ型フリップフロップ）回路
１５、１６、３２ ＥＸＯＲ回路
１７、２１、３１、３５、３７ ＮＡＮＤ回路
１８、１９、３６ インバータ回路
２０ ＮＯＲ回路
２２、３４ａ〜３４ｃ 遅延回路
２４ データ入力端子
２５ クロック入力端子
２６ ＤＮ出力端子
２７ ＵＰ出力端子
３０ クロック補正回路
３０Ｅ 第１入力端子
３０Ｃ 第２入力端子
３０Ｂ 第３入力端子
３０Ａ 第１出力端子
３０Ｄ 第２出力端子
３３、３８ ＡＮＤ回路
Claims (2)
- データ入力端子にデータ入力信号が入力される第１および第２Ｄ型フリップフロップ（Ｄ−ＦＦ）回路と、前記第１Ｄ型フリップフロップ回路の出力信号がデータ入力端子に入力される第３Ｄ型フリップフロップ回路と、該第１〜第３Ｄ型フリップフロップ回路のクロック入力端子に所定位相関係のクロック信号を入力するクロック回路と、それぞれ前記第１および第２Ｄ型フリップフロップ回路の出力信号と前記第１および第３Ｄ型フリップフロップ回路の出力信号が入力されるＥＸＯＲ回路を含み、前記データ信号およびクロック信号の位相関係に応じて１対の出力端子にＤＮおよびＵＰ出力信号を出力する論理回路とを有する位相比較回路において、
前記第１および第２型フリップフロップ回路の出力信号を帰還して前記第１および第２型フリップフロップ回路の出力状態の一致又は不一致を検出し、この検出結果に応じて前記第１〜第３Ｄ型フリップフロップ回路の読み込み保持タイミングを決定する帰還ループを含むクロック補正回路を備えることを特徴とする位相比較回路。 - 前記第１および第２Ｄ型フリップフロップ回路のデータ入力端子には、前記第２Ｄ型フリップフロップ回路のホールド時間に設定された第１遅延回路を介して前記データ信号を入力することを特徴とする請求項１に記載の位相比較回路。
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