KR20110025442A

KR20110025442A - 클럭 정보 및 데이터 정보를 포함하는 신호를 수신하는 수신기 및 클럭 임베디드 인터페이스 방법

Info

Publication number: KR20110025442A
Application number: KR1020090083510A
Authority: KR
Inventors: 고재홍; 김도윤
Original assignee: 삼성전자주식회사
Priority date: 2009-09-04
Filing date: 2009-09-04
Publication date: 2011-03-10
Also published as: US20110058635A1; JP2011061785A; US8630373B2; DE102010036932A1; TW201114165A

Abstract

클럭 정보 및 데이터 정보를 포함하는 신호를 수신하는 수신기 및 클럭 임베디드 인터페이스(clock embedded interface) 방법이 개시된다. 상기 수신기 및 클럭 임베디드 인터페이스 방법은 클럭 정보 및 데이터 정보를 포함하는 차동 신호 쌍을 수신함에 있어서 상기 차동 신호 쌍의 공통 전압 레벨의 변화를 이용하여 클럭 신호 및 데이터를 복원할 수 있다.

Description

클럭 정보 및 데이터 정보를 포함하는 신호를 수신하는 수신기 및 클럭 임베디드 인터페이스 방법{Receiver for receiving signal comprising clock information and data information and clock embedded interface method}

본 발명은 수신기에 관한 것으로, 특히 클럭 정보 및 데이터 정보를 포함하는 신호를 수신하는 수신기 및 클럭 임베디드 인터페이스 방법에 관한 것이다.

데이터와 클럭 신호를 송수신하기 위한 방법으로서 상기 데이터와 상기 클럭 신호를 별도의 라인을 통해서 송수신하는 방법 및 상기 데이터의 정보와 상기 클럭 신호의 정보를 포함하는 신호를 하나의 라인을 통해서 송수신하는 방법 등이 있다. 종래에는 상기 데이터의 정보와 상기 클럭 신호의 정보를 포함하는 신호를 하나의 라인을 통해서 송수신하기 위하여, 상기 신호 중 상기 클럭 신호의 정보를 의미하는 부분과 상기 데이터의 정보를 의미하는 부분에 진폭차를 두어 전송하였다. 예를 들어, 상기 신호 중 상기 클럭 정보를 나타내는 부분은 진폭을 크게 하여 전송하고 상기 데이터 정보를 나타내는 부분은 진폭을 작게 하여 전송한 후, 클럭 신호 및 데이터를 복원하였다.

본 발명이 해결하고자 하는 과제는 차동 신호 쌍의 공통 전압 레벨의 변화를 이용하여 클럭 신호 및 데이터를 복원하는 수신기, 상기 수신기를 포함하는 시스템 장치 및 디스플레이 장치를 제공하는데 있다.

본 발명이 해결하고자 하는 다른 과제는 상기 차동 신호 쌍의 공통 전압 레벨의 변화를 이용하여 클럭 신호 및 데이터를 복원하는 클럭 임베디드 인터페이스 방법을 제공하는데 있다.

상기 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 일 실시예에 따른 수신기는 수신된 차동 신호 쌍 중 하나의 신호의 전압 레벨과 상기 기준 전압을 비교한 결과를 이용하여 상기 클럭 신호를 생성하는 클럭 신호 생성부 및 상기 클럭 신호에 응답하여 상기 차동 신호 쌍으로부터 데이터를 생성하는 데이터 생성부를 구비할 수 있다. 상기 차동 신호 쌍은 제 1 구간에서 기준 전압보다 큰 전압 레벨을 가지고 제 2 구간에서 상기 기준 전압보다 작은 전압 레벨을 가질 수 있다.

상기 클럭 신호 생성부는 상기 차동 신호 쌍 중 하나의 신호의 전압 레벨과 상기 기준 전압을 비교하여 기준 클럭 신호를 출력하는 비교기 및 상기 기준 클럭 신호를 이용하여 상기 클럭 신호를 생성하는 클럭 신호 발생기를 구비할 수 있다.

상기 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 시스템 장치는 제 1 구간에서 기준 전압보다 큰 전압 레벨을 가지고 제 2 구 간에서 상기 기준 전압보다 작은 전압 레벨을 가지는 차동 신호 쌍을 송신하는 송신기 및 상기 차동 신호 쌍을 수신하고, 상기 차동 신호 쌍을 이용하여 클럭 신호 및 데이터를 생성하는 수신기를 구비할 수 있다.

상기 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 디스플레이 장치는 복수의 화소 영역을 포함하는 패널, 상기 패널의 소스 라인들을 구동하는 소스 드라이버, 제 1 구간에서 기준 전압보다 큰 전압 레벨을 가지고 제 2 구간에서 상기 기준 전압보다 작은 전압 레벨을 가지는 차동 신호 쌍을 상기 소스 드라이버로 전송하는 컨트롤러를 구비하고, 상기 소스 드라이버는 상기 차동 신호 쌍을 수신하고, 상기 차동 신호 쌍을 이용하여 클럭 신호 및 데이터를 생성할 수 있다.

상기 소스 드라이버는 상기 차동 신호 쌍 중 하나의 신호의 전압 레벨과 상기 기준 전압을 비교한 결과를 이용하여 상기 클럭 신호를 생성하는 클럭 신호 생성부 및 상기 클럭 신호에 응답하여 상기 차동 신호 쌍으로부터 상기 데이터를 생성하는 데이터 생성부를 구비할 수 있다.

상기 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 수신기는 수신된 제 1 차동 신호 쌍 중 하나의 신호와 수신된 제 2 차동 신호 쌍 중 하나의 신호를 비교한 결과를 이용하여 클럭 신호를 생성하는 클럭 신호 생성부, 상기 클럭 신호에 응답하여 상기 제 1 차동 신호 쌍으로부터 상기 제 1 데이터를 생성하는 제 1 데이터 생성부 및 상기 클럭 신호에 응답하여 상기 제 2 차동 신호 쌍으로부터 상기 제 2 데이터를 생성하는 제 2 데이터 생성부를 구비할 수 있 다. 상기 제 1 차동 신호 쌍은 제 1 구간에서 상기 제 2 차동 신호 쌍보다 큰 전압 레벨을 가지고, 제 2 구간에서 상기 제 2 차동 신호 쌍보다 작은 전압 레벨을 가질 수 있다.

상기 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 시스템 장치는 제 1 및 제 2 차동 신호 쌍을 송신하는 송신기 및 상기 제 1 및 제 2 차동 신호 쌍을 수신하고, 상기 수신된 제 1 및 제 2 차동 신호 쌍을 이용하여 클럭 신호, 제 1 데이터 및 제 2 데이터를 생성하는 수신기를 구비하고, 상기 제 1 차동 신호 쌍은 제 1 구간에서 상기 제 2 차동 신호 쌍보다 큰 전압 레벨을 가지고, 제 2 구간에서 상기 제 2 차동 신호 쌍보다 작은 전압 레벨을 가질 수 있다.

상기 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 디스플레이 장치는 복수의 화소 영역을 포함하는 패널, 상기 패널의 소스 라인들을 구동하는 소스 드라이버 및 제 1 및 제 2 차동 신호 쌍을 상기 소스 드라이버로 전송하는 컨트롤러를 구비하고, 상기 소스 드라이버는 상기 제 1 및 제 2 차동 신호 쌍을 수신하고, 상기 제 1 및 제 2 차동 신호 쌍을 이용하여 클럭 신호, 제 1 데이터 및 제 2 데이터를 생성하고, 상기 제 1 차동 신호 쌍은 제 1 구간에서 상기 제 2 차동 신호 쌍보다 큰 전압 레벨을 가지고, 제 2 구간에서 상기 제 2 차동 신호 쌍보다 작은 전압 레벨을 가질 수 있다.

상기 소스 드라이버는 상기 제 1 차동 신호 쌍 중 하나의 신호와 상기 제 2 차동 신호 쌍 중 하나의 신호를 비교한 결과를 이용하여 상기 클럭 신호를 생성하 는 클럭 신호 생성부, 상기 클럭 신호에 응답하여 상기 제 1 차동 신호 쌍으로부터 상기 제 1 데이터를 생성하는 제 1 데이터 생성부 및 상기 클럭 신호에 응답하여 상기 제 2 차동 신호 쌍으로부터 상기 제 2 데이터를 생성하는 제 2 데이터 생성부를 구비할 수 있다.

상기 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 일 실시예에 따른 클럭 임베디드 인터페이스(clock embedded interface) 방법은 제 1 구간에서 기준 전압보다 큰 전압 레벨을 가지고 제 2 구간에서 상기 기준 전압보다 작은 전압 레벨을 가지는 차동 신호 쌍을 송신하는 단계, 상기 차동 신호 쌍을 수신하는 단계 및 상기 차동 신호 쌍을 이용하여 클럭 신호 및 데이터를 생성하는 단계를 구비할 수 있다.

상기 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 일 실시예에 따른 클럭 임베디드 인터페이스 방법은 제 1 및 제 2 차동 신호 쌍을 송신하는 단계, 상기 제 1 및 제 2 차동 신호 쌍을 수신하는 단계 및 상기 제 1 및 제 2 차동 신호 쌍을 이용하여 클럭 신호, 제 1 데이터 및 제 2 데이터를 생성하는 단계를 구비하고, 상기 제 1 차동 신호 쌍은 제 1 구간에서 상기 제 2 차동 신호 쌍보다 큰 전압 레벨을 가지고, 제 2 구간에서 상기 제 2 차동 신호 쌍보다 작은 전압 레벨을 가질 수 있다.

본 발명의 기술적 사상에 의한 일 실시예에 따른 시스템 장치, 디스플레이 장치 및 클럭 임베디드 인터페이스 방법은 클럭 정보 및 데이터 정보를 포함하는 차동 신호 쌍을 송수신함에 있어서 진폭의 변화없이 상기 차동 신호 쌍의 공통 전압 레벨의 변화를 이용하여 클럭 신호 및 데이터를 복원함으로서, 상기 클럭 정보를 나타내는 더미 비트를 포함하지 않는 신호를 이용하여 클럭 신호를 복원할 수 있는 장점이 있다. 또한, 본 발명의 기술적 사상에 의한 일 실시예에 따를 경우 듀티비가 50:50인 클럭 신호를 복원할 수 있으므로, 종래와 달리 클럭 신호의 상승 에지 및 하강 에지에서 데이터를 복원할 수 있고 클럭 신호를 생성하기 위한 장치의 면적을 감소시킬 수 있으며 고주파 영역에서도 효율적으로 동작할 수 있는 장점이 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 시스템 장치(100)의 블록도이다.

도 1을 참조하면, 시스템 장치(100)는 송신기(110) 및 수신기(120)를 구비할 수 있다. 송신기(110)는 제 1 구간에서 기준 전압보다 큰 전압 레벨을 가지고 제 2 구간에서 상기 기준 전압 보다 작은 전압 레벨을 가지는 차동 신호 쌍(INP, INN)을 송신할 수 있다. 차동 신호 쌍(INP, INN)은 클럭 정보 및 데이터 정보를 포함하고 있다. 상기 제 1 구간의 길이와 상기 제 2 구간의 길이는 동일할 수 있다. 예를 들어, 상기 제 1 구간 및 제 2 구간 각각은 하나의 데이터 패킷의 길이의 1/n(n은 짝수) 길이일 수 있다. 수신기(120)에서는 차동 신호 쌍(INP, INN)을 수신하고, 수신된 차동 신호 쌍(INP, INN)을 이용하여 클럭 신호 및 데이터를 생성할 수 있다. 수신기(120)의 구성 및 수신된 차동 신호 쌍(INP, INN)을 이용하여 수신기(120)에서 클럭 신호 및 데이터를 생성하는 방법에 대하여는 이하에서 보다 상세하게 설명한다.

도 2는 본 발명의 기술적 사상에 의한 일 실시예에 따른 수신기(120)의 블록도이다.

도 2를 참조하면, 수신기(120)는 클럭 신호 생성부(210) 및 데이터 생성부(250)를 구비할 수 있다. 클럭 신호 생성부(210)는 수신된 차동 신호 쌍(INP, INN) 중 하나의 신호(INP)의 전압 레벨과 기준 전압(Vref)을 비교한 결과를 이용하여 클럭 신호(CLK)를 생성할 수 있다. 클럭 신호 생성부(210)는 제 1 비교기(220) 및 클럭 신호 발생기(230)를 포함할 수 있다. 제 1 비교기(220)는 차동 신호 쌍(INP, INN) 중 하나의 신호(INP)의 전압 레벨과 기준 전압(Vref)을 비교하여 기준 클럭 신호(CLKR)를 생성하여 출력할 수 있다. 클럭 신호 발생기(230)는 기준 클럭 신호(CLKR)를 수신하고, 기준 클럭 신호(CLKR)를 이용하여 클럭 신호(CLK)를 생성할 수 있다. 클럭 신호 발생기(230)는 위상 동기 루프(PLL : Phase Locked Loop) 또는 지연 동기 루프(DLL : Delay Locked Loop)일 수 있다. 클럭 신호 발생기(230) 가 위상 동기 루프(PLL)인 경우는 도 4 내지 도 5(b)와 관련하여 보다 상세하게 설명한다. 또한, 클럭 신호 발생기(230)가 지연 동기 루프(DLL)인 경우는 도 6 내지 도 7(b)와 관련하여 보다 상세하게 설명한다.

데이터 생성부(250)는 클럭 신호 생성부(210)에서 생성된 클럭 신호(CLK)를 수신하고, 클럭 신호(CLK)에 응답하여 수신된 차동 신호 쌍(INP, INN)으로부터 데이터(DATA)를 생성할 수 있다. 데이터 생성부(250)는 제 2 비교기(260) 및 데이터 발생기(270)를 구비할 수 있다. 제 2 비교기(260)는 수신된 차동 신호 쌍(INP, INN) 중 하나의 신호(INP)와 나머지 신호(INN)를 비교하여 기준 데이터(DATAR)를 출력할 수 있다. 데이터 발생기(270)는 클럭 신호 생성부(210)로부터 클럭 신호(CLK)를 수신하고, 클럭 신호(CLK)에 응답하여 기준 데이터(DATAR)로부터 데이터(DATA)를 생성하여 출력할 수 있다. 예를 들어, 수신된 차동 신호 쌍(INP, INN) 중 하나의 신호(INP)와 나머지 신호(INN)를 비교하여 발생된 기준 데이터(DATAR)가 직렬 데이터인 경우, 데이터 변환부(270)는 클럭 신호(CLK)에 응답하여 직렬 데이터인 기준 데이터(DATAR)를 병렬 데이터로 변환하여 출력할 수 있다.

도 2의 수신기(120)는 도 1의 시스템 장치(100)의 수신기(120)일 수 있다.

도 3은 본 발명의 기술적 사상에 의한 일 실시예에 따른 클럭 임베디드 인터페이스(clock embedded interface) 방법의 흐름도이다.

도 1 내지 도 3을 참조하면, 수신기(120)는 송신기(110)에서 송신한 차동 신호 쌍(INP, INN)을 수신한다(S310). 제 1 비교기(220)는 차동 신호 쌍(INP, INN) 중 하나의 신호(INP)의 전압 레벨과 기준 전압(Vref)을 비교하여 기준 클럭 신 호(CLKR)를 출력한다(S320). 클럭 신호 발생기(230)는 기준 클럭 신호(CLKR)를 이용하여 클럭 신호(CLK)를 생성한다(S330). 제 2 비교기(260)는 차동 신호 쌍(INP, INN) 중 하나의 신호(INP)와 나머지 신호(INN)를 비교하여 기준 데이터(DATAR)를 출력한다(S340). 데이터 발생기(270)는 클럭 신호(CLK)에 응답하여 기준 데이터(DATAR)로부터 데이터(DATA)를 생성한다(S350).

도 4는 도 2의 클럭 신호 발생기(230)의 일 실시예를 도시한 도면이다.

즉, 도 4에서는 도 2의 클럭 신호 발생기(230)가 위상 동기 루프(PLL)인 경우에 대하여 도시하고 있다. 클럭 신호 발생기(230)는 위상 주파수 검출기(PFD : Phase Frequency Detector)(410), 전하 펌프 및 루프 필터(CP/LP : Charge Pump/Loop Filter)(420), 전압 제어 발진기(VCO : Voltage Controlled Oscillator)(430) 및 분주기(DIV : Divider)(440)를 구비할 수 있다.

위상 주파수 검출기(410)는 기준 클럭 신호(CLKR) 및 분주 클럭 신호(CLKD)를 비교해서 그 위상차를 검출하여 출력한다. 전하 펌프 및 루프 필터(420)는 위상 주파수 검출기(410)의 출력 신호를 전압 신호로 변환하여 전압 제어 발진기(VCO)를 제어하기 위한 제어 전압 신호(Vctrl)로서 출력한다. 전압 제어 발진기(430)는 제어 전압 신호(Vctrl)에 응답하여 소정의 주파수를 가지는 클럭 신호(CLK)를 출력한다. 분주기(DIV)(440)는 전압 제어 발진기(430)에서 출력하는 클럭 신호(CLK)를 분주하여 분주 클럭 신호(CLKD)로서 출력한다. 다만, 클럭 신호 발생기(230)가 위상 동기 루프 회로(PLL)인 경우를 가정하더라도 반드시 본 발명의 클럭 신호 발생기(230)가 도 4의 구성 요소들만 포함하는 것은 아니며, 이하에서 설명하는 도 5의 클럭 신호(CLK)를 생성할 수 있다면 도 4의 구성 요소들에 다른 구성 요소들을 더 포함하여도 본 발명의 권리범위에 포함된다.

도 5(a)는 도 2의 클럭 신호 발생기(230)가 도 4와 같이 구현된 경우 본 발명의 기술적 사상에 의한 일 실시예에 따른 수신기(120)의 신호들의 파형도이다.

도 1 내지 도 5(a)를 참조하면, 수신기(120)는 도 5(a)에 도시된 것과 같은 차동 신호 쌍(INP, INN)을 송신기(110)로부터 수신한다. 차동 신호 쌍(INP, INN)은 제 1 구간(t1)에서 기준 전압(Vref)보다 큰 전압 레벨을 가지고 제 2 구간(t2)에서 기준 전압(Vref)보다 작은 전압 레벨을 가진다. 또한, 차동 신호 쌍(INP, INN)의 공통 전압 레벨(common voltage level)(Vcommon)이 제 1 구간(t1)에서 기준 전압(Vref)보다 크고 제 2 구간(t2)에서 기준 전압(Vref)보다 작다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며 차동 신호 쌍(INP, INN)은 제 1 구간(t1)에서 기준 전압(Vref)보다 작은 전압 레벨을 가지고 제 2 구간(t2)에서 기준 전압(Vref)보다 큰 전압 레벨을 가지는 경우에도 본 발명과 동일한 효과를 얻을 수 있다. 도 5(a)의 경우 제 1 구간(t1)의 길이와 제 2 구간(t2)의 길이가 동일한 경우에 대하여 도시하고 있으나, 제 1 구간(t1)의 길이와 제 2 구간(t2)의 길이가 상이할 수도 있다. 또한, 도 5(a)에서는 제 1 구간(t1) 및 제 2 구간(t2)을 합하여 하나의 데이터 패킷의 길이인 것으로 도시하고 있으나, 상기 하나의 데이터 패킷은 n 개(n은 짝수)의 구간으로 나누어 질 수도 있다. 상기 하나의 데이터 패킷의 길이가 제 1 내지 제 4 구간(t1, t2, t3, t4)으로 나누어진 경우는 도 5(b)에 도시되어 있다.

제 1 비교기(220)는 제 1 입력단(+)으로 차동 신호 쌍(INP, INN) 중 하나의 신호(INN)가 인가되고 제 2 입력단(-)으로 기준 전압(Vref)이 인가된다. 제 1 구간(t1)에서는 차동 신호 쌍(INP, INN) 중 하나의 신호(INN)가 기준 전압(Vref)보다 큰 전압 레벨을 가지므로, 기준 클럭 신호(CLKR)는 제 1 구간(t1)에서 논리 하이 상태를 가진다. 또한, 제 2 구간(t2)에서는 차동 신호 쌍(INP, INN) 중 하나의 신호(INN)가 기준 전압(Vref)보다 작은 전압 레벨을 가지므로, 기준 클럭 신호(CLKR)는 제 2 구간(t2)에서 논리 로우 상태를 가진다. 도 4와 같은 위상 동기 루프(PLL) 형태의 클럭 신호 발생기(230)는 기준 클럭 신호(CLKR)를 수신하여 기준 클럭 신호(CLKR)를 주파수 변환한 클럭 신호(CLK)를 발생하여 출력한다. 도 5(a)의 경우에는 하나의 데이터 패킷이 32비트인 경우에 대하여 도시하고 있으므로, 클럭 신호 발생기(230)는 상승 에지와 하강 에지가 32번 나타나도록 기준 클럭 신호(CLKR)의 주파수를 변경하여 클럭 신호(CLK)로서 출력한다. 다만, 필요에 따라 도 4의 분주기(440)의 분주비를 조절함으로서 클럭 신호(CLK)의 주파수를 임의로 조절할 수도 있다.

제 2 비교기(260)는 제 1 입력단(+)으로 차동 신호 쌍(INP, INN) 중 하나의 신호(INN)가 인가되고 제 2 입력단(-)으로 차동 신호 쌍(INP, INN) 중 나머지 신호(INP)가 인가된다. 이 경우 제 2 비교기(260)에서 출력하는 기준 데이터(DATAR)는 직렬 데이터가 되고, 데이터 발생기(270)는 클럭 신호(CLK)에 응답하여 직렬 데이터인 기준 데이터(DATAR)를 병렬 데이터인 데이터(DATA)로 변환하여 출력할 수 있다. 데이터 발생기(270)는 클럭 신호(CLK)의 상승 에지 및 하강 에지에 응답하여 데이터(DATA)를 생성할 수 있다.

도 5(b)는 도 2의 클럭 신호 발생기(230)가 도 4와 같이 구현된 경우 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 수신기(120)의 신호들의 파형도이다.

도 5(a)와 도 5(b)를 참조하면, 도 5(a)에서는 상기 하나의 데이터 패킷의 길이가 제 1 구간(t1) 및 제 2 구간(t2)으로 나누어진 경우를 도시하고 있고, 도 5(b)는 상기 하나의 데이터 패킷의 길이가 제 1 내지 제 4 구간(t1, t2, t3, t4)으로 나누어진 경우에 대하여 도시하고 있다.

도 1 내지 도 5(b)를 참조하면, 수신기(120)는 도 5(b)에 도시된 것과 같은 차동 신호 쌍(INP, INN)을 송신기(110)로부터 수신한다. 차동 신호 쌍(INP, INN)은 제 1 구간(t1) 및 제 3 구간(t3)에서 기준 전압(Vref)보다 큰 전압 레벨을 가지고 제 2 구간(t2) 및 제 4 구간(t4)에서 기준 전압(Vref)보다 작은 전압 레벨을 가진다. 또한, 차동 신호 쌍(INP, INN)의 공통 전압 레벨(common voltage level)(Vcommon)이 제 1 구간(t1) 및 제 3 구간(t3)에서 기준 전압(Vref)보다 크고 제 2 구간(t2) 및 제 4 구간(t4)에서 기준 전압(Vref)보다 작다. 다만, 본 발명이 이 경우에 한정되는 것은 아님은 도 5(a)에서 설명한 것과 같다.

제 1 비교기(220)는 제 1 입력단(+)으로 차동 신호 쌍(INP, INN) 중 하나의 신호(INN)가 인가되고 제 2 입력단(-)으로 기준 전압(Vref)이 인가된다. 제 1 구간(t1) 및 제 3 구간(t3)에서는 차동 신호 쌍(INP, INN) 중 하나의 신호(INN)가 기준 전압(Vref)보다 큰 전압 레벨을 가지므로, 기준 클럭 신호(CLKR)는 제 1 구간(t1) 및 제 3 구간(t3)에서 논리 하이 상태를 가진다. 또한, 제 2 구간(t2) 및 제 4 구간(t4)에서는 차동 신호 쌍(INP, INN) 중 하나의 신호(INN)가 기준 전압(Vref)보다 작은 전압 레벨을 가지므로, 기준 클럭 신호(CLKR)는 제 2 구간(t2) 및 제 4 구간(t4)에서 논리 로우 상태를 가진다. 도 4와 같은 위상 동기 루프(PLL) 형태의 클럭 신호 발생기(230)는 기준 클럭 신호(CLKR)를 수신하여 기준 클럭 신호(CLKR)를 주파수 변환한 클럭 신호(CLK)를 발생하여 출력한다. 도 5(b)의 경우에는 도 5(a)와 동일하게 하나의 데이터 패킷이 32비트인 경우에 대하여 도시하고 있으므로, 클럭 신호 발생기(230)는 상승 에지와 하강 에지가 32번 나타나도록 기준 클럭 신호(CLKR)의 주파수를 변경하여 클럭 신호(CLK)로서 출력한다. 다만, 필요에 따라 도 4의 분주기(440)의 분주비를 조절함으로서 클럭 신호(CLK)의 주파수를 임의로 조절할 수도 있다.

데이터 신호 발생부(250)의 동작은 도 5(a)에서 설명한 것과 유사하므로 이하 상세한 설명은 생략한다.

도 6은 도 2의 클럭 신호 발생기(230)의 다른 일 실시예를 도시한 도면이다.

즉, 도 6에서는 도 2의 클럭 신호 발생기(230)가 지연 동기 루프(DLL)인 경우에 대하여 도시하고 있다. 클럭 신호 발생기(230)는 위상 검출부(610), 지연 제어부(620) 및 지연부(630)를 구비할 수 있다. 위상 검출부(610)는 기준 클럭 신호(CLKR) 및 클럭 신호(CLK)를 비교해서 그 위상차를 검출하여 출력한다. 지연 제어부(620)는 위상 검출부(610)의 출력 신호에 응답하여 지연부(630)를 제어하기 위한 제어 신호(CON)를 출력한다. 지연부(630)는 제어 신호(CON)에 응답하여 기준 클럭 신호(CLKR)를 소정 시간 지연하여 클럭 신호(CLK)로서 출력한다. 지연부(630)는 복수의 지연단(미도시)을 구비할 수 있고, 상기 지연단은 인버터 또는 플립플롭을 포함할 수 있다. 다만, 클럭 신호 발생기(230)가 지연 동기 루프 회로(DLL)인 경우를 가정하더라도 반드시 본 발명의 클럭 신호 발생기(230)가 도 6의 구성 요소들만 포함하는 것은 아니며, 이하에서 설명하는 도 7의 클럭 신호들(CLK0, CLK1, ... , CLK15)을 생성할 수 있다면 도 6의 구성 요소들에 다른 구성 요소들을 더 포함하여도 본 발명의 권리범위에 포함된다.

도 7(a)는 도 2의 클럭 신호 발생기(230)가 도 6과 같이 구현된 경우 본 발명의 기술적 사상에 의한 일 실시예에 따른 수신기(120)의 신호들의 파형도이다.

도 1 내지 도 3, 도 6 및 도 7(a)를 참조하면, 수신기(120)는 도 7(a)에 도시된 것과 같은 차동 신호 쌍(INP, INN)을 송신기(110)로부터 수신한다. 차동 신호 쌍(INP, INN)은 제 1 구간(t1)에서 기준 전압(Vref)보다 큰 전압 레벨을 가지고 제 2 구간(t2)에서 기준 전압(Vref)보다 작은 전압 레벨을 가진다. 또한, 차동 신호 쌍(INP, INN)의 공통 전압 레벨(Vcommon)이 제 1 구간(t1)에서 기준 전압(Vref)보다 크고 제 2 구간(t2)에서 기준 전압(Vref)보다 작다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며 차동 신호 쌍(INP, INN)은 제 1 구간(t1)에서 기준 전압(Vref)보다 작은 전압 레벨을 가지고 제 2 구간(t2)에서 기준 전압(Vref)보다 큰 전압 레벨을 가지는 경우에도 본 발명과 동일한 효과를 얻을 수 있다. 도 7(a)의 경우 제 1 구간(t1)의 길이와 제 2 구간(t2)의 길이가 동일한 경우에 대하여 도시하고 있으나, 제 1 구간(t1)의 길이와 제 2 구간(t2)의 길이가 상이할 수도 있다. 또한, 도 7(a)에서는 제 1 구간(t1) 및 제 2 구간(t2)을 합하여 하나의 데이터 패 킷의 길이인 것으로 도시하고 있으나, 상기 하나의 데이터 패킷은 n 개(n은 짝수)의 구간으로 나누어 질 수도 있다. 상기 하나의 데이터 패킷의 길이가 제 1 내지 제 4 구간(t1, t2, t3, t4)으로 나누어진 경우는 도 7(b)에 도시되어 있다.

제 1 비교기(220)는 제 1 입력단(+)으로 차동 신호 쌍(INP, INN) 중 하나의 신호(INN)가 인가되고 제 2 입력단(-)으로 기준 전압(Vref)이 인가된다. 제 1 구간(t1)에서는 차동 신호 쌍(INP, INN) 중 하나의 신호(INN)가 기준 전압(Vref)보다 큰 전압 레벨을 가지므로, 기준 클럭 신호(CLKR)는 제 1 구간에서 논리 하이 상태를 가진다. 또한, 제 2 구간(t2)에서는 차동 신호 쌍(INP, INN) 중 하나의 신호(INN)가 기준 전압(Vref)보다 작은 전압 레벨을 가지므로, 기준 클럭 신호(CLKR)는 제 2 구간에서 논리 로우 상태를 가진다. 도 6과 같은 지연 동기 루프(DLL) 형태의 클럭 신호 발생기(230)는 기준 클럭 신호(CLKR)를 수신하여 기준 클럭 신호(CLKR)를 소정 시간 지연한 클럭 신호(CLK)를 발생하여 출력한다. 도 7(a)의 경우에는 하나의 데이터 패킷이 32비트이고 제 1 구간(t1)과 제 2 구간(t2)이 동일한 길이인 경우에 대하여 도시하고 있으므로, 클럭 신호 발생기(230)는 16개의 클럭 신호(CLK0, CLK1, ... , CLK15)를 발생하여 출력한다. 즉, 클럭 신호 발생기(230)는 기준 클럭 신호(CLKR)를 소정 시간 지연한 클럭 신호(CLK0)를 출력하고, 클럭 신호(CLK0)를 소정 시간 지연한 클럭 신호(CLK1)를 출력한다. 동일한 방법으로 클럭 신호 발생기(230)는 소정 시간 지연된 클럭 신호들(CLK0, CLK1, ... , CLK15)을 순차적으로 출력한다. 다만, 하나의 데이터 패킷을 개수가 변경되는 경우 클럭 신호 발생기(230)는 상기 지연 정도를 조절하여 다른 개수의 클럭 신호들을 발생할 수도 있다.

제 2 비교기(260)는 제 1 입력단(+)으로 차동 신호 쌍(INP, INN) 중 하나의 신호(INN)가 인가되고 제 2 입력단(-)으로 차동 신호 쌍(INP, INN) 중 나머지 신호(INP)가 인가된다. 이 경우 제 2 비교기(260)에서 출력하는 기준 데이터(DATAR)는 직렬 데이터가 되고, 데이터 발생기(270)는 클럭 신호(CLK)에 응답하여 직렬 데이터인 기준 데이터(DATAR)를 병렬 데이터인 데이터(DATA)로 변환하여 출력할 수 있다. 데이터 발생기(270)는 클럭 신호들(CLK0, CLK1, ... , CLK15)의 상승 에지 및 하강 에지에 응답하여 데이터(DATA)를 생성할 수 있다. 즉, 데이터 발생기(270)는 제 1 구간(t1)에서는 클럭 신호들(CLK0, CLK1, ... , CLK15)의 상승 에지에 응답하여 데이터(DATA)를 발생하고, 제 2 구간(t2)에서는 클럭 신호들(CLK0, CLK1, ... , CLK15)의 하강 에지에 응답하여 데이터(DATA)를 생성할 수 있다.

도 7(b)는 도 2의 클럭 신호 발생기(230)가 도 6과 같이 구현된 경우 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 수신기(120)의 신호들의 파형도이다.

도 7(a)와 도 7(b)를 참조하면, 도 7(a)에서는 상기 하나의 데이터 패킷의 길이가 제 1 구간(t1) 및 제 2 구간(t2)으로 나누어진 경우를 도시하고 있고, 도 7(b)는 상기 하나의 데이터 패킷의 길이가 제 1 내지 제 4 구간(t1, t2, t3, t4)으로 나누어진 경우에 대하여 도시하고 있다.

도 1 내지 도 3, 도 6 및 도 7(a)를 참조하면, 수신기(120)는 도 7(b)에 도시된 것과 같은 차동 신호 쌍(INP, INN)을 송신기(110)로부터 수신한다. 차동 신호 쌍(INP, INN)은 제 1 구간(t1) 및 제 3 구간(t3)에서 기준 전압(Vref)보다 큰 전압 레벨을 가지고 제 2 구간(t2) 및 제 4 구간(t4)에서 기준 전압(Vref)보다 작은 전압 레벨을 가진다. 또한, 차동 신호 쌍(INP, INN)의 공통 전압 레벨(common voltage level)(Vcommon)이 제 1 구간(t1) 및 제 3 구간(t3)에서 기준 전압(Vref)보다 크고 제 2 구간(t2) 및 제 4 구간(t4)에서 기준 전압(Vref)보다 작다. 다만, 본 발명이 이 경우에 한정되는 것은 아님은 도 7(a)에서 설명한 것과 같다.

제 1 비교기(220)는 제 1 입력단(+)으로 차동 신호 쌍(INP, INN) 중 하나의 신호(INN)가 인가되고 제 2 입력단(-)으로 기준 전압(Vref)이 인가된다. 제 1 구간(t1) 및 제 3 구간(t3)에서는 차동 신호 쌍(INP, INN) 중 하나의 신호(INN)가 기준 전압(Vref)보다 큰 전압 레벨을 가지므로, 기준 클럭 신호(CLKR)는 제 1 구간(t1) 및 제 3 구간(t3)에서 논리 하이 상태를 가진다. 또한, 제 2 구간(t2) 및 제 4 구간(t4)에서는 차동 신호 쌍(INP, INN) 중 하나의 신호(INN)가 기준 전압(Vref)보다 작은 전압 레벨을 가지므로, 기준 클럭 신호(CLKR)는 제 2 구간(t2) 및 제 4 구간(t4)에서 논리 로우 상태를 가진다. 도 6과 같은 지연 동기 루프(DLL) 형태의 클럭 신호 발생기(230)는 기준 클럭 신호(CLKR)를 수신하여 기준 클럭 신호(CLKR)를 소정 시간 지연한 클럭 신호(CLK)를 발생하여 출력한다. 도 7(b)의 경우에는 하나의 데이터 패킷이 32비트이고 제 1 내지 제 4 구간(t1, t2, t3, t4)이 동일한 길이인 경우에 대하여 도시하고 있으므로, 클럭 신호 발생기(230)는 8개의 클럭 신호(CLK0, CLK1, ... , CLK7)를 발생하여 출력한다. 즉, 클럭 신호 발생기(230)는 기준 클럭 신호(CLKR)를 소정 시간 지연한 클럭 신호(CLK0)를 출력하고, 클럭 신호(CLK0)를 소정 시간 지연한 클럭 신호(CLK1)를 출력한다. 동일한 방법으로 클럭 신호 발생기(230)는 소정 시간 지연된 클럭 신호들(CLK0, CLK1, ... , CLK7)을 순차적으로 출력한다. 도 7(b)의 경우에는 상기 하나의 패킷이 네 개의 구간으로 나누어져 있으므로, 도 7(a)의 클럭 신호들의 개수보다 절반의 개수의 클럭 신호들로 데이터를 생성할 수 있다. 즉, 수신기(120)에서 도 7(b)와 같은 차동 신호 쌍(INP, INN)을 수신하는 경우, 도 7(a)의 경우에 비하여 지연부(630)의 상기 지연단들의 개수를 절반으로 할 수 있다.

데이터 신호 발생부(250)의 동작은 도 7(a)에서 설명한 것과 유사하므로 이하 상세한 설명은 생략한다.

도 8은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 시스템 장치(800)의 블록도이다.

도 8을 참조하면, 시스템 장치(800)는 송신기(810) 및 수신기(820)를 구비할 수 있다. 송신기(810)는 제 1 구간에서 기준 전압보다 큰 전압 레벨을 가지고 제 2 구간에서 상기 기준 전압 보다 작은 전압 레벨을 가지는 제 1 차동 신호 쌍(INP1, INN1)을 송신할 수 있다. 그리고, 송신기(810)는 제 1 구간에서 기준 전압보다 작은 전압 레벨을 가지고 제 2 구간에서 상기 기준 전압 보다 큰 전압 레벨을 가지는 제 2 차동 신호 쌍(INP2, INN2)을 송신할 수 있다. 제 1 차동 신호 쌍(INP1, INN1) 및 제 2 차동 신호 쌍(INP2, INN2) 각각은 클럭 정보 및 데이터 정보를 포함하고 있다. 상기 제 1 구간의 길이와 상기 제 2 구간의 길이는 동일할 수 있다. 예를 들어, 상기 제 1 구간 및 제 2 구간 각각은 하나의 데이터 패킷의 길이의 1/n(n은 짝 수) 길이일 수 있다.

수신기(820)에서는 제 1 차동 신호 쌍(INP1, INN1) 및 제 2 차동 신호 쌍(INP2, INN2)을 수신하고, 수신된 제 1 차동 신호 쌍(INP1, INN1) 및 제 차동 신호 쌍(INP2, INN2)을 이용하여 클럭 신호, 제 1 데이터 및 제 2 데이터를 생성할 수 있다. 수신기(820)의 구성 및 수신된 제 1 차동 신호 쌍(INP1, INN1)과 제 2 차동 신호 쌍(INP2, INN2)을 이용하여 수신기(820)에서 클럭 신호, 제 1 데이터 및 제 2 데이터를 생성하는 방법에 대하여는 이하에서 보다 상세하게 설명한다.

도 9는 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 수신기(820)의 블록도이다.

도 9를 참조하면, 수신기(820)는 클럭 신호 생성부(910), 제 1 데이터 생성부(940) 및 제 2 데이터 생성부(970)를 구비할 수 있다. 클럭 신호 생성부(910)는 수신된 제 1 차동 신호 쌍(INP1, INN1) 중 하나의 신호(INP1 또는 INN1)의 전압 레벨과 수신된 제 2 차동 신호 쌍(INP2, INN2) 중 하나의 신호(INP2 또는 INN2)의 전압 레벨을 비교한 결과를 이용하여 클럭 신호(CLK)를 생성할 수 있다. 클럭 신호 생성부(910)는 제 1 비교기(920) 및 클럭 신호 발생기(930)를 포함할 수 있다. 제 1 비교기(920)는 제 1 차동 신호 쌍(INP1, INN1) 중 하나의 신호(INP1 또는 INN1)의 전압 레벨과 제 2 차동 신호 쌍(INP2, INN2) 중 하나의 신호(INP2 또는 INN2)의 전압 레벨을 비교하여 기준 클럭 신호(CLKR)를 생성하여 출력할 수 있다. 클럭 신호 발생기(930)는 기준 클럭 신호(CLKR)를 수신하고, 기준 클럭 신호(CLKR)를 이용하여 클럭 신호(CLK)를 생성할 수 있다. 클럭 신호 발생기(930)는 위상 동기 루 프(PLL) 또는 지연 동기 루프(DLL)일 수 있다. 클럭 신호 발생기(930)가 위상 동기 루프(PLL)인 경우는 도 11(a) 및 도 11(b)와 관련하여 보다 상세하게 설명한다. 또한, 클럭 신호 발생기(930)가 지연 동기 루프(DLL)인 경우는 도 12(a) 및 도 12(b)와 관련하여 보다 상세하게 설명한다.

제 1 데이터 생성부(940)는 클럭 신호 생성부(910)에서 생성된 클럭 신호(CLK)를 수신하고, 클럭 신호(CLK)에 응답하여 수신된 제 1 차동 신호 쌍(INP1, INN1)으로부터 제 1 데이터(DATA1)를 생성할 수 있다. 제 1 데이터 생성부(940)는 제 2 비교기(950) 및 제 1 데이터 발생기(960)를 구비할 수 있다. 제 2 비교기(950)는 수신된 제 1 차동 신호 쌍(INP1, INN1) 중 하나의 신호(INP1)와 나머지 신호(INN1)를 비교하여 제 1 기준 데이터(DATAR1)를 출력할 수 있다. 제 1 데이터 발생기(960)는 클럭 신호 생성부(910)로부터 클럭 신호(CLK)를 수신하고, 클럭 신호(CLK)에 응답하여 제 1 기준 데이터(DATAR1)로부터 제 1 데이터(DATA1)를 생성하여 출력할 수 있다. 예를 들어, 수신된 제 1 차동 신호 쌍(INP1, INN1) 중 하나의 신호(INP1)와 나머지 신호(INN1)를 비교하여 발생된 제 1 기준 데이터(DATAR1)가 직렬 데이터인 경우, 데이터 변환부(960)는 클럭 신호(CLK)에 응답하여 직렬 데이터인 제 1 기준 데이터(DATAR)를 병렬 데이터로 변환하여 출력할 수 있다.

제 2 데이터 생성부(970)는 클럭 신호 생성부(910)에서 생성된 클럭 신호(CLK)를 수신하고, 클럭 신호(CLK)에 응답하여 수신된 제 2 차동 신호 쌍(INP2, INN2)으로부터 제 2 데이터(DATA2)를 생성할 수 있다. 제 2 데이터 생성부(970)는 제 3 비교기(980) 및 제 2 데이터 발생기(990)를 구비할 수 있다. 제 3 비교 기(980)는 수신된 제 2 차동 신호 쌍(INP2, INN2) 중 하나의 신호(INP2)와 나머지 신호(INN2)를 비교하여 제 2 기준 데이터(DATAR2)를 출력할 수 있다. 제 2 데이터 발생기(990)는 클럭 신호 생성부(910)로부터 클럭 신호(CLK)를 수신하고, 클럭 신호(CLK)에 응답하여 제 2 기준 데이터(DATAR2)로부터 제 2 데이터(DATA2)를 생성하여 출력할 수 있다. 예를 들어, 수신된 제 2 차동 신호 쌍(INP2, INN2) 중 하나의 신호(INP2)와 나머지 신호(INN2)를 비교하여 발생된 제 2 기준 데이터(DATAR2)가 직렬 데이터인 경우, 데이터 변환부(990)는 클럭 신호(CLK)에 응답하여 직렬 데이터인 제 2 기준 데이터(DATAR)를 병렬 데이터로 변환하여 출력할 수 있다.

도 9의 수신기(820)는 도 8의 시스템 장치(800)의 수신기(820)일 수 있다.

도 10은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 클럭 임베디드 인터페이스(clock embedded interface) 방법의 흐름도이다.

도 8 내지 도 10을 참조하면, 수신기(920)는 송신기(910)에서 송신한 제 1 차동 신호 쌍(INP1, INN1) 및 제 2 차동 신호 쌍(INP2, INN2)을 수신한다(S1010). 제 1 비교기(920)는 제 1 차동 신호 쌍(INP1, INN1) 중 하나의 신호(INP1 또는 INN1)의 전압 레벨과 제 2 차동 신호 쌍(INP2, INN2) 중 하나의 신호(INP2 또는 INN2)의 전압 레벨을 비교하여 기준 클럭 신호(CLKR)를 출력한다(S1020). 클럭 신호 발생기(920)는 기준 클럭 신호(CLKR)를 이용하여 클럭 신호(CLK)를 생성한다(S1030). 제 2 비교기(950)는 제 1 차동 신호 쌍(INP1, INN1) 중 하나의 신호(INP1)와 나머지 신호(INN1)를 비교하여 제 1 기준 데이터(DATAR1)를 출력한다(S1040). 제 1 데이터 발생기(960)는 클럭 신호(CLK)에 응답하여 제 1 기준 데이 터(DATAR1)로부터 제 1 데이터(DATA1)를 생성한다(S1050). 제 3 비교기(980)는 제 2 차동 신호 쌍(INP2, INN2) 중 하나의 신호(INP2)와 나머지 신호(INN2)를 비교하여 제 2 기준 데이터(DATAR2)를 출력한다(S1060). 제 2 데이터 발생기(990)는 클럭 신호(CLK)에 응답하여 제 2 기준 데이터(DATAR2)로부터 제 2 데이터(DATA2)를 생성한다(S1070).

도 11(a)는 도 9의 클럭 신호 발생기(930)가 도 4와 같이 구현된 경우 본 발명의 기술적 사상에 의한 일 실시예에 따른 수신기(820)의 신호들의 파형도이다. 즉, 도 11(a)는 도 9의 클럭 신호 발생기(230)가 도 4와 같이 위상 동기 루프(PLL)를 포함하고 있는 경우 본 발명의 기술적 사상에 의한 일 실시예에 따른 수신기(820)의 신호들의 파형도를 도시하고 있다.

도 4, 도 8 내지 도 11(a)를 참조하면, 수신기(820)는 도 11(a)에 도시된 것과 같은 제 1 차동 신호 쌍(INP1, INN1) 및 제 2 차동 신호 쌍(INP2, INN2)을 송신기(810)로부터 수신한다. 제 1 차동 신호 쌍(INP1, INN1)은 제 1 구간(t1)에서 제 2 차동 신호 쌍(INP2, INN2)보다 큰 전압 레벨을 가지고 제 2 구간(t2)에서 제 2 차동 신호 쌍(INP2, INN2)보다 작은 전압 레벨을 가진다. 또한, 제 1 차동 신호 쌍(INP1, INN1)의 제 1 공통 전압 레벨(common voltage level)(Vcommon1)이 제 1 구간(t1)에서 제 2 차동 신호 쌍(INP2, INN2)의 제 2 공통 전압 레벨(Vcommon2)보다 크고 제 2 구간(t2)에서 제 2 차동 신호 쌍(INP2, INN2)의 제 2 공통 전압 레벨(Vcommon2)보다 작다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며 제 1 차동 신호 쌍(INP1, INN1)은 제 1 구간(t1)에서 제 2 차동 신호 쌍(INP2, INN2)보다 작은 전압 레벨을 가지고 제 2 구간(t2)에서 제 2 차동 신호 쌍(INP2, INN2)보다 큰 전압 레벨을 가지는 경우에도 본 발명과 동일한 효과를 얻을 수 있다. 도 11(a)의 경우 제 1 구간(t1)의 길이와 제 2 구간(t2)의 길이가 동일한 경우에 대하여 도시하고 있으나, 제 1 구간(t1)의 길이와 제 2 구간(t2)의 길이가 상이할 수도 있다. 또한, 도 11(a)에서는 제 1 구간(t1) 및 제 2 구간(t2)을 합하여 하나의 데이터 패킷의 길이인 것으로 도시하고 있으나, 상기 하나의 데이터 패킷은 n 개(n은 짝수)의 구간으로 나누어 질 수도 있다. 상기 하나의 데이터 패킷의 길이가 제 1 내지 제 4 구간(t1, t2, t3, t4)으로 나누어진 경우는 도 11(b)에 도시되어 있다.

제 1 비교기(920)는 제 1 입력단(+)으로 제 1 차동 신호 쌍(INP1, INN1) 중 하나의 신호(INP1 또는 INN1)가 인가되고 제 2 입력단(-)으로 제 2 차동 신호 쌍(INP2, INN2) 중 하나의 신호(INP2 또는 INN2)가 인가된다. 제 1 구간(t1)에서는 제 1 차동 신호 쌍(INP1, INN1) 중 하나의 신호(INP1 또는 INN1)가 제 2 차동 신호 쌍(INP2, INN2) 중 하나의 신호(INP2 또는 INN2)보다 큰 전압 레벨을 가지므로, 기준 클럭 신호(CLKR)는 제 1 구간(t1)에서 논리 하이 상태를 가진다. 또한, 제 2 구간(t2)에서는 제 1 차동 신호 쌍(INP1, INN1) 중 하나의 신호(INP1 또는 INN1)가 제 2 차동 신호 쌍(INP2, INN2) 중 하나의 신호(INP2 또는 INN2)보다 작은 전압 레벨을 가지므로, 기준 클럭 신호(CLKR)는 제 2 구간(t2)에서 논리 로우 상태를 가진다. 도 4와 같은 위상 동기 루프(PLL) 형태의 클럭 신호 발생기(930)는 기준 클럭 신호(CLKR)를 수신하여 기준 클럭 신호(CLKR)를 주파수 변환한 클럭 신호(CLK)를 발생하여 출력한다. 도 11(a)의 경우에는 하나의 데이터 패킷이 32비트인 경우에 대하여 도시하고 있으므로, 클럭 신호 발생기(930)는 상승 에지와 하강 에지가 32번 나타나도록 기준 클럭 신호(CLKR)의 주파수를 변경하여 클럭 신호(CLK)로서 출력한다. 다만, 필요에 따라 도 4의 분주기(440)의 분주비를 조절함으로서 클럭 신호(CLK)의 주파수를 임의로 조절할 수도 있다.

제 2 비교기(950)는 제 1 입력단(+)으로 제 1 차동 신호 쌍(INP1, INN1) 중 하나의 신호(INP1 또는 INN1)가 인가되고 제 2 입력단(-)으로 제 1 차동 신호 쌍(INP1, INN1) 중 나머지 신호(INN1 또는 INP1)가 인가된다. 이 경우 제 2 비교기(950)에서 출력하는 제 1 기준 데이터(DATAR1)는 직렬 데이터가 되고, 제 1 데이터 발생기(960)는 클럭 신호(CLK)에 응답하여 직렬 데이터인 제 1 기준 데이터(DATAR1)를 병렬 데이터인 제 1 데이터(DATA1)로 변환하여 출력할 수 있다. 제 1 데이터 발생기(960)는 클럭 신호(CLK)의 상승 에지 및 하강 에지에 응답하여 제 1 데이터(DATA1)를 생성할 수 있다.

제 3 비교기(980)는 제 1 입력단(+)으로 제 2 차동 신호 쌍(INP2, INN2) 중 하나의 신호(INP2 또는 INN2)가 인가되고 제 2 입력단(-)으로 제 2 차동 신호 쌍(INP2, INN2) 중 나머지 신호(INN2 또는 INP2)가 인가된다. 이 경우 제 3 비교기(980)에서 출력하는 제 2 기준 데이터(DATAR2)는 직렬 데이터가 되고, 제 2 데이터 발생기(990)는 클럭 신호(CLK)에 응답하여 직렬 데이터인 제 2 기준 데이터(DATAR2)를 병렬 데이터인 제 2 데이터(DATA2)로 변환하여 출력할 수 있다. 제 2 데이터 발생기(990)는 클럭 신호(CLK)의 상승 에지 및 하강 에지에 응답하여 제 2 데이터(DATA2를 생성할 수 있다.

도 11(b)는 도 9의 클럭 신호 발생기(920)가 도 4와 같이 구현된 경우 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 수신기(820)의 신호들의 파형도이다. 즉, 도 11(b)는 도 9의 클럭 신호 발생기(230)가 도 4와 같이 위상 동기 루프(PLL)를 포함하고 있는 경우 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 수신기(820)의 신호들의 파형도를 도시하고 있다.

도 11(a)와 도 11(b)를 참조하면, 도 11(a)에서는 상기 하나의 데이터 패킷의 길이가 제 1 구간(t1) 및 제 2 구간(t2)으로 나누어진 경우를 도시하고 있고, 도 11(b)는 상기 하나의 데이터 패킷의 길이가 제 1 내지 제 4 구간(t1, t2, t3, t4)으로 나누어진 경우에 대하여 도시하고 있다.

도 4, 도 8 내지 도 11(b)를 참조하면, 수신기(120)는 도 11(b)에 도시된 것과 같은 제 1 차동 신호 쌍(INP1, INN1) 및 제 2 차동 신호 쌍(INP2, INN2)을 송신기(810)로부터 수신한다. 제 1 차동 신호 쌍(INP1, INN1)은 제 1 구간(t1) 및 제 3 구간(t3)에서 제 2 차동 신호 쌍(INP2, INN2)보다 큰 전압 레벨을 가지고 제 2 구간(t2) 및 제 4 구간(t4)에서 제 2 차동 신호 쌍(INP2, INN2)보다 작은 전압 레벨을 가진다. 또한, 제 1 차동 신호 쌍(INP1, INN1)의 제 1 공통 전압 레벨(common voltage level)(Vcommon1)이 제 1 구간(t1) 및 제 3 구간(t3)에서 제 2 차동 신호 쌍(INP2, INN2)의 제 2 공통 전압 레벨(Vcommon2)보다 크고 제 2 구간(t2) 및 제 4 구간(t4)에서 제 2 차동 신호 쌍(INP2, INN2)의 제 2 공통 전압 레벨(Vcommon2)보다 작다. 다만, 본 발명이 이 경우에 한정되는 것은 아님은 도 11(a)에서 설명한 것과 같다.

제 1 비교기(920)는 제 1 입력단(+)으로 제 1 차동 신호 쌍(INP1, INN1) 중 하나의 신호(INP1 또는 INN1)가 인가되고 제 2 입력단(-)으로 제 2 차동 신호 쌍(INP2, INN2) 중 하나의 신호(INP2 또는 INN2)가 인가된다. 제 1 구간(t1) 및 제 3 구간(t3)에서는 제 1 차동 신호 쌍(INP1, INN1) 중 하나의 신호(INP1 또는 INN1)가 제 2 차동 신호 쌍(INP2, INN2) 중 하나의 신호(INP2 또는 INN2)보다 큰 전압 레벨을 가지므로, 기준 클럭 신호(CLKR)는 제 1 구간(t1) 및 제 3 구간(t3)에서 논리 하이 상태를 가진다. 또한, 제 2 구간(t2) 및 제 4 구간(t4)에서는 제 1 차동 신호 쌍(INP1, INN1) 중 하나의 신호(INP1 또는 INN1)가 제 2 차동 신호 쌍(INP2, INN2) 중 하나의 신호(INP2 또는 INN2)보다 작은 전압 레벨을 가지므로, 기준 클럭 신호(CLKR)는 제 2 구간(t2) 및 제 4 구간(t4)에서 논리 로우 상태를 가진다. 도 4와 같은 위상 동기 루프(PLL) 형태의 클럭 신호 발생기(930)는 기준 클럭 신호(CLKR)를 수신하여 기준 클럭 신호(CLKR)를 주파수 변환한 클럭 신호(CLK)를 발생하여 출력한다. 도 11(b)의 경우에는 도 11(a)와 동일하게 하나의 데이터 패킷이 32비트인 경우에 대하여 도시하고 있으므로, 클럭 신호 발생기(930)는 상승 에지와 하강 에지가 32번 나타나도록 기준 클럭 신호(CLKR)의 주파수를 변경하여 클럭 신호(CLK)로서 출력한다. 다만, 필요에 따라 도 4의 분주기(440)의 분주비를 조절함으로서 클럭 신호(CLK)의 주파수를 임의로 조절할 수도 있다.

제 1 데이터 신호 발생부(940) 및 제 2 데이터 신호 발생부(970)의 동작은 도 11(a)에서 설명한 것과 유사하므로 이하 상세한 설명은 생략한다.

도 12(a)는 도 9의 클럭 신호 발생기(920)가 도 6과 같이 구현된 경우 본 발 명의 기술적 사상에 의한 일 실시예에 따른 수신기(820)의 신호들의 파형도이다. 즉, 도 12(a)는 도 9의 클럭 신호 발생기(230)가 도 6과 같이 지연 동기 루프(DLL)를 포함하고 있는 경우 본 발명의 기술적 사상에 의한 일 실시예에 따른 수신기(820)의 신호들의 파형도를 도시하고 있다.

도 6, 도 8 내지 도 10 및 도 12(a)를 참조하면, 수신기(820)는 도 11(a)에 도시된 것과 같은 제 1 차동 신호 쌍(INP1, INN1) 및 제 2 차동 신호 쌍(INP2, INN2)을 송신기(810)로부터 수신한다. 제 1 차동 신호 쌍(INP1, INN1)은 제 1 구간(t1)에서 제 2 차동 신호 쌍(INP2, INN2)보다 큰 전압 레벨을 가지고 제 2 구간(t2)에서 제 2 차동 신호 쌍(INP2, INN2)보다 작은 전압 레벨을 가진다. 또한, 제 1 차동 신호 쌍(INP1, INN1)의 제 1 공통 전압 레벨(Vcommon1)이 제 1 구간(t1)에서 제 2 차동 신호 쌍(INP2, INN2)의 제 2 공통 전압 레벨(Vcommon2)보다 크고 제 2 구간(t2)에서 제 2 차동 신호 쌍(INP2, INN2)의 제 2 공통 전압 레벨(Vcommon2)보다 작다. 다만, 본 발명이 이 경우에 한정되는 것은 아니며 제 1 차동 신호 쌍(INP1, INN1)은 제 1 구간(t1)에서 제 2 차동 신호 쌍(INP2, INN2)보다 작은 전압 레벨을 가지고 제 2 구간(t2)에서 제 2 차동 신호 쌍(INP2, INN2)보다 큰 전압 레벨을 가지는 경우에도 본 발명과 동일한 효과를 얻을 수 있다. 도 12(a)의 경우 제 1 구간(t1)의 길이와 제 2 구간(t2)의 길이가 동일한 경우에 대하여 도시하고 있으나, 제 1 구간(t1)의 길이와 제 2 구간(t2)의 길이가 상이할 수도 있다. 또한, 도 12(a)에서는 제 1 구간(t1) 및 제 2 구간(t2)을 합하여 하나의 데이터 패킷의 길이인 것으로 도시하고 있으나, 상기 하나의 데이터 패킷은 n 개(n은 짝수)의 구간으로 나누어 질 수도 있다. 상기 하나의 데이터 패킷의 길이가 제 1 내지 제 4 구간(t1, t2, t3, t4)으로 나누어진 경우는 도 12(b)에 도시되어 있다.

제 1 비교기(920)는 제 1 입력단(+)으로 제 1 차동 신호 쌍(INP1, INN1) 중 하나의 신호(INN1 또는 INP1)가 인가되고 제 2 입력단(-)으로 제 2 차동 신호 쌍(INP2, INN2) 중 하나의 신호(INN2 또는 INP2)가 인가된다. 제 1 구간(t1)에서는 제 1 차동 신호 쌍(INP1, INN1) 중 하나의 신호(INN1 또는 INP1)가 제 2 차동 신호 쌍(INP2, INN2) 중 하나의 신호(INN2 또는 INP2)보다 큰 전압 레벨을 가지므로, 기준 클럭 신호(CLKR)는 제 1 구간에서 논리 하이 상태를 가진다. 또한, 제 2 구간(t2)에서는 제 1 차동 신호 쌍(INP1, INN1) 중 하나의 신호(INN1 또는 INP1)가 제 2 차동 신호 쌍(INP2, INN2) 중 하나의 신호(INN2 또는 INP2)보다 작은 전압 레벨을 가지므로, 기준 클럭 신호(CLKR)는 제 2 구간에서 논리 로우 상태를 가진다. 도 6과 같은 지연 동기 루프(DLL) 형태의 클럭 신호 발생기(930)는 기준 클럭 신호(CLKR)를 수신하여 기준 클럭 신호(CLKR)를 소정 시간 지연한 클럭 신호(CLK)를 발생하여 출력한다. 도 12(a)의 경우에는 하나의 데이터 패킷이 32비트이고 제 1 구간(t1)과 제 2 구간(t2)이 동일한 길이인 경우에 대하여 도시하고 있으므로, 클럭 신호 발생기(930)는 16개의 클럭 신호(CLK0, CLK1, ... , CLK15)를 발생하여 출력한다. 즉, 클럭 신호 발생기(930)는 기준 클럭 신호(CLKR)를 소정 시간 지연한 클럭 신호(CLK0)를 출력하고, 클럭 신호(CLK0)를 소정 시간 지연한 클럭 신호(CLK1)를 출력한다. 동일한 방법으로 클럭 신호 발생기(930)는 소정 시간 지연된 클럭 신호들(CLK0, CLK1, ... , CLK15)을 순차적으로 출력한다. 다만, 하나의 데이 터 패킷을 개수가 변경되는 경우 클럭 신호 발생기(930)는 상기 지연 정도를 조절하여 다른 개수의 클럭 신호들을 발생할 수도 있다.

제 2 비교기(950)는 제 1 입력단(+)으로 제 1 차동 신호 쌍(INP1, INN1) 중 하나의 신호(INN1 또는 INP1)가 인가되고 제 2 입력단(-)으로 제 1 차동 신호 쌍(INP1, INN1) 중 나머지 신호(INP1 또는 INN1)가 인가된다. 이 경우 제 2 비교기(950)에서 출력하는 제 1 기준 데이터(DATAR1)는 직렬 데이터가 되고, 제 1 데이터 발생기(960)는 클럭 신호(CLK)에 응답하여 직렬 데이터인 제 1 기준 데이터(DATAR1)를 병렬 데이터인 제 1 데이터(DATA1)로 변환하여 출력할 수 있다. 제 1 데이터 발생기(960)는 클럭 신호들(CLK0, CLK1, ... , CLK15)의 상승 에지 및 하강 에지에 응답하여 제 1 데이터(DATA1)를 생성할 수 있다. 즉, 제 1 데이터 발생기(960)는 제 1 구간(t1)에서는 클럭 신호들(CLK0, CLK1, ... , CLK15)의 상승 에지에 응답하여 제 1 데이터(DATA1)를 생성하고, 제 2 구간(t2)에서는 클럭 신호들(CLK0, CLK1, ... , CLK15)의 하강 에지에 응답하여 제 1 데이터(DATA1)를 생성할 수 있다.

제 3 비교기(980)는 제 1 입력단(+)으로 제 2 차동 신호 쌍(INP2, INN2) 중 하나의 신호(INN2 또는 INP2)가 인가되고 제 2 입력단(-)으로 제 2 차동 신호 쌍(INP2, INN2) 중 나머지 신호(INP2 또는 INN2)가 인가된다. 이 경우 제 3 비교기(980)에서 출력하는 제 2 기준 데이터(DATAR2)는 직렬 데이터가 되고, 제 2 데이터 발생기(990)는 클럭 신호(CLK)에 응답하여 직렬 데이터인 제 2 기준 데이터(DATAR2)를 병렬 데이터인 제 2 데이터(DATA2)로 변환하여 출력할 수 있다. 제 2 데이터 발생기(990)는 클럭 신호들(CLK0, CLK1, ... , CLK15)의 상승 에지 및 하강 에지에 응답하여 제 2 데이터(DATA1)를 생성할 수 있다. 즉, 제 2 데이터 발생기(990)는 제 2 구간(t2)에서는 클럭 신호들(CLK0, CLK1, ... , CLK15)의 상승 에지에 응답하여 제 2 데이터(DATA2)를 생성하고, 제 2 구간(t2)에서는 클럭 신호들(CLK0, CLK1, ... , CLK15)의 하강 에지에 응답하여 제 2 데이터(DATA2)를 생성할 수 있다.

도 12(b)는 도 9의 클럭 신호 발생기(920)가 도 6과 같이 구현된 경우 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 수신기(820)의 신호들의 파형도이다. 즉, 도 12(b)는 도 9의 클럭 신호 발생기(230)가 도 6과 같이 지연 동기 루프(DLL)를 포함하고 있는 경우 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 수신기(820)의 신호들의 파형도를 도시하고 있다.

도 6, 도 8 내지 도 10 및 도 12(a)를 참조하면, 수신기(820)는 도 12(b)에 도시된 것과 같은 제 1 차동 신호 쌍(INP1, INN1) 및 제 2 차동 신호 쌍(INP2, INN2)을 송신기(110)로부터 수신한다. 제 1 차동 신호 쌍(INP1, INN1)은 제 1 구간(t1) 및 제 3 구간(t3)에서 제 2 차동 신호 쌍(INP2, INN2)보다 큰 전압 레벨을 가지고 제 2 구간(t2) 및 제 4 구간(t4)에서 제 2 차동 신호 쌍(INP2, INN2)보다 작은 전압 레벨을 가진다. 또한, 제 1 차동 신호 쌍(INP1, INN1)의 제 1 공통 전압 레벨(Vcommon1)이 제 1 구간(t1) 및 제 3 구간(t3)에서 제 2 차동 신호 쌍(INP2, INN2)의 제 2 공통 전압 레벨(Vcommon2)보다 크고 제 2 구간(t2) 및 제 4 구간(t4)에서 제 2 차동 신호 쌍(INP2, INN2)의 제 2 공통 전압 레벨(Vcommon2)보다 작다. 다만, 본 발명이 이 경우에 한정되는 것은 아님은 도 12(a)에서 설명한 것과 같다.

제 1 비교기(920)는 제 1 입력단(+)으로 제 1 차동 신호 쌍(INP1, INN1) 중 하나의 신호(INN1 또는 INP1)가 인가되고 제 2 입력단(-)으로 제 2 차동 신호 쌍(INP2, INN2) 중 하나의 신호(INN2 또는 INP2)가 인가된다. 제 1 구간(t1) 및 제 3 구간(t3)에서는 제 1 차동 신호 쌍(INP1, INN1) 중 하나의 신호(INN1 또는 INP1)가 제 2 차동 신호 쌍(INP2, INN2) 중 하나의 신호(INN2 또는 INP2)보다 큰 전압 레벨을 가지므로, 기준 클럭 신호(CLKR)는 제 1 구간(t1) 및 제 3 구간(t3)에서 논리 하이 상태를 가진다. 또한, 제 2 구간(t2) 및 제 4 구간(t4)에서는 제 1 차동 신호 쌍(INP1, INN1) 중 하나의 신호(INN1 또는 INP1)가 제 2 차동 신호 쌍(INP2, INN2) 중 하나의 신호(INN2 또는 INP2)보다 작은 전압 레벨을 가지므로, 기준 클럭 신호(CLKR)는 제 2 구간(t2) 및 제 4 구간(t4)에서 논리 로우 상태를 가진다. 도 6과 같은 지연 동기 루프(DLL) 형태의 클럭 신호 발생기(930)는 기준 클럭 신호(CLKR)를 수신하여 기준 클럭 신호(CLKR)를 소정 시간 지연한 클럭 신호(CLK)를 발생하여 출력한다. 도 12(b)의 경우에는 하나의 데이터 패킷이 32비트이고 제 1 내지 제 4 구간(t1, t2, t3, t4)이 동일한 길이인 경우에 대하여 도시하고 있으므로, 클럭 신호 발생기(930)는 8개의 클럭 신호(CLK0, CLK1, ... , CLK7)를 발생하 여 출력한다. 즉, 클럭 신호 발생기(930)는 기준 클럭 신호(CLKR)를 소정 시간 지연한 클럭 신호(CLK0)를 출력하고, 클럭 신호(CLK0)를 소정 시간 지연한 클럭 신호(CLK1)를 출력한다. 동일한 방법으로 클럭 신호 발생기(930)는 소정 시간 지연된 클럭 신호들(CLK0, CLK1, ... , CLK7)을 순차적으로 출력한다. 도 12(b)의 경우에는 상기 하나의 패킷이 네 개의 구간으로 나누어져 있으므로, 도 12(a)의 클럭 신호들의 개수보다 절반의 개수의 클럭 신호들로 데이터를 생성할 수 있다. 즉, 수신기(820)에서 도 12(b)와 같은 제 1 차동 신호 쌍(INP1, INN1) 및 제 2 차동 신호 쌍(INP2, INN2)을 수신하는 경우, 도 12(a)의 경우에 비하여 지연부(630)의 상기 지연단들의 개수를 절반으로 할 수 있다.

제 1 데이터 발생부(940) 및 제 2 데이터 발생부(970)의 동작은 도 12(a)에서 설명한 것과 유사하므로 이하 상세한 설명은 생략한다.

도 13은 본 발명의 기술적 사상에 의한 일 실시예에 따른 디스플레이 장치(1300)의 블록이다.

도 13을 참조하면, 디스플레이 장치(1300)는 패널(1310), 소스 드라이버(1320), 게이트 드라이버(1330) 및 컨트롤러(1340)를 구비할 수 있다. 패널(1310)의 복수의 화소 영역들을 포함할 수 있다. 패널(1310)에는 복수의 게이트 라인(GL) 및 소스 라인(SL)이 매트릭스 형태로 교차하여 배치되고, 상기 교차 지점은 상기 화소 영역으로 정의된다.

컨트롤러(1340)는 소스 드라이버(1320) 및 게이트 드라이버(1330)를 제어할 수 있다. 컨트롤러(1340)는 외부 시스템(미도시)으로부터 복수의 제어 신호들 및 데이터 신호들을 수신한다. 컨트롤러(1340)는 상기 수신된 제어 신호들 및 데이터 신호들에 응답하여 게이트 제어 신호(GC) 및 소스 제어 신호(SC)를 생성하고, 게이트 제어 신호(SC)를 게이트 드라이버(1330)로 출력하며 소스 제어 신호(SC)를 소스 드라이버(1340)로 출력한다. 본 발명의 기술적 사상에 의한 일 실시예에 따른 컨트롤러(1340)는 이상에서 설명한 것과 같은 차동 신호 쌍을 소스 제어 신호(CS)로서 소스 드라이버(1320)로 전송한다. 예를 들어, 컨트롤러(1340)는 도 1의 송신기(110) 또는 도 8의 송신기(810)와 같은 동작을 할 수 있다.

게이트 드라이버(1330)는 게이트 제어 신호(SC)에 응답하여 게이트 라인(GL)을 통해 게이트 구동 신호를 순차적으로 패널(1310)에 공급한다. 또한, 소스 드라이버(1340)는 게이트 라인(GL)이 순차적으로 선택될 때마다, 소스 제어 신호(SC)에 응답하여 소정의 계조 전압을 소스 라인(SL)을 통하여 패널(1310)에 공급한다. 본 발명의 기술적 사상에 의한 일 실시예에 따른 소스 드라이버(1340)의 동작에 대하여는 도 14(a) 및 도 14(b)를 참조하여 보다 상세하게 설명한다.

도 14(a)는 도 13의 소스 드라이버(1320)의 일 실시예를 도시한 블록도이다.

도 2, 도 13 및 도 14(a)를 참조하면, 소스 드라이버(1320)는 수신기(120), 쉬프트 레지스터(1410), 샘플 래치부(1420), 홀드 래치부(1430), 레벨 쉬프터(1440), 디코더(1450) 및 출력 버퍼(1460)를 구비할 수 있다.

수신기(120)는 도 2의 수신기(120)와 유사한 구성을 가지고 있다. 즉, 수신기(120)는 제 1 비교기(220)와 클럭 신호 발생기(230)를 포함하는 클럭 신호 생성부(210) 및 제 2 비교기(260)와 데이터 발생기(270)를 포함하는 데이터 생성 부(250)를 구비할 수 있다. 도 13의 소스 제어 신호(SC)는 2의 차동 신호 쌍(INP, INN)을 포함할 수 있다. 즉, 소스 제어 신호(SC)는 제 1 구간에서 제 1 구간에서 기준 전압보다 큰 전압 레벨을 가지고 제 2 구간에서 상기 기준 전압보다 작은 전압 레벨을 가지는 차동 신호 쌍(INP, INN)을 포함할 수 있다. 수신기(120)의 구성 및 동작에 대하여는 도 1 내지 도 7(b)에서 상세하게 설명하였으므로 이하 상세한 설명은 생략한다.

쉬프트 레지스터(1410)는 컨트롤러(1340)로부터 입력된 스타트 펄스 신호(SP)를 쉬프트한다. 샘플 래치부(1420)는 쉬프트 레지스터(1410)에서 출력되는 출력 신호들(SR1, SR2, ... , SRm)에 응답하여 수신기(120)를 통해 수신된 데이터(DATA)를 샘플링한다. 홀드 래치부(1430)는 상기 샘플링된 데이터를 수평 스캔 기간(horizontal scan time)동안 저장한다. 홀드 래치부(1430)는 저전압에서 구동되고 디코더(1450)는 고전압에서 구동되므로, 레벨 쉬프터(1440)는 홀드 래치부(1430)에 저장된 상기 데이터의 전압 레벨을 변환하여 디코더(1450)로 출력한다. 디코더(1450)는 상기 전압 레벨 변환된 데이터에 기초하여 계조 전압들 중 하나의 계조 전압을 출력 버퍼(1460)로 출력한다. 출력 버퍼(1460)는 상기 수신된 계조 전압을 소스 라인들(S1, S2, ... , Sm) 중 대응하는 소스 라인으로 출력한다.

도 14(b)는 도 13의 소스 드라이버(1320)의 다른 일 실시예를 도시한 블록도이다.

도 9, 도 13 내지 도 14(b)를 참조하면, 소스 드라이버(1320)는 수신기(820), 쉬프트 레지스터(1410), 샘플 래치부(1420), 홀드 래치부(1430), 레벨 쉬 프터(1440), 디코더(1450) 및 출력 버퍼(1460)를 구비할 수 있다.

수신기(820)는 도 9의 수신기(820)와 동일한 구성을 가지고 있다. 즉, 수신기(820)는 제 1 비교기(920)와 클럭 신호 발생기(930)를 포함하는 클럭 신호 생성부(910), 제 2 비교기(950)와 제 1 데이터 발생기(960)를 포함하는 제 1 데이터 생성부(940) 및 제 3 비교기(980)와 제 2 데이터 발생기(990)를 포함하는 제 2 데이터 생성부(970)를 구비할 수 있다. 도 13의 소스 제어 신호(SC)는 도 8의 제 1 차동 신호 쌍(INP1, INN1) 및 제 2 차동 신호 쌍(INP2, INN2)을 포함할 수 있다. 앞서 설명한 것과 같이, 제 1 차동 신호 쌍(INP1, INN1)은 제 1 구간에서 제 2 차동 신호 쌍(INP2, INN2)보다 큰 전압 레벨을 가지고, 제 2 구간에서 제 2 차동 신호 쌍(INP2, INN2)보다 작은 전압 레벨을 가질 수 있다. 수신기(820)의 구성 및 동작에 대하여는 도 8 내지 도 12(b)에서 상세하게 설명하였으므로 이하 상세한 설명은 생략한다.

도 14(b)의 쉬프트 레지스터(1410), 샘플 래치부(1420), 홀드 래치부(1430), 레벨 쉬프터(1440), 디코더(1450) 및 출력 버퍼(1460)는 도 14(a)의 쉬프트 레지스터(1410), 샘플 래치부(1420), 홀드 래치부(1430), 레벨 쉬프터(1440), 디코더(1450) 및 출력 버퍼(1460)와 유사한 기능을 수행하므로 이하 상세한 설명은 생략한다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사 용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 시스템 장치의 블록도이다.

도 2는 본 발명의 기술적 사상에 의한 일 실시예에 따른 수신기의 블록도이다.

도 4는 도 2의 클럭 신호 발생기의 일 실시예를 도시한 도면이다.

도 5(a)는 도 2의 클럭 신호 발생기가 도 4와 같이 구현된 경우 본 발명의 기술적 사상에 의한 일 실시예에 따른 수신기의 신호들의 파형도이다.

도 5(b)는 도 2의 클럭 신호 발생기가 도 4와 같이 구현된 경우 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 수신기의 신호들의 파형도이다.

도 6은 도 2의 클럭 신호 발생기의 다른 일 실시예를 도시한 도면이다.

도 7(a)는 도 2의 클럭 신호 발생기가 도 6과 같이 구현된 경우 본 발명의 기술적 사상에 의한 일 실시예에 따른 수신기의 신호들의 파형도이다.

도 7(b)는 도 2의 클럭 신호 발생기가 도 6과 같이 구현된 경우 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 수신기의 신호들의 파형도이다.

도 8은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 시스템 장치의 블록도이다.

도 9는 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 수신기의 블록도이다.

도 10은 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 클럭 임베디드 인터페이스 방법의 흐름도이다.

도 11(a)는 도 9의 클럭 신호 발생기가 도 4와 같이 구현된 경우 본 발명의 기술적 사상에 의한 일 실시예에 따른 수신기의 신호들의 파형도이다.

도 11(b)는 도 9의 클럭 신호 발생기가 도 4와 같이 구현된 경우 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 수신기의 신호들의 파형도이다.

도 12(a)는 도 9의 클럭 신호 발생기가 도 6과 같이 구현된 경우 본 발명의 기술적 사상에 의한 일 실시예에 따른 수신기의 신호들의 파형도이다.

도 12(b)는 도 9의 클럭 신호 발생기가 도 6과 같이 구현된 경우 본 발명의 기술적 사상에 의한 다른 일 실시예에 따른 수신기의 신호들의 파형도이다.

도 13은 본 발명의 기술적 사상에 의한 일 실시예에 따른 디스플레이 장치의 블록이다.

도 14(a)는 도 13의 소스 드라이버의 일 실시예를 도시한 블록도이다.

도 14(b)는 도 13의 소스 드라이버의 다른 일 실시예를 도시한 블록도이다.

Claims

수신된 차동 신호 쌍 중 하나의 신호의 전압 레벨과 상기 기준 전압을 비교한 결과를 이용하여 상기 클럭 신호를 생성하는 클럭 신호 생성부; 및

상기 클럭 신호에 응답하여 상기 차동 신호 쌍으로부터 데이터를 생성하는 데이터 생성부를 구비하고,

상기 차동 신호 쌍은,

제 1 구간에서 기준 전압보다 큰 전압 레벨을 가지고 제 2 구간에서 상기 기준 전압보다 작은 전압 레벨을 가지는 것을 특징으로 하는 수신기.
제1항에 있어서, 상기 클럭 신호 생성부는,

상기 차동 신호 쌍 중 하나의 신호의 전압 레벨과 상기 기준 전압을 비교하여 기준 클럭 신호를 출력하는 비교기; 및

상기 기준 클럭 신호를 이용하여 상기 클럭 신호를 생성하는 클럭 신호 발생기를 구비하는 것을 특징으로 하는 수신기.
제2항에 있어서, 상기 클럭 신호 발생기는,

위상 동기 루프 또는 지연 동기 루프를 구비하는 것을 특징으로 하는 수신기.
제1항에 있어서, 상기 데이터 생성부는,

상기 차동 신호 쌍 중 하나의 신호와 나머지 신호를 비교하여 기준 데이터를 출력하는 비교기; 및

상기 클럭 신호에 응답하여 상기 기준 데이터로부터 상기 데이터를 생성하는 데이터 발생기를 구비하는 것을 특징으로 하는 수신기.
제4항에 있어서, 상기 데이터 발생기는,

상기 클럭 신호에 응답하여 직렬 데이터인 상기 기준 데이터를 병렬 데이터인 상기 데이터로 변환하는 것을 특징으로 하는 수신기.
제1항에 있어서, 상기 데이터 생성부는,

상기 클럭 신호의 상승 에지 및 하강 에지에 응답하여 상기 데이터를 생성하는 것을 특징으로 하는 수신기.
제1항에 있어서, 상기 차동 신호 쌍은,

상기 제 1 구간과 상기 제 2 구간의 길이가 동일한 것을 특징으로 하는 수신기.
제 1 구간에서 기준 전압보다 큰 전압 레벨을 가지고 제 2 구간에서 상기 기준 전압보다 작은 전압 레벨을 가지는 차동 신호 쌍을 송신하는 송신기; 및

상기 차동 신호 쌍을 수신하고, 상기 차동 신호 쌍을 이용하여 클럭 신호 및 데이터를 생성하는 수신기를 구비하는 것을 특징으로 하는 시스템 장치.
제8항에 있어서, 상기 수신기는,

상기 차동 신호 쌍 중 하나의 신호의 전압 레벨과 상기 기준 전압을 비교한 결과를 이용하여 상기 클럭 신호를 생성하는 클럭 신호 생성부; 및

상기 클럭 신호에 응답하여 상기 차동 신호 쌍으로부터 상기 데이터를 생성하는 데이터 생성부를 구비하는 것을 특징으로 하는 시스템 장치.
복수의 화소 영역을 포함하는 패널;

상기 패널의 소스 라인들을 구동하는 소스 드라이버; 및

제 1 구간에서 기준 전압보다 큰 전압 레벨을 가지고 제 2 구간에서 상기 기준 전압보다 작은 전압 레벨을 가지는 차동 신호 쌍을 상기 소스 드라이버로 전송하는 컨트롤러를 구비하고,

상기 소스 드라이버는,

상기 차동 신호 쌍을 수신하고, 상기 차동 신호 쌍을 이용하여 클럭 신호 및 데이터를 생성하는 것을 특징으로 하는 디스플레이 장치.
제10항에 있어서, 상기 소스 드라이버는,

상기 차동 신호 쌍 중 하나의 신호의 전압 레벨과 상기 기준 전압을 비교한 결과를 이용하여 상기 클럭 신호를 생성하는 클럭 신호 생성부; 및

상기 클럭 신호에 응답하여 상기 차동 신호 쌍으로부터 상기 데이터를 생성하는 데이터 생성부를 구비하는 것을 특징으로 하는 디스플레이 장치.
제 1 구간에서 기준 전압보다 큰 전압 레벨을 가지고 제 2 구간에서 상기 기준 전압보다 작은 전압 레벨을 가지는 차동 신호 쌍을 수신하는 단계; 및

상기 차동 신호 쌍을 이용하여 클럭 신호 및 데이터를 생성하는 단계를 구비하는 것을 특징으로 하는 클럭 임베디드 인터페이스(clock embedded interface) 방법.
제12항에 있어서, 상기 클럭 신호 및 데이터를 생성하는 단계는,

상기 차동 신호 쌍 중 하나의 신호의 전압 레벨과 상기 기준 전압을 비교하여 기준 클럭 신호를 출력하는 단계; 및

상기 기준 클럭 신호를 이용하여 상기 클럭 신호를 생성하는 단계를 구비하는 것을 특징으로 하는 클럭 임베디드 인터페이스 방법.
제13항에 있어서, 상기 클럭 신호를 생성하는 단계는,

위상 동기 루프 또는 지연 동기 루프를 이용하여 상기 클럭 신호를 생성하는 단계를 구비하는 것을 특징으로 하는 클럭 임베디드 인터페이스 방법.
제12항에 있어서, 상기 클럭 신호 및 데이터를 생성하는 단계는,

상기 차동 신호 쌍 중 하나의 신호와 나머지 신호를 비교하여 기준 데이터를 출력하는 단계; 및

상기 클럭 신호에 응답하여 상기 기준 데이터로부터 상기 데이터를 생성하는 단계를 구비하는 것을 특징으로 하는 클럭 임베디드 인터페이스 방법.
제15항에 있어서, 상기 데이터를 생성하는 단계는,

상기 클럭 신호에 응답하여 직렬 데이터인 상기 기준 데이터를 병렬 데이터인 상기 데이터로 변환하는 단계인 것을 특징으로 하는 클럭 임베디드 인터페이스 방법.
제12항에 있어서, 상기 클럭 신호 및 데이터를 생성하는 단계는,

상기 클럭 신호의 상승 에지 및 하강 에지에 응답하여 상기 데이터를 생성하는 단계를 구비하는 것을 특징으로 하는 클럭 임베디드 인터페이스 방법.
수신된 제 1 차동 신호 쌍 중 하나의 신호와 수신된 제 2 차동 신호 쌍 중 하나의 신호를 비교한 결과를 이용하여 클럭 신호를 생성하는 클럭 신호 생성부;

상기 클럭 신호에 응답하여 상기 제 1 차동 신호 쌍으로부터 상기 제 1 데이터를 생성하는 제 1 데이터 생성부; 및

상기 클럭 신호에 응답하여 상기 제 2 차동 신호 쌍으로부터 상기 제 2 데이 터를 생성하는 제 2 데이터 생성부를 구비하고,

상기 제 1 차동 신호 쌍은,

제 1 구간에서 상기 제 2 차동 신호 쌍보다 큰 전압 레벨을 가지고, 제 2 구간에서 상기 제 2 차동 신호 쌍보다 작은 전압 레벨을 가지는 것을 특징으로 하는 수신기.
제18항에 있어서, 상기 클럭 신호 생성부는,

상기 제 1 차동 신호 쌍 중 하나의 신호와 상기 제 2 차동 신호 쌍 중 하나의 신호를 비교하여 기준 클럭 신호를 출력하는 비교기; 및

상기 기준 클럭 신호를 이용하여 상기 클럭 신호를 생성하는 클럭 신호 발생기를 구비하는 것을 특징으로 하는 수신기.
제19항에 있어서, 상기 클럭 신호 발생기는,

위상 동기 루프 또는 지연 동기 루프를 구비하는 것을 특징으로 하는 수신기.
제18항에 있어서, 상기 제 1 데이터 생성부는,

상기 제 1 차동 신호 쌍 중 하나의 신호와 나머지 신호를 비교하여 제 1 기준 데이터를 출력하는 제 1 비교기; 및

상기 클럭 신호에 응답하여 상기 제 1 기준 데이터로부터 상기 제 1 데이터 를 생성하는 제 1 데이터 발생기를 구비하는 것을 특징으로 하는 수신기.
제21항에 있어서, 상기 제 1 데이터 발생기는,

상기 클럭 신호에 응답하여 직렬 데이터인 상기 제 1 기준 데이터를 병렬 데이터인 상기 제 1 데이터로 변환하는 것을 특징으로 하는 수신기.
제18항에 있어서, 상기 제 2 데이터 생성부는,

상기 제 2 차동 신호 쌍 중 하나의 신호와 나머지 신호를 비교하여 제 2 기준 데이터를 출력하는 제 2 비교기; 및

상기 클럭 신호에 응답하여 상기 제 2 기준 데이터로부터 상기 제 2 데이터를 생성하는 제 2 데이터 발생기를 구비하는 것을 특징으로 하는 수신기.
제23항에 있어서, 상기 제 2 데이터 발생기는,

상기 클럭 신호에 응답하여 직렬 데이터인 상기 제 2 기준 데이터를 병렬 데이터인 상기 제 2 데이터로 변환하는 것을 특징으로 하는 수신기.
제18항에 있어서, 상기 제 1 데이터 생성부는,

상기 클럭 신호의 상승 에지 및 하강 에지에 응답하여 상기 제 1 데이터를 생성하고,

상기 제 2 데이터 생성부는,

상기 클럭 신호의 상승 에지 및 하강 에지에 응답하여 상기 제 2 데이터를 생성하는 것을 특징으로 하는 수신기.
제18항에 있어서, 상기 제 1 및 제 2 차동 신호 쌍은,

상기 제 1 구간과 상기 제 2 구간의 길이가 동일한 것을 특징으로 하는 수신기.
제 1 및 제 2 차동 신호 쌍을 송신하는 송신기; 및

상기 제 1 및 제 2 차동 신호 쌍을 수신하고, 상기 수신된 제 1 및 제 2 차동 신호 쌍을 이용하여 클럭 신호, 제 1 데이터 및 제 2 데이터를 생성하는 수신기를 구비하고,

상기 제 1 차동 신호 쌍은,

제 1 구간에서 상기 제 2 차동 신호 쌍보다 큰 전압 레벨을 가지고, 제 2 구간에서 상기 제 2 차동 신호 쌍보다 작은 전압 레벨을 가지는 것을 특징으로 하는 시스템 장치.
제27항에 있어서, 상기 수신기는,

상기 수신된 제 1 차동 신호 쌍 중 하나의 신호와 상기 수신된 제 2 차동 신호 쌍 중 하나의 신호를 비교한 결과를 이용하여 상기 클럭 신호를 생성하는 클럭 신호 생성부;

상기 클럭 신호에 응답하여 상기 제 1 차동 신호 쌍으로부터 상기 제 1 데이터를 생성하는 제 1 데이터 생성부; 및

상기 클럭 신호에 응답하여 상기 제 2 차동 신호 쌍으로부터 상기 제 2 데이터를 생성하는 제 2 데이터 생성부를 구비하는 것을 특징으로 하는 시스템 장치.
복수의 화소 영역을 포함하는 패널;

상기 패널의 소스 라인들을 구동하는 소스 드라이버; 및

제 1 및 제 2 차동 신호 쌍을 상기 소스 드라이버로 전송하는 컨트롤러를 구비하고,

상기 소스 드라이버는,

상기 제 1 및 제 2 차동 신호 쌍을 수신하고, 상기 제 1 및 제 2 차동 신호 쌍을 이용하여 클럭 신호, 제 1 데이터 및 제 2 데이터를 생성하고,

상기 제 1 차동 신호 쌍은,

제 1 구간에서 상기 제 2 차동 신호 쌍보다 큰 전압 레벨을 가지고, 제 2 구간에서 상기 제 2 차동 신호 쌍보다 작은 전압 레벨을 가지는 것을 특징으로 하는 디스플레이 장치.
제29항에 있어서, 상기 소스 드라이버는,

상기 제 1 차동 신호 쌍 중 하나의 신호와 상기 제 2 차동 신호 쌍 중 하나의 신호를 비교한 결과를 이용하여 상기 클럭 신호를 생성하는 클럭 신호 생성부;

상기 클럭 신호에 응답하여 상기 제 1 차동 신호 쌍으로부터 상기 제 1 데이터를 생성하는 제 1 데이터 생성부; 및

상기 클럭 신호에 응답하여 상기 제 2 차동 신호 쌍으로부터 상기 제 2 데이터를 생성하는 제 2 데이터 생성부를 구비하는 것을 특징으로 하는 디스플레이 장치.
제 1 및 제 2 차동 신호 쌍을 수신하는 단계; 및

상기 제 1 및 제 2 차동 신호 쌍을 이용하여 클럭 신호, 제 1 데이터 및 제 2 데이터를 생성하는 단계를 구비하고,

상기 제 1 차동 신호 쌍은,

제 1 구간에서 상기 제 2 차동 신호 쌍보다 큰 전압 레벨을 가지고, 제 2 구간에서 상기 제 2 차동 신호 쌍보다 작은 전압 레벨을 가지는 것을 특징으로 하는 클럭 임베디드 인터페이스 방법.
제31항에 있어서, 상기 클럭 신호, 제 1 데이터 및 제 2 데이터를 생성하는 단계는,

상기 제 1 차동 신호 쌍 중 하나의 신호의 전압 레벨과 상기 제 2 차동 신호 쌍 중 하나의 신호를 비교하여 기준 클럭 신호를 출력하는 단계; 및

상기 기준 클럭 신호를 이용하여 상기 클럭 신호를 생성하는 단계를 구비하는 것을 특징으로 하는 클럭 임베디드 인터페이스 방법.
제32항에 있어서, 상기 클럭 신호를 생성하는 단계는,

위상 동기 루프 또는 지연 동기 루프를 이용하여 상기 클럭 신호를 생성하는 단계를 구비하는 것을 특징으로 하는 클럭 임베디드 인터페이스 방법.
제31항에 있어서, 상기 클럭 신호, 제 1 데이터 및 제 2 데이터를 생성하는 단계는,

상기 제 1 차동 신호 쌍 중 하나의 신호와 나머지 신호를 비교하여 제 1 기준 데이터를 출력하는 단계;

상기 클럭 신호에 응답하여 상기 제 1 기준 데이터로부터 상기 제 1 데이터를 생성하는 단계; 및

상기 제 2 차동 신호 쌍 중 하나의 신호와 나머지 신호를 비교하여 제 2 기준 데이터를 출력하는 단계;

상기 클럭 신호에 응답하여 상기 제 2 기준 데이터로부터 상기 제 2 데이터를 생성하는 단계를 구비하는 것을 특징으로 하는 클럭 임베디드 인터페이스 방법.
제34항에 있어서, 상기 제 1 데이터를 생성하는 단계는,

상기 클럭 신호에 응답하여 직렬 데이터인 상기 제 1 기준 데이터를 병렬 데이터인 상기 제 1 데이터로 변환하는 단계이고,

상기 제 2 데이터를 생성하는 단계는,

상기 클럭 신호에 응답하여 직렬 데이터인 상기 제 2 기준 데이터를 병렬 데이터인 상기 제 2 데이터로 변환하는 단계인 것을 특징으로 하는 클럭 임베디드 인터페이스 방법.
제31항에 있어서, 상기 클럭 신호, 제 1 데이터 및 제 2 데이터를 생성하는 단계는,

상기 클럭 신호의 상승 에지 및 하강 에지에 응답하여 상기 제 1 데이터를 생성하는 단계; 및

상기 클럭 신호의 상승 에지 및 하강 에지에 응답하여 상기 제 2 데이터를 생성하는 단계를 구비하는 것을 특징으로 하는 클럭 임베디드 인터페이스 방법.