KR0153952B1 - 고속 디지털 데이터 리타이밍 장치 - Google Patents
고속 디지털 데이터 리타이밍 장치Info
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Abstract
본 발명은 고속으로 전송되는 2진 데이터 비트에 대하여 리타이밍 클럭 펄스와 데이터 비트의 지연 차이로 인한 정적 스큐(Static skew)와 시간과 온도의 변화에 따른 동적 스큐(Dynamic skew)가 존재하더라도 데이터를 안정적으로 리타이밍 할 수 있는 고속 디지털 데이터 리타이밍 장치에 관한 것으로, 외부에서 입력되는 클럭 펄스를 생성하는 다중 위상 클럭 펄스 생성 수단 ; 상기 다중 위상 클럭 펄스 생성 수단에서 생성한 다중 위상 클럭 펄스를 입력하여 n개의 다중 위상 클럭 펄스 중에서 외부에서 입력되는 데이터 비트 간격의 중앙에 근접하여 천이가 발생되는 클럭 펄스 1개 이상 선택하기 위한 제어 신호를 출력하는 리타이밍 클럭 펄스 선택 신호 생성 수단 ; 상기 다중 위상 클럭 펄스 생성 수단의 다중 위상 클럭 펄스와 상기 리타이밍 클럭 펄스 선택 신호 생성 수단의 리타이밍 클럭 펄스 선택 신호를 입력으로 받아 외부에서 입력된 데이터 비트 간격의 중앙에서 리타이밍 클럭 펄스의 천이가 발생하도록 리타이밍 클럭 펄스를 합성하는 리타이밍 클럭 펄스 합성 수단 ; 상기 리타이밍 클럭 펄스 합성 수단의 합성된 리타이밍 클럭 펄스를 이용하여 외부에서 입력된 데이터를 리타이밍하는 데이터 리타이밍 수단을 구비하는 것을 특징으로 한다.
Description
제1도는 종래의 고속 디지털 데이터 리타이밍 장치의 구성도.
제2도는 본 발명에 의한 고속 디지털 데이터 리타이밍 장치의 구성도.
제3도는 본 발명에 의한 다중 위상 클럭 펄스 생성부의 일실시 예시도.
제4도는 본 발명에 의한 다중 위상 클럭 펄스 생성부의 주요 타이밍도.
제5도는 본 발명에 의한 클럭 펄스 선택 신호 생성부의 구성의 일실시 예시도.
제6도는 본 발명에 의한 클럭 펄스 선택 신호 생성부의 일실시 예시도.
제7도는 본 발명에 의한 클럭 펄스 선택 신호 생성부의 다단 플립 플롭의 일실시 예시도.
제8도는 본 발명에 의한 클럭 펄스 선택 신호 생성 회로의 일실시 예시도.
제9도는 본 발명에 의한 클럭 펄스 선택 신호 생성 회로의 주요 타이밍도.
제10도는 본 발명에 의한 클럭 펄스 합성부의 일시시 예시도.
제11도는 본 발명에 의한 클럭 펄스 합성부의 주요 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
101 : 천이 검출기(Edge Detecor)
102 : 증감 제어기(Increment-Decrement Controller)
103 : 양위상 시프트 레지스트 및 다중화기(D/DD Register and Multiplexer)
201 : 다중 위상 클럭 펄스 생성기(Multi-Phase Clock Generator)
202 : 클럭 펄스 선택 신호 생성기(Clock Pulse Select Signal Generator)
203 : 클럭 펄스 합성기(Clock Pulse Synthesizer)
204 : 리타이밍기(Retimmer) 205 : 완충 버퍼기(Elastic Buffer)
301 30(n/2) : 양위상 클럭 펄스 생성 단위 모듈
311 : 지연 수단 321, 322 : 인버터
501 : 정 위상 클럭 펄스 선택 신호 생성기
502 : 역 위상 틀럭 펄스 선택 신호 생성기
601 60(n/2), 621 62[(n/2) - 2] : D 플립플롭
611 61[(n/2) - 2] : 선택 신호 생성 회로
801 : 인버터 811, 812, 813 : 2-input NOR
1001 100[(n/2) -2], 911 91[(n/2) - 2], 931 : 2-input OR
1021, 1022 : (n/2)-input NAND
본 발명은 고속으로 전송되는 2진 데이터 비트에 대하여 리타이밍 클럭 펄스와 데이터 비트의 지연 차이로 인한 정적 스큐(Static skew)와 시간과 온도의 변화에 따른 동적 스큐(Dynamic skew)가 존재하더라도 데이터를 안정적으로 리타이밍 할 수 있는 고속 디지털 데이터 리타이밍 장치에 관한 것이다.
종래의 고속으로 전송되는 디지털 시스템에서는 전체 시스템이 시스템 클럭 펄스에 동기되어 동작하는 경우가 많다. 이 경우 데이터와 클럭 펄스의 위상이 적절하지 않을 경우(즉, 데이터의 천이와 클럭 펄스의 천이가 플립 플롭의 설정 및 지연시간을 만족할 만큼 충분히 떨어지지 않았을 경우) 양자화 조건이 발생하여 데이터를 안정하게 리타이밍하지 못한다.
상기의 문제점을 해결하기 위하여 PLL(Phase Locked Loop) 구조를 이용한 클럭 펄스 복구 방식[C. P. Summer(영국 특허 8039874), M. Belkin(미국 특허 4400667), C. R. Hogge(미국 특허 4535459)]이 개발되었으나 이 방법은 고속 데이터 전송시에 데이터를 안정되게 리타이밍할 수는 있으나 구성이 일반적으로 복잡하고 전압제어 발진기(Voltage controlled oscillator), 저역 여파기(Low Pass Filter)등의 아날로그 부품이 사용되므로 집적화가 어렵고 비경제적인 문제점이 있다.
이를 극복하기 4개의 위상(0°, 90°, 180°, 270°)을 가진 외부 클럭 펄스를 생성하여 데이터의 천이 부분을 검출한 후 이를 이용하여 제어신호를 생성하여 순차적인 위상 지연을 가지는 데이터 중에서 외부 클럭 펄스의 위상에 알맞은 지연 데이터를 선택함으로서 외부 클럭 펄스에 데이터를 정열(align) 시키는 방법이 고안되었으나 4개의 위상을 가진 클럭 펄스를 이용함으로서 주파수가 올라갈 수록 클럭 펄스의 생성이 힘들어지거나 [R. R. Cordell(IEEE journal of solid-state circuits, vo123, No2, 1988)], 이를 해결하기 위해 외부 클럭 펄스와 위상이 반대인 클럭 펄스만으로 다른 위상을 가진 클럭 펄스의 수를 줄인 경우에도 역위상 클럭 펄스를 씀으로써 시스템의 타이밍 여유(timing margin)를 줄이게 되어 시스템 전체의 동작 주파수를 낮추는 문제가 있다.[R. R. Cordell(미국 특허 4821296)], 이를 개선하기 위하여 지연 소자를 이용하여 여러 위상의 클럭 펄스를 생성함으로서 한가지 위상의 외부 클럭 펄스만을 사용해도 되는 방법이 개발되었다[S. W. Lowrey(미국 특허 5278873.)]. 제1도는 상기 종래의 2진 데이터 리타이밍 장치의 구성도로서 101은 천이 검출기(Edge Detector), 102는 증감 제어기(Increment-Decrement Controller), 103은 양위상 시프트 레지스터 및 다중화기(D/DD register multiplexer)이다. 상기 천이 검출기(101)는 외부 클럭 펄스를 여러 단(step)으로 이루어진 지연 소자를 이용하여 지연시킴으로써 여러 위상의 외부 클럭 펄스를 생성하며 이를 이용하여 데이터의 천이가 발생되는 부분을 검출한다. 상기 제어 신호 생성기(102)는 검출된 데이터의 천이 검출 신호를 이용하여 양위상 시프트 레지스터 및 다중화기를 제어하기 위한 up/down 제어 신호를 생성하며, 양위상 시프트 레지스터 및 다중화기(103)는 제어 신호 생성기에서 up/down 제어 신호를 입력받아 양위상 시프트 레지스터에서 외부 클럭 펄스(Local clock)의 위상에 동기된 데이터를 선택하며 다중화기를 통하여 이를 출력한다.
그런데, 상기의 방법은 여러 위상의 클럭 펄스가 불필요하다는 장점은 있으나(즉, 한 위상의 클럭 펄스만을 이용한다) 상기에 기술된 여러 방법과 같이 비주기적인 무작위(random) 데이터를 지연 소자를 이용하여 지연시킴으로써 시스템의 성능이 데이터의 유형에 의존하게 되며(Data pattern-dependent), 데이터의 위상이 일정시간 이상 연속적으로 차이가 발생하여(wander) 미리 정한 지연 한계를 넘길 경우에 초기화를 해야 하므로 데이터의 손실이 발생함으로서 이로 인하여 시스템이 고장 상태(Fault state)에 빠지게 되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 주기적이고 규칙적인 외부 클럭 펄스를 지연 소자를 이용하여 지연시킴으로써 시스템의 성능이 데이터의 유형에 독립적(Data pattern-independent)으로 되며 데이터의 위상이 일정시간 이상 연속적으로 차이가 발생하는 원더(wander)가 발생하더라도 완충 버퍼(elastic buffer)를 이용하여 이를 흡수할 수 있기 때문에 데이터 손실이 발생하지 않아 시스템이 고장 상태에 빠지지 않으며 양자화(metastability) 상태가 발생하는 경우도 이를 확률적으로 상당히 줄일 수 있는 고속 디지털 데이터 리타이밍 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 외부에서 입력되는 클럭 펄스를 이용하여 n(n은 자연수)개의 위상을 가진 n개의 다중 위상 클럭 펄스를 생성하는 다중 위상 클럭 펄스 생성 수단 ; 상기 다중 위상 클럭 펄스 생성 수단에서 생성한 다중 위상 클럭 펄스를 입력하여 n개의 다중 위상 클럭 펄스 중에서 외부에서 입력되는 데이터 비트 간격의 중앙에 근접하여 천이가 발생되는 클럭 펄스 1개 이상 선택하기 위한 제어 신호를 출력하는 리타이밍 클럭 펄스 선택 신호 생성 수단 ; 상기 다중 위상 클럭 펄스 생성 수단의 다중 위상 클럭 펄스와 상기 리타이밍 클럭 펄스 선택 신호 생성 수단의 리타이밍 클럭 펄스 선택 신호를 입력으로 받아 외부에서 입력된 데이터 비트 간격의 중앙에서 리타이밍 클럭 펄스의 천이가 발생하도록 리타이밍 클럭 펄스를 합성하는 리타이밍 클럭 펄스 합성 수단; 상기 리타이밍 클럭 펄스 합성 수단의 합성된 리타이밍 클럭 펄스를 이용하여 외부에서 입력된 데이터를 리타이밍하는 데이터 리타이밍 수단을 구비하는 것을 특징으로 한다.
이하, 첨부된 도면 제2도 이하를 참고하여 본 발명의 일실시 예를 설명한다.
제2도는 본 발명에 의한 데이터 리타이밍 장치의 전체 블럭 구성도로서, 도면에서 201은 다중 위상 클럭 펄스 생성부, 202는 리타이밍 클럭 펄스 선택 신호 생성부, 203은 리타이밍 클럭 펄스 합성부, 204는 데이터 리타이밍부, 205는 완충 버퍼부를 각각 나타낸다.
도면에 도시한 바와 같이 다중 위상 클럭 펄스 생성부(201)는 외부에서 입력되는 클럭 펄스를 이용하여 n개의 위상을 가진 n개의 다중 위상 클럭 펄스를 생성하며 상기 다중 위상 클럭 펄스의 첫번째 클럭 펄스와 마지막 클럭 펄스와의 위상 차이는 외부에서 입력되는 클럭 펄스의 주기(T)보다 크거나 같은(상기 다중 위상 클럭 펄스의 임의의 클럭 펄스와 그 바로 다음 번 클럭 펄스와의 위상 차이인 P가 (P≥ T/(n-1))을 만족시키는) n개의 위상을 가진 n개의 다중 위상 클럭 펄스를 생성한다.
리타이밍 클럭 펄스 선택 신호 생성부(202)는 상기 다중 위상 클럭 펄스 생성부(201)에서 생성한 다중 위상 클럭 펄스를 입력하여 n개의 다중 위상 클럭 펄스 중에서 외부에서 입력되는 데이터 비트 간격(unit interval)의 중앙에 근접하여 천이(클럭 펄스의 상승 천이로 리타이밍을 할 경우에는 상승 천이이고 클럭 펄스의 하강 천이로 리타이밍 할 경우에는 하강 천이)가 발생되는 클럭 펄스 1개 이상 선택하기 위한 제어 신호를 출력한다.
리타이밍 클럭 펄스 합성부(203)는 상기 다중 위상 클럭 펄스 생성 부(201)의 다중 위상 클럭 펄스와 상기 리타이밍 클럭 펄스 선택 신호 생성 수단의 리타이밍 클럭 펄스 선택 신호를 입력으로 받아 외부에서 입력된 데이터 비트 간격(unit interval)의 중앙에서 리타이밍 클럭 펄스의 천이가 발생하도록 리타이밍 클럭 펄스를 합성한다.
데이터 리타이밍부(204) 상기 리타이밍 클럭 펄스 합성부(203)의 합성된 리타이밍 클럭 펄스를 이용하여 외부에서 입력된 데이터를 리타이밍 한다.
완충 버퍼(elastic buffer)부(205)는 외부에서 입력되는 데이터의 위상이 외부에서 입력되는 클럭 펄스의 위상에 대해서 양의 값 또는 음의 값으로 외부에서 입력되는 클럭 펄스의 한 주기 이상으로 천천히 변할 때에(wander) 이를 흡수하여 슬립(slip)이 발생하지 않도록 하며, 상기 리타이밍 클럭 펄스 합성부(203)의 합성된 리타이밍 클럭 펄스로 리타이밍된 데이터를 외부에서 입력되는 클럭 펄스로 다시 리타이밍하여 최종적으로 리타이밍된 데이터가 외부에서 입력되는 클럭 펄스의 위상에 동기 되게 하여 출력한다.
제3도는 본 발명에 따른 다중 위상 클럭 생성부의 일실시 예시도로서, 도면에서 301, 302, ...., 30[(n/2)-1], 30(n/2)은 1개의 정위상 클럭 펄스와 1개의 역위상 클럭 펄스를 생성하는 양위상 클럭 생성 단위 모듈, 311은 입력을 일정 시간 지연시켜 출력하는 지연 소자(delay)이며 321, 322는 인버터(inverter)이다.
도면에 도시한 바와 같이, 외부에서 입력한 클럭은 첫번째 단의 양위상 클럭 생성 단위 모듈(301)로 입력되며 지연기(311)를 통하여 신호를 지연시킨 후 인버터(321)를 이용하여 1개의 정위상 클럭 펄스(DCPI)와 1개의 역위상 클럭 펄스(DCPN1)를 생성하며 상기의 양위상 클럭생성단위모듈(301)에서 생성된 1개의 정위상 클럭 펄스(DCPI)를 양위상 클럭생성단위모듈(302)의 양위상 클럭 생성 단위 모듈로 출력한다.
상기 양위상클럭생성단위모듈(302)은 상기 양위상클럭생성단위모듈(301)에서 출력한 정위상 클럭 펄스(DCP1)를 입력으로 받아 지연기를 통하여 지연시킨 후 두개의 인버터를 통하여 1개의 정위상 클럭 펄스(DCP2)와 1개의 역위상 클럭 펄스(DCPN2)를 생성하며 상기에서 생성된 1개의 정위상 클럭 펄스를 양위상클럭생성단위모듈(303)의 양위상 클럭 생성 단위 모듈로 출력한다. 즉, 30r(이때 r은 (n/2)보다 작은 자연수)은 그 이전 단[즉, 30(r-1)]에서 생성된 정위상 클럭을 입력으로 하여 지연 소자를 이용하여 신호를 지연시키며 두개의 인버터를 통하여 1개의 정위상 클럭 펄스(DCPr)와 1개의 역위상 클럭 펄스(DCPNr)를 생성하며 상기의 30r에서 생성된 1개의 정위상 클럭 펄스(DCPr)를 다음 단[즉, 30(r+1)]로 출력한다.
마지막 단인 양위클럭생성단위모듈(30(n/2))은 그 이전 단(즉, 30[(n/2)-1])에서 생성된 정위상 클럭[DCP(n/2)-1]을 입력으로 하여 1개의 정위상 클럭 펄스[DCP(n/2)]와 1개의 역위상 클럭 펄스[DCPN(n/2)]를 생성하며 외부로 출력한다. 이때 지연 소자의 지연은 모두 동일하며 임의의 단30r에서의 정위상 클럭 펄스 출력 DCPr과 그 다음 단의 정위상 클럭 출력 DCP(r-1)사이의 위상차 P[또는 임의의 역위상 클럭 펄스 출력 DCPNr과 그 다음 단의 역위상 클럭 펄스 DCPN(r-1)과의 위상차]는 T/(n-1)보다 크거나 같다. 즉, 상기의 위상차 조건(P≥ T/(n-1)을 만족함으로써 순차적으로 일정한 위상차를 가지고 지연된 정위상 클럭 펄스는 클럭 펄스의 상승 천이와 하강 천이 사이에 발생하는 데이터의 모든 천이를 검출해 낼 수 있으며 순차적으로 일정한 위상차를 가지고 지연된 역위상 클럭 펄스는 클럭 펄스의 하강 천이와 상승 천이 사이에 발생하는 데이터의 모든 천이를 검출해 낼 수 있다.
제4도는 다중 위상 클럭 생성기에서 출력하는 다중 위상 클럭 펄스의 주요 부분의 타이밍도를 나타낸 것으로 DCP1, DCP2, …, DCP[(n/2)-2], DCP[(n/2)-1], DCP(n/2)은 정위상 다중 클럭 펄스를 나타내며 DCPN1, DCPN2, …, DCPN[(n/2)-2], DCPN[(n/2)-1], DCPN(n/2)은 역위상 다중 클럭 펄스를 각각 나타낸다. 상기의 정위상 클럭 펄스 DCP1은 외부 클럭 펄스를 지연 소자와 2개의 인버터를 통하여 외부 입력 클럭 펄스와 P의 위상차를 가지도록 지연시킨 신호이며 상기의 정위상 클럭 펄스 DCP2는 상기의 정위상 클럭 펄스 DCP1을 지연 소자와 2개의 인버터를 통하여 이전 단의 정위상 클럭 펄스(DCP1)와 P의 위상 차이를 가지도록 지연시킨 것이다. 즉, DCPr은 전단의 정위상 클럭 펄스 DCP(r-1)을 지연 소자와 2개의 인버터를 이용하여 상기의 이전 단 정위상 클럭 펄스인 DCP(r-1)과 P의 위상 차이를 가지도록 지연시킨 신호가 된다. DCP(n/2)는 DCP[(n/2)-1]을 지연 소자와 2개의 인버터를 이용하여 P의 위상차로 지연시킨 신호로서 DCP1에서 DCP(n/2)까지의 위상차가 외부 입력 클럭 펄스의 반주기(T/2) 보다 크므로 DCP1에서 DCP(n/2)의 다중 정위상 클럭 펄스는 입력 데이터 상승 천이가 외부 입력 클럭의 상승 천이와 하강 천이 사이 어느 부분에서 발생하더라도 모두 검출할 수 있다. 상기의 역위상 클럭 펄스 DCPN1은 외부 클럭 펄스를 지연 소자와 한 개의 인버터를 통하여 (P - 인버터의 지연)의 위상차를 가지도록 지연시킨 신호이며 상기의 역위상 클럭 펄스 DCPN2는 상기의 역위상 클럭 펄스 DCPN1을 지연 소자와 2개의 인버터를 통하여 P의 위상 차이로 지연시킨 것이다. 즉, DCPNr은(r=1 일 때 제외) 전단의 역위상 클럭 펄스 DCPN(r-1)을 지연 소자와 2개의 인버터를 이용하여 P의 위상 차이로 지연시킨 신호가 된다. DCPN(n/2)는 DCPN[(n/2)-1]을 지연 소자와 2개의 인버터를 이용하여 P의 위상차로 지연시킨 신호로서 DCPN1에서 DCPN(n/2)까지의 위상차가 외부 입력 클럭 펄스의 반주기(T/2) 보다 크므로 DCPN1에서 DCPN(n/2)의 다중 역위상 클럭 펄스는 입력 데이터 상승 천이가 외부 입력 클럭의 하강 천이와 상승 천이 사이 어느 곳에서 발생하더라도 모두 검출할 수 있다.
제5도는 클럭 선택 신호 생성부의 구성 블럭도를 나타낸 것으로 501은 정위상 클럭 펄스 선택 신호 생성부, 502는 역위상 클럭 펄스 선택 신호 생성부를 각각 나타낸다.
도면에 도시한 바와 같이, 정위상 클럭 선택 신호 생성부(501)는 상기의 정위상 다중 위상 클럭 DCP1~DCP(n/2)과 외부에서 입력한 데이터를 입력으로 받아 n/2개의 정위상 다중 클럭 펄스 중에서 외부에서 입력되는 데이터 비트 간격(unit interval)의 중앙에 근접하여 천이(클럭 펄스의 상승 천이로 리타이밍을 할 경우에는 상승 천이이고 클럭 펄스의 하강 천이로 리타이밍 할 경우에는 하강 천이)가 발생되는 클럭 펄스를 선택하기 위한 제어 신호를 출력하며, 역위상 클럭 선택 신호 생성부(502)는 상기의 역위상 다중 위상 클럭 DCPN1~DCPN(n/2)과 외부에서 입력한 데이터를 입력으로 받아 n/2개의 역위상 다중 클럭 펄스 중에서 외부에서 입력되는 데이터 비트 간격(unit interval)의 중앙에 근접하여 천이(클럭 펄스의 상승 천이로 리타이밍을 할 경우에는 상승 천이이고 클럭 펄스의 하강 천이로 리타이밍 할 경우에는 하강 천이)가 발생되는 클럭 펄스 1개 이상 선택하기 위한 제어 신호를 출력한다.
제6도는 본 발명에 의한 클럭 펄스 선택 신호 생성부의 일실시 예로서 제5도의 정위상 클럭 선택 신호 생성부와 역위상 클럭 펄스 신호 생성 부에 공통으로 쓰이며 601, 602, 603, …, 60[(n/2)-2], 60[(n/2)-1], 60(n/2)과 621, 622, …,62(n-2)는 D 플립플롭을 나타내며 611, 612, …, 6(n-2)는 클럭 펄스 선택 신호 생성 회로부를 나타낸다.
도면에 도시한, D플립플롭(601, 602, 603,…, 60[(n/2)-2], 60[(n/2)-1], 60(n/2)은 상기 다중 위상 클럭 펄스 생성부(201)에서 출력한 정위상 클럭 펄스[DCP1, DCP2, …, DCP[((n/2)-2], DCP[((n/2)-1], DCP(n/2)] 또는 역위상의 클럭 펄스[DCPN1, DCPN2, …, DCPN[(n/2)-2], DCPN[(n/2)-1], DCPN(n/2)]을 각각 D 플립 플롭의 데이터 입력(D)으로 받아 이를 외부에서 입력한 데이터를 클럭 펄스로 이용하여 리타이밍하여 출력한다{A1, A2, A3, …, A[(n/2)-2], A[(n/2)-1] A(n/2)}.
611, 612, …, 6[(n/2)-2]의 클럭 펄스 선택 신호 생성 회로부는 상기 601, 602, 603,…, 60[(n/2)-2], 60[(n/2)-1], 60(n/2)의 D 플립플롭에서 리타이밍하여 출력한 값{A1, A2, A3, …, A[(n/2)-2], A[(n/2)-1] A(n/2)}를 입력으로 받아 외부에서 입력한 데이터의 천이가 검출되었을 때 0을 출력하고 천이가 검출되지 않았을 때 1을 출력한다{B1, B2, …, B[(n/2) - 2]}.
상기 621, 622, 623, …, 62[(n/2)-2]의 D 플립플롭은 상기 클럭 펄스 선택 신호 생성 회로부에서 출력한 천이 검출 신호{B1, B2, …, B[(n/2) - 2]}를 상기의 다중 위상 클럭 펄스 생성부에서 출력한 정위상 클럭[DCP1, DCP2, …, DCP[(n/2)-2], DCP[(n/2)-1], DCP(n/2)] 또는 역위상의 클럭 펄스[DCPN1, DCPN2, …, DCPN[(n/2)-2], DCPN[(n/2)-1], DCPN(n/2)]을 이용하여 리타이밍한 후 출력한다{EN1, EN2, …, EN(n/2) - 2]}. 이때 601, 602, 603,…, 60[(n/2)-2], 60[(n/2)-1], 60(n/2)과 621, 622, 623, …, 62[(n/2)-2]의 D 플립플롭은 양자화(metastability)가 발생할 확률을 줄이기 위해 제7도와 같이 2단 또는 그 이상의 다단(Multi-step)으로 할 수도 있다.
제8도는 클럭 펄스 선택 신호 생성 회로부의 일실시 예시로도서, 811은 인버터를 나타내며 812, 813, 814는 각각 2-입력 NOR 게이트를 나타낸다.
도면에서 Am, A(m+1), A(m+2)(이때 m은 n보다 작거나 같은 자연수)은 각각 상기 D플립플롭(601, 602, 603,…, 60[(n/2)-2, 60[(n/2)-1], 60(n/2)에서 리타이밍하여 출력한 값{A1, A2, A3, …, A[(n/2)-2], A[(n/2)-1] A(n/2)} 중에서 m번째와 m+1번째, m+2번째의 출력값이며 Am과 A(m+1) 사이나 Am과 A(m+2)사이에서 로직값이 다를 경우 Bm값은 로직0을 출력하며 그렇지 않을 경우 Bm에서 로직1을 출력한다.
상기 클럭 펄스 선택 신호 회로부는 상기의 D 플립플롭(601, 602, 603,…, 60[(n/2) - 2], 60[(n/2) - 1], 60(n/2))에서의 입력 [DCP1, DCP2, …, DCP[(n/2)]가 외부에서의 입력한 데이터의 상승(또는 하강) 천이에 대하여 셋업시간(Setup time)이나 지연시간(Hold time)을 만족하지 못하여 이로 인하여 양자화(metastability) 조건이 발생하여 출력이 로직1이나 0으로 출력되는 경우 및 발진하더라도 펄스 폭이 인버터(801)나 NOR(811, 812, 813)게이트의 지연 시간보다 작은 경우는 안정되게 동작하므로 양자화에 의한 시스템의 불안정성의 확률을 상당히 감소시킬 수 있다.
제9도의 (a)와 (b)는 입력된 데이터의 위상에 따라 클럭 선택 신호를 생성하는 기능을 수행할 상기 제6도의 기능을 타이밍도로 나타낸 것으로 DCPm, DCP(m+1), DCP(m+2) [이때 m은 n보다 작은 자연수]는 상기 다중 위상 클럭 생성부에서 출력한 m번째, (m+1)번째, (m+2)번째 다중 위상 클럭을 나타내며 ENm은 상기 클럭 선택 신호 생성부에서 데이터 천이를 검출하였을 때 생성되는 m번째 클럭 선택 신호를 나타낸다.
도면의 (a)에서 임의의 시간 t1에 입력 데이터의 천이는 DCPm와 DCP(m+1), DCP(m+2)의 천이 부분에 존재하지 않는다. 그러나 t2에서와 같이 입력 데이터의 위상이 지터나 원더에 의하여 변화하는 경우에 입력 데이터의 상승 천이가 DCPm의 상승 천이와 DCP(m+1)의 상승 천이 사이에 존재하게 되며 이때 데이터의 상승 천이로 입력된 클럭 펄스[DCPm, DCP(m+1), DCP(m+2)]를 리타이밍할 때 어느 클럭 펄스에서도 양자화 조건을 가지지 않는다. 이때 입력 데이터의 상승 천이로 DCPm을 리타이밍한 값과 DCP(m+1)을 리타이밍한 값이 서로 달라지므로 이 구간에 입력 데이터의 천이가 발생함을 검출할 수 있으며 그 결과가 DCPm으로 리타이밍되어 출력된다.
제9도의 (b)에서 임의의 시간 t1에 입력 데이터의 상승 천이는 DCPm와 DCP(m+1), DCP(m+2)의 천이 부분에 존재하지 않는다. 그러나 t2에서와 같이입력 데이터의 위상이 저터나 윈더에 의하여 변화하는 경우에 입력 데이터의 상승 천이로 DCPm, DCP(m+1), DCP(m+2)를 리타이밍하면 DCPm과 DCP(m+2)은 안정되게 리타이밍되나 DCP(m+1)을 리타이밍했을 경우 양자화 상태에 있게 된다. 상기의 경우에도 DCPm과 DCP(m+2)을 입력한 데이터의 상승 천이로 리타이밍한 결과가 서로 다르기 때문에 이를 이용하여 이 구간 내에 데이터의 천이가 발생함을 검출할 수 있으며 그 결과가 DCPm 리타이밍되어 ENm으로 출력된다.
제10도는 클럭 합성부의 일실시 예를 나타낸 것으로 1001, 1002, …, 100[(n/2)-1], 100(n/2)과 1011, 1012, …, 101[(n/2)-1], 101(n/2)과 1031은 2-입력 OR 게이트를 나타내며 1021, 1022는 (n/2)-입력 NAND 게이트를 나타낸다.
도면에서 상기 다중 위상 클럭 생성부에서 입력한 정위상 다중 지연 클럭[DCP1, DCP2, …, DCP[(n/2)-3], DCP[(n/2)-2]는 상기 클럭 선택 신호 생성부에서 출력한 선택 신호 (EN0, EN1, …, EN[n/2)-3], EN[(n/2)-2]}에 의하여 OR 게이트[1001, 1002, …, 100[(n/2)-1], 100(n/2)]를 통하여 선택되었을 경우(즉, 선택 신호가 로직 0인 경우) 바이패스(bypass)되어서 NAND 게이트(1021)에 의해서 바이패스된 다른 위상의 클럭 펄스와 합성되며 선택되지 않은 경우(즉, 선택 신호가 로직1인 경우) 블로킹(blocking)되어 로직1로 출력된다.
상기 다중 위상 클럭 생성부에서 입력한 역위상 다중 지연 클럭 DCP1, DCP2, …, DCP[(n/2)-3], DCP[(n/2)-2]은 상기 정위상 클럭 선택 신호 생성부에서 출력한 선택 신호(ENN0, ENN1, …, ENN[(n/2)-3], ENN[(n/2)-2]에 의하여 OR 게이트[1011, 1012, …, 101[(n/2)-1], 101(n/2)]를 통하여 선택되었을 경우(즉, 선택 신호가 로직0인 경우) 바이패스(bypass)되어서 NAND 게이트(921)에 의해서 바이패스된 다른 위상의 클럭 펄스와 합성되며 선택되지 않은 경우(즉, 선택 신호가 로직1인 경우) 블로킹(blocking)되어 로직1로 출력된다.
그리고, 상기 2-입력 OR 게이트(1031)는 상기 정위상 클럭 합성을 위한 NAND 게이트(1021)에서 출력한 정위상 합성 클럭과 상기 역위상 클럭 합성을 위한 NAND 게이트(1022)에서 출력한 역위상 합성 클럭을 최종 합성하여 외부로 출력한다.
제11도는 제10도에서 정위상 클럭 펄스 DCPp[이때, p는 (n/2)-2보다 작은 자연수]와 역위상 클럭 펄스 DCPq[이때 q는 (n/2)-2보다 작은 자연수]가 선택되었을 때 출력되는 합성 클럭의 타이밍도를 나타낸 것이다.
도면에서 선택된 정위상 클럭 펄스 DCPp를 제외한 모든 다른 정위상 클럭은 정위상 클럭 펄스 선택 신호가 로직1이므로 2-입력 OR 게이트[1001, 1002, …, 100[(n/2)-3], 100[(n/2)-2]에서 블로킹(blocking)되고 DCPp만이 2-입력 NAND 게이트(1021)를 통하여 위상이 반전되어 1031의 2-입력 OR 게이트의 입력으로 출력된다.
선택된 역위상 클럭 펄스 DCPq를 제외한 모든 다른 역위상 클럭은 역위상 클럭 펄스 선택 신호가 로직1이므로 2-입력 OR 게이트[1011, 1012, …, 101[(n/2)-3], 101[(n/2)-2]에서 블로킹(blocking)되고 DCPq만이 2-입력 NAND 게이트(1022)를 통하여 위상이 반전되어 1031의 2-입력 OR 게이트의 입력으로 출력된다.
1021의 2-입력 NAND 게이트와 1022 2-입력 NAND 게이트를 통하여 출력된 클럭 펄스는 1031의 2-입력 OR 게이트에서 최종 합성되어 합성된 클럭 펄스로 출력된다.
본 발명은 상기와 같은 구성을 이용하여 고속의 디지털 데이터 리타이밍 장치로 사용될 수 있으며 종래의 방법에 비하여 다음과 같은 장점을 가지고 있다.
첫째, 주기적이고 규칙적인 외부 클럭 펄스를 지연 소자를 이용하여 지연시킴으로써 시스템의 성능이 데이터의 유형에 독립적(Data pattern-independent)으로 되며, 둘째, 데이터의 위상이 일정시간 이상 연속적으로 차이가 발생하는 원더(wander)가 발생하더라도 완충 버퍼(elastic buffer)를 이용하여 이를 흡수할 수 있기 때문에 데이터 손실이 발생하지 않아 시스템이 고장 상태에 빠지지 않으며, 셋째, 양자화(metastability) 상태가 발생하는 경우도 로직을 이용하여 이의 발생 확률을 상당히 감소시킴으로써 데이터를 안정되게 리타이밍 할 수 있다.
Claims (7)
- 고속으로 전송되는 2진 데이터 비트를 리타이밍하는데 있어서, 외부에서 입력되는 클럭 펄스를 이용하여 n(n은 자연수)개의 위상을 가진 n개의 다중 위상 클럭 펄스를 생성하는 다중 위상 클럭 펄스 생성수단(201) ; 상기 다중 위상 클럭 펄스 생성 수단(201)에서 생성한 다중 위상 클럭 펄스를 입력하여 n개의 다중 위상 클럭 펄스 중에서 외부에서 입력되는 데이터 비트 간격(unit interval)의 중앙에 근접하여 천이가 발생되는 클럭 펄스 1개 이상 선택하기 위한 제어 신호를 출력하는 리타이밍 클럭 펄스 선택 신호 생성 수단(202) ; 상기 다중 위상 클럭 펄스 생성 수단(201)의 다중 위상 클럭 펄스와 상기 리타이밍 클럭 펄스 선택 신호 생성 수단(202)의 리타이밍 클럭 펄스 선택 신호를 입력으로 받아 외부에서 입력된 데이터 비트 간격(unit interval)의 중앙에서 리타이밍 클럭 펄스의 천이가 발생하도록 리타이밍 클럭 펄스를 합성하는 리타이밍 클럭 펄스 합성 수단(203) ; 상기 리타이밍 클럭 펄스 합성 수단(203)의 합성된 리타이밍 클럭 펄스를 이용하여 외부에서 입력된 데이터를 리타이밍하는 데이터 리타이밍 수단(204)을 구비하는 것을 특징으로 하는 고속 디지털 데이터 리타이밍 장치.
- 제1항에 있어서, 외부에서 입력되는 데이터의 위상이 외부에서 입력되는 클럭 펄스의 위상에 대해서 양(음)의 값으로 외부에서 입력되는 클럭 펄스의 한 주기 이상으로 천천히 변할 때에(wandre)이를 흡수하여 슬립이 발생하지 않도록 하며, 상기 리타이밍 클럭 펄스 합성 수단(203)의 합성된 리타이밍 클럭 펄스로 리타이밍된 데이터를 외부에서 입력되는 클럭 펄스로 다시 리타이밍하여 최종저긍로 리타이밍된 데이터가 외부에서 입력되는 클럭 펄스의 위상에 동기 되게 하는 완충 버퍼(elastic buffer) 수단(205)을 더 구비하는것을 특징으로 하는 고속 디지털 데이터 리타이밍 장치.
- 제1항에 있어서, 상기 다중 위상 클럭 펄스 생성 수단(201)은, 1개의 정위상 클럭 펄스와 1개의 역위상 클럭 펄스를 생성하는 적어도 하나 이상의 양위상 클럭 생성 단위 모듈(301내지 30(n/2))을 구비하고 있는 것을 특징으로 하는 고속 디지털 데이터 리타이밍 장치.
- 제3항에 있어서, 상기 양위상 클럭 생성 단위 모듈(301 내지 30(n/2))은, 첫번째 단은 외부 클럭을 입력받아 일정 시간 지연시켜 출력하는 지연부(311) ; 상기 지연부(311)를 통한 출력을 반전시켜 역위상 클럭펄스를 출력하는 제1인버터(321) : 상기 제1인버터(321)를 통한 역위상 출력을 다시 반전시켜 정위상출력으로 출력시키는 제2인버터(322)를 구비하여 이루어지되, 상기의 양위상 클럭생성단위모듈(301)에서 두번째 이후의 양위상 클럭생성단위모듈(302 내지 30(n/2))은 앞선 양위상 클럭생성모듈에서 출력한 정위상 클럭 펄스(DCP1)를 입력으로 받아 지연기를 통하여 지연시킨 후 두개의 인버터를 통하여 1개의 정위상 클럭 펄스(DCP2)와 1개의 역위상 클럭 펄스(DCP2)를 생성하여 다음 단의 클럭입력이 되도록 다단으로 구성한 것을 특징으로 하는 고속 디지털 데이터 리타이밍 장치.
- 제1항 및 제4항에 있어서, 상기 클럭 선택 신호 생성수단(202)은, 상기 정위상 다중 위상 클럭과 외부에서 입력한 데이터를 입력으로 받아 n/2개의 정위상 다중 클럭 펄스 중에서 외부에서 입력되는 데이터 비트 간격의 중앙에 근접하여 천이가 발생되는 클럭 펄스를 선택하기 위한 제어 신호를 출력하는 정위상 클럭 선택 신호 생성부(501) ; 상기의 역위상 다중 위상 클럭과 외부에서 입력한 데이터를 입력으로 받아 n/2개의 역위상 다중 클럭 펄스 중에서 외부에서 입력되는 데이터 비트 간격의 중앙에 근접하여 천이가 발생되는 클럭 펄스 1개 이상 선택하기 위한 제어 신호를 출력하는 역위상 클럭 선택 신호 생성부(502)를 구비하고 있는 것을 특징으로 하는 고속 디지털 데이터 리타이밍 장치.
- 제1항에 있어서, 상기 클럭 펄스 선택 신호 생성수단(203)은, 상기 다중 위상 클럭 펄스 생성수단(201)에서 출력한 정위상 클럭 펄스 또는 역위상의 클럭 펄스를 각각 데이터 입력(D)으로 받아 이를 외부에서 입력한 데이터를 클럭 펄스로 이용하여 리타이밍하여 출력하는 적어도 하나이상의 D플립플롭(601, 602, 603,…, 60[(n/2) - 2], 60[(n/2) - 1], 60(n/2)) : 상기 D플립플롭(601, 602, 603,…, 60[(n/2) - 2], 60[(n/2) - 1], 60(n/2))에서 리타이밍하여 출력한 값을 입력으로 하여 외부에서 입력한 데이터의 천이가 검출되었을 때 0을 출력하고 천이가 검출되지 않았을 때 1을 출력하는 클럭펄스선택신호생성부(611 내지 61((n/2)-2)) : 상기 클럭 펄스 선택 신호 생성부에서 출력한 천이 검출 신호를 상기 다중 위상 클럭 펄스 생성수단(201)에서 출력한 정위상 클럭 또는 역위상의 클럭 펄스를 이용하여 리타이밍한후 출력하는 적어도 하나 이상의 D 플립플롭(621, 622, 623, …, 62[(n/2)-2])을 구비하고 있는 것을 특징으로 하는 고속 디지털 데이터 리타이밍 장치.
- 제6항에 있어서, 상기 D플립플롭(601, 602, 603,…, 60[(n/2) - 2], 60[(n/2) - 1], 60(n/2))과 D플립플롭(621, 622, 623,…, 62[(n/2)-2])은 각각을 다단(Multi-step)으로 구성하도록 한 것을 특징으로 하는 고속 디지털 데이터 리타이밍 장치.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950050868A KR0153952B1 (ko) | 1995-12-16 | 1995-12-16 | 고속 디지털 데이터 리타이밍 장치 |
| US08/746,992 US5887040A (en) | 1995-12-16 | 1996-11-19 | High speed digital data retiming apparatus |
| JP31611296A JP3291445B2 (ja) | 1995-12-16 | 1996-11-27 | 高速ディジタルデータ・リタイミング装置 |
| FR9614945A FR2742614A1 (fr) | 1995-12-16 | 1996-12-05 | Appareil pour la resynchronisation de donnees numeriques a grande vitesse |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950050868A KR0153952B1 (ko) | 1995-12-16 | 1995-12-16 | 고속 디지털 데이터 리타이밍 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR0153952B1 true KR0153952B1 (ko) | 1998-11-16 |
Family
ID=19440709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950050868A KR0153952B1 (ko) | 1995-12-16 | 1995-12-16 | 고속 디지털 데이터 리타이밍 장치 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5887040A (ko) |
| JP (1) | JP3291445B2 (ko) |
| KR (1) | KR0153952B1 (ko) |
| FR (1) | FR2742614A1 (ko) |
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| US5887040A (en) | 1999-03-23 |
| JPH09181713A (ja) | 1997-07-11 |
| JP3291445B2 (ja) | 2002-06-10 |
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