JPH03204251A - クロック同期回路 - Google Patents
クロック同期回路Info
- Publication number
- JPH03204251A JPH03204251A JP1344165A JP34416589A JPH03204251A JP H03204251 A JPH03204251 A JP H03204251A JP 1344165 A JP1344165 A JP 1344165A JP 34416589 A JP34416589 A JP 34416589A JP H03204251 A JPH03204251 A JP H03204251A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- start bit
- phase difference
- data
- difference information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims abstract description 13
- 230000003111 delayed effect Effects 0.000 abstract description 4
- 230000006978 adaptation Effects 0.000 abstract 2
- 230000000630 rising effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はクロック同期回路に関し、更に詳しくは、例え
ば高速非同期直列通信における高速転送クロックをデー
タと同期させるのに適したデジタル化されたクロック同
期回路に関する。
ば高速非同期直列通信における高速転送クロックをデー
タと同期させるのに適したデジタル化されたクロック同
期回路に関する。
〈従来の技術〉
いわゆる非同期直列通信方式では、データの受信側で転
送クロックをデータに同期させなければならない。
送クロックをデータに同期させなければならない。
そこで、通信速度が比較的低速の場合には、データのス
タートビットでクロックの位相をデータに同期させるこ
とが行われている。すなわち、転送クロックのＮ倍のク
ロックをＮ分周器に与え、そのＮ分周器をデータのスタ
ートビットの立ち上がりで初期化することによりクロッ
クの位相をデータに同期させることができる。
タートビットでクロックの位相をデータに同期させるこ
とが行われている。すなわち、転送クロックのＮ倍のク
ロックをＮ分周器に与え、そのＮ分周器をデータのスタ
ートビットの立ち上がりで初期化することによりクロッ
クの位相をデータに同期させることができる。
一方、通信速度が高速の場合にクロックを同期させるの
にあたっては、ＰＬＬ （位相同期ループ）によりデー
タとクロックを同期させることが行われている。
にあたっては、ＰＬＬ （位相同期ループ）によりデー
タとクロックを同期させることが行われている。
〈発明が解決しようとする課題〉
しかし、前者の方法によれば、デジタル回路で・構成さ
れることからＩＣ化がしやすいという利点はあるものの
、転送クロックよりも周波数がＮ倍高いクロックが必要
になることから高速通信に用いることは困難である。
れることからＩＣ化がしやすいという利点はあるものの
、転送クロックよりも周波数がＮ倍高いクロックが必要
になることから高速通信に用いることは困難である。
また、後者の方法によれば、転送クロックよりも高い周
波数は不要であるものの、アナログ回路で構成されるＰ
ＬＬを用いることから、部品数の増加９組立調整工数の
増大１回路の不安定性、■Ｃ化の困難さ等の問題がある
。
波数は不要であるものの、アナログ回路で構成されるＰ
ＬＬを用いることから、部品数の増加９組立調整工数の
増大１回路の不安定性、■Ｃ化の困難さ等の問題がある
。
本発明はこのような点に着目してなされたものであり、
その目的は、各種の高速クロックの同期に適したデジタ
ル化されたクロック同期回路を提供することにある。
その目的は、各種の高速クロックの同期に適したデジタ
ル化されたクロック同期回路を提供することにある。
く課題を解決するための手段〉
上記課題を解決する本発明は、
多段にカスケード接続され、転送クロックと周波数の等
しいクロックが加えられるディレィ素子と、 各ディレィ素子から出力されるクロックとデータのスタ
ートビットとの位相差情報を生成する複数の位相差情報
生成手段と、 これら位相差情報生成手段の出力信号に基づいて、前記
カスケード接続された多段のディレィ素子のタップから
データのスタートビットにほぼ同期したクロックを選択
するクロック選択手段、とで構成されたことを特徴とす
るものである。
しいクロックが加えられるディレィ素子と、 各ディレィ素子から出力されるクロックとデータのスタ
ートビットとの位相差情報を生成する複数の位相差情報
生成手段と、 これら位相差情報生成手段の出力信号に基づいて、前記
カスケード接続された多段のディレィ素子のタップから
データのスタートビットにほぼ同期したクロックを選択
するクロック選択手段、とで構成されたことを特徴とす
るものである。
く作用〉
本発明のクロック同期回路において、カスケード接続さ
れた多段のディレィ素子に加えられるクロックは各ディ
レィ素子の遅延時間に従って遅延されるが、これら各デ
ィレィ素子のタップから出力されるクロックの中にはデ
ィレィ素子の遅延時間の範囲内でデータのスタートビッ
トにほぼ同期したクロックが含まれている。
れた多段のディレィ素子に加えられるクロックは各ディ
レィ素子の遅延時間に従って遅延されるが、これら各デ
ィレィ素子のタップから出力されるクロックの中にはデ
ィレィ素子の遅延時間の範囲内でデータのスタートビッ
トにほぼ同期したクロックが含まれている。
そこで、各ディレィ素子から出力されるクロックとデー
タのスタートビットとの位相差情報を各位相差情報生成
手段で求めた後、これら位相差情報生成手段の出力信号
をクロック選択手段に加えて前記カスケード接続された
多段のディレィ素子のタップからデータのスタートビッ
トにほぼ同期したクロックを選択する。
タのスタートビットとの位相差情報を各位相差情報生成
手段で求めた後、これら位相差情報生成手段の出力信号
をクロック選択手段に加えて前記カスケード接続された
多段のディレィ素子のタップからデータのスタートビッ
トにほぼ同期したクロックを選択する。
〈実施例〉
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明の一実施例を示す回路図である。
図において、１１〜１．、はカスケード接続されたディ
レィ素子であり、転送クロックと周波数の等しいクロッ
クが加えられている。２ｏ〜２ｆｉはクロックとデータ
のスタートビットとの位相差情報を生成する位相差情報
生成手段として用いるＤ型フリップフロップである。Ｄ
型フリップフロップ２ｏのＤ端子にはディレィ素子１、
に入力されるクロックか加えられ、Ｄ型フリップフロッ
プ２゜のＤ端子にはディレィ素子１２に人力されるクロ
ックが加えられ、Ｄ型フリップフロップ２２のＤ端子に
はディレィ素子１２から出力されるクロックか加えられ
、Ｄ型フリップフロップ２゜のＤ端子にはディレィ素子
１．、から出力されるクロックか加えられている。そし
て、各り型フリップフロップ２゜〜２．．のクロック端
子にはそれぞれデータのスタートビットが加えられてい
る。３０〜３７は２個の負論理入力端子と１個の正論理
入力端子を持つアンドゲート、４ｏ〜４２は２個の入力
端子を持つオアゲート、５ｏ〜５７は２個の入力端子を
持つアンドゲートてあり、これら各ゲートは後述のオア
ゲート６と共にクロック選択手段を構成している。アン
ドゲート３゜の第１の負論理入力端子にはアース電位点
か接続され、第２の負論理入力端子にはＤ型フリップフ
ロップ２ｏの出力端子Ｑが接続され、正論理入力端子に
は次段のＤ型フリップフロップ２１の出力端子Ｑが接続
されている。オアゲート４゜の一方の入力端子にはアー
ス電位点が接続され、他方の入力端子にはアンドゲート
３゜の出力端子が接続されている。アンドゲート５゜の
一方の入力端子にはＤ型フリップフロップ２゜のＤ端子
及びディレィ素子ＩＩの入力端子が接続され、他方の入
力端子にはアンドゲート３ｏの出力端子が接続されてい
る。アンドゲート３．の第１の負論理入力端子には前段
のオアゲート４゜の出力端子が接続され、第２の負論理
入力端子にはＤ型フリップフロップ２．の出力端子Ｑが
接続され、正論理入力端子には次段のＤ型フリップフロ
ップ２□の出力端子Ｑが接続されている。オアゲート４
．の一方の入力端子には前段のオアゲート４゜の出力端
子が接続され、他方の入力端子にはアンドゲート３．の
出力端子が接続されている。アンドゲート５１の一方の
入力端子にはＤ型フリップフロップ２□のＤ端子及びデ
ィレィ素子ｌ、と１□の接続点が接続され、他方の入力
端子にはアンドゲート３１の出力端子が接続されている
。アンドゲート３２の第１の負論理入力端子には前段の
オアゲート４．の出力端子が接続され、第２の負論理入
力端子にはＤ型フリップフロップ２２の出力端子Ｑが接
続され、正論理入力端子には図示しない次段のＤ型フリ
ップフロップの出力端子が接続されている。オアゲート
４２の一方の入力端子には前段のオアゲート４、の出力
端子か接続され、他方の入力端子にはアンドゲート３２
の出力端子が接続されている。アンドゲート５２の一方
の入力端子にはＤ型フリップフロップ２２のＤ端子及び
ディレィ素子１２と図示しない次段のディレィ素子との
接続点が接続され、他方の入力端子にはアンドゲート３
２の出力端子が接続されている。アンドゲート３゜の第
１の負論理入力端子には図示しない前段のオアゲートの
出力端子が接続され、第２の負論理入力端子にはＤ型フ
リップフロップ２．の出力端子Ｑが接続され、正論理入
力端子にはプラス電位点が接続されている。アンドゲー
ト５．の一方の入力端子にはＤ型フリップフロップ２フ
のＤ端子及びディレィ素子１．の出力端子が接続され、
他方の入力端子にはアンドゲート３゜の出力端子が接続
されている。そして、これらアンドゲート５゜〜５．．
の出力端子は多入力オアゲート６の入力端子にそれぞれ
接続されている。
レィ素子であり、転送クロックと周波数の等しいクロッ
クが加えられている。２ｏ〜２ｆｉはクロックとデータ
のスタートビットとの位相差情報を生成する位相差情報
生成手段として用いるＤ型フリップフロップである。Ｄ
型フリップフロップ２ｏのＤ端子にはディレィ素子１、
に入力されるクロックか加えられ、Ｄ型フリップフロッ
プ２゜のＤ端子にはディレィ素子１２に人力されるクロ
ックが加えられ、Ｄ型フリップフロップ２２のＤ端子に
はディレィ素子１２から出力されるクロックか加えられ
、Ｄ型フリップフロップ２゜のＤ端子にはディレィ素子
１．、から出力されるクロックか加えられている。そし
て、各り型フリップフロップ２゜〜２．．のクロック端
子にはそれぞれデータのスタートビットが加えられてい
る。３０〜３７は２個の負論理入力端子と１個の正論理
入力端子を持つアンドゲート、４ｏ〜４２は２個の入力
端子を持つオアゲート、５ｏ〜５７は２個の入力端子を
持つアンドゲートてあり、これら各ゲートは後述のオア
ゲート６と共にクロック選択手段を構成している。アン
ドゲート３゜の第１の負論理入力端子にはアース電位点
か接続され、第２の負論理入力端子にはＤ型フリップフ
ロップ２ｏの出力端子Ｑが接続され、正論理入力端子に
は次段のＤ型フリップフロップ２１の出力端子Ｑが接続
されている。オアゲート４゜の一方の入力端子にはアー
ス電位点が接続され、他方の入力端子にはアンドゲート
３゜の出力端子が接続されている。アンドゲート５゜の
一方の入力端子にはＤ型フリップフロップ２゜のＤ端子
及びディレィ素子ＩＩの入力端子が接続され、他方の入
力端子にはアンドゲート３ｏの出力端子が接続されてい
る。アンドゲート３．の第１の負論理入力端子には前段
のオアゲート４゜の出力端子が接続され、第２の負論理
入力端子にはＤ型フリップフロップ２．の出力端子Ｑが
接続され、正論理入力端子には次段のＤ型フリップフロ
ップ２□の出力端子Ｑが接続されている。オアゲート４
．の一方の入力端子には前段のオアゲート４゜の出力端
子が接続され、他方の入力端子にはアンドゲート３．の
出力端子が接続されている。アンドゲート５１の一方の
入力端子にはＤ型フリップフロップ２□のＤ端子及びデ
ィレィ素子ｌ、と１□の接続点が接続され、他方の入力
端子にはアンドゲート３１の出力端子が接続されている
。アンドゲート３２の第１の負論理入力端子には前段の
オアゲート４．の出力端子が接続され、第２の負論理入
力端子にはＤ型フリップフロップ２２の出力端子Ｑが接
続され、正論理入力端子には図示しない次段のＤ型フリ
ップフロップの出力端子が接続されている。オアゲート
４２の一方の入力端子には前段のオアゲート４、の出力
端子か接続され、他方の入力端子にはアンドゲート３２
の出力端子が接続されている。アンドゲート５２の一方
の入力端子にはＤ型フリップフロップ２２のＤ端子及び
ディレィ素子１２と図示しない次段のディレィ素子との
接続点が接続され、他方の入力端子にはアンドゲート３
２の出力端子が接続されている。アンドゲート３゜の第
１の負論理入力端子には図示しない前段のオアゲートの
出力端子が接続され、第２の負論理入力端子にはＤ型フ
リップフロップ２．の出力端子Ｑが接続され、正論理入
力端子にはプラス電位点が接続されている。アンドゲー
ト５．の一方の入力端子にはＤ型フリップフロップ２フ
のＤ端子及びディレィ素子１．の出力端子が接続され、
他方の入力端子にはアンドゲート３゜の出力端子が接続
されている。そして、これらアンドゲート５゜〜５．．
の出力端子は多入力オアゲート６の入力端子にそれぞれ
接続されている。
このようなクロック同期回路の動作を第２図のタイミン
グチャートに従って説明する。
グチャートに従って説明する。
クロック入力として、（イ）のような送信側と同じ周波
数のクロックを入力する。該クロックはディレィ素子１
゜〜１ｏの遅延時間ｔｄに応して遅れ、タップＡ乃至Ｃ
からは（ロ）乃至（ニ）のような時間関係を持ったクロ
ックが出力される。
数のクロックを入力する。該クロックはディレィ素子１
゜〜１ｏの遅延時間ｔｄに応して遅れ、タップＡ乃至Ｃ
からは（ロ）乃至（ニ）のような時間関係を持ったクロ
ックが出力される。
Ｄ型フリップフロップ２゜〜２ｏは各ディレィ素Ｔ−１
６〜１７の遅延時間ｔｄに応して遅れたクロックを（ホ
）のスタートビットの立ち上がりで捕捉する。これら各
り型フリップフロップ２゜〜２゜の出力信号はスタート
ビットの立ち上がりと各り型フリップフロップ２゜〜２
．に入力されるクロックとの位相関係を示すものである
。また、次段のＤ型フリップフロップの出力信号と異な
る出力信号を出力するＤ型フリップフロップに加えられ
るクロックは、ディレィ素子の遅延量の範囲内でスター
トビットの立ち上がりと位相が揃っているものと見なす
ことができる。そこで、まず各段毎にアンドゲート３゜
〜３ｎでＤ型フリップフロップ２゜〜２ｏの出力信号の
否定と次段のＤ型フリップフロップの出力信号の論理積
を求める。これにより、アンドゲート３゜〜３．．の出
力端子り乃至Ｇには（へ）乃至（す）に示すようなクロ
ックイネーブル信号が選択的に出力される。続いて各段
毎にアンドゲート５゜〜５ｆｌて各段のＤ型フリップフ
ロップ２゜〜２ｏに人力されるクロックとアンドゲート
３゜〜３７の出力信号の論理積を求める。これにより、
アンドゲート５゜〜５ｏの出力端子にはその段のＤ型フ
リップフロップ２゜〜２ｏに入力されているクロックが
クロックイネーブル信号が選択的に出力されている期間
たけ出力される。オアゲート６はこれら各アンドゲート
５ｏ〜５７の出力信号の論理和を求めて（ヌ）のような
概ねスタートビットの立ち上がりと同期したパルスを出
力する。
６〜１７の遅延時間ｔｄに応して遅れたクロックを（ホ
）のスタートビットの立ち上がりで捕捉する。これら各
り型フリップフロップ２゜〜２゜の出力信号はスタート
ビットの立ち上がりと各り型フリップフロップ２゜〜２
．に入力されるクロックとの位相関係を示すものである
。また、次段のＤ型フリップフロップの出力信号と異な
る出力信号を出力するＤ型フリップフロップに加えられ
るクロックは、ディレィ素子の遅延量の範囲内でスター
トビットの立ち上がりと位相が揃っているものと見なす
ことができる。そこで、まず各段毎にアンドゲート３゜
〜３ｎでＤ型フリップフロップ２゜〜２ｏの出力信号の
否定と次段のＤ型フリップフロップの出力信号の論理積
を求める。これにより、アンドゲート３゜〜３．．の出
力端子り乃至Ｇには（へ）乃至（す）に示すようなクロ
ックイネーブル信号が選択的に出力される。続いて各段
毎にアンドゲート５゜〜５ｆｌて各段のＤ型フリップフ
ロップ２゜〜２ｏに人力されるクロックとアンドゲート
３゜〜３７の出力信号の論理積を求める。これにより、
アンドゲート５゜〜５ｏの出力端子にはその段のＤ型フ
リップフロップ２゜〜２ｏに入力されているクロックが
クロックイネーブル信号が選択的に出力されている期間
たけ出力される。オアゲート６はこれら各アンドゲート
５ｏ〜５７の出力信号の論理和を求めて（ヌ）のような
概ねスタートビットの立ち上がりと同期したパルスを出
力する。
なお、ディレィ素子１゜〜１７の遅延時間ｔｄの総和が
クロックの周期よりも長くなると１周期以上位相がずれ
たクロックについてもスタートビットの立ち上がりとの
位相同期が検出されてしまい、位相の揃ったＤ型フリッ
プフロップが同時に複数個存在することがある。この様
な不都合を解決するために、オアゲート４の出力信号に
よるデイジ−チェーンで遅延量の少ない方のタップ出力
を優先させるようにしている。
クロックの周期よりも長くなると１周期以上位相がずれ
たクロックについてもスタートビットの立ち上がりとの
位相同期が検出されてしまい、位相の揃ったＤ型フリッ
プフロップが同時に複数個存在することがある。この様
な不都合を解決するために、オアゲート４の出力信号に
よるデイジ−チェーンで遅延量の少ない方のタップ出力
を優先させるようにしている。
この様に構成することにより、転送クロックと等しい周
波数のクロックを用いてデジタル回路のみでスタートビ
ットの立ち上がりと同期したクロックを得ることができ
るクロック同期回路が実現できる。
波数のクロックを用いてデジタル回路のみでスタートビ
ットの立ち上がりと同期したクロックを得ることができ
るクロック同期回路が実現できる。
この様なクロック同期回路のＩＣ化は容易であり、部品
数が大幅に削減でき、組立調整工数も殆ど不要になり、
回路の安定性は高くなる。
数が大幅に削減でき、組立調整工数も殆ど不要になり、
回路の安定性は高くなる。
なお、上述実施例では高速非同期直列通信におけるクロ
ックの同期についての例を示したが、各種のクロックの
同期回路として広範な応用か可能である。
ックの同期についての例を示したが、各種のクロックの
同期回路として広範な応用か可能である。
また、位相差情報生成手段はＤ型フリップフロップに限
るものではなく、同等の機能を持つロジック回路の組み
合わせてあってもよい。
るものではなく、同等の機能を持つロジック回路の組み
合わせてあってもよい。
また、クロック選択手段も実施例以外のロジック回路の
組み合わせであってもよい。
組み合わせであってもよい。
〈発明の効果〉
以上詳細に説明したように、本発明によれば、各種の高
速クロックの同期に適したデジタル化されたクロック同
期回路を提供することができる。
速クロックの同期に適したデジタル化されたクロック同
期回路を提供することができる。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の動作を説明するタイミングチャートである。 １・・ディレィ素子 ２・・Ｄ型フリップフロップ ３．５・・・アンドケート ４．６・・・オアゲート
図の動作を説明するタイミングチャートである。 １・・ディレィ素子 ２・・Ｄ型フリップフロップ ３．５・・・アンドケート ４．６・・・オアゲート
Claims (1)
- 【特許請求の範囲】 多段にカスケード接続され、転送クロックと周波数の等
しいクロックが加えられるディレィ素子と、 各ディレィ素子から出力されるクロックとデータのスタ
ートビットとの位相差情報を生成する複数の位相差情報
生成手段と、 これら位相差情報生成手段の出力信号に基づいて、前記
カスケード接続された多段のディレィ素子のタップから
データのスタートビットにほぼ同期したクロックを選択
するクロック選択手段、とで構成されたことを特徴とす
るクロック同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1344165A JPH03204251A (ja) | 1989-12-29 | 1989-12-29 | クロック同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1344165A JPH03204251A (ja) | 1989-12-29 | 1989-12-29 | クロック同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03204251A true JPH03204251A (ja) | 1991-09-05 |
Family
ID=18367133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1344165A Pending JPH03204251A (ja) | 1989-12-29 | 1989-12-29 | クロック同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03204251A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202952A (ja) * | 1993-12-11 | 1995-08-04 | Electron & Telecommun Res Inst | 高速データ伝送におけるデジタルデータリタイミング装置 |
| US6970521B2 (en) | 1999-12-24 | 2005-11-29 | Matsushita Electric Industrial Co., Ltd. | Circuit and system for extracting data |
-
1989
- 1989-12-29 JP JP1344165A patent/JPH03204251A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202952A (ja) * | 1993-12-11 | 1995-08-04 | Electron & Telecommun Res Inst | 高速データ伝送におけるデジタルデータリタイミング装置 |
| US6970521B2 (en) | 1999-12-24 | 2005-11-29 | Matsushita Electric Industrial Co., Ltd. | Circuit and system for extracting data |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2909740B2 (ja) | 位相整合回路 | |
| US5929714A (en) | PLL timing generator | |
| US5864250A (en) | Non-servo clock and data recovery circuit and method | |
| US6275547B1 (en) | Clock recovery circuit | |
| US5230013A (en) | PLL-based precision phase shifting at CMOS levels | |
| JP3194314B2 (ja) | 同期型回路 | |
| US6271702B1 (en) | Clock circuit for generating a delay | |
| US4210776A (en) | Linear digital phase lock loop | |
| JPH03204251A (ja) | クロック同期回路 | |
| JP2702257B2 (ja) | ビット位相同期回路 | |
| KR100418017B1 (ko) | 데이터 및 클럭 복원회로 | |
| JPH1013395A (ja) | 位相同期回路 | |
| JP3493111B2 (ja) | 半導体集積回路装置 | |
| JPH08125644A (ja) | クロックの同期化回路 | |
| JP3185768B2 (ja) | 周波数比較器及びこれを用いたクロック抽出回路 | |
| JP2665257B2 (ja) | クロック乗せ換え回路 | |
| JPH0879029A (ja) | ４相クロツクパルス発生回路 | |
| JPH1168861A (ja) | 同時双方向送受信方法および同時双方向送受信回路 | |
| JPH0738398A (ja) | クロック切替回路 | |
| JPH08265168A (ja) | シリアル−パラレル変換回路 | |
| JPH04196919A (ja) | 位相比較器 | |
| JP2827517B2 (ja) | 位相同期回路 | |
| JP2594571B2 (ja) | 遅延回路 | |
| KR100189773B1 (ko) | 디지털 위상 동기 회로 | |
| JPH0691425B2 (ja) | Ｄ形フリップフロップを使用した分周回路 |