JPH0818414A - 信号処理用遅延回路 - Google Patents
信号処理用遅延回路Info
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- JPH0818414A JPH0818414A JP6209927A JP20992794A JPH0818414A JP H0818414 A JPH0818414 A JP H0818414A JP 6209927 A JP6209927 A JP 6209927A JP 20992794 A JP20992794 A JP 20992794A JP H0818414 A JPH0818414 A JP H0818414A
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
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Abstract
(57)【要約】
【目的】高密度化、高速化に対応した信号処理回路を実
現する。 【構成】ディレイPLL303内の基準遅延回路314
の遅延量はリファレンス信号310に基づいて、製造ば
らつきや、電源変動、温度変化に依らず一定に制御され
る。この基準遅延回路314の遅延量制御に用いられる
制御信号334を、ウィンドウ調整回路301内のウィ
ンドウ調整遅延回路312およびT/2生成遅延回路3
13の遅延量制御にも用いる。遅延回路312、31
3、314は、同一構成のアナログ可変遅延回路により
構成される。ウィンドウ調整遅延回路312の制御は、
制御信号334をDAC326で重み付けした信号によ
り行なう。 【効果】遅延量が、製造ばらつきや、電源変動、温度変
化に依存しない高精度菜アナログ可変ディレイ回路を用
いて、高密度化および高速化に対応したデータ取り込み
回路およびデータ書き込み回路を提供することができ
る。
現する。 【構成】ディレイPLL303内の基準遅延回路314
の遅延量はリファレンス信号310に基づいて、製造ば
らつきや、電源変動、温度変化に依らず一定に制御され
る。この基準遅延回路314の遅延量制御に用いられる
制御信号334を、ウィンドウ調整回路301内のウィ
ンドウ調整遅延回路312およびT/2生成遅延回路3
13の遅延量制御にも用いる。遅延回路312、31
3、314は、同一構成のアナログ可変遅延回路により
構成される。ウィンドウ調整遅延回路312の制御は、
制御信号334をDAC326で重み付けした信号によ
り行なう。 【効果】遅延量が、製造ばらつきや、電源変動、温度変
化に依存しない高精度菜アナログ可変ディレイ回路を用
いて、高密度化および高速化に対応したデータ取り込み
回路およびデータ書き込み回路を提供することができ
る。
Description
【0001】
【産業上の利用分野】本発明は遅延量を制御可能な、精
度の良い遅延線を用いた信号処理用遅延回路に関し、特
に磁気ディスク装置の信号処理部の再生マージン向上に
よる高密度化、高速化に対応した信号処理用遅延回路に
関する。
度の良い遅延線を用いた信号処理用遅延回路に関し、特
に磁気ディスク装置の信号処理部の再生マージン向上に
よる高密度化、高速化に対応した信号処理用遅延回路に
関する。
【0002】
【従来の技術】従来の信号処理用遅延回路を、データ再
生時に再生データを取り込むデータ取り込み回路を例に
とり、以下、図10により説明する。
生時に再生データを取り込むデータ取り込み回路を例に
とり、以下、図10により説明する。
【0003】図10は、従来のデータ取り込み回路の構
成図を示したものであり、従来のウィンドウ調整回路1
01は、N個のタップを有する固定遅延量の遅延線Nタ
ップディレイ102、このNタップディレイ102のタ
ップを選択するセレクタ103、このセレクタ103の
選択情報を蓄えるレジスタ104で構成する。
成図を示したものであり、従来のウィンドウ調整回路1
01は、N個のタップを有する固定遅延量の遅延線Nタ
ップディレイ102、このNタップディレイ102のタ
ップを選択するセレクタ103、このセレクタ103の
選択情報を蓄えるレジスタ104で構成する。
【0004】次に、同図のウィンドウ調整回路101の
動作を説明する。ディスクから読みだされた再生データ
のリードデータ107はNタップディレイ102に入力
される。Nタップディレイ102の中央のタップの出力
をリードPLL(フェーズロックループ)105に入力
する。このリードPLL105では、リードデータ10
7に同期したクロックを出力する。また、Nタップディ
レイ102に入力したリードデータ107は、あらかじ
め選択された前記レジスタ104の選択情報に従ってセ
レクタ103を制御し、Nタップディレイ102のN個
のタップの中から、最適のタップを選択し出力する。リ
ードPLL105のクロック出力と、セレクタ103の
データ出力は、共にデータラッチ106に入力される。
このデータラッチ106では、セレクタ103のデータ
出力をリードPLL105のクロックでラッチし、同期
リードデータ108として出力する。
動作を説明する。ディスクから読みだされた再生データ
のリードデータ107はNタップディレイ102に入力
される。Nタップディレイ102の中央のタップの出力
をリードPLL(フェーズロックループ)105に入力
する。このリードPLL105では、リードデータ10
7に同期したクロックを出力する。また、Nタップディ
レイ102に入力したリードデータ107は、あらかじ
め選択された前記レジスタ104の選択情報に従ってセ
レクタ103を制御し、Nタップディレイ102のN個
のタップの中から、最適のタップを選択し出力する。リ
ードPLL105のクロック出力と、セレクタ103の
データ出力は、共にデータラッチ106に入力される。
このデータラッチ106では、セレクタ103のデータ
出力をリードPLL105のクロックでラッチし、同期
リードデータ108として出力する。
【0005】このような従来のウィンドウ調整回路10
1における信号処理用遅延回路であるNタップディレイ
102は、論理ゲート遅延素子を複数段接続した回路で
構成されている。
1における信号処理用遅延回路であるNタップディレイ
102は、論理ゲート遅延素子を複数段接続した回路で
構成されている。
【0006】また、データ記録時に、データパターンに
応じて、データの位置補償を行なう書き込み補償回路
も、同様の信号処理用遅延回路で構成されている。
応じて、データの位置補償を行なう書き込み補償回路
も、同様の信号処理用遅延回路で構成されている。
【0007】
【発明が解決しようとする課題】上記従来技術では、信
号処理用遅延回路を、固定遅延量を持つ論理ゲートを複
数段接続した回路で構成しているため、例えば、データ
取り込み回路のウィンドウ調整回路を構成するNタップ
ディレイ102は、製造ばらつきや電源変動、温度変化
に対して、遅延量が変動してしまい、調整後のウィンド
ウの中心がずれるという問題があった。
号処理用遅延回路を、固定遅延量を持つ論理ゲートを複
数段接続した回路で構成しているため、例えば、データ
取り込み回路のウィンドウ調整回路を構成するNタップ
ディレイ102は、製造ばらつきや電源変動、温度変化
に対して、遅延量が変動してしまい、調整後のウィンド
ウの中心がずれるという問題があった。
【0008】また、従来の信号処理用遅延回路は、構成
する論理ゲートのゲート1段分の遅延量でタップ間の最
小遅延間隔が制限されるため、論理ゲート1段分未満の
微小な遅延量による精度の良い遅延調整ができないとい
う問題があった。例えば、データ取り込み回路のウィン
ドウ調整回路を構成するNタップディレイ102は、精
度良くウィンドウの中心を設定することができなかっ
た。そのため、ピークシフト等によるジッタ成分の多い
データを確実に取り込むことができず、高密度化が困難
であるという問題があった。また、高速転送において
は、ウィンドウ幅が小さくなり、上記ウィンドウの中心
ずれによるウィンドウの損失が大きく見えるため、高速
化が困難であるという問題があった。
する論理ゲートのゲート1段分の遅延量でタップ間の最
小遅延間隔が制限されるため、論理ゲート1段分未満の
微小な遅延量による精度の良い遅延調整ができないとい
う問題があった。例えば、データ取り込み回路のウィン
ドウ調整回路を構成するNタップディレイ102は、精
度良くウィンドウの中心を設定することができなかっ
た。そのため、ピークシフト等によるジッタ成分の多い
データを確実に取り込むことができず、高密度化が困難
であるという問題があった。また、高速転送において
は、ウィンドウ幅が小さくなり、上記ウィンドウの中心
ずれによるウィンドウの損失が大きく見えるため、高速
化が困難であるという問題があった。
【0009】さらに、データ書き込み回路における書き
込み補償回路も、同様の信号処理用遅延回路で構成して
いるため、精度よく位置補正を行なうことができないと
いう問題があった。
込み補償回路も、同様の信号処理用遅延回路で構成して
いるため、精度よく位置補正を行なうことができないと
いう問題があった。
【0010】本発明の第1の目的は、データ取り込み回
路のウィンドウ調整回路を構成する信号処理用遅延回路
を、製造ばらつきや電源変動、温度変化に対して、遅延
量の変動がないディレイ回路で構成し、精度の良い、安
定したウィンドウ調整回路を実現し、更に、ウィンドウ
調整回路を構成する信号処理用遅延回路を、微小な遅延
量による精度の良い遅延調整ができるアナログ可変ディ
レイ回路で構成し、遅延量が変動のない微小な遅延量調
整が可能なウィンドウ調整回路を実現することにより、
高密度化、および高速化に対応したデータ取り込み回路
を提供することにある。
路のウィンドウ調整回路を構成する信号処理用遅延回路
を、製造ばらつきや電源変動、温度変化に対して、遅延
量の変動がないディレイ回路で構成し、精度の良い、安
定したウィンドウ調整回路を実現し、更に、ウィンドウ
調整回路を構成する信号処理用遅延回路を、微小な遅延
量による精度の良い遅延調整ができるアナログ可変ディ
レイ回路で構成し、遅延量が変動のない微小な遅延量調
整が可能なウィンドウ調整回路を実現することにより、
高密度化、および高速化に対応したデータ取り込み回路
を提供することにある。
【0011】本発明の第2の目的は、データ書き込み回
路の書き込み補償回路を構成する信号処理用遅延回路
を、製造ばらつきや電源変動、温度変化に対して、遅延
量の変動がないディレイ回路で構成し、精度の良い、安
定した書き込み補償回路を実現し、更に、書き込み補償
回路を構成する信号処理用遅延回路を、微小な遅延量に
よる精度の良い遅延調整ができるアナログ可変ディレイ
回路で構成し、遅延量が変動のない微小な遅延量調整が
可能な書き込み補償回路を実現することにより、高密度
化、高速化に対応したデータ書き込み回路を提供するこ
とにある。
路の書き込み補償回路を構成する信号処理用遅延回路
を、製造ばらつきや電源変動、温度変化に対して、遅延
量の変動がないディレイ回路で構成し、精度の良い、安
定した書き込み補償回路を実現し、更に、書き込み補償
回路を構成する信号処理用遅延回路を、微小な遅延量に
よる精度の良い遅延調整ができるアナログ可変ディレイ
回路で構成し、遅延量が変動のない微小な遅延量調整が
可能な書き込み補償回路を実現することにより、高密度
化、高速化に対応したデータ書き込み回路を提供するこ
とにある。
【0012】
【課題を解決するための手段】上記目的は、外部基準信
号に基づいて遅延量が制御される第1のアナログ可変遅
延回路を有する第1の遅延手段と、該第1の遅延手段に
おいて生成される遅延量制御信号に基づいて、遅延量が
制御される第2のアナログ可変遅延回路を有する第2の
遅延手段とを備えることにより達成される。前記第1の
遅延手段は、好ましくは、閉ループ制御により遅延量制
御を行なう。
号に基づいて遅延量が制御される第1のアナログ可変遅
延回路を有する第1の遅延手段と、該第1の遅延手段に
おいて生成される遅延量制御信号に基づいて、遅延量が
制御される第2のアナログ可変遅延回路を有する第2の
遅延手段とを備えることにより達成される。前記第1の
遅延手段は、好ましくは、閉ループ制御により遅延量制
御を行なう。
【0013】
【作用】第1の遅延手段の第1のアナログ可変遅延回路
は、外部基準信号に基づいて、その遅延量が外部基準信
号により決まる遅延時間に一致するように制御される。
この遅延量制御は、好ましくは閉ループ制御により行な
われ、遅延回路の製造ばらつきや、電源変動、温度変化
に依存しない高精度の制御が可能となる。一方、処理対
象の信号の遅延を行なう第2の遅延手段の第2のアナロ
グ可変遅延回路を、前記第1の遅延手段において得られ
た遅延量制御信号に基づいて、遅延量制御を行なう。第
1および第2のアナログ可変遅延回路の構成を同じにし
ておくことにより、第2のアナログ可変遅延回路の遅延
量として、第1のアナログ可変遅延回路と同様に、製造
ばらつき、電源変動、温度変化に依存しない高精度の遅
延量が得られる。
は、外部基準信号に基づいて、その遅延量が外部基準信
号により決まる遅延時間に一致するように制御される。
この遅延量制御は、好ましくは閉ループ制御により行な
われ、遅延回路の製造ばらつきや、電源変動、温度変化
に依存しない高精度の制御が可能となる。一方、処理対
象の信号の遅延を行なう第2の遅延手段の第2のアナロ
グ可変遅延回路を、前記第1の遅延手段において得られ
た遅延量制御信号に基づいて、遅延量制御を行なう。第
1および第2のアナログ可変遅延回路の構成を同じにし
ておくことにより、第2のアナログ可変遅延回路の遅延
量として、第1のアナログ可変遅延回路と同様に、製造
ばらつき、電源変動、温度変化に依存しない高精度の遅
延量が得られる。
【0014】また、遅延量制御信号に重み付けをする手
段は、遅延量を制御する信号に重み付けを加えて第2の
アナログ可変遅延回路へ出力する。これにより、第2の
アナログ可変遅延回路において、広範囲の遅延量制御、
ウィンドウ幅の拡大が行なえる。
段は、遅延量を制御する信号に重み付けを加えて第2の
アナログ可変遅延回路へ出力する。これにより、第2の
アナログ可変遅延回路において、広範囲の遅延量制御、
ウィンドウ幅の拡大が行なえる。
【0015】また、ウィンドウの中心の設定を精度よく
行なうことができる。特に、第3のアナログ可変遅延回
路を設けることにより、簡便かつ高精度にウィンドウの
中心を設定することができる。
行なうことができる。特に、第3のアナログ可変遅延回
路を設けることにより、簡便かつ高精度にウィンドウの
中心を設定することができる。
【0016】このように、本発明によれば、データ取り
込み回路のウィンドウ調整回路を構成する信号処理用遅
延回路を、製造ばらつきや電源変動、温度変化に対し
て、遅延量の変動がないディレイ回路で構成し、精度の
良い、安定したウィンドウ調整回路を実現し、さらに、
加えて、ウィンドウ調整回路を構成する信号処理用遅延
回路を、微小な遅延量による精度の良い遅延調整ができ
るアナログ可変ディレイ回路で構成し、遅延量の変動が
ない、微小な遅延量調整が可能なウィンドウ調整回路を
実現することにより、高密度化、および高速化に対応し
たデータ取り込み回路を実現することができる。
込み回路のウィンドウ調整回路を構成する信号処理用遅
延回路を、製造ばらつきや電源変動、温度変化に対し
て、遅延量の変動がないディレイ回路で構成し、精度の
良い、安定したウィンドウ調整回路を実現し、さらに、
加えて、ウィンドウ調整回路を構成する信号処理用遅延
回路を、微小な遅延量による精度の良い遅延調整ができ
るアナログ可変ディレイ回路で構成し、遅延量の変動が
ない、微小な遅延量調整が可能なウィンドウ調整回路を
実現することにより、高密度化、および高速化に対応し
たデータ取り込み回路を実現することができる。
【0017】また、データ書き込み回路の書き込み補償
回路を構成する信号処理用遅延回路にも同様のディレイ
回路を採用することにより、高密度化、高速化に対応し
たデータ書き込み回路を実現することができる。
回路を構成する信号処理用遅延回路にも同様のディレイ
回路を採用することにより、高密度化、高速化に対応し
たデータ書き込み回路を実現することができる。
【0018】
【実施例】以下、本発明の一実施例を、図1〜図9、図
11〜図18を用いて説明する。
11〜図18を用いて説明する。
【0019】図1は、本発明による信号処理用遅延回路
の概略構成例であり、ディレイライン2、およびディレ
イPLL3で構成する。ディレイPLL3には、製造ば
らつき、電源変動、温度変化に依存しないリファレンス
信号7が入力され、このリファレンス信号7で閉ループ
制御された制御信号12を出力する。ディレイライン2
は、制御信号12で制御された遅延量で入力信号301
を遅延させ、製造ばらつき、電源変動、温度変化に依存
しない遅延量をもつ遅延線として制御され、出力信号3
02を出力する。
の概略構成例であり、ディレイライン2、およびディレ
イPLL3で構成する。ディレイPLL3には、製造ば
らつき、電源変動、温度変化に依存しないリファレンス
信号7が入力され、このリファレンス信号7で閉ループ
制御された制御信号12を出力する。ディレイライン2
は、制御信号12で制御された遅延量で入力信号301
を遅延させ、製造ばらつき、電源変動、温度変化に依存
しない遅延量をもつ遅延線として制御され、出力信号3
02を出力する。
【0020】図2は本発明の信号処理用遅延回路を、デ
ータ取り込み回路のウィンドウ調整回路に適用した場合
の構成を示したブロック図である。図2において、ウィ
ンドウ調整回路1は、アナログ的に制御可能なディレイ
ライン2、及び、このディレイライン2を制御するディ
レイPLL3で構成する。ディスクから読みだしたリー
ドデータ6はディレイライン2に入力される。このディ
レイライン2は、互いに遅延量の独立した2つの遅延信
号A9及びB10を出力する。遅延信号B10はリード
PLL4に入力される。このリードPLL4は、遅延信
号Bに同期した同期クロック11を出力する。この同期
クロック11は、遅延信号A9と共に、データラッチ回
路5に入力される。データラッチ回路5は、遅延信号A
9を同期クロック11でラッチした同期リードデータ8
を出力する。このときディレイPLL3には、製造ばら
つき、電源変動、温度変化に依存しないリファレンス信
号7が入力され、このリファレンス信号7で閉ループ制
御された制御信号12を出力する。ディレイライン2
は、制御信号12により、製造ばらつき、電源変動、温
度変化に依存しない遅延量をもつ遅延線として制御され
る。
ータ取り込み回路のウィンドウ調整回路に適用した場合
の構成を示したブロック図である。図2において、ウィ
ンドウ調整回路1は、アナログ的に制御可能なディレイ
ライン2、及び、このディレイライン2を制御するディ
レイPLL3で構成する。ディスクから読みだしたリー
ドデータ6はディレイライン2に入力される。このディ
レイライン2は、互いに遅延量の独立した2つの遅延信
号A9及びB10を出力する。遅延信号B10はリード
PLL4に入力される。このリードPLL4は、遅延信
号Bに同期した同期クロック11を出力する。この同期
クロック11は、遅延信号A9と共に、データラッチ回
路5に入力される。データラッチ回路5は、遅延信号A
9を同期クロック11でラッチした同期リードデータ8
を出力する。このときディレイPLL3には、製造ばら
つき、電源変動、温度変化に依存しないリファレンス信
号7が入力され、このリファレンス信号7で閉ループ制
御された制御信号12を出力する。ディレイライン2
は、制御信号12により、製造ばらつき、電源変動、温
度変化に依存しない遅延量をもつ遅延線として制御され
る。
【0021】図3は、図2に示すウィンドウ調整回路1
のディレイライン2の構成をより詳細に示した第一の例
である。図3に示すウィンドウ調整回路13(ウィンド
ウ調整回路1に対応)のディレイライン14(ディレイ
ライン2に対応)は、N個のタップを持つアナログ制御
可能な遅延線であるNタップディレイ15、N個のタッ
プの出力の選択を行なうセレクタ16、及び、このセレ
クタ16の選択情報を蓄えるレジスタ17からなる。デ
ィスクから読みだしたリードデータ6は、Nタップディ
レイ15に入力され、このNタップディレイ15の中央
のタップから、遅延信号B10が出力される。また、N
タップディレイ15のN個の出力の中から、あらかじめ
選択された、レジスタ17に蓄えられた情報を基にセレ
クタ16で選択されたタップの出力を遅延信号A9とし
て出力する。以下、図2と同様に、遅延信号B10はリ
ードPLL4に入力され、このリードPLL4は、遅延
信号Bに同期した同期クロック11を出力する。同期ク
ロック11は、遅延信号A9と共に、データラッチ5に
入力される。データラッチ5は、遅延信号A9を同期ク
ロック11でラッチした同期リードデータ8を出力す
る。このときディレイPLL3には、製造ばらつき、電
源変動、温度変化に依存しないリファレンス信号7が入
力され、このリファレンス信号7で閉ループ制御された
制御信号12を出力する。Nタップディレイ15は、制
御信号12により、製造ばらつき、電源変動、温度変化
に依存しない固定遅延量をもつ遅延線として制御され
る。
のディレイライン2の構成をより詳細に示した第一の例
である。図3に示すウィンドウ調整回路13(ウィンド
ウ調整回路1に対応)のディレイライン14(ディレイ
ライン2に対応)は、N個のタップを持つアナログ制御
可能な遅延線であるNタップディレイ15、N個のタッ
プの出力の選択を行なうセレクタ16、及び、このセレ
クタ16の選択情報を蓄えるレジスタ17からなる。デ
ィスクから読みだしたリードデータ6は、Nタップディ
レイ15に入力され、このNタップディレイ15の中央
のタップから、遅延信号B10が出力される。また、N
タップディレイ15のN個の出力の中から、あらかじめ
選択された、レジスタ17に蓄えられた情報を基にセレ
クタ16で選択されたタップの出力を遅延信号A9とし
て出力する。以下、図2と同様に、遅延信号B10はリ
ードPLL4に入力され、このリードPLL4は、遅延
信号Bに同期した同期クロック11を出力する。同期ク
ロック11は、遅延信号A9と共に、データラッチ5に
入力される。データラッチ5は、遅延信号A9を同期ク
ロック11でラッチした同期リードデータ8を出力す
る。このときディレイPLL3には、製造ばらつき、電
源変動、温度変化に依存しないリファレンス信号7が入
力され、このリファレンス信号7で閉ループ制御された
制御信号12を出力する。Nタップディレイ15は、制
御信号12により、製造ばらつき、電源変動、温度変化
に依存しない固定遅延量をもつ遅延線として制御され
る。
【0022】図4は、図2に示すウィンドウ調整回路1
のディレイライン2の構成をより詳細に示した第二の例
である。図4に示すウィンドウ調整回路18のディレイ
ライン19は、二つの単一出力のアナログ制御可能な遅
延線であるアナログ可変ディレイA20及びB21、制
御信号12に重み付けを行なうDAC22、このDAC
22の重み付けの情報を蓄えるレジスタ23からなる。
ディスクから読みだしたリードデータ6は、二つのアナ
ログ可変ディレイA20及びB21に同時に入力され、
それぞれのアナログ可変ディレイは、遅延信号A9及び
B10を出力する。アナログ可変ディレイB21は、制
御信号12により、製造ばらつき、電源変動、温度変化
に依存しない固定遅延量をもつ遅延線として制御され
る。アナログ可変ディレイA20は、制御信号12に対
して、あらかじめ選択された、レジスタの情報をもとに
DAC22で重み付けをした制御信号B24により、製
造ばらつき、電源変動、温度変化に依存しない可変遅延
量をもつ遅延線として制御される。遅延信号A9及びB
10は、図2の例と同様に処理される。これにより、極
めて微小な遅延量の調整が可能となる。
のディレイライン2の構成をより詳細に示した第二の例
である。図4に示すウィンドウ調整回路18のディレイ
ライン19は、二つの単一出力のアナログ制御可能な遅
延線であるアナログ可変ディレイA20及びB21、制
御信号12に重み付けを行なうDAC22、このDAC
22の重み付けの情報を蓄えるレジスタ23からなる。
ディスクから読みだしたリードデータ6は、二つのアナ
ログ可変ディレイA20及びB21に同時に入力され、
それぞれのアナログ可変ディレイは、遅延信号A9及び
B10を出力する。アナログ可変ディレイB21は、制
御信号12により、製造ばらつき、電源変動、温度変化
に依存しない固定遅延量をもつ遅延線として制御され
る。アナログ可変ディレイA20は、制御信号12に対
して、あらかじめ選択された、レジスタの情報をもとに
DAC22で重み付けをした制御信号B24により、製
造ばらつき、電源変動、温度変化に依存しない可変遅延
量をもつ遅延線として制御される。遅延信号A9及びB
10は、図2の例と同様に処理される。これにより、極
めて微小な遅延量の調整が可能となる。
【0023】図5は、図2に示すウィンドウ調整回路1
のディレイライン2の構成をより詳細に示した第三の例
である。図5に示すウィンドウ調整回路25のディレイ
ライン26は、N個のタップを持つアナログ制御可能な
遅延線であるアナログ可変Nタップディレイ27、N個
のタップの出力の選択を行なうセレクタ29、このセレ
クタ29の選択情報を蓄えるレジスタA30、単一出力
のアナログ制御可能な遅延線であるアナログ可変ディレ
イ28、制御信号12に重み付けを行なうDAC31、
このDAC31の重み付けの情報を蓄えるレジスタB3
2からなる。ディスクから読みだしたリードデータ6
は、アナログ可変Nタップディレイ27及びアナログ可
変ディレイ28に同時に入力される。アナログ可変ディ
レイ28は遅延信号B10を出力し、また、アナログ可
変Nタップディレイ27は、N個の出力の中から、あら
かじめ選択された、前記レジスタA30に蓄えられた情
報を基にセレクタ29で選択されたタップの出力を遅延
信号A9として出力する。アナログ可変ディレイ28
は、制御信号12により、製造ばらつき、電源変動、温
度変化に依存しない固定遅延量をもつ遅延線として制御
される。アナログ可変Nタップディレイ27は、この制
御信号12に対してあらかじめ選択された、レジスタA
30の情報をもとに、DAC22で重み付けをした制御
信号B24により、製造ばらつき、電源変動、温度変化
に依存しない可変遅延量をもつ遅延線として制御され
る。遅延信号A9及びB10は、図2の例と同様に処理
される。これにより、極めて微小な遅延量の調整、及
び、広範囲な遅延量の調整が可能となる。
のディレイライン2の構成をより詳細に示した第三の例
である。図5に示すウィンドウ調整回路25のディレイ
ライン26は、N個のタップを持つアナログ制御可能な
遅延線であるアナログ可変Nタップディレイ27、N個
のタップの出力の選択を行なうセレクタ29、このセレ
クタ29の選択情報を蓄えるレジスタA30、単一出力
のアナログ制御可能な遅延線であるアナログ可変ディレ
イ28、制御信号12に重み付けを行なうDAC31、
このDAC31の重み付けの情報を蓄えるレジスタB3
2からなる。ディスクから読みだしたリードデータ6
は、アナログ可変Nタップディレイ27及びアナログ可
変ディレイ28に同時に入力される。アナログ可変ディ
レイ28は遅延信号B10を出力し、また、アナログ可
変Nタップディレイ27は、N個の出力の中から、あら
かじめ選択された、前記レジスタA30に蓄えられた情
報を基にセレクタ29で選択されたタップの出力を遅延
信号A9として出力する。アナログ可変ディレイ28
は、制御信号12により、製造ばらつき、電源変動、温
度変化に依存しない固定遅延量をもつ遅延線として制御
される。アナログ可変Nタップディレイ27は、この制
御信号12に対してあらかじめ選択された、レジスタA
30の情報をもとに、DAC22で重み付けをした制御
信号B24により、製造ばらつき、電源変動、温度変化
に依存しない可変遅延量をもつ遅延線として制御され
る。遅延信号A9及びB10は、図2の例と同様に処理
される。これにより、極めて微小な遅延量の調整、及
び、広範囲な遅延量の調整が可能となる。
【0024】図6は、図2に示すウィンドウ調整回路1
のディレイライン2の構成をより詳細に示した第四の例
である。図6に示すウィンドウ調整回路34のディレイ
ライン35は、N個のタップを持つ第一のアナログ制御
可能な遅延線であるアナログ可変NタップディレイA3
6、N個のタップの出力の選択を行なうセレクタA3
7、このセレクタ37の選択情報を蓄えるレジスタA3
8、N個のタップを持つ第二のアナログ制御可能な遅延
線であるアナログ可変NタップディレイB39、N個の
タップの出力の選択を行なうセレクタB40、このセレ
クタB40の選択情報を蓄えるレジスタB41、制御信
号12に重み付けを行なうDAC42、このDAC42
の重み付けの情報を蓄えるレジスタC43からなる。デ
ィスクから読みだしたリードデータ6は、アナログ可変
NタップディレイA36、及び、アナログ可変Nタップ
ディレイB39に入力される。アナログ可変Nタップデ
ィレイB36は、N個の出力の中から、あらかじめレジ
スタA38に蓄えられた情報を基にセレクタ37で選択
されたタップの出力を遅延信号A9として出力する。ま
た、アナログ可変NタップディレイB39は、N個の出
力の中から、あらかじめレジスタB41に蓄えられた情
報を基にセレクタ40で選択されたタップの出力を遅延
信号B10として出力する。
のディレイライン2の構成をより詳細に示した第四の例
である。図6に示すウィンドウ調整回路34のディレイ
ライン35は、N個のタップを持つ第一のアナログ制御
可能な遅延線であるアナログ可変NタップディレイA3
6、N個のタップの出力の選択を行なうセレクタA3
7、このセレクタ37の選択情報を蓄えるレジスタA3
8、N個のタップを持つ第二のアナログ制御可能な遅延
線であるアナログ可変NタップディレイB39、N個の
タップの出力の選択を行なうセレクタB40、このセレ
クタB40の選択情報を蓄えるレジスタB41、制御信
号12に重み付けを行なうDAC42、このDAC42
の重み付けの情報を蓄えるレジスタC43からなる。デ
ィスクから読みだしたリードデータ6は、アナログ可変
NタップディレイA36、及び、アナログ可変Nタップ
ディレイB39に入力される。アナログ可変Nタップデ
ィレイB36は、N個の出力の中から、あらかじめレジ
スタA38に蓄えられた情報を基にセレクタ37で選択
されたタップの出力を遅延信号A9として出力する。ま
た、アナログ可変NタップディレイB39は、N個の出
力の中から、あらかじめレジスタB41に蓄えられた情
報を基にセレクタ40で選択されたタップの出力を遅延
信号B10として出力する。
【0025】アナログ可変NタップディレイB39は、
制御信号12により、製造ばらつき、電源変動、温度変
化に依存しない固定遅延量をもつ遅延線として制御され
る。アナログ可変NタップディレイA36は、制御信号
12に対して、あらかじめ蓄えられたレジスタA38の
情報をもとに、DAC42で重み付けをした制御信号B
44により、製造ばらつき、電源変動、温度変化に依存
しない可変遅延量をもつ遅延線として制御される。遅延
信号A9及びB10は、図2の例と同様に処理される。
これにより、広範囲なウィンドウ幅の前記リードデータ
6に対して、極めて微小な遅延量の調整、及び、広範囲
な遅延量の調整が可能となる。
制御信号12により、製造ばらつき、電源変動、温度変
化に依存しない固定遅延量をもつ遅延線として制御され
る。アナログ可変NタップディレイA36は、制御信号
12に対して、あらかじめ蓄えられたレジスタA38の
情報をもとに、DAC42で重み付けをした制御信号B
44により、製造ばらつき、電源変動、温度変化に依存
しない可変遅延量をもつ遅延線として制御される。遅延
信号A9及びB10は、図2の例と同様に処理される。
これにより、広範囲なウィンドウ幅の前記リードデータ
6に対して、極めて微小な遅延量の調整、及び、広範囲
な遅延量の調整が可能となる。
【0026】図7は、図2に示すウィンドウ調整回路1
のディレイPLL3の構成をより詳細に示した第一の例
である。図7に示すディレイPLL3は、位相比較器4
5、チャージポンプ46、ループフィルタ47、V/I
(電圧/電流)変換器48、アナログ可変ディレイ50
で構成する。位相比較器45には、製造ばらつき、電源
変動、温度変化に依存しない固定周波数をもつリファレ
ンス信号7が入力される。このレファレンス信号7は、
アナログ可変ディレイ50でループを構成したリングオ
シレータ49の出力と比較され、エラー信号を出力す
る。チャージポンプ46は、位相比較器45の出力した
エラー信号(電圧)を、電流に変換して出力する。ルー
プフィルタ47では、チャージポンプ46の出力電流を
電圧に変換し、出力する。V/I変換48では、ループ
フィルタ47の出力電圧を電流に変換し、制御信号12
として出力する。このとき、制御信号12は、アナログ
可変ディレイ50にも入力され、遅延量を制御し、リン
グオシレータ49の出力周波数を変化させる。これによ
り、全体としてPLLを構成し、製造ばらつき、電源変
動、温度変化に依存しない遅延量を生成するための制御
信号12を出力する。またこのとき、PLLは、ループ
フィルタ47の構成により、2次以上の引込み特性を持
つPLLとして動作する。
のディレイPLL3の構成をより詳細に示した第一の例
である。図7に示すディレイPLL3は、位相比較器4
5、チャージポンプ46、ループフィルタ47、V/I
(電圧/電流)変換器48、アナログ可変ディレイ50
で構成する。位相比較器45には、製造ばらつき、電源
変動、温度変化に依存しない固定周波数をもつリファレ
ンス信号7が入力される。このレファレンス信号7は、
アナログ可変ディレイ50でループを構成したリングオ
シレータ49の出力と比較され、エラー信号を出力す
る。チャージポンプ46は、位相比較器45の出力した
エラー信号(電圧)を、電流に変換して出力する。ルー
プフィルタ47では、チャージポンプ46の出力電流を
電圧に変換し、出力する。V/I変換48では、ループ
フィルタ47の出力電圧を電流に変換し、制御信号12
として出力する。このとき、制御信号12は、アナログ
可変ディレイ50にも入力され、遅延量を制御し、リン
グオシレータ49の出力周波数を変化させる。これによ
り、全体としてPLLを構成し、製造ばらつき、電源変
動、温度変化に依存しない遅延量を生成するための制御
信号12を出力する。またこのとき、PLLは、ループ
フィルタ47の構成により、2次以上の引込み特性を持
つPLLとして動作する。
【0027】図8は、図2に示すウィンドウ調整回路1
のディレイPLL3の構成をより詳細に示した第二の例
である。図8に示すディレイPLLは、位相比較器5
1、チャージポンプ52、ループフィルタ53、V/I
変換54、アナログ可変ディレイ55で構成する。位相
比較器51には、製造ばらつき、電源変動、温度変化に
依存しない固定周波数をもつリファレンス信号7が入力
され、このレファレンス信号7は、同じくリファレンス
信号7が入力されたアナログ可変ディレイ55の出力と
比較され、エラー信号を出力する。チャージポンプ52
は、位相比較器51の出力したエラー信号を、電流に変
換して出力する。ループフィルタ53では、チャージポ
ンプ52の出力電流を電圧に変換し、出力する。V/I
変換器54では、ループフィルタ53の出力電圧を電流
に変換し、制御信号12として出力する。このとき、制
御信号12は、アナログ可変ディレイ55にも入力さ
れ、遅延量を制御し、アナログ可変ディレイ55の遅延
量を変化させる。これにより、全体としてフェーズロッ
クループ(PLL)を構成し、製造ばらつき、電源変
動、温度変化に依存しないリファレンスクロック7の1
周期分の遅延量を生成するための制御信号12を出力す
る。このとき、PLLは、前記ループフィルタ53の構
成により、1次以上の引込み特性を持つPLLとして動
作する。
のディレイPLL3の構成をより詳細に示した第二の例
である。図8に示すディレイPLLは、位相比較器5
1、チャージポンプ52、ループフィルタ53、V/I
変換54、アナログ可変ディレイ55で構成する。位相
比較器51には、製造ばらつき、電源変動、温度変化に
依存しない固定周波数をもつリファレンス信号7が入力
され、このレファレンス信号7は、同じくリファレンス
信号7が入力されたアナログ可変ディレイ55の出力と
比較され、エラー信号を出力する。チャージポンプ52
は、位相比較器51の出力したエラー信号を、電流に変
換して出力する。ループフィルタ53では、チャージポ
ンプ52の出力電流を電圧に変換し、出力する。V/I
変換器54では、ループフィルタ53の出力電圧を電流
に変換し、制御信号12として出力する。このとき、制
御信号12は、アナログ可変ディレイ55にも入力さ
れ、遅延量を制御し、アナログ可変ディレイ55の遅延
量を変化させる。これにより、全体としてフェーズロッ
クループ(PLL)を構成し、製造ばらつき、電源変
動、温度変化に依存しないリファレンスクロック7の1
周期分の遅延量を生成するための制御信号12を出力す
る。このとき、PLLは、前記ループフィルタ53の構
成により、1次以上の引込み特性を持つPLLとして動
作する。
【0028】また、このとき、位相比較器51に入力す
る信号として、アナログ可変ディレイ55に入力する信
号に対して、位相が反転した信号を入力することによ
り、半周期分の遅延量を生成するための制御信号を出力
することもできる。
る信号として、アナログ可変ディレイ55に入力する信
号に対して、位相が反転した信号を入力することによ
り、半周期分の遅延量を生成するための制御信号を出力
することもできる。
【0029】図9は、図2に示すウィンドウ調整回路1
のリードPLL4の構成をより詳細に示した例である。
図9に示すリードPLLは、位相比較器56、チャージ
ポンプ57、ループフィルタ58、VCO(電圧制御発
振器)59、で構成する。位相比較器56には、リード
データ6がウィンドウ調整回路1で遅延した遅延信号B
10が入力され、これがVCO59の出力の同期クロッ
ク11と比較され、エラー信号を出力する。チャージポ
ンプ57は、位相比較器56の出力したエラー信号を、
電流に変換して出力する。ループフィルタ58では、チ
ャージポンプ57の出力電流を電圧に変換し、出力す
る。VCO59では、ループフィルタ58の出力電圧に
応じた周波数のクロックを同期クロック11として出力
する。これにより、全体としてフェーズロックループ
(PLL)を構成し、遅延信号B10に同期した同期ク
ロック11を生成する。
のリードPLL4の構成をより詳細に示した例である。
図9に示すリードPLLは、位相比較器56、チャージ
ポンプ57、ループフィルタ58、VCO(電圧制御発
振器)59、で構成する。位相比較器56には、リード
データ6がウィンドウ調整回路1で遅延した遅延信号B
10が入力され、これがVCO59の出力の同期クロッ
ク11と比較され、エラー信号を出力する。チャージポ
ンプ57は、位相比較器56の出力したエラー信号を、
電流に変換して出力する。ループフィルタ58では、チ
ャージポンプ57の出力電流を電圧に変換し、出力す
る。VCO59では、ループフィルタ58の出力電圧に
応じた周波数のクロックを同期クロック11として出力
する。これにより、全体としてフェーズロックループ
(PLL)を構成し、遅延信号B10に同期した同期ク
ロック11を生成する。
【0030】図11は、本発明の信号処理遅延回路を、
データ書き込み回路の書き込み補償回路に適用した場合
の構成例を示す。N個のタップを持つアナログ制御可能
な遅延線であるアナログ可変Nタップディレイ150、
N個のタップの出力の選択を行なうセレクタ151、入
力するライトデータ156のデータパターンを検出し、
セレクタ151の選択信号157を出力するパターン検
出器152、このパターン検出器152が選択信号15
7の生成時に参照するタップ情報を蓄えるレジスタA1
53、リファレンス信号7から制御信号12を生成する
ディレイPLL3、制御信号12に重み付けを行なうD
AC154、このDAC154の重み付けの情報を蓄え
るレジスタB155からなる。パターン検出器152の
構成は公知であり、ここでは詳述しない。
データ書き込み回路の書き込み補償回路に適用した場合
の構成例を示す。N個のタップを持つアナログ制御可能
な遅延線であるアナログ可変Nタップディレイ150、
N個のタップの出力の選択を行なうセレクタ151、入
力するライトデータ156のデータパターンを検出し、
セレクタ151の選択信号157を出力するパターン検
出器152、このパターン検出器152が選択信号15
7の生成時に参照するタップ情報を蓄えるレジスタA1
53、リファレンス信号7から制御信号12を生成する
ディレイPLL3、制御信号12に重み付けを行なうD
AC154、このDAC154の重み付けの情報を蓄え
るレジスタB155からなる。パターン検出器152の
構成は公知であり、ここでは詳述しない。
【0031】媒体に書き込むライトデータ156は、パ
ターン検出器152に入力され、このライトデータ15
6のビットパターンに応じて選択信号157が出力され
る。このとき、レジスタA153に蓄えられたタップ情
報に基づいて、ビットパターンと選択信号157の対応
を最適化する。ライトデータ156は、同時に、アナロ
グ可変Nタップディレイ150に入力され、セレクタ1
51が、選択信号157をもとにN個のタップの中から
最適のタップを選択し、補償ライトデータ158を出力
する。アナログ可変Nタップディレイ150は、制御信
号12に対して、あらかじめ設定されたレジスタB15
5の情報をもとに、DAC154で重み付けをした制御
信号B159により、製造ばらつき、電源変動、温度変
化に依存しない可変遅延量をもつ遅延線として制御され
る。これにより、製造ばらつき、電源変動、温度変化に
依存しない、微小な遅延量の調整が可能な書き込み補償
回路を実現する。
ターン検出器152に入力され、このライトデータ15
6のビットパターンに応じて選択信号157が出力され
る。このとき、レジスタA153に蓄えられたタップ情
報に基づいて、ビットパターンと選択信号157の対応
を最適化する。ライトデータ156は、同時に、アナロ
グ可変Nタップディレイ150に入力され、セレクタ1
51が、選択信号157をもとにN個のタップの中から
最適のタップを選択し、補償ライトデータ158を出力
する。アナログ可変Nタップディレイ150は、制御信
号12に対して、あらかじめ設定されたレジスタB15
5の情報をもとに、DAC154で重み付けをした制御
信号B159により、製造ばらつき、電源変動、温度変
化に依存しない可変遅延量をもつ遅延線として制御され
る。これにより、製造ばらつき、電源変動、温度変化に
依存しない、微小な遅延量の調整が可能な書き込み補償
回路を実現する。
【0032】図12は、本発明の信号処理用遅延回路を
用いたシステムの一実施例の構成図を示したもので、磁
気ディスクに適応したシステムである。本発明のデータ
取り込み回路204、書き込み補償回路211を含み、
磁気ディスク等のメディアへの信号の読み書きを行なう
ヘッド201、信号の増幅を行なうR/Wアンプ20
2、読みだし信号からコードパルスを生成する波形整形
203、記録符号への符号化及び復号を行なうエンコー
ダ/デコーダ205、データのコントロールを行なうハ
ードディスクコントローラHDC206、データのやり
取りを行なうインタフェースI/F209、HDC20
6及びI/F209等の制御を行なう中央処理装置CP
U207、データおよび処理内容を蓄えるメモリ20
8、及び、データの処理を行なうホストコンピュータ2
10で構成される。
用いたシステムの一実施例の構成図を示したもので、磁
気ディスクに適応したシステムである。本発明のデータ
取り込み回路204、書き込み補償回路211を含み、
磁気ディスク等のメディアへの信号の読み書きを行なう
ヘッド201、信号の増幅を行なうR/Wアンプ20
2、読みだし信号からコードパルスを生成する波形整形
203、記録符号への符号化及び復号を行なうエンコー
ダ/デコーダ205、データのコントロールを行なうハ
ードディスクコントローラHDC206、データのやり
取りを行なうインタフェースI/F209、HDC20
6及びI/F209等の制御を行なう中央処理装置CP
U207、データおよび処理内容を蓄えるメモリ20
8、及び、データの処理を行なうホストコンピュータ2
10で構成される。
【0033】図13に、本発明によるウィンドウ調整デ
ィレイラインのより詳細な実施例を示す。本実施例は、
図6に示した例と同様の構成を成し、更に詳細ブロック
を追加したものである。
ィレイラインのより詳細な実施例を示す。本実施例は、
図6に示した例と同様の構成を成し、更に詳細ブロック
を追加したものである。
【0034】ウィンドウ調整回路301は、ディレイラ
イン302、及びディレイPLL303からなる。ディ
スクから読み出されたリードデータ307は、ウィンド
ウ調整回路301で位相調整された後、リードPLL3
04で生成した同期クロック308と共にデータラッチ
305に入力され、同期リードデータ309として出力
される。一方、ディレイPLL303に与えるリファレ
ンス信号310は、シンセサイザPLL306で生成す
る。シンセサイザPLL306は、データの書き込み時
および読み出し時において、ディスク装置のデータ転送
速度に対応した周波数のクロックを常に出力するもので
あり、ここでは、基準信号311に基づいてPLL制御
により、任意の周波数のリファレンス信号310を出力
し、リードデータ307の転送速度の変化に対応するこ
とができる。この例では、リファレンス信号310とし
て、90°の位相差を有する同一周波数の2本の信号を
出力する。「任意の周波数」は、ディスク制御装置等の
制御により、内蔵するレジスタ等(図示せず)を設定す
ることにより決定することができる。
イン302、及びディレイPLL303からなる。ディ
スクから読み出されたリードデータ307は、ウィンド
ウ調整回路301で位相調整された後、リードPLL3
04で生成した同期クロック308と共にデータラッチ
305に入力され、同期リードデータ309として出力
される。一方、ディレイPLL303に与えるリファレ
ンス信号310は、シンセサイザPLL306で生成す
る。シンセサイザPLL306は、データの書き込み時
および読み出し時において、ディスク装置のデータ転送
速度に対応した周波数のクロックを常に出力するもので
あり、ここでは、基準信号311に基づいてPLL制御
により、任意の周波数のリファレンス信号310を出力
し、リードデータ307の転送速度の変化に対応するこ
とができる。この例では、リファレンス信号310とし
て、90°の位相差を有する同一周波数の2本の信号を
出力する。「任意の周波数」は、ディスク制御装置等の
制御により、内蔵するレジスタ等(図示せず)を設定す
ることにより決定することができる。
【0035】ディレイライン302では、まず、レベル
変換回路C/E318でCMOSシングルレベルからE
CL差動レベルヘの変換を行なう。これはECL差動レ
ベルの方がCMOSシングルレベルに比べて高速性、対
雑音性、及び、対電源電圧依存性で有利であるためであ
る。もちろんリードデータ307が既にECL差動レベ
ルの場合は、変換の必要はない。また、高速性、対雑音
性、及び、対電源電圧依存性に余裕がある場合は変換し
なくてもよい。C/E318の出力は、アナログ可変N
タップディレイを構成するウィンドウ調整遅延回路31
2、及び、T/2生成遅延回路313に入力する。それ
ぞれの遅延回路からは、レジスタA327で選択された
タップの出力を、セレクタ315,316が出力し、レ
ベル変換回路E/C321,323で再びCMOSシン
グルレベルに変換して出力する。ウィンドウ調整遅延回
路312及び、T/2生成遅延回路313は、共にディ
レイPLL303の出力の制御信号334で遅延制御さ
れており、製造ばらつきや電源電圧変動、温度変化に依
存しない高精度な遅延回路を構成している。また、ウィ
ンドウ調整遅延回路312は、制御信号334をレジス
タB328の設定にしたがってDAC326で調整する
ことにより、T/2生成遅延回路に対する相対的な遅延
差を得る。
変換回路C/E318でCMOSシングルレベルからE
CL差動レベルヘの変換を行なう。これはECL差動レ
ベルの方がCMOSシングルレベルに比べて高速性、対
雑音性、及び、対電源電圧依存性で有利であるためであ
る。もちろんリードデータ307が既にECL差動レベ
ルの場合は、変換の必要はない。また、高速性、対雑音
性、及び、対電源電圧依存性に余裕がある場合は変換し
なくてもよい。C/E318の出力は、アナログ可変N
タップディレイを構成するウィンドウ調整遅延回路31
2、及び、T/2生成遅延回路313に入力する。それ
ぞれの遅延回路からは、レジスタA327で選択された
タップの出力を、セレクタ315,316が出力し、レ
ベル変換回路E/C321,323で再びCMOSシン
グルレベルに変換して出力する。ウィンドウ調整遅延回
路312及び、T/2生成遅延回路313は、共にディ
レイPLL303の出力の制御信号334で遅延制御さ
れており、製造ばらつきや電源電圧変動、温度変化に依
存しない高精度な遅延回路を構成している。また、ウィ
ンドウ調整遅延回路312は、制御信号334をレジス
タB328の設定にしたがってDAC326で調整する
ことにより、T/2生成遅延回路に対する相対的な遅延
差を得る。
【0036】ディレイPLL303では、シンセサイザ
PLL306で生成したリファレンス信号310を1/
n分周回路329でn分周し、位相差の異なる信号を2
つのレベル変換回路C/E319,320にそれぞれ入
力する。一方のレベル変換回路C/E319の出力は、
アナログ可変Nタップディレイを構成する基準遅延回路
314に入力し、前記レジスタAで選択されたセレクタ
317の出力を、レベル変換回路E/C324を介し
て、位相比較器330に入力する。もう一方のレベル変
換C/E320の出力は、そのまま再びレベル変換E/
C325を介し、位相比較器330に入力する。位相比
較器330では、入力された2つの信号の位相差を検出
し、位相差に応じたエラー信号をチャージポンプ331
に出力する。このチャージポンプ331では、エラー信
号に応じた電流を出力し、ループフィルタ332で電圧
に変換した後、V−I変換回路333に入力する。V−
I変換回路333では、ループフィルタ332の出力電
圧を再び電流に変換し、制御電流(制御信号)334と
して各遅延回路に入力する。ウィンドウ調整遅延回路3
12、T/2生成遅延回路313、および基準遅延回路
314は、すべて同一構成の遅延回路であり、制御信号
334は3本の信号線に同一の制御信号を出力してい
る。このようにして、制御電流334は、1/n分周回
路の出力信号の位相差に対してPLL制御された遅延量
を与える。すなわち、基準遅延回路314は、その遅延
量が1/n分周回路329の両出力の位相差に相当する
時間に等しくなるよう制御信号334により閉ループ制
御され、同時に遅延回路312、313も同じ制御信号
334に基づいて制御されるので、これらの遅延回路の
遅延量は、製造ばらつきや電源電圧変動、温度変化に依
存することなく、高精度に定まる。
PLL306で生成したリファレンス信号310を1/
n分周回路329でn分周し、位相差の異なる信号を2
つのレベル変換回路C/E319,320にそれぞれ入
力する。一方のレベル変換回路C/E319の出力は、
アナログ可変Nタップディレイを構成する基準遅延回路
314に入力し、前記レジスタAで選択されたセレクタ
317の出力を、レベル変換回路E/C324を介し
て、位相比較器330に入力する。もう一方のレベル変
換C/E320の出力は、そのまま再びレベル変換E/
C325を介し、位相比較器330に入力する。位相比
較器330では、入力された2つの信号の位相差を検出
し、位相差に応じたエラー信号をチャージポンプ331
に出力する。このチャージポンプ331では、エラー信
号に応じた電流を出力し、ループフィルタ332で電圧
に変換した後、V−I変換回路333に入力する。V−
I変換回路333では、ループフィルタ332の出力電
圧を再び電流に変換し、制御電流(制御信号)334と
して各遅延回路に入力する。ウィンドウ調整遅延回路3
12、T/2生成遅延回路313、および基準遅延回路
314は、すべて同一構成の遅延回路であり、制御信号
334は3本の信号線に同一の制御信号を出力してい
る。このようにして、制御電流334は、1/n分周回
路の出力信号の位相差に対してPLL制御された遅延量
を与える。すなわち、基準遅延回路314は、その遅延
量が1/n分周回路329の両出力の位相差に相当する
時間に等しくなるよう制御信号334により閉ループ制
御され、同時に遅延回路312、313も同じ制御信号
334に基づいて制御されるので、これらの遅延回路の
遅延量は、製造ばらつきや電源電圧変動、温度変化に依
存することなく、高精度に定まる。
【0037】図14は、ウィンドウ調整遅延回路31
2、T/2生成遅延回路313、基準遅延回路314を
構成するアナログ可変Nタップディレイの1タップ分の
アナログ可変ディレイセルの回路構成例を示したもので
ある。アナログ可変ディレイセル回路は、差動入力を構
成するトランジスタQ1(351),Q2(352)、
タイミング容量Cp362、クランプダイオードQ3
(353),Q4(354)、可変電流源I1(35
7,358)及び2I1(359)、バッファを構成す
るトランジスタQ5(355),Q6(356)、固定
電流源I2(360,361)で構成する。このとき、
入力信号INX,INY363から出力信号OUTX,
Y364までの遅延時間Tdは、近似的にタイミング容
量値Cp、クランプダイオードQ3,Q4のベースエミ
ッタ間電圧VBE、可変電流I1を用いて次式で示され
る。
2、T/2生成遅延回路313、基準遅延回路314を
構成するアナログ可変Nタップディレイの1タップ分の
アナログ可変ディレイセルの回路構成例を示したもので
ある。アナログ可変ディレイセル回路は、差動入力を構
成するトランジスタQ1(351),Q2(352)、
タイミング容量Cp362、クランプダイオードQ3
(353),Q4(354)、可変電流源I1(35
7,358)及び2I1(359)、バッファを構成す
るトランジスタQ5(355),Q6(356)、固定
電流源I2(360,361)で構成する。このとき、
入力信号INX,INY363から出力信号OUTX,
Y364までの遅延時間Tdは、近似的にタイミング容
量値Cp、クランプダイオードQ3,Q4のベースエミ
ッタ間電圧VBE、可変電流I1を用いて次式で示され
る。
【0038】
【数1】
【0039】従って、可変電流I1を変化させることに
より、遅延時間Tdを制御することができる。
より、遅延時間Tdを制御することができる。
【0040】図15は、ウィンドウ調整遅延回路312
の遅延調整を行なうDAC326の回路の構成例を示し
たものである。DAC回路は、複数個のトランジスタか
ら成るM1(365)、このM1とカレントミラーを構
成するトランジスタM2(366)、前記M1のそれぞ
れのトランジスタに接続する複数個のアナログスイッチ
369、このアナログスイッチを制御するレジスタ37
0、前記M1,M2で構成するカレントミラーにカスコ
ード接続する1組のトランジスタペアM3(367),
M4(368)で構成される。M1は、トランジスタサ
イズW/Lがk1であるMOSトランジスタを複数個並
べた集合トランジスタであり、そのトランジスタサイズ
は、ONしたトランジスタの個数に応じて、等価的に可
変となる。なお、Wは、MOSトランジスタのゲート
(チャネル)幅、Lはゲート(チャネル)長を示してお
り、MOSトランジスタの場合、一般的に、W/Lでト
ランジスタのサイズが表わされる。M3,M4は必要に
応じて省略してもよい。
の遅延調整を行なうDAC326の回路の構成例を示し
たものである。DAC回路は、複数個のトランジスタか
ら成るM1(365)、このM1とカレントミラーを構
成するトランジスタM2(366)、前記M1のそれぞ
れのトランジスタに接続する複数個のアナログスイッチ
369、このアナログスイッチを制御するレジスタ37
0、前記M1,M2で構成するカレントミラーにカスコ
ード接続する1組のトランジスタペアM3(367),
M4(368)で構成される。M1は、トランジスタサ
イズW/Lがk1であるMOSトランジスタを複数個並
べた集合トランジスタであり、そのトランジスタサイズ
は、ONしたトランジスタの個数に応じて、等価的に可
変となる。なお、Wは、MOSトランジスタのゲート
(チャネル)幅、Lはゲート(チャネル)長を示してお
り、MOSトランジスタの場合、一般的に、W/Lでト
ランジスタのサイズが表わされる。M3,M4は必要に
応じて省略してもよい。
【0041】今、レジスタ370(図13のレジスタB
328に対応)の設定値がnであるとすると、アナログ
スイッチ369の中から設定値nに相当するスイッチが
オンし、トランジスタM1のうち、オンしたスイッチに
接続されたトランジスタのみが動作する。このとき、オ
ンしたM1のトランジスタサイズをnk1、M2のトラ
ンジスタサイズをk2とすると、入力電流I0(37
1)と出力電流I1(372)との関係は、次式で表さ
れる。
328に対応)の設定値がnであるとすると、アナログ
スイッチ369の中から設定値nに相当するスイッチが
オンし、トランジスタM1のうち、オンしたスイッチに
接続されたトランジスタのみが動作する。このとき、オ
ンしたM1のトランジスタサイズをnk1、M2のトラ
ンジスタサイズをk2とすると、入力電流I0(37
1)と出力電流I1(372)との関係は、次式で表さ
れる。
【0042】
【数2】
【0043】従って、レジスタ設定値nに反比例した出
力電流I1を得ることができ、前記アナログ可変ディレ
イセル(図14)に接続することにより、レジスタ設定
値nに比例した遅延量Tdを得ることができる。
力電流I1を得ることができ、前記アナログ可変ディレ
イセル(図14)に接続することにより、レジスタ設定
値nに比例した遅延量Tdを得ることができる。
【0044】図16は、本発明のディレイPLL303
を構成する位相比較器330と、1/n分周回路329
の構成例とタイミングチャートを示したものである。こ
こでは、n=2のときの、1/2分周器の例を示す。1
/2分周器400は、2つのDタイプFF415,41
6とインバータ420で構成する。位相が90゜異なる
2つのリファレンス信号REF−P407,REF−N
408を入力し、位相差は変わらず周波数が1/2にな
った2つの信号P/2(412)、N/2(413)を
出力する。
を構成する位相比較器330と、1/n分周回路329
の構成例とタイミングチャートを示したものである。こ
こでは、n=2のときの、1/2分周器の例を示す。1
/2分周器400は、2つのDタイプFF415,41
6とインバータ420で構成する。位相が90゜異なる
2つのリファレンス信号REF−P407,REF−N
408を入力し、位相差は変わらず周波数が1/2にな
った2つの信号P/2(412)、N/2(413)を
出力する。
【0045】位相比較器401は、3つのDタイプFF
417,418,419、2つの2NANDセル42
1,422、及びインバータ423からなる。前記1/
2分周器400のP/2出力が、C/E402,基準遅
延回路403,E/C404を介した出力と、N/2
が、C/E405,E/C406を介した出力とを入力
し、両者の位相差に応じてDEC信号410,INC信
号411を出力する。また、位相比較範囲を制御する信
号としてP/2(412)を直接入力する。今、基準遅
延回路403の遅延量が、リファレンス信号407,4
08の位相差より小さい場合は、位相差に応じたDEC
信号410を出力し、位相進み424となる。また基準
遅延回路403の遅延量が、リファレンス信号407,
408の位相差より大きい場合は、位相差に応じたIN
C信号411を出力し、位相遅れ425となる。ディレ
イPLL303がロックした状態では、基準遅延回路4
03の遅延量がリファレンス信号407,408の位相
差と等しくなり、DEC信号410とINC信号411
が等しくなる。
417,418,419、2つの2NANDセル42
1,422、及びインバータ423からなる。前記1/
2分周器400のP/2出力が、C/E402,基準遅
延回路403,E/C404を介した出力と、N/2
が、C/E405,E/C406を介した出力とを入力
し、両者の位相差に応じてDEC信号410,INC信
号411を出力する。また、位相比較範囲を制御する信
号としてP/2(412)を直接入力する。今、基準遅
延回路403の遅延量が、リファレンス信号407,4
08の位相差より小さい場合は、位相差に応じたDEC
信号410を出力し、位相進み424となる。また基準
遅延回路403の遅延量が、リファレンス信号407,
408の位相差より大きい場合は、位相差に応じたIN
C信号411を出力し、位相遅れ425となる。ディレ
イPLL303がロックした状態では、基準遅延回路4
03の遅延量がリファレンス信号407,408の位相
差と等しくなり、DEC信号410とINC信号411
が等しくなる。
【0046】なお、図16の例では、位相差90°の遅
延量に相当する基準遅延量を得るようにしたが、REF
−N408をREF−P407で置き換えれば、位相差
180°に相当する基準遅延量を得ることができる。
延量に相当する基準遅延量を得るようにしたが、REF
−N408をREF−P407で置き換えれば、位相差
180°に相当する基準遅延量を得ることができる。
【0047】図17は、本発明のディレイPLL303
を構成するチャージポンプ回路331とループフィルタ
332の構成例を示したものである。チャージポンプ回
路331は、電流スイッチ451と、バイアス生成回路
450からなる。電流スイッチ451は、4組の差動ト
ランジスタ453〜460、4個の電流源I0(461
〜464)、4個のアナログスイッチSW465〜46
8で構成され、4個のアナログスイッチSW465〜4
68は、INC信号469,DEC信号470で制御す
る。INC信号469,DEC信号470が入力される
と、それぞれのパルス幅の期間だけ±I0のパルス電流
を出力する。
を構成するチャージポンプ回路331とループフィルタ
332の構成例を示したものである。チャージポンプ回
路331は、電流スイッチ451と、バイアス生成回路
450からなる。電流スイッチ451は、4組の差動ト
ランジスタ453〜460、4個の電流源I0(461
〜464)、4個のアナログスイッチSW465〜46
8で構成され、4個のアナログスイッチSW465〜4
68は、INC信号469,DEC信号470で制御す
る。INC信号469,DEC信号470が入力される
と、それぞれのパルス幅の期間だけ±I0のパルス電流
を出力する。
【0048】バイアス生成回路450は、チャージポン
プの差動出力のコモンバイアスを生成する回路であり、
1組の差動トランジスタ471,472、分割抵抗47
3,474、3組の電流源475〜480、電圧制御電
圧源482、基準電圧Vref481からなる。チャージ
ポンプの出力端子484,485の中間電圧が、基準電
圧Vref 481と等しくなるようにフィードバックがか
かっている。
プの差動出力のコモンバイアスを生成する回路であり、
1組の差動トランジスタ471,472、分割抵抗47
3,474、3組の電流源475〜480、電圧制御電
圧源482、基準電圧Vref481からなる。チャージ
ポンプの出力端子484,485の中間電圧が、基準電
圧Vref 481と等しくなるようにフィードバックがか
かっている。
【0049】ループフィルタ452は、チャージポンプ
のパルス電流出力を平滑化して電圧に変換すると共に、
ディレイPLL303のループ特性を決める回路であ
る。この場合、容量CL483で構成する。
のパルス電流出力を平滑化して電圧に変換すると共に、
ディレイPLL303のループ特性を決める回路であ
る。この場合、容量CL483で構成する。
【0050】図18は、本発明によるウィンドウ調整デ
ィレイラインの効果例を示した図である。遅延回路電源
電圧依存実測結果500は、回路の動作保証範囲であ
る、5V±10%において遅延量の変動率が1%以下に
おさまっており、良好な電源電圧依存性を持つことを示
す。遅延回路温度依存実測結果は、回路の保証範囲であ
る0〜70℃において遅延変動率が100ppm程度に
おさまっており、良好な温度依存性を持つことを示す。
ィレイラインの効果例を示した図である。遅延回路電源
電圧依存実測結果500は、回路の動作保証範囲であ
る、5V±10%において遅延量の変動率が1%以下に
おさまっており、良好な電源電圧依存性を持つことを示
す。遅延回路温度依存実測結果は、回路の保証範囲であ
る0〜70℃において遅延変動率が100ppm程度に
おさまっており、良好な温度依存性を持つことを示す。
【0051】
【発明の効果】本発明によれば、データ取り込み回路の
ウィンドウ調整回路を構成する信号処理用遅延回路を、
製造ばらつきや電源変動、温度変化に対して、遅延量の
変動がないディレイ回路で構成し、精度の良い、安定し
たウィンドウ調整回路を実現し、また、更に、加えて、
ウィンドウ調整回路を構成する信号処理用遅延回路を、
微小な遅延量による精度の良い遅延調整ができるアナロ
グ可変ディレイ回路で構成し、遅延量の変動がない、微
小な遅延量調整が可能なウィンドウ調整回路を実現する
ことにより、高密度化、および高速化に対応したデータ
取り込み回路を実現することにができる。
ウィンドウ調整回路を構成する信号処理用遅延回路を、
製造ばらつきや電源変動、温度変化に対して、遅延量の
変動がないディレイ回路で構成し、精度の良い、安定し
たウィンドウ調整回路を実現し、また、更に、加えて、
ウィンドウ調整回路を構成する信号処理用遅延回路を、
微小な遅延量による精度の良い遅延調整ができるアナロ
グ可変ディレイ回路で構成し、遅延量の変動がない、微
小な遅延量調整が可能なウィンドウ調整回路を実現する
ことにより、高密度化、および高速化に対応したデータ
取り込み回路を実現することにができる。
【0052】また、データ書き込み回路の書き込み補償
回路を構成する信号処理用遅延回路を、製造ばらつきや
電源変動、温度変化に対して、遅延量の変動がないディ
レイ回路で構成し、精度の良い、安定した書き込み補償
回路を実現し、また、更に、加えて、書き込み補償回路
を構成する信号処理用遅延回路を、微小な遅延量による
精度の良い遅延調整ができるアナログ可変ディレイ回路
で構成し、遅延量の変動がない、微小な遅延量調整が可
能な書き込み補償回路を実現することにより、高密度
化、高速化に対応したデータ書き込み回路を実現するこ
とができる。
回路を構成する信号処理用遅延回路を、製造ばらつきや
電源変動、温度変化に対して、遅延量の変動がないディ
レイ回路で構成し、精度の良い、安定した書き込み補償
回路を実現し、また、更に、加えて、書き込み補償回路
を構成する信号処理用遅延回路を、微小な遅延量による
精度の良い遅延調整ができるアナログ可変ディレイ回路
で構成し、遅延量の変動がない、微小な遅延量調整が可
能な書き込み補償回路を実現することにより、高密度
化、高速化に対応したデータ書き込み回路を実現するこ
とができる。
【図1】本発明の一実施例の構成図。
【図2】本発明のをデータ取り込み回路に適用した場合
の一実施例の構成図。
の一実施例の構成図。
【図3】図2のウィンドウ調整ディレイラインの第一の
構成例を示すブロック図。
構成例を示すブロック図。
【図4】図2のウィンドウ調整ディレイラインの第二の
構成例を示すブロック図。
構成例を示すブロック図。
【図5】図2のウィンドウ調整ディレイラインの第三の
構成例を示すブロック図。
構成例を示すブロック図。
【図6】図2のウィンドウ調整ディレイラインの第四の
構成例を示すブロック図。
構成例を示すブロック図。
【図7】図2のウィンドウ調整ディレイPLLの第一の
構成例を示すブロック図。
構成例を示すブロック図。
【図8】図2のウィンドウ調整ディレイPLLの第二の
構成例を示すブロック図。
構成例を示すブロック図。
【図9】図2のウィンドウ調整リードPLLの構成例を
示すブロック図。
示すブロック図。
【図10】従来のウィンドウ調整回路の構成例を示すブ
ロック図。
ロック図。
【図11】本発明のをデータ書き込み回路に適用した場
合の一実施例の構成図。
合の一実施例の構成図。
【図12】本発明の一実施例のシステム構成図。
【図13】図2のウィンドウ調整ディレイラインの詳細
な構成例を示すブロック図。
な構成例を示すブロック図。
【図14】図13のアナログ可変ディレイセル構成例を
示すブロック図。
示すブロック図。
【図15】図13のDAC回路構成例を示すブロック
図。
図。
【図16】図13の位相比較器回路構成例を示すブロッ
ク図。
ク図。
【図17】図13のチャージポンプ回路構成例を示すブ
ロック図。
ロック図。
【図18】本発明の一実施例のウィンドウ調整回路の効
果例を示すグラフ。
果例を示すグラフ。
1…ウィンドウ調整回路、2…ディレイライン、3…デ
ィレイPLL、4…リードPLL、5…データ取り込み
回路、6…リードデータ、7…リファレンス信号、8…
同期リードデータ、9…遅延信号A、10…遅延信号
B、11…同期クロック、201…ヘッド、202…R
/Wアンプ、203…波形整形回路、204…同期デー
タ取り込み回路、205…エンコーダデコーダ、206
…HDC、207…CPU、208…メモリ、209…
I/F、210…ホスト、211…書き込み補償回路、
301…入力信号、302…出力信号
ィレイPLL、4…リードPLL、5…データ取り込み
回路、6…リードデータ、7…リファレンス信号、8…
同期リードデータ、9…遅延信号A、10…遅延信号
B、11…同期クロック、201…ヘッド、202…R
/Wアンプ、203…波形整形回路、204…同期デー
タ取り込み回路、205…エンコーダデコーダ、206
…HDC、207…CPU、208…メモリ、209…
I/F、210…ホスト、211…書き込み補償回路、
301…入力信号、302…出力信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石田 嘉輝 神奈川県川崎市麻生区王禅寺1099 株式会 社日立製作所システム開発研究所内 (72)発明者 奈良 孝 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体事業部内 (72)発明者 木村 博 神奈川県川崎市麻生区王禅寺1099 株式会 社日立製作所システム開発研究所内
Claims (12)
- 【請求項1】外部基準信号に基づいて遅延量が制御され
る第1のアナログ可変遅延回路を有する第1の遅延手段
と、 該第1の遅延手段において生成される遅延量制御信号に
基づいて、遅延量が制御される第2のアナログ可変遅延
回路を有する第2の遅延手段と、 を備えたことを特徴とする信号処理用遅延回路。 - 【請求項2】前記第1の遅延手段は、閉ループ制御によ
り遅延量制御を行なうことを特徴とする、請求項1記載
の信号処理用遅延回路。 - 【請求項3】前記第1の遅延手段は、前記第1のアナロ
グ可変遅延回路としてアナログ可変遅延線を用いた発振
回路を有し、該発振回路の発振出力が前記外部基準信号
と同期するように前記アナログ可変遅延線の遅延量制御
が行なわれることを特徴とする、請求項1または2記載
の信号処理用遅延回路。 - 【請求項4】前記第1の遅延手段は、前記第1のアナロ
グ可変遅延回路として、前記外部基準信号を通過させる
アナログ可変遅延線を用いた位相シフト回路を有し、該
位相シフト回路の出力と前記外部基準信号との位相が一
致するように前記アナログ可変遅延線の遅延量制御が行
なわれることを特徴とする、請求項1または2記載の信
号処理用遅延回路。 - 【請求項5】第1の遅延手段において生成される遅延量
制御信号に重み付けをする手段を有し、該重み付けされ
た制御信号により前記第2の遅延手段のアナログ可変遅
延回路の遅延量制御を行なうことを特徴とする、請求項
1〜4のいずれかに記載の信号処理用遅延回路。 - 【請求項6】前記第1および第2のアナログ可変遅延回
路は、複数のアナログ可変ディレイセルを直列接続した
タップ付き遅延回路である請求項1〜5のいずれかに記
載の信号処理用遅延回路。 - 【請求項7】前記第1および第2のアナログ可変遅延回
路は、同一の構成を有する請求項1〜6のいずれかに記
載の信号処理用遅延回路。 - 【請求項8】前記第2の遅延手段は、前記第2のアナロ
グ可変遅延回路の全遅延量の略半分の遅延量に相当する
遅延量を得るための第3のアナログ可変遅延回路を有す
る請求項1〜7のいずれかに記載の信号処理用遅延回
路。 - 【請求項9】入力データに同期したクロックで、該デー
タを取り込むデータ取り込み回路であって、データとク
ロックとの位相調整を行なうウィンドウ調整回路を具備
したデータ取り込み回路において、該ウィンドウ調整回
路に、請求項1〜8のいずれかに記載の信号処理用遅延
回路を用いたことを特徴とする、データ取り込み回路。 - 【請求項10】前記入力データに同期したクロックを生
成する手段を有することを特徴とする、請求項9記載の
データ取り込み回路。 - 【請求項11】記録媒体にデータを書き込むデータ書き
込み回路であって、データパターンに応じてデータの位
置補償を行なう書き込み補償回路を具備したデータ書き
込み回路において、該書き込み補償回路に、請求項1〜
8のいずれかに記載の信号処理用遅延回路を用いたこと
を特徴とする、データ書き込み回路。 - 【請求項12】記録媒体と、該記録媒体への記録および
再生を行なうセンサと、該センサの記録および再生信号
を処理する信号処理回路と、処理された該記録再生信号
をデータとして受渡しするインターフェース回路と、全
体を制御するプロセッサを有する記録再生システムにお
いて、請求項9または10記載のデータ取り込み回路、
または、請求項11記載のデータ書き込み回路を有する
ことを特徴とする記録再生システム。
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JP8817494 | 1994-04-26 | ||
JP6209927A JPH0818414A (ja) | 1994-04-26 | 1994-09-02 | 信号処理用遅延回路 |
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JPH0818414A true JPH0818414A (ja) | 1996-01-19 |
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ID=26429601
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