JPH0818414A - 信号処理用遅延回路 - Google Patents

信号処理用遅延回路

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JPH0818414A
JPH0818414A JP6209927A JP20992794A JPH0818414A JP H0818414 A JPH0818414 A JP H0818414A JP 6209927 A JP6209927 A JP 6209927A JP 20992794 A JP20992794 A JP 20992794A JP H0818414 A JPH0818414 A JP H0818414A
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signal
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健一 長谷
Ryutaro Hotta
龍太郎 堀田
Kunio Watanabe
国夫 渡辺
Yoshiteru Ishida
嘉輝 石田
Takashi Nara
孝 奈良
Hiroshi Kimura
博 木村
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Original Assignee
Hitachi Ltd
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Abstract

(57)【要約】 【目的】高密度化、高速化に対応した信号処理回路を実
現する。 【構成】ディレイＰＬＬ３０３内の基準遅延回路３１４
の遅延量はリファレンス信号３１０に基づいて、製造ば
らつきや、電源変動、温度変化に依らず一定に制御され
る。この基準遅延回路３１４の遅延量制御に用いられる
制御信号３３４を、ウィンドウ調整回路３０１内のウィ
ンドウ調整遅延回路３１２およびＴ／２生成遅延回路３
１３の遅延量制御にも用いる。遅延回路３１２、３１
３、３１４は、同一構成のアナログ可変遅延回路により
構成される。ウィンドウ調整遅延回路３１２の制御は、
制御信号３３４をＤＡＣ３２６で重み付けした信号によ
り行なう。 【効果】遅延量が、製造ばらつきや、電源変動、温度変
化に依存しない高精度菜アナログ可変ディレイ回路を用
いて、高密度化および高速化に対応したデータ取り込み
回路およびデータ書き込み回路を提供することができ
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は遅延量を制御可能な、精
度の良い遅延線を用いた信号処理用遅延回路に関し、特
に磁気ディスク装置の信号処理部の再生マージン向上に
よる高密度化、高速化に対応した信号処理用遅延回路に
関する。
【０００２】
【従来の技術】従来の信号処理用遅延回路を、データ再
生時に再生データを取り込むデータ取り込み回路を例に
とり、以下、図１０により説明する。
【０００３】図１０は、従来のデータ取り込み回路の構
成図を示したものであり、従来のウィンドウ調整回路１
０１は、Ｎ個のタップを有する固定遅延量の遅延線Ｎタ
ップディレイ１０２、このＮタップディレイ１０２のタ
ップを選択するセレクタ１０３、このセレクタ１０３の
選択情報を蓄えるレジスタ１０４で構成する。
【０００４】次に、同図のウィンドウ調整回路１０１の
動作を説明する。ディスクから読みだされた再生データ
のリードデータ１０７はＮタップディレイ１０２に入力
される。Ｎタップディレイ１０２の中央のタップの出力
をリードＰＬＬ（フェーズロックループ）１０５に入力
する。このリードＰＬＬ１０５では、リードデータ１０
７に同期したクロックを出力する。また、Ｎタップディ
レイ１０２に入力したリードデータ１０７は、あらかじ
め選択された前記レジスタ１０４の選択情報に従ってセ
レクタ１０３を制御し、Ｎタップディレイ１０２のＮ個
のタップの中から、最適のタップを選択し出力する。リ
ードＰＬＬ１０５のクロック出力と、セレクタ１０３の
データ出力は、共にデータラッチ１０６に入力される。
このデータラッチ１０６では、セレクタ１０３のデータ
出力をリードＰＬＬ１０５のクロックでラッチし、同期
リードデータ１０８として出力する。
【０００５】このような従来のウィンドウ調整回路１０
１における信号処理用遅延回路であるＮタップディレイ
１０２は、論理ゲート遅延素子を複数段接続した回路で
構成されている。
【０００６】また、データ記録時に、データパターンに
応じて、データの位置補償を行なう書き込み補償回路
も、同様の信号処理用遅延回路で構成されている。
【０００７】
【発明が解決しようとする課題】上記従来技術では、信
号処理用遅延回路を、固定遅延量を持つ論理ゲートを複
数段接続した回路で構成しているため、例えば、データ
取り込み回路のウィンドウ調整回路を構成するＮタップ
ディレイ１０２は、製造ばらつきや電源変動、温度変化
に対して、遅延量が変動してしまい、調整後のウィンド
ウの中心がずれるという問題があった。
【０００８】また、従来の信号処理用遅延回路は、構成
する論理ゲートのゲート１段分の遅延量でタップ間の最
小遅延間隔が制限されるため、論理ゲート１段分未満の
微小な遅延量による精度の良い遅延調整ができないとい
う問題があった。例えば、データ取り込み回路のウィン
ドウ調整回路を構成するＮタップディレイ１０２は、精
度良くウィンドウの中心を設定することができなかっ
た。そのため、ピークシフト等によるジッタ成分の多い
データを確実に取り込むことができず、高密度化が困難
であるという問題があった。また、高速転送において
は、ウィンドウ幅が小さくなり、上記ウィンドウの中心
ずれによるウィンドウの損失が大きく見えるため、高速
化が困難であるという問題があった。
【０００９】さらに、データ書き込み回路における書き
込み補償回路も、同様の信号処理用遅延回路で構成して
いるため、精度よく位置補正を行なうことができないと
いう問題があった。
【００１０】本発明の第１の目的は、データ取り込み回
路のウィンドウ調整回路を構成する信号処理用遅延回路
を、製造ばらつきや電源変動、温度変化に対して、遅延
量の変動がないディレイ回路で構成し、精度の良い、安
定したウィンドウ調整回路を実現し、更に、ウィンドウ
調整回路を構成する信号処理用遅延回路を、微小な遅延
量による精度の良い遅延調整ができるアナログ可変ディ
レイ回路で構成し、遅延量が変動のない微小な遅延量調
整が可能なウィンドウ調整回路を実現することにより、
高密度化、および高速化に対応したデータ取り込み回路
を提供することにある。
【００１１】本発明の第２の目的は、データ書き込み回
路の書き込み補償回路を構成する信号処理用遅延回路
を、製造ばらつきや電源変動、温度変化に対して、遅延
量の変動がないディレイ回路で構成し、精度の良い、安
定した書き込み補償回路を実現し、更に、書き込み補償
回路を構成する信号処理用遅延回路を、微小な遅延量に
よる精度の良い遅延調整ができるアナログ可変ディレイ
回路で構成し、遅延量が変動のない微小な遅延量調整が
可能な書き込み補償回路を実現することにより、高密度
化、高速化に対応したデータ書き込み回路を提供するこ
とにある。
【００１２】
【課題を解決するための手段】上記目的は、外部基準信
号に基づいて遅延量が制御される第１のアナログ可変遅
延回路を有する第１の遅延手段と、該第１の遅延手段に
おいて生成される遅延量制御信号に基づいて、遅延量が
制御される第２のアナログ可変遅延回路を有する第２の
遅延手段とを備えることにより達成される。前記第１の
遅延手段は、好ましくは、閉ループ制御により遅延量制
御を行なう。
【００１３】
【作用】第１の遅延手段の第１のアナログ可変遅延回路
は、外部基準信号に基づいて、その遅延量が外部基準信
号により決まる遅延時間に一致するように制御される。
この遅延量制御は、好ましくは閉ループ制御により行な
われ、遅延回路の製造ばらつきや、電源変動、温度変化
に依存しない高精度の制御が可能となる。一方、処理対
象の信号の遅延を行なう第２の遅延手段の第２のアナロ
グ可変遅延回路を、前記第１の遅延手段において得られ
た遅延量制御信号に基づいて、遅延量制御を行なう。第
１および第２のアナログ可変遅延回路の構成を同じにし
ておくことにより、第２のアナログ可変遅延回路の遅延
量として、第１のアナログ可変遅延回路と同様に、製造
ばらつき、電源変動、温度変化に依存しない高精度の遅
延量が得られる。
【００１４】また、遅延量制御信号に重み付けをする手
段は、遅延量を制御する信号に重み付けを加えて第２の
アナログ可変遅延回路へ出力する。これにより、第２の
アナログ可変遅延回路において、広範囲の遅延量制御、
ウィンドウ幅の拡大が行なえる。
【００１５】また、ウィンドウの中心の設定を精度よく
行なうことができる。特に、第３のアナログ可変遅延回
路を設けることにより、簡便かつ高精度にウィンドウの
中心を設定することができる。
【００１６】このように、本発明によれば、データ取り
込み回路のウィンドウ調整回路を構成する信号処理用遅
延回路を、製造ばらつきや電源変動、温度変化に対し
て、遅延量の変動がないディレイ回路で構成し、精度の
良い、安定したウィンドウ調整回路を実現し、さらに、
加えて、ウィンドウ調整回路を構成する信号処理用遅延
回路を、微小な遅延量による精度の良い遅延調整ができ
るアナログ可変ディレイ回路で構成し、遅延量の変動が
ない、微小な遅延量調整が可能なウィンドウ調整回路を
実現することにより、高密度化、および高速化に対応し
たデータ取り込み回路を実現することができる。
【００１７】また、データ書き込み回路の書き込み補償
回路を構成する信号処理用遅延回路にも同様のディレイ
回路を採用することにより、高密度化、高速化に対応し
たデータ書き込み回路を実現することができる。
【００１８】
【実施例】以下、本発明の一実施例を、図１〜図９、図
１１〜図１８を用いて説明する。
【００１９】図１は、本発明による信号処理用遅延回路
の概略構成例であり、ディレイライン２、およびディレ
イＰＬＬ３で構成する。ディレイＰＬＬ３には、製造ば
らつき、電源変動、温度変化に依存しないリファレンス
信号７が入力され、このリファレンス信号７で閉ループ
制御された制御信号１２を出力する。ディレイライン２
は、制御信号１２で制御された遅延量で入力信号３０１
を遅延させ、製造ばらつき、電源変動、温度変化に依存
しない遅延量をもつ遅延線として制御され、出力信号３
０２を出力する。
【００２０】図２は本発明の信号処理用遅延回路を、デ
ータ取り込み回路のウィンドウ調整回路に適用した場合
の構成を示したブロック図である。図２において、ウィ
ンドウ調整回路１は、アナログ的に制御可能なディレイ
ライン２、及び、このディレイライン２を制御するディ
レイＰＬＬ３で構成する。ディスクから読みだしたリー
ドデータ６はディレイライン２に入力される。このディ
レイライン２は、互いに遅延量の独立した２つの遅延信
号Ａ９及びＢ１０を出力する。遅延信号Ｂ１０はリード
ＰＬＬ４に入力される。このリードＰＬＬ４は、遅延信
号Ｂに同期した同期クロック１１を出力する。この同期
クロック１１は、遅延信号Ａ９と共に、データラッチ回
路５に入力される。データラッチ回路５は、遅延信号Ａ
９を同期クロック１１でラッチした同期リードデータ８
を出力する。このときディレイＰＬＬ３には、製造ばら
つき、電源変動、温度変化に依存しないリファレンス信
号７が入力され、このリファレンス信号７で閉ループ制
御された制御信号１２を出力する。ディレイライン２
は、制御信号１２により、製造ばらつき、電源変動、温
度変化に依存しない遅延量をもつ遅延線として制御され
る。
【００２１】図３は、図２に示すウィンドウ調整回路１
のディレイライン２の構成をより詳細に示した第一の例
である。図３に示すウィンドウ調整回路１３（ウィンド
ウ調整回路１に対応）のディレイライン１４（ディレイ
ライン２に対応）は、Ｎ個のタップを持つアナログ制御
可能な遅延線であるＮタップディレイ１５、Ｎ個のタッ
プの出力の選択を行なうセレクタ１６、及び、このセレ
クタ１６の選択情報を蓄えるレジスタ１７からなる。デ
ィスクから読みだしたリードデータ６は、Ｎタップディ
レイ１５に入力され、このＮタップディレイ１５の中央
のタップから、遅延信号Ｂ１０が出力される。また、Ｎ
タップディレイ１５のＮ個の出力の中から、あらかじめ
選択された、レジスタ１７に蓄えられた情報を基にセレ
クタ１６で選択されたタップの出力を遅延信号Ａ９とし
て出力する。以下、図２と同様に、遅延信号Ｂ１０はリ
ードＰＬＬ４に入力され、このリードＰＬＬ４は、遅延
信号Ｂに同期した同期クロック１１を出力する。同期ク
ロック１１は、遅延信号Ａ９と共に、データラッチ５に
入力される。データラッチ５は、遅延信号Ａ９を同期ク
ロック１１でラッチした同期リードデータ８を出力す
る。このときディレイＰＬＬ３には、製造ばらつき、電
源変動、温度変化に依存しないリファレンス信号７が入
力され、このリファレンス信号７で閉ループ制御された
制御信号１２を出力する。Ｎタップディレイ１５は、制
御信号１２により、製造ばらつき、電源変動、温度変化
に依存しない固定遅延量をもつ遅延線として制御され
る。
【００２２】図４は、図２に示すウィンドウ調整回路１
のディレイライン２の構成をより詳細に示した第二の例
である。図４に示すウィンドウ調整回路１８のディレイ
ライン１９は、二つの単一出力のアナログ制御可能な遅
延線であるアナログ可変ディレイＡ２０及びＢ２１、制
御信号１２に重み付けを行なうＤＡＣ２２、このＤＡＣ
２２の重み付けの情報を蓄えるレジスタ２３からなる。
ディスクから読みだしたリードデータ６は、二つのアナ
ログ可変ディレイＡ２０及びＢ２１に同時に入力され、
それぞれのアナログ可変ディレイは、遅延信号Ａ９及び
Ｂ１０を出力する。アナログ可変ディレイＢ２１は、制
御信号１２により、製造ばらつき、電源変動、温度変化
に依存しない固定遅延量をもつ遅延線として制御され
る。アナログ可変ディレイＡ２０は、制御信号１２に対
して、あらかじめ選択された、レジスタの情報をもとに
ＤＡＣ２２で重み付けをした制御信号Ｂ２４により、製
造ばらつき、電源変動、温度変化に依存しない可変遅延
量をもつ遅延線として制御される。遅延信号Ａ９及びＢ
１０は、図２の例と同様に処理される。これにより、極
めて微小な遅延量の調整が可能となる。
【００２３】図５は、図２に示すウィンドウ調整回路１
のディレイライン２の構成をより詳細に示した第三の例
である。図５に示すウィンドウ調整回路２５のディレイ
ライン２６は、Ｎ個のタップを持つアナログ制御可能な
遅延線であるアナログ可変Ｎタップディレイ２７、Ｎ個
のタップの出力の選択を行なうセレクタ２９、このセレ
クタ２９の選択情報を蓄えるレジスタＡ３０、単一出力
のアナログ制御可能な遅延線であるアナログ可変ディレ
イ２８、制御信号１２に重み付けを行なうＤＡＣ３１、
このＤＡＣ３１の重み付けの情報を蓄えるレジスタＢ３
２からなる。ディスクから読みだしたリードデータ６
は、アナログ可変Ｎタップディレイ２７及びアナログ可
変ディレイ２８に同時に入力される。アナログ可変ディ
レイ２８は遅延信号Ｂ１０を出力し、また、アナログ可
変Ｎタップディレイ２７は、Ｎ個の出力の中から、あら
かじめ選択された、前記レジスタＡ３０に蓄えられた情
報を基にセレクタ２９で選択されたタップの出力を遅延
信号Ａ９として出力する。アナログ可変ディレイ２８
は、制御信号１２により、製造ばらつき、電源変動、温
度変化に依存しない固定遅延量をもつ遅延線として制御
される。アナログ可変Ｎタップディレイ２７は、この制
御信号１２に対してあらかじめ選択された、レジスタＡ
３０の情報をもとに、ＤＡＣ２２で重み付けをした制御
信号Ｂ２４により、製造ばらつき、電源変動、温度変化
に依存しない可変遅延量をもつ遅延線として制御され
る。遅延信号Ａ９及びＢ１０は、図２の例と同様に処理
される。これにより、極めて微小な遅延量の調整、及
び、広範囲な遅延量の調整が可能となる。
【００２４】図６は、図２に示すウィンドウ調整回路１
のディレイライン２の構成をより詳細に示した第四の例
である。図６に示すウィンドウ調整回路３４のディレイ
ライン３５は、Ｎ個のタップを持つ第一のアナログ制御
可能な遅延線であるアナログ可変ＮタップディレイＡ３
６、Ｎ個のタップの出力の選択を行なうセレクタＡ３
７、このセレクタ３７の選択情報を蓄えるレジスタＡ３
８、Ｎ個のタップを持つ第二のアナログ制御可能な遅延
線であるアナログ可変ＮタップディレイＢ３９、Ｎ個の
タップの出力の選択を行なうセレクタＢ４０、このセレ
クタＢ４０の選択情報を蓄えるレジスタＢ４１、制御信
号１２に重み付けを行なうＤＡＣ４２、このＤＡＣ４２
の重み付けの情報を蓄えるレジスタＣ４３からなる。デ
ィスクから読みだしたリードデータ６は、アナログ可変
ＮタップディレイＡ３６、及び、アナログ可変Ｎタップ
ディレイＢ３９に入力される。アナログ可変Ｎタップデ
ィレイＢ３６は、Ｎ個の出力の中から、あらかじめレジ
スタＡ３８に蓄えられた情報を基にセレクタ３７で選択
されたタップの出力を遅延信号Ａ９として出力する。ま
た、アナログ可変ＮタップディレイＢ３９は、Ｎ個の出
力の中から、あらかじめレジスタＢ４１に蓄えられた情
報を基にセレクタ４０で選択されたタップの出力を遅延
信号Ｂ１０として出力する。
【００２５】アナログ可変ＮタップディレイＢ３９は、
制御信号１２により、製造ばらつき、電源変動、温度変
化に依存しない固定遅延量をもつ遅延線として制御され
る。アナログ可変ＮタップディレイＡ３６は、制御信号
１２に対して、あらかじめ蓄えられたレジスタＡ３８の
情報をもとに、ＤＡＣ４２で重み付けをした制御信号Ｂ
４４により、製造ばらつき、電源変動、温度変化に依存
しない可変遅延量をもつ遅延線として制御される。遅延
信号Ａ９及びＢ１０は、図２の例と同様に処理される。
これにより、広範囲なウィンドウ幅の前記リードデータ
６に対して、極めて微小な遅延量の調整、及び、広範囲
な遅延量の調整が可能となる。
【００２６】図７は、図２に示すウィンドウ調整回路１
のディレイＰＬＬ３の構成をより詳細に示した第一の例
である。図７に示すディレイＰＬＬ３は、位相比較器４
５、チャージポンプ４６、ループフィルタ４７、Ｖ／Ｉ
（電圧／電流）変換器４８、アナログ可変ディレイ５０
で構成する。位相比較器４５には、製造ばらつき、電源
変動、温度変化に依存しない固定周波数をもつリファレ
ンス信号７が入力される。このレファレンス信号７は、
アナログ可変ディレイ５０でループを構成したリングオ
シレータ４９の出力と比較され、エラー信号を出力す
る。チャージポンプ４６は、位相比較器４５の出力した
エラー信号（電圧）を、電流に変換して出力する。ルー
プフィルタ４７では、チャージポンプ４６の出力電流を
電圧に変換し、出力する。Ｖ／Ｉ変換４８では、ループ
フィルタ４７の出力電圧を電流に変換し、制御信号１２
として出力する。このとき、制御信号１２は、アナログ
可変ディレイ５０にも入力され、遅延量を制御し、リン
グオシレータ４９の出力周波数を変化させる。これによ
り、全体としてＰＬＬを構成し、製造ばらつき、電源変
動、温度変化に依存しない遅延量を生成するための制御
信号１２を出力する。またこのとき、ＰＬＬは、ループ
フィルタ４７の構成により、２次以上の引込み特性を持
つＰＬＬとして動作する。
【００２７】図８は、図２に示すウィンドウ調整回路１
のディレイＰＬＬ３の構成をより詳細に示した第二の例
である。図８に示すディレイＰＬＬは、位相比較器５
１、チャージポンプ５２、ループフィルタ５３、Ｖ／Ｉ
変換５４、アナログ可変ディレイ５５で構成する。位相
比較器５１には、製造ばらつき、電源変動、温度変化に
依存しない固定周波数をもつリファレンス信号７が入力
され、このレファレンス信号７は、同じくリファレンス
信号７が入力されたアナログ可変ディレイ５５の出力と
比較され、エラー信号を出力する。チャージポンプ５２
は、位相比較器５１の出力したエラー信号を、電流に変
換して出力する。ループフィルタ５３では、チャージポ
ンプ５２の出力電流を電圧に変換し、出力する。Ｖ／Ｉ
変換器５４では、ループフィルタ５３の出力電圧を電流
に変換し、制御信号１２として出力する。このとき、制
御信号１２は、アナログ可変ディレイ５５にも入力さ
れ、遅延量を制御し、アナログ可変ディレイ５５の遅延
量を変化させる。これにより、全体としてフェーズロッ
クループ（ＰＬＬ）を構成し、製造ばらつき、電源変
動、温度変化に依存しないリファレンスクロック７の１
周期分の遅延量を生成するための制御信号１２を出力す
る。このとき、ＰＬＬは、前記ループフィルタ５３の構
成により、１次以上の引込み特性を持つＰＬＬとして動
作する。
【００２８】また、このとき、位相比較器５１に入力す
る信号として、アナログ可変ディレイ５５に入力する信
号に対して、位相が反転した信号を入力することによ
り、半周期分の遅延量を生成するための制御信号を出力
することもできる。
【００２９】図９は、図２に示すウィンドウ調整回路１
のリードＰＬＬ４の構成をより詳細に示した例である。
図９に示すリードＰＬＬは、位相比較器５６、チャージ
ポンプ５７、ループフィルタ５８、ＶＣＯ（電圧制御発
振器）５９、で構成する。位相比較器５６には、リード
データ６がウィンドウ調整回路１で遅延した遅延信号Ｂ
１０が入力され、これがＶＣＯ５９の出力の同期クロッ
ク１１と比較され、エラー信号を出力する。チャージポ
ンプ５７は、位相比較器５６の出力したエラー信号を、
電流に変換して出力する。ループフィルタ５８では、チ
ャージポンプ５７の出力電流を電圧に変換し、出力す
る。ＶＣＯ５９では、ループフィルタ５８の出力電圧に
応じた周波数のクロックを同期クロック１１として出力
する。これにより、全体としてフェーズロックループ
（ＰＬＬ）を構成し、遅延信号Ｂ１０に同期した同期ク
ロック１１を生成する。
【００３０】図１１は、本発明の信号処理遅延回路を、
データ書き込み回路の書き込み補償回路に適用した場合
の構成例を示す。Ｎ個のタップを持つアナログ制御可能
な遅延線であるアナログ可変Ｎタップディレイ１５０、
Ｎ個のタップの出力の選択を行なうセレクタ１５１、入
力するライトデータ１５６のデータパターンを検出し、
セレクタ１５１の選択信号１５７を出力するパターン検
出器１５２、このパターン検出器１５２が選択信号１５
７の生成時に参照するタップ情報を蓄えるレジスタＡ１
５３、リファレンス信号７から制御信号１２を生成する
ディレイＰＬＬ３、制御信号１２に重み付けを行なうＤ
ＡＣ１５４、このＤＡＣ１５４の重み付けの情報を蓄え
るレジスタＢ１５５からなる。パターン検出器１５２の
構成は公知であり、ここでは詳述しない。
【００３１】媒体に書き込むライトデータ１５６は、パ
ターン検出器１５２に入力され、このライトデータ１５
６のビットパターンに応じて選択信号１５７が出力され
る。このとき、レジスタＡ１５３に蓄えられたタップ情
報に基づいて、ビットパターンと選択信号１５７の対応
を最適化する。ライトデータ１５６は、同時に、アナロ
グ可変Ｎタップディレイ１５０に入力され、セレクタ１
５１が、選択信号１５７をもとにＮ個のタップの中から
最適のタップを選択し、補償ライトデータ１５８を出力
する。アナログ可変Ｎタップディレイ１５０は、制御信
号１２に対して、あらかじめ設定されたレジスタＢ１５
５の情報をもとに、ＤＡＣ１５４で重み付けをした制御
信号Ｂ１５９により、製造ばらつき、電源変動、温度変
化に依存しない可変遅延量をもつ遅延線として制御され
る。これにより、製造ばらつき、電源変動、温度変化に
依存しない、微小な遅延量の調整が可能な書き込み補償
回路を実現する。
【００３２】図１２は、本発明の信号処理用遅延回路を
用いたシステムの一実施例の構成図を示したもので、磁
気ディスクに適応したシステムである。本発明のデータ
取り込み回路２０４、書き込み補償回路２１１を含み、
磁気ディスク等のメディアへの信号の読み書きを行なう
ヘッド２０１、信号の増幅を行なうＲ／Ｗアンプ２０
２、読みだし信号からコードパルスを生成する波形整形
２０３、記録符号への符号化及び復号を行なうエンコー
ダ／デコーダ２０５、データのコントロールを行なうハ
ードディスクコントローラＨＤＣ２０６、データのやり
取りを行なうインタフェースＩ／Ｆ２０９、ＨＤＣ２０
６及びＩ／Ｆ２０９等の制御を行なう中央処理装置ＣＰ
Ｕ２０７、データおよび処理内容を蓄えるメモリ２０
８、及び、データの処理を行なうホストコンピュータ２
１０で構成される。
【００３３】図１３に、本発明によるウィンドウ調整デ
ィレイラインのより詳細な実施例を示す。本実施例は、
図６に示した例と同様の構成を成し、更に詳細ブロック
を追加したものである。
【００３４】ウィンドウ調整回路３０１は、ディレイラ
イン３０２、及びディレイＰＬＬ３０３からなる。ディ
スクから読み出されたリードデータ３０７は、ウィンド
ウ調整回路３０１で位相調整された後、リードＰＬＬ３
０４で生成した同期クロック３０８と共にデータラッチ
３０５に入力され、同期リードデータ３０９として出力
される。一方、ディレイＰＬＬ３０３に与えるリファレ
ンス信号３１０は、シンセサイザＰＬＬ３０６で生成す
る。シンセサイザＰＬＬ３０６は、データの書き込み時
および読み出し時において、ディスク装置のデータ転送
速度に対応した周波数のクロックを常に出力するもので
あり、ここでは、基準信号３１１に基づいてＰＬＬ制御
により、任意の周波数のリファレンス信号３１０を出力
し、リードデータ３０７の転送速度の変化に対応するこ
とができる。この例では、リファレンス信号３１０とし
て、９０°の位相差を有する同一周波数の２本の信号を
出力する。「任意の周波数」は、ディスク制御装置等の
制御により、内蔵するレジスタ等（図示せず）を設定す
ることにより決定することができる。
【００３５】ディレイライン３０２では、まず、レベル
変換回路Ｃ／Ｅ３１８でＣＭＯＳシングルレベルからＥ
ＣＬ差動レベルヘの変換を行なう。これはＥＣＬ差動レ
ベルの方がＣＭＯＳシングルレベルに比べて高速性、対
雑音性、及び、対電源電圧依存性で有利であるためであ
る。もちろんリードデータ３０７が既にＥＣＬ差動レベ
ルの場合は、変換の必要はない。また、高速性、対雑音
性、及び、対電源電圧依存性に余裕がある場合は変換し
なくてもよい。Ｃ／Ｅ３１８の出力は、アナログ可変Ｎ
タップディレイを構成するウィンドウ調整遅延回路３１
２、及び、Ｔ／２生成遅延回路３１３に入力する。それ
ぞれの遅延回路からは、レジスタＡ３２７で選択された
タップの出力を、セレクタ３１５，３１６が出力し、レ
ベル変換回路Ｅ／Ｃ３２１，３２３で再びＣＭＯＳシン
グルレベルに変換して出力する。ウィンドウ調整遅延回
路３１２及び、Ｔ／２生成遅延回路３１３は、共にディ
レイＰＬＬ３０３の出力の制御信号３３４で遅延制御さ
れており、製造ばらつきや電源電圧変動、温度変化に依
存しない高精度な遅延回路を構成している。また、ウィ
ンドウ調整遅延回路３１２は、制御信号３３４をレジス
タＢ３２８の設定にしたがってＤＡＣ３２６で調整する
ことにより、Ｔ／２生成遅延回路に対する相対的な遅延
差を得る。
【００３６】ディレイＰＬＬ３０３では、シンセサイザ
ＰＬＬ３０６で生成したリファレンス信号３１０を１／
ｎ分周回路３２９でｎ分周し、位相差の異なる信号を２
つのレベル変換回路Ｃ／Ｅ３１９，３２０にそれぞれ入
力する。一方のレベル変換回路Ｃ／Ｅ３１９の出力は、
アナログ可変Ｎタップディレイを構成する基準遅延回路
３１４に入力し、前記レジスタＡで選択されたセレクタ
３１７の出力を、レベル変換回路Ｅ／Ｃ３２４を介し
て、位相比較器３３０に入力する。もう一方のレベル変
換Ｃ／Ｅ３２０の出力は、そのまま再びレベル変換Ｅ／
Ｃ３２５を介し、位相比較器３３０に入力する。位相比
較器３３０では、入力された２つの信号の位相差を検出
し、位相差に応じたエラー信号をチャージポンプ３３１
に出力する。このチャージポンプ３３１では、エラー信
号に応じた電流を出力し、ループフィルタ３３２で電圧
に変換した後、Ｖ−Ｉ変換回路３３３に入力する。Ｖ−
Ｉ変換回路３３３では、ループフィルタ３３２の出力電
圧を再び電流に変換し、制御電流（制御信号）３３４と
して各遅延回路に入力する。ウィンドウ調整遅延回路３
１２、Ｔ／２生成遅延回路３１３、および基準遅延回路
３１４は、すべて同一構成の遅延回路であり、制御信号
３３４は３本の信号線に同一の制御信号を出力してい
る。このようにして、制御電流３３４は、１／ｎ分周回
路の出力信号の位相差に対してＰＬＬ制御された遅延量
を与える。すなわち、基準遅延回路３１４は、その遅延
量が１／ｎ分周回路３２９の両出力の位相差に相当する
時間に等しくなるよう制御信号３３４により閉ループ制
御され、同時に遅延回路３１２、３１３も同じ制御信号
３３４に基づいて制御されるので、これらの遅延回路の
遅延量は、製造ばらつきや電源電圧変動、温度変化に依
存することなく、高精度に定まる。
【００３７】図１４は、ウィンドウ調整遅延回路３１
２、Ｔ／２生成遅延回路３１３、基準遅延回路３１４を
構成するアナログ可変Ｎタップディレイの１タップ分の
アナログ可変ディレイセルの回路構成例を示したもので
ある。アナログ可変ディレイセル回路は、差動入力を構
成するトランジスタＱ１（３５１），Ｑ２（３５２）、
タイミング容量Ｃｐ３６２、クランプダイオードＱ３
（３５３），Ｑ４（３５４）、可変電流源Ｉ１（３５
７，３５８）及び２Ｉ１（３５９）、バッファを構成す
るトランジスタＱ５（３５５），Ｑ６（３５６）、固定
電流源Ｉ２（３６０，３６１）で構成する。このとき、
入力信号ＩＮＸ，ＩＮＹ３６３から出力信号ＯＵＴＸ，
Ｙ３６４までの遅延時間Ｔｄは、近似的にタイミング容
量値Ｃｐ、クランプダイオードＱ３，Ｑ４のベースエミ
ッタ間電圧ＶBE、可変電流Ｉ１を用いて次式で示され
る。
【００３８】
【数１】
【００３９】従って、可変電流Ｉ１を変化させることに
より、遅延時間Ｔｄを制御することができる。
【００４０】図１５は、ウィンドウ調整遅延回路３１２
の遅延調整を行なうＤＡＣ３２６の回路の構成例を示し
たものである。ＤＡＣ回路は、複数個のトランジスタか
ら成るＭ１（３６５）、このＭ１とカレントミラーを構
成するトランジスタＭ２（３６６）、前記Ｍ１のそれぞ
れのトランジスタに接続する複数個のアナログスイッチ
３６９、このアナログスイッチを制御するレジスタ３７
０、前記Ｍ１，Ｍ２で構成するカレントミラーにカスコ
ード接続する１組のトランジスタペアＭ３（３６７），
Ｍ４（３６８）で構成される。Ｍ１は、トランジスタサ
イズＷ／Ｌがｋ１であるＭＯＳトランジスタを複数個並
べた集合トランジスタであり、そのトランジスタサイズ
は、ＯＮしたトランジスタの個数に応じて、等価的に可
変となる。なお、Ｗは、ＭＯＳトランジスタのゲート
（チャネル）幅、Ｌはゲート（チャネル）長を示してお
り、ＭＯＳトランジスタの場合、一般的に、Ｗ／Ｌでト
ランジスタのサイズが表わされる。Ｍ３，Ｍ４は必要に
応じて省略してもよい。
【００４１】今、レジスタ３７０（図１３のレジスタＢ
３２８に対応）の設定値がｎであるとすると、アナログ
スイッチ３６９の中から設定値ｎに相当するスイッチが
オンし、トランジスタＭ１のうち、オンしたスイッチに
接続されたトランジスタのみが動作する。このとき、オ
ンしたＭ１のトランジスタサイズをｎｋ１、Ｍ２のトラ
ンジスタサイズをｋ２とすると、入力電流Ｉ０（３７
１）と出力電流Ｉ１（３７２）との関係は、次式で表さ
れる。
【００４２】
【数２】
【００４３】従って、レジスタ設定値ｎに反比例した出
力電流Ｉ１を得ることができ、前記アナログ可変ディレ
イセル（図１４）に接続することにより、レジスタ設定
値ｎに比例した遅延量Ｔｄを得ることができる。
【００４４】図１６は、本発明のディレイＰＬＬ３０３
を構成する位相比較器３３０と、１／ｎ分周回路３２９
の構成例とタイミングチャートを示したものである。こ
こでは、ｎ＝２のときの、１／２分周器の例を示す。１
／２分周器４００は、２つのＤタイプＦＦ４１５，４１
６とインバータ４２０で構成する。位相が９０゜異なる
２つのリファレンス信号ＲＥＦ−Ｐ４０７，ＲＥＦ−Ｎ
４０８を入力し、位相差は変わらず周波数が１／２にな
った２つの信号Ｐ／２（４１２）、Ｎ／２（４１３）を
出力する。
【００４５】位相比較器４０１は、３つのＤタイプＦＦ
４１７，４１８，４１９、２つの２ＮＡＮＤセル４２
１，４２２、及びインバータ４２３からなる。前記１／
２分周器４００のＰ／２出力が、Ｃ／Ｅ４０２，基準遅
延回路４０３，Ｅ／Ｃ４０４を介した出力と、Ｎ／２
が、Ｃ／Ｅ４０５，Ｅ／Ｃ４０６を介した出力とを入力
し、両者の位相差に応じてＤＥＣ信号４１０，ＩＮＣ信
号４１１を出力する。また、位相比較範囲を制御する信
号としてＰ／２（４１２）を直接入力する。今、基準遅
延回路４０３の遅延量が、リファレンス信号４０７，４
０８の位相差より小さい場合は、位相差に応じたＤＥＣ
信号４１０を出力し、位相進み４２４となる。また基準
遅延回路４０３の遅延量が、リファレンス信号４０７，
４０８の位相差より大きい場合は、位相差に応じたＩＮ
Ｃ信号４１１を出力し、位相遅れ４２５となる。ディレ
イＰＬＬ３０３がロックした状態では、基準遅延回路４
０３の遅延量がリファレンス信号４０７，４０８の位相
差と等しくなり、ＤＥＣ信号４１０とＩＮＣ信号４１１
が等しくなる。
【００４６】なお、図１６の例では、位相差９０°の遅
延量に相当する基準遅延量を得るようにしたが、ＲＥＦ
−Ｎ４０８をＲＥＦ−Ｐ４０７で置き換えれば、位相差
１８０°に相当する基準遅延量を得ることができる。
【００４７】図１７は、本発明のディレイＰＬＬ３０３
を構成するチャージポンプ回路３３１とループフィルタ
３３２の構成例を示したものである。チャージポンプ回
路３３１は、電流スイッチ４５１と、バイアス生成回路
４５０からなる。電流スイッチ４５１は、４組の差動ト
ランジスタ４５３〜４６０、４個の電流源Ｉ０（４６１
〜４６４）、４個のアナログスイッチＳＷ４６５〜４６
８で構成され、４個のアナログスイッチＳＷ４６５〜４
６８は、ＩＮＣ信号４６９，ＤＥＣ信号４７０で制御す
る。ＩＮＣ信号４６９，ＤＥＣ信号４７０が入力される
と、それぞれのパルス幅の期間だけ±Ｉ０のパルス電流
を出力する。
【００４８】バイアス生成回路４５０は、チャージポン
プの差動出力のコモンバイアスを生成する回路であり、
１組の差動トランジスタ４７１，４７２、分割抵抗４７
３，４７４、３組の電流源４７５〜４８０、電圧制御電
圧源４８２、基準電圧Ｖref４８１からなる。チャージ
ポンプの出力端子４８４，４８５の中間電圧が、基準電
圧Ｖref ４８１と等しくなるようにフィードバックがか
かっている。
【００４９】ループフィルタ４５２は、チャージポンプ
のパルス電流出力を平滑化して電圧に変換すると共に、
ディレイＰＬＬ３０３のループ特性を決める回路であ
る。この場合、容量ＣＬ４８３で構成する。
【００５０】図１８は、本発明によるウィンドウ調整デ
ィレイラインの効果例を示した図である。遅延回路電源
電圧依存実測結果５００は、回路の動作保証範囲であ
る、５Ｖ±１０％において遅延量の変動率が１％以下に
おさまっており、良好な電源電圧依存性を持つことを示
す。遅延回路温度依存実測結果は、回路の保証範囲であ
る０〜７０℃において遅延変動率が１００ｐｐｍ程度に
おさまっており、良好な温度依存性を持つことを示す。
【００５１】
【発明の効果】本発明によれば、データ取り込み回路の
ウィンドウ調整回路を構成する信号処理用遅延回路を、
製造ばらつきや電源変動、温度変化に対して、遅延量の
変動がないディレイ回路で構成し、精度の良い、安定し
たウィンドウ調整回路を実現し、また、更に、加えて、
ウィンドウ調整回路を構成する信号処理用遅延回路を、
微小な遅延量による精度の良い遅延調整ができるアナロ
グ可変ディレイ回路で構成し、遅延量の変動がない、微
小な遅延量調整が可能なウィンドウ調整回路を実現する
ことにより、高密度化、および高速化に対応したデータ
取り込み回路を実現することにができる。
【００５２】また、データ書き込み回路の書き込み補償
回路を構成する信号処理用遅延回路を、製造ばらつきや
電源変動、温度変化に対して、遅延量の変動がないディ
レイ回路で構成し、精度の良い、安定した書き込み補償
回路を実現し、また、更に、加えて、書き込み補償回路
を構成する信号処理用遅延回路を、微小な遅延量による
精度の良い遅延調整ができるアナログ可変ディレイ回路
で構成し、遅延量の変動がない、微小な遅延量調整が可
能な書き込み補償回路を実現することにより、高密度
化、高速化に対応したデータ書き込み回路を実現するこ
とができる。
【図面の簡単な説明】
【図１】本発明の一実施例の構成図。
【図２】本発明のをデータ取り込み回路に適用した場合
の一実施例の構成図。
【図３】図２のウィンドウ調整ディレイラインの第一の
構成例を示すブロック図。
【図４】図２のウィンドウ調整ディレイラインの第二の
構成例を示すブロック図。
【図５】図２のウィンドウ調整ディレイラインの第三の
構成例を示すブロック図。
【図６】図２のウィンドウ調整ディレイラインの第四の
構成例を示すブロック図。
【図７】図２のウィンドウ調整ディレイＰＬＬの第一の
構成例を示すブロック図。
【図８】図２のウィンドウ調整ディレイＰＬＬの第二の
構成例を示すブロック図。
【図９】図２のウィンドウ調整リードＰＬＬの構成例を
示すブロック図。
【図１０】従来のウィンドウ調整回路の構成例を示すブ
ロック図。
【図１１】本発明のをデータ書き込み回路に適用した場
合の一実施例の構成図。
【図１２】本発明の一実施例のシステム構成図。
【図１３】図２のウィンドウ調整ディレイラインの詳細
な構成例を示すブロック図。
【図１４】図１３のアナログ可変ディレイセル構成例を
示すブロック図。
【図１５】図１３のＤＡＣ回路構成例を示すブロック
図。
【図１６】図１３の位相比較器回路構成例を示すブロッ
ク図。
【図１７】図１３のチャージポンプ回路構成例を示すブ
ロック図。
【図１８】本発明の一実施例のウィンドウ調整回路の効
果例を示すグラフ。
【符号の説明】
１…ウィンドウ調整回路、２…ディレイライン、３…デ
ィレイＰＬＬ、４…リードＰＬＬ、５…データ取り込み
回路、６…リードデータ、７…リファレンス信号、８…
同期リードデータ、９…遅延信号Ａ、１０…遅延信号
Ｂ、１１…同期クロック、２０１…ヘッド、２０２…Ｒ
／Ｗアンプ、２０３…波形整形回路、２０４…同期デー
タ取り込み回路、２０５…エンコーダデコーダ、２０６
…ＨＤＣ、２０７…ＣＰＵ、２０８…メモリ、２０９…
Ｉ／Ｆ、２１０…ホスト、２１１…書き込み補償回路、
３０１…入力信号、３０２…出力信号
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石田 嘉輝 神奈川県川崎市麻生区王禅寺1099 株式会 社日立製作所システム開発研究所内 (72)発明者 奈良 孝 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 木村 博 神奈川県川崎市麻生区王禅寺1099 株式会 社日立製作所システム開発研究所内

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】外部基準信号に基づいて遅延量が制御され
    る第１のアナログ可変遅延回路を有する第１の遅延手段
    と、 該第１の遅延手段において生成される遅延量制御信号に
    基づいて、遅延量が制御される第２のアナログ可変遅延
    回路を有する第２の遅延手段と、 を備えたことを特徴とする信号処理用遅延回路。
  2. 【請求項２】前記第１の遅延手段は、閉ループ制御によ
    り遅延量制御を行なうことを特徴とする、請求項１記載
    の信号処理用遅延回路。
  3. 【請求項３】前記第１の遅延手段は、前記第１のアナロ
    グ可変遅延回路としてアナログ可変遅延線を用いた発振
    回路を有し、該発振回路の発振出力が前記外部基準信号
    と同期するように前記アナログ可変遅延線の遅延量制御
    が行なわれることを特徴とする、請求項１または２記載
    の信号処理用遅延回路。
  4. 【請求項４】前記第１の遅延手段は、前記第１のアナロ
    グ可変遅延回路として、前記外部基準信号を通過させる
    アナログ可変遅延線を用いた位相シフト回路を有し、該
    位相シフト回路の出力と前記外部基準信号との位相が一
    致するように前記アナログ可変遅延線の遅延量制御が行
    なわれることを特徴とする、請求項１または２記載の信
    号処理用遅延回路。
  5. 【請求項５】第１の遅延手段において生成される遅延量
    制御信号に重み付けをする手段を有し、該重み付けされ
    た制御信号により前記第２の遅延手段のアナログ可変遅
    延回路の遅延量制御を行なうことを特徴とする、請求項
    １〜４のいずれかに記載の信号処理用遅延回路。
  6. 【請求項６】前記第１および第２のアナログ可変遅延回
    路は、複数のアナログ可変ディレイセルを直列接続した
    タップ付き遅延回路である請求項１〜５のいずれかに記
    載の信号処理用遅延回路。
  7. 【請求項７】前記第１および第２のアナログ可変遅延回
    路は、同一の構成を有する請求項１〜６のいずれかに記
    載の信号処理用遅延回路。
  8. 【請求項８】前記第２の遅延手段は、前記第２のアナロ
    グ可変遅延回路の全遅延量の略半分の遅延量に相当する
    遅延量を得るための第３のアナログ可変遅延回路を有す
    る請求項１〜７のいずれかに記載の信号処理用遅延回
    路。
  9. 【請求項９】入力データに同期したクロックで、該デー
    タを取り込むデータ取り込み回路であって、データとク
    ロックとの位相調整を行なうウィンドウ調整回路を具備
    したデータ取り込み回路において、該ウィンドウ調整回
    路に、請求項１〜８のいずれかに記載の信号処理用遅延
    回路を用いたことを特徴とする、データ取り込み回路。
  10. 【請求項１０】前記入力データに同期したクロックを生
    成する手段を有することを特徴とする、請求項９記載の
    データ取り込み回路。
  11. 【請求項１１】記録媒体にデータを書き込むデータ書き
    込み回路であって、データパターンに応じてデータの位
    置補償を行なう書き込み補償回路を具備したデータ書き
    込み回路において、該書き込み補償回路に、請求項１〜
    ８のいずれかに記載の信号処理用遅延回路を用いたこと
    を特徴とする、データ書き込み回路。
  12. 【請求項１２】記録媒体と、該記録媒体への記録および
    再生を行なうセンサと、該センサの記録および再生信号
    を処理する信号処理回路と、処理された該記録再生信号
    をデータとして受渡しするインターフェース回路と、全
    体を制御するプロセッサを有する記録再生システムにお
    いて、請求項９または１０記載のデータ取り込み回路、
    または、請求項１１記載のデータ書き込み回路を有する
    ことを特徴とする記録再生システム。
JP6209927A 1994-04-26 1994-09-02 信号処理用遅延回路 Pending JPH0818414A (ja)

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JP6209927A JPH0818414A (ja) 1994-04-26 1994-09-02 信号処理用遅延回路
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