KR101030768B1 - 소비전력이 적고 고주파 동작이 가능한 광범위 지연동기루프 회로 및 이를 구비하는 광학 구동 시스템 - Google Patents

소비전력이 적고 고주파 동작이 가능한 광범위 지연동기루프 회로 및 이를 구비하는 광학 구동 시스템 Download PDF

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Abstract

소비전력이 적고 고주파 동작이 가능한 광범위(wide range) 지연동기 루프 회로 및 이를 구비하는 광학 구동 시스템이 개시된다. 상기 지연동기 루프 회로는, 입력 클럭 신호를 수신하여 서로 다른 위상을 갖는 복수개의 클럭 신호들을 발생하는 지연동기 루프 회로에 있어서, 직렬연결되는 M(M는 복수)개의 지연소자들을 포함하는 주 지연체인(main delay chain), 및 직렬연결되는 M개의 지연소자들을 포함하는 복사 지연체인(replica delay chain)을 구비하고, 특히 상기 지연소자들의 지연시간은 상기 복수개의 클럭 신호들 상호 간의 최소 위상차에 해당하는 목표 지연시간의 N(N는 홀수)배인 것을 특징으로 한다. 상기 목표 지연시간은 T/M(T는 상기 입력 클럭 신호의 주기)이다.

Description

소비전력이 적고 고주파 동작이 가능한 광범위 지연동기 루프 회로 및 이를 구비하는 광학 구동 시스템{Low power and high frequency wide-range delay locked loop circuit and optical driver system including the same}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 광학 구동 시스템에 포함되는 종래의 지연동기 루프 회로를 나타내는 블록도이다.
도 2는 도 1의 종래의 지연동기 루프 회로에서 발생되는 복수개의 클럭 신호들의 타이밍도이다.
도 3은 본 발명의 일실시예에 따른 지연동기 루프 회로를 나타내는 블록도이다.
도 4는 도 3의 일실시예에 따른 지연동기 루프 회로에서 발생되는 복수개의 클럭 신호들의 타이밍도이다.
도 5는 도 3의 일실시예에 따른 지연동기 루프 회로에서 입력 클럭신호(CLKIN)의 주파수가 800MHz이고 N가 3이고 M가 32일 때 발생되는 복수개의 클럭 신호들의 타이밍도를 나타낸다.
도 6은 도 3의 지연동기 루프 회로를 구비하는 본 발명에 따른 광학 구동 시 스템을 나타내는 블록도이다.
도 7은 도 6의 본 발명에 따른 광학 구동 시스템의 입출력 신호들의 타이밍도를 나타낸다.
도 8은 도 6에 도시된 펄스 발생기의 구성을 나타내는 회로도이다.
도 9는 도 8의 펄스 발생기의 동작 타이밍도이다.
도 10은 도 6에 도시된 데이터 싱크로나이져의 구성을 나타내는 회로도이다.
도 11은 도 10의 데이터 싱크로나이져의 동작 타이밍도이다.
도 12는 도 6에 도시된 시어리얼라이져의 구성을 나타내는 회로도이다.
도 13은 도 12의 시어리얼라이져의 동작 타이밍도이다.
도 14는 도 6의 본 발명에 따른 광학 구동 시스템의 전체적인 동작 타이밍도이다.
본 발명은 광학 구동 시스템(optical driver system)에 관한 것으로, 특히 소비전력이 적고 고주파 동작이 가능한 광범위 지연동기 루프 회로(wide range delay lodcked loop circuit) 및 이를 구비하는 광학 구동 시스템에 관한 것이다.
콤팩트 디스크 플레이어(Compact Disk Player:CDP), 디지탈 다기능 디스크 플레이어(Digital Versatile Disk Player:DVDP)와 같은 광학 구동 시스템에는 데이타 변조 및 복조를 위해 위상동기 루프 회로(phase locked loop circuit)나 지연동 기 루프 회로가 포함된다.
광학 구동 시스템에서는 데이터 변조 및 복조시 서로 다른 위상을 갖는 복수개의 클럭 신호들을 사용하여 데이터를 동기화(synchronizing)하고 직렬화(serializing)하는 데, 이 때 사용되는 복수개의 클럭 신호들은 데이터에 대한 전송 클럭 신호와 동기되어야 하고 클럭 신호들 상호 간에 등간격의 위상차를 가져야 한다. 따라서 이러한 복수개의 클럭 신호들을 생성하기 위해 위상동기 루프 회로나 지연동기 루프 회로가 이용된다.
그런데 현실에서 디지털 직렬 데이터를 고속으로 전송할 시에는, 전원 전압 변동이나 데이터 전송라인들 상호 간의 커플링(coupling)에 의해, 직렬 전송 데이터 및 전송 클럭 신호에 짧은 주기의 주파수 변동인 지터(jitter)가 나타나게 된다. 따라서 이러한 지터를 감소시키기 위해서는, 데이터를 동기화하고 직렬화하기 위해 사용되는 복수개의 클럭 신호들의 지터가 적어야 한다. 따라서 일반적으로 데이터를 고속으로 동기화하고 직렬화하는 회로에는 위상동기 루프 회로에 비해 지터 특성이 우수한 지연동기 루프 회로가 더 적합하다.
도 1은 광학 구동 시스템에 사용되는 종래의 지연동기 루프 회로를 나타내는 블록도이다. 도 2는 도 1의 종래의 지연동기 루프 회로에서 발생되는 복수개의 클럭 신호들의 타이밍도이다.
도 1을 참조하면, 종래의 지연동기 루프 회로는 지연체인(delay chain)(11), 위상 검출기(phase dector)(13), 전하 펌프(charge pump)(15), 및 루프 필터(loop filter)(17)를 구비한다.
지연체인(11)은 직렬연결되는 M(M는 복수)개의 지연소자들(delay cells)(111-11M)을 포함하고 제어전압(VCON)에 응답하여 입력 클럭신호(CLKIN)를 지연시킨다. 지연소자들(111-11M)의 출력단들로부터 서로 다른 위상을 갖는 M개의 클럭 신호들(CLK<1> 내지 CLK<M>)이 발생된다. 지연소자들(111-11M)은 T/M(T는 입력 클럭신호(CLKIN)의 주기)에 해당하는 지연시간(△)을 갖는다. 예컨대 입력 클럭신호(CLKIN)의 주파수가 800MHz이고 지연소자들(111-11M)의 갯수 M이 32일 때 지연소자들(111-11M)의 지연시간(△)은 39.06psec이어야 한다.
위상 검출기(13)는 입력 클럭신호(CLKIN)와 지연체인(11)의 출력 클럭신호 간의 위상차를 검출하고 검출된 위상차에 대응하는 업 신호(UP) 및 다운 신호(DOWN)를 발생한다. 전하 펌프(15)는 업 신호(UP) 및 다운 신호(DOWN)에 응답하여 소정의 전류를 출력단으로 소싱(sourcing)하거나 싱킹(sinking)한다. 루프 필터(17)는 전하 펌프(15)의 출력을 필터링하여 제어전압(VCON)을 발생한다.
여기에서 지연소자들(111-11M)로서는 전류가 많이 흐르면 지연시간이 짧아지고 전류가 적게 흐르면 지연시간이 길어지는 starved-current inverter 형태가 주로 사용된다. 그런데 일반적인 반도체 제조공정에서, 기본 인버터의 Low-to-High 전달지연(propagation delay) 및 High-to-Low 전달지연이 약 50psec 정도이기 때문에, 50psec 이내의 지연시간을 갖는 지연소자를 구성하는 것은 불가능하다. 만일 가능하다 하더라도 50psec 이내의 작은 지연시간을 만들기 위해서는 지연소자 내부에 흐르는 전류의 량을 크게 증가시켜야 하므로 결국 지연동기 루프 회로의 전체 소비전력이 커지게 된다.
따라서 상술한 종래의 지연동기 루프 회로는 광학 구동 시스템과 같이 최대 800MHz의 고주파 동작을 필요로 하는 응용에는 적절하지 않은 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 소비전력이 적고 고주파 동작이 가능한 광범위(wide range) 지연동기 루프 회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 상기 광범위 지연동기 루프 회로를 구비하는 광학 구동 시스템을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 지연동기 루프 회로는, 입력 클럭 신호를 수신하여 서로 다른 위상을 갖는 복수개의 클럭 신호들을 발생하는 지연동기 루프 회로에 있어서, 직렬연결되는 M(M는 복수)개의 지연소자들을 포함하는 주 지연체인(main delay chain), 및 직렬연결되는 M개의 지연소자들을 포함하는 복사 지연체인(replica delay chain)을 구비하고, 상기 지연소자들의 지연시간은 상기 복수개의 클럭 신호들 상호 간의 최소 위상차에 해당하는 목표 지연시간의 N(N는 자연수)배인 것을 특징으로 한다.
상기 N는 홀수이고, 상기 목표 지연시간은 T/M(T는 상기 입력 클럭 신호의 주기)이다.
상기 본 발명에 따른 지연동기 루프 회로는, 상기 입력 클럭 신호를 N 분주하는 주파수 분주기(frequency divider)를 더 구비한다. 상기 주 지연체인은 상기 주파수 분주기의 출력 클럭신호를 수신하여 f/N(f는 상기 입력 클럭 신호의 주파 수)의 주파수로 동작하며, 상기 복사 지연체인은 상기 입력 클럭신호를 수신하여 f의 주파수로 동작한다.
상기 본 발명에 따른 지연동기 루프 회로는, 상기 주파수 분주기의 출력 클럭신호와 상기 주 지연체인의 출력 클럭신호 간의 위상차를 검출하여 이에 대응하는 제어전압을 발생하고 상기 제어전압을 상기 주 지연체인 및 상기 복사 지연체인에 제공하는 제어회로를 더 구비한다.
상기 제어회로는 위상 검출기(phase dector), 전하 펌프(charge pump), 및 루프 필터(loop filter)를 구비한다. 상기 위상 검출기는 상기 주파수 분주기의 출력 클럭신호와 상기 제1지연체인의 출력 클럭신호 간의 위상차를 검출하고 검출된 위상차에 대응하는 업 신호 및 다운 신호를 발생한다. 상기 전하 펌프는 상기 업 신호 및 다운 신호에 응답하여 소정의 전류를 출력단으로 소싱(sourcing)하거나 싱킹(sinking)한다. 상기 루프 필터는 상기 전하 펌프의 출력을 필터링하여 상기 제어전압을 발생한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 광학 구동 시스템은, 기입 스트래티지(write strategy) 펄스 발생기/디코더 블록, 지연동기 루프 회로, 펄스 발생기, 데이터 싱크로나이져(data synchronizer), 및 시어리얼라이져(serializer)를 구비하는 것을 특징으로 한다.
상기 기입 스트래티지 펄스 발생기/디코더 블록은, 시어리얼(serial) EFM 데이터 및 비트 클럭 신호를 수신하고 이들을 디코딩하여 디코드된 M(M는 복수) 비트의 데이터 및 입력 클럭신호를 출력한다. 상기 지연동기 루프 회로는 상술한 본 발 명에 따른 지연동기 루프 회로로 구성되며 상기 입력 클럭 신호를 수신하여 서로 다른 위상을 갖는 M개의 클럭 신호들을 발생한다.
상기 펄스 발생기는 상기 M개의 클럭 신호들을 수신하여 상기 클럭 신호들 각각의 상승에지들에 대응하는 펄스들을 갖는 M개의 펄스신호들을 발생한다. 상기 데이터 싱크로나이져는 상기 M 비트의 데이터를 수신하여 상기 M개의 펄스신호들중 소정의 펄스신호들에 순차적으로 동기시켜 출력한다. 상기 시어리얼라이져는 상기 데이터 싱크로나이져로부터 순차적으로 출력되는 동기 데이터(synchronized data)를 상기 M개의 펄스신호들에 응답하여 직렬로 출력한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 지연동기 루프 회로를 나타내는 블록도이다. 도 4는 도 3의 일실시예에 따른 지연동기 루프 회로에서 발생되는 복수개의 클럭 신호들의 타이밍도이다.
도 3을 참조하면, 본 발명의 일실시예에 따른 지연동기 루프 회로는, 주파수 분주기(frequency divider)(31), 주 지연체인(main delay chain)(32), 복사 지연체인(replica delay chain)(33), 및 제어회로(34)를 구비한다.
주파수 분주기(31)는 입력 클럭 신호(CLKIN)를 N(N는 홀수의 자연수) 분주한다. 주 지연체인(32)은 직렬연결되는 M(M는 복수)개의 지연소자들(delay cells)(321 내지 32M)을 포함한다. 주 지연체인(32)은 주파수 분주기(31)의 출력 클럭신호(CLKIN-NT)를 수신하여 f/N(f는 입력 클럭 신호(CLKIN)의 주파수)의 주파수로 동작하며, 제어전압(VCON)에 응답하여 주파수 분주기(31)의 출력 클럭신호(CLKIN-NT)를 지연시킨다. 주 지연체인(32)은 제어회로(34)와 함께 루프(loop)를 형성하며 루프가 락킹(locking)이 되도록 하는 역할을 한다.
복사 지연체인(33)은 직렬연결되는 M개의 지연소자들(331 내지 33M)을 포함한다. 복사 지연체인(33)은 입력 클럭신호(CLKIN)를 직접 수신하여 f의 주파수로 동작하며, 제어전압(VCON)에 응답하여 입력 클럭신호(CLKIN)를 지연시켜 서로 다른 위상을 갖는 복수개의 클럭 신호들(CLK<N> 내지 CLK<MN>)을 발생한다.
특히 주 지연체인(32) 및 복사 지연체인(33) 내의 지연소자들(321 내지 32M, 331 내지 33M)은 지연시간이 원하는 목표 지연시간(△)의 N(N는 홀수의 자연수)배인 지연소자로 구성된다. 목표 지연시간(△)은 복수개의 클럭 신호들(CLK<N> 내지 CLK<MN>) 상호 간의 최소 위상차에 해당하는 시간으로서 T/M(T는 입력 클럭 신호(CLKIN)의 주기)이다. 다시말해 지연소자들(321 내지 32M, 331 내지 33M)은 N*T/M에 해당하는 지연시간을 갖는 동일한 지연소자들로 구성된다.
여기에서 두개의 지연체인, 즉 주 지연체인(32)과 복사 지연체인(33)이 사용되는 이유는 다음과 같다. 복사 지연체인(33)은 1 스텝 지연시간이 N*△, 즉 N*T/M인 지연셀들 M개를 포함하므로 복사 지연체인(33)의 전체 지연시간은 N*T가 된다. 따라서 이 복사 지연체인(33)만으로는 입력클럭 신호(CLKIN)와 복사 지연체인(33)의 최종 출력클럭 신호(CLK<MN>)간의 위상 에러(phase error)을 검출해 내는 것이 불가능하다.
이 때문에 위상 에러를 검출하여 루프가 락킹(locking)이 되도록 하는 역할을 담당하는 주 지연체인(32)이 별도로 사용되며, 주 지연체인(32)으로는 N*T의 주기를 갖는 신호, 즉 주파수 분주기(31)의 출력 클럭신호(CLKIN-NT)가 입력된다.
제어회로(34)는 주파수 분주기(31)의 출력 클럭신호(CLKIN-NT)와 주 지연체인(32)의 출력 클럭신호 간의 위상차를 검출하여 이에 대응하는 제어전압(VCON)을 발생하고 제어전압(VCON)을 주 지연체인(32) 및 복사 지연체인(33)에 제공한다.
제어회로(34)는 위상 검출기(phase dector)(341), 전하 펌프(charge pump)(342), 및 루프 필터(loop filter)(343)을 포함한다. 위상 검출기(341)는 주파수 분주기(31)의 출력 클럭신호(CLKIN-NT)와 주 지연체인(32)의 출력 클럭신호 간의 위상차를 검출하고 검출된 위상차에 대응하는 업 신호(UP) 및 다운 신호(DOWN)를 발생한다. 전하 펌프(342)는 업 신호(UP) 및 다운 신호(DOWN)에 응답하여 소정의 전류를 출력단으로 소싱(sourcing)하거나 싱킹(sinking)한다. 루프 필터(343)는 전하 펌프(342)의 출력을 필터링하여 제어전압(VCON)을 발생한다.
도 5는 도 3의 일실시예에 따른 지연동기 루프 회로에서 입력 클럭신호(CLKIN)의 주파수가 800MHz이고 N가 3이고 M가 32일 때 발생되는 클럭 신호들(CLK<3>,CLK<6>,...., CLK<32>)의 타이밍도를 나타낸다. 이 경우 지연소자들(321 내지 32M, 331 내지 33M)의 지연시간(3△)은 117.18psec이다.
도 3 및 도 5를 참조하면, 복사 지연체인(33)의 첫번째 지연소자(331)에서 CLKIN으로부터 3△만큼 지연된 CLK<3>가 발생되고 두번째 지연소자(332)에서 CLK<3>로부터 3△만큼 지연된 CLK<6>이 발생된다. 이와 같은 방식으로 하나의 지연소자를 지날 때마다 3△ 만큼 지연된 클럭 신호가 하나씩 겹치지 않게 발생되며 복사 지연체인(33)의 마지막 지연소자(33M)를 지나고 나서 CLK<32>가 발생된다. 결국 도 1 및 도 2에 도시된 종래기술에서의 클럭 신호들과 동일한 32개의 서로 다른 위상을 갖는 클럭 신호들이 발생된다.
이상에서 설명한 바와 같이, 종래의 지연동기 루프 회로는 입력클럭 신호(CLKIN)에 동기되는 M개의 서로 다른 위상을 갖는 클럭 신호들(CLK<1> 내지 CLK<M>)을 만들기 위해 1 스텝(step) 지연시간이 △, 즉 T/M(T는 입력 클럭신호(CLKIN)의 주기)인 M개의 지연셀들을 사용한다. 반면에 본 발명에 따른 지연동기 루프 회로는 입력클럭 신호(CLKIN)에 동기되는 M개의 서로 다른 위상을 갖는 클럭 신호들(CLK<1> 내지 CLK<M>)을 만들기 위해 1 스텝 지연시간이 △의 N배에 해당하는 N*T/M인 지연셀들 M개를 사용한다.
따라서 종래의 지연동기 루프 회로에 사용되는 지연소자들에 비해 본 발명에 따른 지연동기 루프 회로에 사용되는 지연소자들을 구현하는 것이 훨씬 용이하다. 그리고 본 발명에 따른 지연동기 루프 회로에 사용되는 지연소자들의 지연시간이 종래의 지연동기 루프 회로에 사용되는 지연소자들의 지연시간에 비해 훨씬 길므로, 본 발명에 따른 지연동기 루프의 소비 전력이 종래에 비해 적다. 또한 본 발명에 따른 지연동기 루프 회로는 종래의 지연동기 루프 회로에 비해 더 높은 고주파 영역에서도 동작 가능하다. 따라서 본 발명에 따른 지연동기 루프 회로는 광학 구동 시스템과 같이 최대 800MHz의 고주파 동작을 필요로 하는 응용에도 적절하게 사용될 수 있는 장점이 있다.
도 6은 도 3의 지연동기 루프 회로를 구비하는 본 발명에 따른 광학 구동 시스템을 나타내는 블록도이다. 본 발명에 따른 광학 구동 시스템은 CD 또는 DVD에 데이터를 기입할 때 사용되는 기입 스트래티지(write strategy)에 관한 것이다. 도 7은 도 6의 본 발명에 따른 광학 구동 시스템의 입출력 신호들의 타이밍도를 나타낸다.
도 6을 참조하면, 본 발명에 따른 광학 구동 시스템은, 기입 스트래티지(write strategy) 펄스 발생기/디코더 블록(61), 지연동기 루프 회로(62), 펄스 발생기(63), 4개의 데이터 싱크로나이져(data synchronizer)(641-644), 및 4개의 시어리얼라이져(serializer)(651-654)를 구비한다.
기입 스트래티지 펄스 발생기/디코더 블록(61)은 인코더(도시되지 않음)로부터 시어리얼(serial) EFM(Eight to Fourteen Modulation) 데이터(SDATA) 및 비트 클럭 신호(BITCLK)를 수신하고 이들을 디코딩하여 디코드된 M(여기에서는 M이 32인 경우이다.) 비트의 데이터(DATAIN1<32:1> 내지 DATAIN4<32:1>) 및 입력 클럭신호(CLKIN)를 출력한다. 지연동기 루프 회로(62)는 도 3에 도시된 지연동기 루프 회로로 구성되며 입력 클럭 신호(CLKIN)를 수신하여 서로 다른 위상을 갖는 32개의 클럭 신호들(CLK<32:1>)을 발생한다.
펄스 발생기(63)는 32개의 클럭 신호들(CLK<32:1>)을 수신하여 이 클럭 신호 들 각각의 상승에지들에 대응하는 펄스들을 갖는 32개의 펄스신호들(DLL_CLK<32:1>)을 발생한다. 데이터 싱크로나이져(641-644) 각각은 대응되는 32 비트의 데이터(DATAIN1<32:1> 내지 DATAIN4<32:1>)를 수신하여 상기 32개의 펄스신호들중 소정의 펄스신호들(DLL_CLK<20>, DLL_CLK<28>, DLL_CLK<4>, DLL_CLK<12>)에 순차적으로 동기시켜 출력한다. 시어리얼라이져(651-654) 각각은 대응되는 데이터 싱크로나이져(641-644)로부터 출력되는 동기 데이터(synchronized data)(SYNC_DATA1<32:1> 내지 SYNC_DATA4<32:1>)를 상기 32개의 펄스신호들(DLL_CLK<32:1>)에 응답하여 샘플링하여 직렬화된 출력데이터(Serialized DATAOUT)로서 직렬로 출력한다. 도 14에 도 6의 본 발명에 따른 광학 구동 시스템의 전체적인 동작 타이밍도가 도시되어 있다.
좀더 설명하면, 기입 스트래티지 펄스 발생기/디코더 블록(61)은 EFM(Eight to Fourteen Modulation) 디코더(611)와 4개의 디코더들(612-615)을 포함한다. EFM 디코더(611)는 인코더(도시되지 않음)로부터 시어리얼 EFM 데이터(SDATA) 및 비트 클럭 신호(BITCLK)을 수신하여, 도 7에 도시된 레이져 다이오드(Laser diode) 파우워 신호(LDP)의 마크(mark)의 길이와 스페이스(space)의 길이를 결정하고 동작 모드에 따라 이 정보를 디코딩한다.
CD 또는 DVD에 데이터를 기입할 때는 레이져 다이오드를 이용하며, 이때 레이져 다이오드 파우워 신호(LDP)를 로우(low) 레벨 또는 하이(high) 레벨로 조정하게 되는 데, 레이져 다이오드 파우워 신호(LDP)의 하이 레벨을 마크(mark)라 하고 LDP의 로우 레벨을 스페이스(space)라 한다.
레이져 다이오드 파우워 신호(LDP)를 일정하게 하이로만 유지할 경우에는, CD에 기입되는 데이터의 홈이 초기에는 폭이 좁았다가 점점 넓어지게 됨으로써 인접한 데이터의 홈과 오버랩(overlap)되어 데이터가 깨질 수 있는 문제점이 있다. 따라서 레이져 다이오드를 이용하여 CD 또는 DVD에 데이터를 기입할 때는, 레이져 다이오드 파우워 신호(LDP)가 도 7의 타이밍도에 도시된 바와 같이 조정되어야 한다.
도 7의 타이밍도를 참조하면 레이져 다이오드 파우워 신호(LDP)는 피크 레벨(PP), 바이어스 1 레벨(PB1), 바이어스 2 레벨(PB2), 및 바이어스 3 레벨(PB3)의 4개의 바이어스 레벨로 구성된다. 이 4개의 바이어스 레벨을 적절히 온/오프(On/Off)하여 원하는 LDP 신호를 만들기 위해서는 4개의 바이어스 레벨 제어신호들이 필요하며, 도 6의 본 발명에 따른 광학 구동 시스템에 의해 발생되는 출력데이터(Serialized DATAOUT1 내지 Serialized DATAOUT4)가 상기 4개의 바이어스 레벨 제어신호들에 해당한다.
도 8은 도 6에 도시된 펄스 발생기(63)의 구성을 나타내는 회로도이고 도 9는 도 8의 펄스 발생기의 동작 타이밍도이다.
도 8을 참조하면, 펄스 발생기(63)는 복수개의 앤드게이트들(A1-A6) 및 복수개의 인버터들(I1-I6)을 구비한다.
인버터(I1)는 클럭 신호(CLK<5>)를 반전시키고 앤드게이트(A1)는 클럭 신호(CLK<1>)과 인버터(I1)의 출력신호를 앤드게이팅하여 펄스 신호(DLL_CLK<1>)를 발생한다. 이와 같은 방식으로 앤드게이트들(A1-A6)로부터 복수개의 펄스신호들 (DLL_CLK<32:1>)이 발생된다. 도 9의 타이밍도에 도시된 바와 같이 펄스신호들(DLL_CLK<32:1>)은 클럭 신호들(CLK<32:1>) 각각의 상승에지들에 대응하는 펄스들을 갖는다.
도 10은 도 6에 도시된 데이터 싱크로나이져(641-644)의 구성을 나타내는 회로도이고 도 11은 도 10의 데이터 싱크로나이져의 동작 타이밍도이다.
도 10을 참조하면, 데이터 싱크로나이져(641-644)는 복수개의 플립플롭 블록들(101-107)을 구비하고 플립플롭 블록들(101-107) 각각은 8개의 플립플롭들을 포함한다.
도 11의 타이밍도에 도시된 바와 같이, 32 비트의 데이터(DATAIN<32:1>)는 8비트씩 샘플링되어 펄스신호들(DLL_CLK<20>, DLL_CLK<28>, DLL_CLK<4>, DLL_CLK<12>)에 순차적으로 동기되어 동기 데이터(synchronized data)(SYNC_DATA<8:1>, SYNC_DATA<16:9>, SYNC_DATA<24:17>, SYNC_DATA4<32:25>)로서 출력된다.
도 12는 도 6에 도시된 시어리얼라이져(651-654)의 구성을 나타내는 회로도이고 도 13은 도 12의 시어리얼라이져의 동작 타이밍도이다.
도 12를 참조하면, 시어리얼라이져(651-654)는 복수개의 앤드게이트들(A11-A18)과 복수개의 오아게이트들(O11-O16)을 포함하여 구성된다. 도 13의 타이밍도에 도시된 바와 같이, 데이터 싱크로나이져(641-644)로부터 입력되는 동기 데이터(SYNC_DATA<32:1>)는 펄스신호들(DLL_CLK<32:1>)에 응답하여 순차적으로 샘플링되어 직렬화된 출력데이터(Serialized DATAOUT)로서 직렬로 출력된다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 지연동기 루프 회로는 지연시간이 원하는 목표 지연시간(△)의 N(N는 홀수의 자연수)배인 지연소자들을 사용하여 구성된다. 따라서 지연소자들 자체를 구현하는 것이 용이하고, 이러한 지연소자들을 사용하여 구성되는 본 발명에 따른 지연동기 루프 회로는 종래의 회로에 비해 소비 전력이 적고 더 높은 고주파 영역에서도 동작 가능하다. 따라서 본 발명에 따른 지연동기 루프 회로를 포함하여 구성되는 광학 구동 시스템은 소비전력이 감소되고 800MHz의 고주파 영역에서도 안정적으로 동작될 수 있는 장점이 있다.

Claims (17)

  1. 입력 클럭 신호를 수신하여 서로 다른 위상을 갖는 복수개의 클럭 신호들을 발생하는 지연동기 루프 회로에 있어서,
    직렬연결되는 M(M는 복수)개의 지연소자들을 포함하는 주 지연체인(main delay chain); 및
    직렬연결되는 M개의 지연소자들을 포함하는 복사 지연체인(replica delay chain)을 구비하고,
    상기 지연소자들의 지연시간은 상기 복수개의 클럭 신호들 상호 간의 최소 위상차에 해당하는 목표 지연시간의 N(N는 자연수)배인 것을 특징으로 하는 지연동기 루프 회로.
  2. 제1항에 있어서, 상기 N는 홀수인 것을 특징으로 하는 지연동기 루프 회로.
  3. 제1항에 있어서, 상기 목표 지연시간은 T/M(T는 상기 입력 클럭 신호의 주기)인 것을 특징으로 하는 지연동기 루프 회로.
  4. 제1항에 있어서,
    상기 입력 클럭 신호를 N 분주하는 주파수 분주기(frequency divider)를 더 구비하고,
    상기 주 지연체인은 상기 주파수 분주기의 출력 클럭신호를 수신하여 f/N(f는 상기 입력 클럭 신호의 주파수)의 주파수로 동작하며, 상기 복사 지연체인은 상기 입력 클럭신호를 수신하여 f의 주파수로 동작하는 것을 특징으로 하는 지연동기 루프 회로.
  5. 제4항에 있어서,
    상기 주파수 분주기의 출력 클럭신호와 상기 주 지연체인의 출력 클럭신호 간의 위상차를 검출하여 이에 대응하는 제어전압을 발생하고 상기 제어전압을 상기 주 지연체인 및 상기 복사 지연체인에 제공하는 제어회로를 더 구비하는 것을 특징으로 하는 지연동기 루프 회로.
  6. 제5항에 있어서, 상기 제어회로는,
    상기 주파수 분주기의 출력 클럭신호와 상기 주 지연체인의 출력 클럭신호 간의 위상차를 검출하고 검출된 위상차에 대응하는 업 신호 및 다운 신호를 발생하는 위상 검출기(phase dector);
    상기 업 신호 및 다운 신호에 응답하여 소정의 전류를 출력단으로 소싱(sourcing)하거나 싱킹(sinking)하는 전하 펌프(charge pump); 및
    상기 전하 펌프의 출력을 필터링하여 상기 제어전압을 발생하는 루프 필터(loop filter)를 구비하는 것을 특징으로 하는 지연동기 루프 회로.
  7. 입력 클럭 신호를 N(N는 자연수) 분주하는 주파수 분주기(frequency divider);
    직렬연결되는 M(M는 복수)개의 지연소자들을 포함하고, 제어전압에 응답하여 상기 주파수 분주기의 출력 클럭신호를 지연시키는 제1지연체인(delay chain);
    상기 주파수 분주기의 출력 클럭신호와 상기 제1지연체인의 출력 클럭신호 간의 위상차를 검출하고 이에 대응하여 상기 제어전압을 발생하는 제어회로; 및
    직렬연결되는 M개의 지연소자들을 포함하고, 상기 제어전압에 응답하여 상기 입력 클럭신호를 지연시켜 서로 다른 위상을 갖는 복수개의 클럭 신호들을 발생하는 제2지연체인을 구비하는 것을 특징으로 하는 지연동기 루프 회로.
  8. 제7항에 있어서, 상기 N는 홀수인 것을 특징으로 하는 지연동기 루프 회로.
  9. 제7항에 있어서, 상기 지연소자들은 N*T/M(T는 상기 입력 클럭 신호의 주기)에 해당하는 지연시간을 갖는 것을 특징으로 하는 지연동기 루프 회로.
  10. 제7항에 있어서, 상기 제어회로는,
    상기 주파수 분주기의 출력 클럭신호와 상기 제1지연체인의 출력 클럭신호 간의 위상차를 검출하고 검출된 위상차에 대응하는 업 신호 및 다운 신호를 발생하는 위상 검출기(phase dector);
    상기 업 신호 및 다운 신호에 응답하여 소정의 전류를 출력단으로 소싱(sourcing)하거나 싱킹(sinking)하는 전하 펌프(charge pump); 및
    상기 전하 펌프의 출력을 필터링하여 상기 제어전압을 발생하는 루프 필터(loop filter)를 구비하는 것을 특징으로 하는 지연동기 루프 회로.
  11. 시어리얼(serial) EFM 데이터 및 비트 클럭 신호를 수신하고 이들을 디코딩 하여 디코드된 M(M는 복수) 비트의 데이터 및 입력 클럭신호를 출력하는 기입 스트래티지(write strategy) 펄스 발생기/디코더 블록;
    상기 입력 클럭 신호를 수신하여 서로 다른 위상을 갖는 M개의 클럭 신호들을 발생하는 지연동기 루프 회로;
    상기 M개의 클럭 신호들을 수신하여 상기 클럭 신호들 각각의 상승에지들에 대응하는 펄스들을 갖는 M개의 펄스신호들을 발생하는 펄스 발생기;
    상기 M 비트의 데이터를 수신하여 상기 M개의 펄스신호들중 소정의 펄스신호들에 순차적으로 동기시켜 출력하는 데이터 싱크로나이져(data synchronizer); 및
    상기 데이터 싱크로나이져로부터 순차적으로 출력되는 동기 데이터(synchronized data)를 상기 M개의 펄스신호들에 응답하여 직렬로 출력하는 시어리얼라이져(serializer)를 구비하고,
    상기 지연동기 루프 회로 내의 지연소자들의 지연시간이 상기 M개의 클럭 신호들 상호 간의 최소 위상차에 해당하는 목표 지연시간의 N(N는 자연수)배인 것을 특징으로 하는 광학 구동 시스템.
  12. 제11항에 있어서, 상기 지연동기 루프 회로는,
    직렬연결되는 M개의 지연소자들을 포함하는 주 지연체인(main delay chain); 및
    직렬연결되는 M개의 지연소자들을 포함하는 복사 지연체인(replica delay chain)을 구비하는 것을 특징으로 하는 광학 구동 시스템.
  13. 제12항에 있어서, 상기 N는 홀수인 것을 특징으로 하는 광학 구동 시스템.
  14. 제12항에 있어서, 상기 목표 지연시간은 T/M(T는 상기 입력 클럭 신호의 주기)인 것을 특징으로 하는 광학 구동 시스템.
  15. 제12항에 있어서, 상기 지연동기 루프 회로는,
    상기 입력 클럭 신호를 N 분주하는 주파수 분주기(frequency divider)를 더 구비하고,
    상기 주 지연체인은 상기 주파수 분주기의 출력 클럭신호를 수신하여 f/N(f는 상기 입력 클럭 신호의 주파수)의 주파수로 동작하며, 상기 복사 지연체인은 상기 입력 클럭신호를 수신하여 f의 주파수로 동작하는 것을 특징으로 하는 광학 구동 시스템.
  16. 제15항에 있어서, 상기 지연동기 루프 회로는,
    상기 주파수 분주기의 출력 클럭신호와 상기 주 지연체인의 출력 클럭신호 간의 위상차를 검출하여 이에 대응하는 제어전압을 발생하고 상기 제어전압을 상기 주 지연체인 및 상기 복사 지연체인에 제공하는 제어회로를 더 구비하는 것을 특징으로 하는 광학 구동 시스템.
  17. 제16항에 있어서, 상기 제어회로는,
    상기 주파수 분주기의 출력 클럭신호와 상기 주 지연체인의 출력 클럭신호 간의 위상차를 검출하고 검출된 위상차에 대응하는 업 신호 및 다운 신호를 발생하는 위상 검출기(phase dector);
    상기 업 신호 및 다운 신호에 응답하여 소정의 전류를 출력단으로 소싱(sourcing)하거나 싱킹(sinking)하는 전하 펌프(charge pump); 및
    상기 전하 펌프의 출력을 필터링하여 상기 제어전압을 발생하는 루프 필터(loop filter)를 구비하는 것을 특징으로 하는 광학 구동 시스템.
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