JP2001035994A

JP2001035994A - 半導体集積回路装置およびシステム基板

Info

Publication number: JP2001035994A
Application number: JP11201965A
Authority: JP
Inventors: Tomoyoshi Momohara; 朋美桃原
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-07-15
Filing date: 1999-07-15
Publication date: 2001-02-09

Abstract

(57)【要約】【課題】複数の機能回路を混載した集積回路チップの裏
面同士を接着した場合でも、放熱特性を向上させるとと
もに電気的特性への悪影響を低減させ、特に低電圧動作
下における動作の安定化を図り、メモリ機能を有するチ
ップに適用した場合に比較的安価にメモリ容量を容易に
増大させる。【解決手段】第１導電型の半導体基板10の表層部に選択
的に島状に形成された複数の第２導電型のウエル領域22
-2〜22-5に各対応して機能回路2 〜5 が形成され、各機
能回路が分離領域によって互いに分離されて形成された
２個のチップ11、12と、２個のチップのそれぞれの裏面
同士を接着した導電性接着剤と、接着により積層された
チップがアセンブリされ、そのアセンブリ面とは反対面
側に外部端子17が設けられた印刷配線部材14とを具備す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびシステム基板に係り、特にチップ裏面同士を接
着した半導体集積回路装置およびそれを複数個実装した
システム基板に関するものであり、半導体集積回路装置
を組み込んだ機器のシステム基板の集積度の向上、小形
化を実現するために使用される。

【０００２】

【従来の技術】半導体装置を使用した製品、特にパーソ
ナルコンピュータ、携帯電話、ゲーム機などの分野を中
心に、多機能化、小型化、低価格化の要求が高まってい
る。

【０００３】多機能化を推進していくと、システムが複
雑になり、様々な機能の半導体装置を必要とし、また、
膨大な容量のメモリを必要とする。このため、システム
を構築するのに必要な単体の半導体装置の数が増す。

【０００４】単体の半導体装置では、特にプロセッサを
中心に、年々、多くの機能が１チップに集積されつつあ
り、小型化している。また、メモリ装置も同様で、１チ
ップに集積される容量が増え、やはり小型化している。

【０００５】現在、メモリカードは、フロッピーディス
ク駆動装置、ハードディスク駆動装置などの機械的制御
による記憶媒体を置き換えるべく、高集積化、高信頼性
化、小形化を目指して技術開発がなされている。そし
て、デジタルカメラ、ボイスレコーダ装置などの分野で
は、小容量の記憶媒体（フィルム、テープなど）の置き
換えとしてメモリカードが徐々に採用されている。

【０００６】しかし、現状では、メモリカードは高価で
あり、大容量の記憶媒体（フロッピーディスク、ハード
ディスクなど）の置き換えを目指すには、さらなる高集
積化、低価格化の実現が望まれる。現時点では、高集積
化、低価格化を図るためには、先端プロセス、回路技術
を採用しているが、製造価格が高くなり、メモリカード
の市場拡大が制限されている。また、メモリの大容量化
に伴い、チップサイズが増大し、歩留りの向上が困難に
なり、コストアップにつながる。

【０００７】このような背景から、比較的小さな容量の
２個のメモリチップの裏面同士を絶縁性接着剤により接
着して積層する技術により、メモリ容量を容易に増大さ
せ、中容量のメモリを比較的安価に実現する技術が提案
されている。

【０００８】しかし、このようなチップ積層技術を用い
るとしても、チップの低価格化、小型化に対する市場の
要求に応じるべく、微細化技術を導入すると、従来の素
子分離技術や回路分離技術では、各回路で発生するノイ
ズなどに起因して基板電位が不安定になる。特に低電源
電圧が進んだ場合には、電源電圧に対して信号電圧の動
作マージンが少なくなり、前記した誤動作が顕著にな
る。

【０００９】これらの問題点について、以下に具体的に
説明する。

【００１０】図１８（ａ）は、従来のＣＭＯＳ構造の一
例を持つメモリチップの断面構造を示しており、このチ
ップの２個の裏面同士を絶縁性接着剤により接着して積
層した状態の断面構造を図１８（ｂ）に示している。

【００１１】即ち、図１８（ａ）に示すようなトリプル
ウエル構造を用いたＣＭＯＳ構造は、Ｎ型基板181 の表
層部に選択的に第１のＰウエル182 、第１のＮウエル18
3 、第２のＰウエル184 、基板電極領域185 を形成して
いる。上記第１のＰウエル182 の表層部に選択的に第２
のＮウエル186 、ＮＭＯＳＦＥＴのソース・ドレイン領
域187 を形成するとともにＰウエル電極領域188 を形成
している。前記第１のＮウエル183 および第２のＮウエ
ル186 には、ＰＭＯＳＦＥＴのソース・ドレイン領域18
9 およびＮウエル電極領域190 を形成している。そし
て、前記第２のＰウエル184 には、ＮＭＯＳＦＥＴのソ
ース・ドレイン領域191 を形成するとともにＰウエル電
極領域192 を形成している。

【００１２】このようなトリプルウエル構造は、外部電
源電圧と内部回路の電源電圧とを変えて回路を動作を行
わせる場合に用いられている。この場合、一般に、第１
のＰウエル182 内の第２のＮウエル186 には、Ｎ型基板
181 の電位（電源電圧ＶCC1）より低い電位ＶCC2 が印
加される。

【００１３】図１８（ｂ）に示すように、上記したよう
な図１８（ａ）の構造を有する２個のメモリチップ193
の裏面同士を接着剤194 により接着して積層する場合、
電源電圧ＶCC1 が例えば２．５Ｖより低下すると、電源
電圧のリップルにより、一方のメモリチップのメモリセ
ルのデータの内容が破壊されるおそれがあるので、絶縁
性接着剤194 により接着している。しかし、チップ裏面
のラップ表面の凹凸により、チップ間絶縁距離のばらつ
きが問題になる。

【００１４】一方、互いに機能が異なっている複数の機
能回路を１つの半導体チップに混載する技術（いわゆる
システムオンシリコン技術）が模索されるようになって
きた。

【００１５】このような複数の機能回路を混載したチッ
プに対して、従来の積層技術をそのまま適用することも
可能ではあるが、各機能回路を分離領域によって互いに
分離する技術と併用して効果的なチップ接着積層技術を
適用する工夫を施すことが望まれる。

【００１６】

【発明が解決しようとする課題】上述したように従来の
絶縁性接着剤を用いたチップ積層技術は、低電圧動作化
が進んだ場合に動作マージンが低下するなどの問題があ
る。

【００１７】本発明は上記の事情に鑑みてなされたもの
で、複数の機能回路を混載した半導体集積回路チップの
少なくとも２個の裏面同士を接着した場合でも、放熱特
性を向上させるとともに電気的特性への悪影響を低減さ
せ、特に低電圧動作下における動作の安定化を図ること
が可能になる半導体集積回路装置を提供することを目的
とする。

【００１８】また、本発明は、メモリ機能を有するチッ
プに適用した場合には、比較的安価にメモリ容量を容易
に増大させることが可能になる半導体集積回路装置を提
供することを目的とする。

【００１９】また、本発明の他の目的は、本発明の複数
チップ接着タイプの半導体集積回路装置を複数搭載する
ことにより、集積度の向上、小形化を実現することがで
き、メモリ機能を有するチップを用いた場合には、中容
量、大容量を比較的安価に実現し得るシステム基板を提
供することにある。

【００２０】

【課題を解決するための手段】本発明の第１の半導体集
積回路装置は、第１導電型の半導体基板の表層部に選択
的に島状に複数形成された前記第１導電型とは逆導電型
である第２導電型の第１のウエル領域、前記第１のウエ
ル領域中に選択的に島状に形成された第１導電型の第２
のウエル領域および少なくとも前記第２のウエル領域に
形成された機能回路を含む２個のチップと、前記２個の
チップのそれぞれの裏面同士を接着した導電性接着剤と
を具備することを特徴とする。

【００２１】本発明の第２の半導体集積回路装置は、本
発明の第１の半導体集積回路装置が少なくとも１個アセ
ンブリされた印刷配線部材をさらに具備することを特徴
とする。

【００２２】本発明の第３の半導体集積回路装置は、チ
ップ間分離領域を介して隣接する複数のチップ領域を単
位とする２個のチップと、前記２個のチップのそれぞれ
の裏面同士を接着した導電性接着剤とを具備し、前記各
チップ領域は、第１導電型の半導体基板の表層部に前記
第１導電型とは逆導電型である第２導電型の第１のウエ
ル領域が選択的に島状に複数形成され、前記第１のウエ
ル領域中に第１導電型の第２のウエル領域が選択的に島
状に形成され、少なくとも前記第２のウエル領域に機能
回路が形成されていることを特徴とする。

【００２３】本発明の第４の半導体集積回路装置は、本
発明の第３の半導体集積回路装置が少なくとも１個アセ
ンブリされた印刷配線部材をさらに具備することを特徴
とする。

【００２４】本発明の第５の半導体集積回路装置は、第
１導電型の半導体基板の表層部に選択的に島状に複数形
成された前記第１導電型とは逆導電型である第２導電型
の第１のウエル領域、前記第１のウエル領域中に選択的
に島状に形成された第１導電型の第２のウエル領域およ
び少なくとも前記第２のウエル領域に形成された機能回
路を含むチップ領域を少なくとも１個有する第１、第２
および第３のチップと、前記第１および第２のチップの
それぞれの裏面同士を接着した導電性接着剤と、前記接
着により積層された第１のチップの片面側と前記第３の
チップの片面側とをフリップチップ方式により接続固定
したフリップチップ接続部と、前記第３のチップの他面
側がアセンブリされた印刷配線部材と、前記印刷配線部
材およびその上にアセンブリされた三層積層構造のチッ
プを収容し、前記第２のチップの他面側および前記印刷
配線部材上の接続端子に選択的かつ電気的に接続される
複数の外部端子を有するパッケージとを具備することを
特徴とする。

【００２５】本発明のシステム基板は、本発明の半導体
集積回路装置の複数個を、印刷配線基板の片面あるいは
両面に実装したことを特徴とする。

【００２６】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００２７】＜半導体集積回路装置の第１の実施形態＞
図１は、本発明の半導体集積回路装置の第１の実施形態
に係る断面構造を概略的に示している。

【００２８】第１のチップ11および第２のチップ12は、
それぞれの裏面同士が熱伝導性が良好な導電性接着剤13
により接着して積層されている。これらの各チップは、
複数の機能回路を混載した半導体集積回路チップであ
り、後で詳細に説明するが、その一例としては、半導体
基板の表層部に選択的に島状に形成された複数の半導体
層（ウエル領域）に各対応してプロセッサ、ＳＲＡＭ、
ＤＲＡＭ、Flash-ＥＥＰＲＯＭなどの機能回路が形成さ
れ、各機能回路が分離領域によって互いに絶縁分離され
たチップ領域が、ウエハーから分割されたものである。

【００２９】なお、前記各チップ11、12は、複数のウエ
ル領域に対応して複数種類の機能回路が形成されたもの
（例えばメモリ混載チップ）に限らず、単一機能を有す
る機能回路の複数の構成要素が複数のウエル領域に対応
して形成されたチップ（例えば半導体メモリのメモリセ
ルアレイ、周辺回路、入出力回路などが複数のウエル領
域に対応して形成されたメモリチップ）であってもよ
い。

【００３０】そして、このような接着積層構造の２チッ
プは、チップサイズより若干大きめの印刷配線部材（例
えば印刷配線基板）14上にアセンブリされ、例えば絶縁
樹脂15により封止され、樹脂封止型のチップサイズパッ
ケージを有する半導体集積回路装置となる。

【００３１】この場合、第１のチップ11の素子・接続端
子形成面は、印刷配線板14上にフリップチップ方式によ
り接続固定され、第２のチップ12の素子・接続端子形成
面の接続端子は、例えばボンディングワイヤー16により
前記印刷配線部材上の接続端子に接続されている。そし
て、これらのボンディングワイヤーおよび接着積層構造
の２チップが前記樹脂15により封止されている。

【００３２】なお、上記印刷配線部材14の裏面（チップ
の非搭載面）には、例えばボールグリッドアレイタイプ
の外部接続端子17群が形成されている。また、第２のチ
ップ12の素子・接続端子形成面の接続端子は、バンプ電
極（図示せず）を介して外部と接続するようにしてもよ
い。

【００３３】このような半導体集積回路装置の第１の実
施形態によれば、２個のチップの裏面同士が熱伝導性が
良好な接着剤により接着されて積層されているので、一
方のチップが動作状態で発熱していても、他方のチップ
のすくなくとも一部（例えばメモリ部）が例えば待機状
態で発熱が少ない場合には、上記一方のチップの発熱を
他方のチップからも放熱させることが可能になるので、
放熱特性が向上する。

【００３４】また、各チップの裏面同士が導電性接着剤
により接着されて積層されているので、各チップの基板
電位が等電位化されて安定化されるので、低電源電圧が
進んだ場合の動作マージンの低下による電気的特性への
悪影響が少なくなる。特に、各チップは、複数の機能回
路を混載したチップであり、複数の機能回路がウエル領
域により互いに絶縁分離されており、電気的に互いの影
響が少ないので、低電源電圧が進んだ場合の電気的特性
への悪影響が少ない。

【００３５】また、各チップの裏面同士が導電性接着剤
により接着されて積層されているので、各チップ裏面の
ラップ表面の凹凸が存在しても、チップ間絶縁距離のば
らつきの問題は発生しない。

【００３６】したがって、第１の実施形態に係る半導体
集積回路装置をメモリ機能を有するチップに適用した場
合には、比較的安価にメモリ容量を容易に増大させるこ
とが可能になる。

【００３７】なお、前記したように接着により積層され
たチップを１組として、２組以上を印刷配線部材上にア
センブリして例えば樹脂封止した半導体集積回路装置を
構成した場合にも、上記したような効果が同様に得られ
る。

【００３８】また、前記２個のチップの裏面同士が導電
性接着剤により接着されて積層された状態（印刷配線部
材上にアセンブリされていない状態）の半導体集積回路
装置を構成した場合にも、第１の実施形態と同様の効果
が得られる。

【００３９】図２は、図１に示した半導体集積回路装置
の変形例を示す断面図である。

【００４０】この半導体集積回路装置は、図１に示した
半導体集積回路装置と比べて、第２のチップの素子・接
続端子形成面に、コンデンサ、インダクタンス、抵抗、
発振回路、デコーダ回路などの電子部品21を搭載し、従
来の半導体集積回路装置に外付け接続されていた電子部
品を内蔵するように変更したものである。

【００４１】この場合、高速動作を必要とする半導体集
積回路装置では、一般に多数の電源コンデンサが必要で
あるが、これらを内蔵するように変更したので、より小
型のメモリカードなどを実現することができる。

【００４２】次に、前記第１の実施形態に係る各チップ
をウエハーから分割する前のウエハー上のチップ領域の
実施形態の１例について説明する。

【００４３】図１３は、ウエハー上のチップ領域の一例
を概略的に示す断面図である。

【００４４】図１３に示すように、チップ領域１には、
Ｐ型シリコン基板（Ｐ−ＳＵＢ）１０の表層部に、Ｐ型
基板とは逆導電型の複数の半導体層（Ｎウエル領域）が
選択的に島状に形成されている。そして、各Ｎウエル領
域に、それぞれ対応して複数の機能回路が形成され、各
機能回路は分離領域によって互いに絶縁分離されてい
る。この分離領域は、チップ領域１の側面の全周に渡っ
て形成されており、本例ではＰ型シリコン基板１０が用
いられている。

【００４５】図１３に示すチップ領域１には、例えば互
いに機能が異なっている複数の機能回路を混載してお
り、複数の機能回路のうちチップの電位を揺らす機能回
路を分離領域によって他の機能回路から分離するととも
に、分離領域をチップの側面の全周に渡って形成してい
る。

【００４６】このようなチップ領域１によれば、特にチ
ップの電位を揺らす機能回路（不揮発性メモリ回路、ア
ナログ回路の少なくとも１つを含む）を分離領域によっ
て他の機能回路（デジタル回路、デジタル／アナログ変
換回路、スタティック型メモリ回路、ダイナミック型メ
モリ回路の少なくとも１つを含む）から分離しているの
で、チップの電位を揺らす機能回路が他の機能回路に影
響を与えなくなる。

【００４７】本例では、前記複数の機能回路として、プ
ロセッサ２、ＳＲＡＭ３、ＤＲＡＭ４、Flash-ＥＥＰＲ
ＯＭ５などが形成されている。

【００４８】なお、前記プロセッサ２は、マイクロプロ
セッサの他、ＣＰＵ(Central Processing Unit) 、ＤＳ
Ｐ(Digital Signal Processer)などの制御回路、あるい
は演算回路など、基本的に論理回路により構成されてい
る回路を含む。前記ＳＲＡＭ３は、ＳＲＡＭの他、クロ
スカップル型ラッチ回路など、基本的に論理回路により
構成されるメモリ回路を含む。ＤＲＡＭ４は、非同期型
制御のＤＲＡＭの他、同期型制御のＤＲＡＭなどを含
む。前記Flash-ＥＥＰＲＯＭ５は、ＮＯＲ型の他、ＮＡ
ＮＤ型なども含む。

【００４９】即ち、図１３において、Ｐ型シリコン基板
１０の中には、複数の大きなＮ型ウェル（Ｎ−ＷＥＬ
Ｌ）２２-2〜２２-5が設けられており、それぞれには対
応してプロセッサ２、ＳＲＡＭ３、ＤＲＡＭ４、Flash-
ＥＥＰＲＯＭ５が形成されている。

【００５０】大きなウェル２２-2〜２２-5には、それぞ
れ各機能回路に最適な電源電位が供給されるようになっ
ている。ウェル２２-2に高電位電源ＶＣＣが、ウェル２
２-3に高電位電源ＶＤＤ３が、ウェル２２-4に高電位電
源ＶＤＤ４が、ウェル２２-5に高電位電源ＶＤＤ５が供
給されている。

【００５１】高電位電源ＶＣＣは、図示せぬ低電位電源
ＶＳＳとともに、チップ１の外部から供給される外部電
源であり、高電位電源ＶＤＤ３〜ＶＤＤ５はそれぞれ、
外部電源ＶＣＣをチップ１内で電圧変換することで発生
された内部電源である。上記電圧変換は、外部電源のレ
ベルを下げる降圧およびレベルを上げる昇圧などを含
む。Ｐ型シリコン基板１０は、実使用時およびテスト時
には接地される。

【００５２】上記したような図１３に示したようなチッ
プは、プロセッサ２、ＳＲＡＭ３、ＤＲＡＭ４、Flash-
ＥＥＰＲＯＭ５などの機能回路がそれぞれ、Ｎ型ウェル
２２-2〜２２-5に形成され、各機能回路間が、Ｎ型ウェ
ル２２-2〜２２-5とＰ型シリコン基板１０とのＰＮ接合
によって互いに分離されている。このため、機能回路の
一つ一つを、他の機能回路の影響を受けないまま、テス
トすることができる。これにより、一つのチップ１に混
載された、互いに機能の異なる複数の機能回路各々の特
性を、それぞれ正確に測定することができる。

【００５３】また、Ｐ型シリコン基板１０は、ウェーハ
そのものであるので、各チップ相互間においても、各機
能回路は、互いに分離されるようになる。このため、チ
ップ１に含まれている機能回路の一つ一つを、他のチッ
プに含まれている機能回路の影響を受けないまま、複数
のチップ１を同時にテストできる。これにより、一つの
チップ１に混載された、互いに機能の異なる複数の機能
回路各々の特性を、複数のチップ１で同時に、それぞれ
正確に測定することができる。

【００５４】また、ウェル２２-2〜２２-5それぞれに
は、互いに異なった電位が供給されるので、各機能回路
の特性を最大限に引き出せるような電源電位を、各機能
回路ごとに与えることができる。

【００５５】以下、図１３中の各ウェル２２-2〜２２-5
の詳細な断面構造を説明する。

【００５６】図１４は、図１３中のウェル２２-2を取り
出して示す断面図である。

【００５７】図１４に示すように、大きなＮ型ウェル２
２-2の中には、Ｐ型ウェル２３-2と、Ｎ型ウェル２４-2
とがそれぞれ形成されている。Ｐ型ウェル２３-2には低
電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウ
ェル２３-2にはＮチャネル型ＭＯＳＦＥＴ（以下、ＮＭ
ＯＳという）１が形成されている。また、Ｎ型ウェル２
４-2には、大きなＮ型ウェル２２-2と同じ、高電位電源
ＶＣＣが供給されている。Ｎ型ウェル２４-2にはＰチャ
ネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳという）１が形成
されている。Ｎ型ウェル２４-2は、大きなＮ型ウェル２
２-2よりも高い不純物濃度を有している。これにより、
ＰＭＯＳ１の微細化を図れるが、Ｎ型ウェル２４-2は、
無くても良い。

【００５８】大きなＮ型ウェル２２-2の中には、Ｐ型ウ
ェル２５-2が形成されている。Ｐ型ウェル２５-2には、
低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型
ウェル２５-2の中には、Ｎ型ウェル２６-2と、Ｐ型ウェ
ル２７-2とがそれぞれ形成されている。Ｎ型ウェル２６
-2には高電位電源ＶＤＤ２が供給されている。電源ＶＤ
Ｄ２は、電源ＶＣＣと異なるもので、外部電源電位をチ
ップ１内で電圧変換することで発生された内部電源であ
る。Ｎ型ウェル２６-2にはＰＭＯＳ２が形成されてい
る。また、Ｐ型ウェル２７-2には、低電位電源ＶＳＳが
供給されている。Ｐ型ウェル２７-2にはＮＭＯＳ２が形
成されている。Ｐ型ウェル２７-2は、Ｐ型ウェル２５-2
よりも高い不純物濃度を有している。Ｐ型ウェル２７-2
は、Ｎ型ウェル２４-2と同様に無くても良い。

【００５９】プロセッサ２は、基本的に、ＮＭＯＳ１、
２、ＰＭＯＳ１、２により構成されるが、プロセッサ２
を、内部電源ＶＤＤ２により駆動されるＮＭＯＳ２、Ｐ
ＭＯＳ２のみで構成するようにしても良い。この場合に
は、外部電源ＶＣＣにより駆動されるＮＭＯＳ１、ＰＭ
ＯＳ１は、例えば外部電源ＶＣＣから内部電源ＶＤＤ２
を発生させる電圧発生回路などに使用されると良い。ま
た、大きなＮ型ウェル２２-2の中には、Ｐ型ウェル２５
-2と同様なＰ型ウェルが、複数形成されていても良い。

【００６０】なお、図１４において、参照符号Ｇは、Ｍ
ＯＳＦＥＴのゲートを示している。

【００６１】図１５は、図１３中のウェル２２-3を取り
出して示す断面図である。

【００６２】図１５に示すように、大きなＮ型ウェル２
２-3の中には、Ｐ型ウェル２３-3と、Ｎ型ウェル２４-3
とがそれぞれ形成されている。Ｐ型ウェル２３-3には低
電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型ウ
ェル２３-3にはＮＭＯＳ３が形成されている。また、Ｎ
型ウェル２４-3には、大きなＮ型ウェル２２-3と同じ、
高電位内部電源ＶＤＤ３が供給されている。Ｎ型ウェル
２４-3にはＰＭＯＳ３が形成されている。Ｎ型ウェル２
４-3は、大きなＮ型ウェル２２-3よりも高い不純物濃度
を有している。Ｎ型ウェル２４-3は、無くても良い。

【００６３】大きなＮ型ウェル２２-3の中には、Ｐ型ウ
ェル２５-3が形成されている。Ｐ型ウェル２５-3には、
低電位電源ＶＳＳ（接地電位）が供給されている。Ｐ型
ウェル２５-3の中には、Ｎ型ウェル２６-3と、Ｐ型ウェ
ル２７-3とがそれぞれ形成されている。Ｎ型ウェル２６
-3には高電位内部電源ＶＤＤ３´が供給されている。内
部電源ＶＤＤ３´は、内部電源ＶＤＤ３をチップ１内で
電圧変換することで発生される。Ｎ型ウェル２６-3には
ＰＭＯＳ４が形成されている。また、Ｐ型ウェル２７-3
には、低電位電源ＶＳＳが供給されている。Ｐ型ウェル
２７-3にはＮＭＯＳ４が形成されている。Ｐ型ウェル２
７-3は、Ｐ型ウェル２５-3よりも高い不純物濃度を有し
ている。Ｐ型ウェル２７-3は、Ｎ型ウェル２４-3と同様
に無くても良い。

【００６４】ＳＲＡＭ３は、基本的に、ＮＭＯＳ３、
４、ＰＭＯＳ３、４により構成されるが、ＳＲＡＭ３
は、内部電源ＶＤＤ３´により駆動されるＮＭＯＳ４、
ＰＭＯＳ４のみで構成するようにしても良い。この場合
には、内部電源ＶＤＤ３により駆動されるＮＭＯＳ３、
ＰＭＯＳ３は、例えば内部電源ＶＤＤ３から内部電源Ｖ
ＤＤ３´を発生させる電圧発生回路などに使用されると
良い。また、大きなＮ型ウェル２２-3の中には、Ｐ型ウ
ェル２５-3と同様なＰ型ウェルが、複数形成されていて
も良い。

【００６５】なお、図１５において、参照符号Ｇは、Ｍ
ＯＳＦＥＴのゲートを示している。

【００６６】図１６（Ａ）および（Ｂ）はそれぞれ、図
１３中のウェル２２-4を取り出して示す断面図である。

【００６７】図１６（Ａ）および（Ｂ）に示すように、
大きなＮ型ウェル２２-4の中には、Ｐ型ウェル２３-4
と、Ｎ型ウェル２４-4とがそれぞれ形成されている。Ｐ
型ウェル２３-4には低電位電源ＶＳＳ（接地電位）が供
給されている。Ｐ型ウェル２３-4にはＮＭＯＳ５が形成
されている。また、Ｎ型ウェル２４-4には、大きなＮ型
ウェル２２-4と同じ、高電位内部電源ＶＤＤ４が供給さ
れている。Ｎ型ウェル２４-4にはＰＭＯＳ５が形成され
ている。Ｎ型ウェル２４-4は、大きなＮ型ウェル２２-4
よりも高い不純物濃度を有している。Ｎ型ウェル２４-4
は無くても良い。

【００６８】さらに、大きなＮ型ウェル２２-4の中に
は、３つのＰ型ウェル２５Ａ-4、２５Ｂ-4、２５Ｃ-4が
形成されている。

【００６９】第１のＰ型ウェル２５Ａ-4には、負電位電
源ＶＢＢ（−２〜−３Ｖ程度）が供給されている。負電
位電源ＶＢＢは、内部電源ＶＤＤ４をチップ１内で電圧
変換することで発生される。Ｐ型ウェル２５Ａ-4にはダ
イナミック型のメモリセルトランジスタが形成されてい
る。

【００７０】第２のＰ型ウェル２５Ｂ-4には、低電位電
源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２
５Ｂ-4の中には、Ｎ型ウェル２６Ｂ-4と、Ｐ型ウェル２
７Ｂ-4とがそれぞれ形成されている。Ｎ型ウェル２６Ｂ
-4には高電位内部電源ＶＤＤ４´が供給されている。内
部電源ＶＤＤ４´は、内部電源ＶＤＤ４をチップ１内で
電圧変換することで発生される。Ｎ型ウェル２６Ｂ-4に
はＰＭＯＳ６が形成されている。また、Ｐ型ウェル２７
Ｂ-4には、低電位電源ＶＳＳが供給されている。Ｐ型ウ
ェル２７Ｂ-4にはＮＭＯＳ６が形成されている。Ｐ型ウ
ェル２７Ｂ-4は、Ｐ型ウェル２５Ｂ-4よりも高い不純物
濃度を有している。Ｐ型ウェル２７Ｂ-4は、Ｎ型ウェル
２４-4と同様に無くても良い。

【００７１】第３のＰ型ウェル２５Ｃ-4には、負電位電
源ＶＢＢ（−２〜−３Ｖ程度）が供給されている。Ｐ型
ウェル２５Ｃ-4の中には、Ｎ型ウェル２６Ｃ-4と、Ｐ型
ウェル２７Ｃ-4とがそれぞれ形成されている。Ｎ型ウェ
ル２６Ｃ-4には高電位内部電源ＶＤＤ４´´が供給され
ている。内部電源ＶＤＤ４´´は、内部電源ＶＤＤ４を
チップ１内で電圧変換することで発生される。Ｎ型ウェ
ル２６Ｃ-4にはＰＭＯＳ７が形成されている。また、Ｐ
型ウェル２７Ｃ-4には負電位電源ＶＢＢが供給されてい
る。Ｐ型ウェル２７Ｃ-4にはＮＭＯＳ７が形成されてい
る。Ｐ型ウェル２７Ｃ-4は、Ｐ型ウェル２５Ｃ-4よりも
高い不純物濃度を有している。Ｐ型ウェル２７Ｃ-4は、
Ｎ型ウェル２４-4と同様に無くても良い。

【００７２】ＤＲＡＭ４のメモリセルアレイは、ダイナ
ミック型メモリセルトランジスタにより構成され、ＤＲ
ＡＭ４の周辺回路は、ＮＭＯＳ５、６、ＰＭＯＳ５、６
により構成される。ＤＲＡＭ４の周辺回路は、内部電源
ＶＤＤ４´により駆動されるＮＭＯＳ６、ＰＭＯＳ６の
みで構成するようにしても良い。この場合には、内部電
源ＶＤＤ４により駆動されるＮＭＯＳ５、ＰＭＯＳ５
は、例えば内部電源ＶＤＤ４から内部電源ＶＤＤ４´、
ＶＤＤ４´´、ＶＢＢを発生させる電圧発生回路に使用
されると良い。

【００７３】また、ＤＲＡＭ４の周辺回路には、昇圧電
位ＶＰＰを使用する回路、例えばワード線ドライバなど
が含まれている。このような回路を構成するために、Ｐ
型ウェル２５Ｂ-4などに、昇圧電位ＶＰＰが供給される
Ｎ型ウェルを形成しても良い。

【００７４】また、負電位電源ＶＢＢが供給されたＰ型
ウェル２５Ｃ-4に形成されているＮＭＯＳ７、ＰＭＯＳ
７は、例えばチップ１の外部と信号のやりとりを行う入
出力回路や、他のウェルに形成されているプロセッサ２
など、チップ１に形成され、異なる電源により駆動され
る他の機能回路と信号のやりとりを行う内部インターフ
ェース回路を構成するのに使用されると良い。入出力回
路や内部インターフェース回路は、サージが入力される
可能性がある。このサージをクランプするために、負の
電位であるＶＢＢを、Ｐ型ウェル２５Ｃ-4に供給する。
このような負の電位が供給されるＰ型ウェルは、Ｎ型ウ
ェル２２-4だけでなく、Ｎ型ウェル２２-2、２２-3、２
２-5それぞれに設けるようにしても良い。そして、負の
電位が供給されるＰ型ウェルに、チップ１の外部と信号
のやりとりを行う入出力回路、他の機能回路と信号のや
りとりを行う内部インターフェース回路を形成すると良
い。

【００７５】なお、図１６（Ａ）および（Ｂ）におい
て、参照符号ＧはＭＯＳＦＥＴのゲートを、参照符号Ｂ
Ｌはビット線を、参照符号ＷＬはワード線を、参照符号
ＰＬはメモリキャパシタのプレート電極を、参照符号Ｓ
Ｎはメモリキャパシタのストレージ電極をそれぞれ示し
ている。

【００７６】図１７（Ａ）および（Ｂ）はそれぞれ図１
３中のウェル２２-5を取り出して示す断面図である。

【００７７】図１７（Ａ）および（Ｂ）に示すように、
大きなＮ型ウェル２２-5の中には、Ｐ型ウェル２３-5
と、Ｎ型ウェル２４-5とがそれぞれ形成されている。Ｐ
型ウェル２３-5には低電位電源ＶＳＳ（接地電位）が供
給されている。Ｐ型ウェル２３-5にはＮＭＯＳ９が形成
されている。また、Ｎ型ウェル２４-5には、大きなＮ型
ウェル２２-5と同じ、高電位内部電源ＶＤＤ５が供給さ
れている。Ｎ型ウェル２４-5にはＰＭＯＳ９が形成され
ている。Ｎ型ウェル２４-5は、大きなＮ型ウェル２２-5
よりも高い不純物濃度を有している。Ｎ型ウェル２４-5
は、無くてもよい。さらに、大きなＮ型ウェル２２-5
の中には、２つのＰ型ウェル２５Ａ-5、２５Ｂ-5が形成
されている。

【００７８】第１のＰ型ウェル２５Ａ-5には、低電位電
源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２
５Ａ-5の中には、Ｎ型ウェル２６Ａ-5と、Ｐ型ウェル２
７Ａ-5とがそれぞれ形成されている。Ｎ型ウェル２６Ａ
-5には高電位内部電源ＶＤＤ５´´が供給されている。
内部電源ＶＤＤ５´´は、内部電源ＶＤＤ５をチップ１
内で電圧変換することで発生される。Ｎ型ウェル２６Ａ
-5にはＰＭＯＳ８が形成されている。また、Ｐ型ウェル
２７Ａ-5には、低電位電源ＶＳＳが供給されている。Ｐ
型ウェル２７Ａ-5にはＮＭＯＳ８が形成されている。Ｐ
型ウェル２７Ａ-5は、Ｐ型ウェル２５Ａ-5よりも高い不
純物濃度を有している。Ｐ型ウェル２７Ａ-5は、Ｎ型ウ
ェル２４-5と同様に無くても良い。

【００７９】また、第１のＰ型ウェル２５Ａ-5の中に
は、Ｎ型ウェル２６Ａ０-5が、さらに形成されている。
Ｎ型ウェル２６Ａ０-5には高電位内部電源ＶＤＤ５´
と、昇圧電位ＶＥＥとが、互いに切り替えられて供給さ
れるようになっている。内部電源ＶＤＤ５´および昇圧
電位ＶＥＥは、内部電源ＶＤＤ５をチップ１内で電圧変
換することで発生される。Ｎ型ウェル２６Ａ０-5の中に
は、Ｐ型ウェル２８-5が形成されている。Ｐ型ウェル２
８-5には低電位電源ＶＳＳと、昇圧電位ＶＥＥと、降圧
電位ＶＢＢとが、互いに切り替えられて供給されるよう
になっている。降圧電位ＶＢＢは、内部電源ＶＤＤ５を
チップ１内で電圧変換することで発生される。Ｐ型ウェ
ル２８-5には、ＮＡＮＤ型のメモリセルトランジスタが
形成されている。ＮＡＮＤ型のメモリセルトランジスタ
からデータを消すときには、制御ゲートＣＧを接地し、
Ｎ型ウェル２６Ａ０-5およびＰ型ウェル２８-5にそれぞ
れ、昇圧電位ＶＥＥを供給する。これにより、電子が、
浮遊ゲートＦＧからＰ型ウェル２８-5に引き抜かれ、デ
ータが消される。一方、ＮＡＮＤ型のメモリセルトラン
ジスタにデータを書き込むときには、制御ゲートＣＧを
プログラム電圧とし、Ｎ型ウェル２６Ａ０-5に電位ＶＤ
Ｄ５´を供給し、Ｐ型ウェル２８-5に降圧電位ＶＢＢを
供給する。これにより、電子が、浮遊ゲートＦＧの下の
チャネルから浮遊ゲートＦＧに注入され、データが書き
込まれる。また、ＮＡＮＤ型のメモリセルトランジスタ
に記憶されたデータを読み出すときには、制御ゲートＣ
Ｇを読み出し電圧とし、Ｎ型ウェル２６Ａ０-5に電位Ｖ
ＤＤ５´を供給し、Ｐ型ウェル２８-5を低電位ＶＳＳを
供給する。これにより、チャネルに電流が流れるか否か
で表される“０、１”のデータが、浮遊ゲートＦＧの帯
電状態に応じて判断され、データがビット線ＢＬに読み
出される。

【００８０】第２のＰ型ウェル２５Ｂ-5には、低電位電
源ＶＳＳ（接地電位）が供給されている。Ｐ型ウェル２
５Ｂ-5の中には、Ｎ型ウェル２６Ｂ-5と、Ｐ型ウェル２
７Ｂ-5とがそれぞれ形成されている。Ｎ型ウェル２６Ｂ
-5には高電位内部電源ＶＤＤ５´´´が供給されてい
る。内部電源ＶＤＤ５´´´は、内部電源ＶＤＤ５をチ
ップ１内で電圧変換することで発生される。Ｎ型ウェル
２６Ｂ-5にはＰＭＯＳ１０が形成されている。また、Ｐ
型ウェル２７Ｂ-5には低電位電源ＶＳＳが供給されてい
る。Ｐ型ウェル２７Ｂ-5にはＮＭＯＳ１０が形成されて
いる。Ｐ型ウェル２７Ｂ-5は、Ｐ型ウェル２５Ｂ-5より
も高い不純物濃度を有している。Ｐ型ウェル２７Ｂ-5
は、Ｎ型ウェル２４-5と同様に無くても良い。

【００８１】Flash-ＥＥＰＲＯＭ５のメモリセルアレイ
は、ＮＡＮＤ型のメモリセルトランジスタにより構成さ
れ、Flash-ＥＥＰＲＯＭ５の周辺回路は、ＮＭＯＳ８、
９、１０、ＰＭＯＳ８、９、１０により構成される。Fl
ash-ＥＥＰＲＯＭ５の周辺回路は、内部電源ＶＤＤ５´
´、ＶＤＤ５´´´により駆動されるＮＭＯＳ８、１
０、ＰＭＯＳ８、１０のみで構成するようにしても良
い。この場合には、内部電源ＶＤＤ５により駆動される
ＮＭＯＳ９、ＰＭＯＳ９は、例えば内部電源ＶＤＤ５か
ら内部電源ＶＤＤ５´、ＶＤＤ５´´、ＶＤＤ５´´
´、ＶＢＢ、ＶＥＥを発生させる電圧発生回路に使用さ
れると良い。

【００８２】なお、図１７（Ａ）および（Ｂ）におい
て、参照符号ＧはＭＯＳＦＥＴのゲートを示している。

【００８３】以上の実施形態では、外部電位電源ＶＣＣ
を、プロセッサ２が形成されているウェルに与えたが、
他の機能回路が形成されるウェルに与えても良い。さら
には、外部電位電源ＶＣＣが与えられるウェルを、さら
に形成し、このウェルに、他のウェルに与える電位を発
生させる回路を形成するようにしてもよい。

【００８４】＜半導体集積回路装置の第２の実施形態＞
前記第１の実施形態では、１チップ（領域）を単位とし
てチップ（領域）裏面同士を接着して積層したが、複数
のチップ領域を単位としてチップ裏面同士を接着して積
層する第２の実施形態について、以下に説明する。

【００８５】図３（ａ）、（ｂ）は、それぞれ本発明の
半導体集積回路装置の第２の実施形態に係る断面構造を
概略的に示している。

【００８６】第１組のチップおよび第２組のチップは、
ウエハーに素子を形成した状態での検査により良品とし
て判定された隣接する複数のチップ領域（本例では２チ
ップ領域）30を単位として分割したものである。この場
合、ウエハー面のＸＹ座標軸の例えばＸ方向に隣接する
２チップ領域を単位として分割した例を図３（ａ）に示
し、ウエハー面のＸＹ座標軸の例えばＹ方向に隣接する
２チップ領域を単位として分割した例を図３（ｂ）に示
している。

【００８７】上記各チップ領域30は、第１の実施形態に
おける各チップと同様に、複数種類の機能回路を混載し
たチップ、あるいは単一種類の機能回路が形成されたチ
ップ（例えばメモリチップ）である。この場合、各チッ
プ間領域（ダイシングライン部）はウエハーそのものに
よる分離領域となっているので、各組のチップ間は絶縁
分離されている。

【００８８】このような２つのチップ領域を単位とする
２組のチップ領域の裏面同士が熱伝導性が良好な導電性
接着剤により接着して積層されている。そして、このよ
うな接着積層構造の４チップ分は印刷配線部材上にアセ
ンブリされ、例えば絶縁樹脂（図示せず）により封止さ
れて半導体集積回路装置となる。この場合、第１組のチ
ップ領域の素子・接続端子形成面は、チップサイズの２
倍より若干大きめの印刷配線部材31a あるいは31b 上に
フリップチップ方式により接続固定され、第２組のチッ
プ領域の素子・接続端子形成面の接続端子は、例えばボ
ンディングワイヤー32により前記印刷配線板上の接続端
子に接続されている。そして、これらのボンディングワ
イヤーおよび接着積層構造の２チップが樹脂により封止
されている。

【００８９】なお、上記印刷配線部材の裏面（チップの
非搭載面）には、例えばボールグリッドアレイタイプの
外部接続端子群が形成されている。また、上記第２組の
チップ領域の素子・接続端子形成面の接続端子は、バン
プ電極（図示せず）を介して外部と接続するようにして
もよい。

【００９０】このような第２の実施形態に係る半導体集
積回路装置は、２つのチップ領域を単位とする２組のチ
ップ領域（計４チップ分）の裏面同士が熱伝導性が良好
な接着剤により接着されて積層されているので、第１の
実施形態に係る半導体集積回路装置と比べて、平面サイ
ズがほぼ２倍になり、機能回路としてメモリが形成され
ている場合にはメモリ容量が２倍になり、その他は基本
的には第１の実施形態と同様な効果がえられる。

【００９１】なお、隣接する複数のチップ領域として、
本例では２チップ領域を単位とした場合を示したが、こ
れに限らず、３チップ領域、４チップ領域、…と単位を
拡大して実施することも可能である。

【００９２】また、前記したように接着により積層され
たチップを１組として、２組以上を印刷配線部材上にア
センブリして例えば樹脂封止した半導体集積回路装置を
構成した場合にも、上記したような効果が同様に得られ
る。

【００９３】また、前記２組のチップ領域の裏面同士が
導電性接着剤により接着されて積層された状態（印刷配
線部材上にアセンブリされていない状態）の半導体集積
回路装置を構成した場合にも、上記したような効果が同
様に得られる。

【００９４】＜半導体集積回路装置の第３の実施形態＞
前記第１の実施形態および第２の実施形態では、チップ
（領域）裏面同士を接着して積層した二段接着積層構造
を示したが、片面側のチップ（領域）の素子・接続端子
形成面の接続端子と別の第３のチップ（領域）の素子・
接続端子形成面の接続端子とをバンプ電極を介して接続
し、三段積層構造を実現する第３の実施形態について、
以下に説明する。

【００９５】図４は、本発明の半導体集積回路装置の第
３の実施形態に係る断面構造を概略的に示している。

【００９６】図４において、40は図１あるいは図３
（ａ）、（ｂ）を参照して前述したように、二段接着積
層構造のパッケージング前の状態の半導体集積回路装置
であり、41は別途用意された第３のチップ（あるいは第
３組のチップ領域）である。

【００９７】この第３のチップ（あるいは第３組のチッ
プ領域）の片面側の素子・接続端子形成面は、印刷配線
部材42上にフリップチップ方式により接続固定され、他
面側の素子・接続端子形成面には、前記第１のチップ
（あるいは第１組のチップ領域）の片面側の素子・接続
端子形成面がフリップチップ方式により接続固定されて
いる。

【００９８】そして、前記印刷配線部材42は、パッケー
ジのケース431 、432 内に収容され、前記第２のチップ
（あるいは第２組のチップ領域）の片面側の素子・接続
端子形成面の接続端子および前記第３のチップ（あるい
は第３組のチップ領域）の片面側の素子・接続端子形成
面は、例えばボンディングワイヤー44によりケース内の
中継接続ノードに対して接続されており、上記中継接続
ノードとパッケージの底面から例えばピン状に突出する
外部端子45とは電気的に接続されている。

【００９９】なお、上記パッケージの底面には、ピン状
の外部端子群が形成されている例を示したが、このパッ
ケージの種類は特に限定されるものではなく、ＢＧＡ
（ボールグリッドアレイ）、ＣＳＰ（チップサイズパッ
ケージ）などを採用してよい。図５は、図４に示した半
導体集積回路装置の変形例を示す断面図である。

【０１００】この半導体集積回路装置は、図４に示した
半導体集積回路装置と比べて、第２のチップの素子・接
続端子形成面に、コンデンサ、インダクタンス、抵抗、
発振回路、デコーダ回路などの電子部品51を搭載し、従
来の半導体集積回路装置に外付け接続されていた電子部
品を内蔵するように変更し、ＢＧＡタイプの外部端子52
を用いたものである。

【０１０１】この場合、前記第２組のチップ領域の素子
・接続端子形成面の接続端子は、バンプ電極（図示せ
ず）を介して電子部品と接続するようにしてもよい。

【０１０２】図６は、本発明の半導体集積回路装置の第
４の実施形態に係る断面構造を概略的に示している。

【０１０３】図６において、61および62は、それぞれ図
１あるいは図３（ａ）、（ｂ）を参照して前述したよう
に、二段接着積層構造のパッケージング前の状態の２個
の半導体集積回路装置であり、これらはチップサイズの
２倍より若干大きめの印刷配線部材（例えば印刷配線基
板）63上に例えばフリップチップ方式により接続固定さ
れている。

【０１０４】そして、前記印刷配線部材は、パッケージ
のケース641 、642 内に収容され、前記第２のチップ
（あるいは第２組のチップ領域）の片面側の素子・接続
端子形成面の接続端子および印刷配線部材上の接続端子
は、例えばボンディングワイヤー65によりケース内の中
継接続ノードに対して接続されており、上記中継接続ノ
ードとパッケージの底面に形成された例えばＢＧＡ状の
外部端子とは電気的に接続されている。

【０１０５】＜システム基板の複数の実施形態＞前記各
実施の形態のいずれかに係る半導体集積回路装置を組み
込む機器（例えばコンピュータ、その周辺のデータ一時
記憶装置）のシステム基板として、上記した半導体集積
回路装置を複数個実装したシステム基板を用いれば、機
能回路としてメモリが形成されている場合には、中容
量、大容量を比較的安価に実現でき、システム基板の集
積度の向上、小形化を実現することができる。

【０１０６】このようなシステム基板の複数の実施形態
について、以下に説明する。

【０１０７】図７は、本発明のシステム基板の第１の実
施形態を概略的に示す斜視図である。

【０１０８】このシステム基板は、印刷配線基板70上に
前記第１の実施形態の半導体集積回路装置71が２行、２
列に計４個並べられた状態で実装され、いわゆるマルチ
チップモジュールを構成している。この場合、各チップ
領域の機能回路としてメモリが形成されている場合に
は、中容量を比較的安価に実現でき、システム基板の集
積度の向上、小形化を実現することができる。

【０１０９】図８は、本発明のシステム基板の第２の実
施形態を概略的に示す平面図である。

【０１１０】このシステム基板は、印刷配線基板80上に
前記第１の実施形態の半導体集積回路装置81が２行、２
列に計４個並べられた状態で実装され、さらに、同じ基
板80上に、ロジックタイプの半導体集積回路装置82およ
び複数個のコンデンサ83が実装されている。この場合、
各チップ領域の機能回路としてメモリが形成されている
場合には、中容量を比較的安価に実現でき、システム基
板の集積度の向上、小形化を実現することができる。

【０１１１】図９は、本発明のシステム基板の第３の実
施形態を概略的に示す平面図である。

【０１１２】このシステム基板は、印刷配線基板90上に
前記第２の実施形態あるいは第３の実施形態に係る半導
体集積回路装置91が２行、２列に計４個並べられた状態
で実装され、さらに、同じ印刷配線基板90上に、ロジッ
クタイプの半導体集積回路装置92および複数個のコンデ
ンサ93が実装されている。この場合、各チップ領域の機
能回路としてメモリが形成されている場合には、中容量
〜大容量を比較的安価に実現でき、システム基板の集積
度の向上、小形化を比較的容易に実現することができ
る。

【０１１３】図１０は、本発明のシステム基板の第４の
実施形態を概略的に示す断面図である。

【０１１４】このシステム基板は、印刷配線基板100 の
両面にそれぞれ前記各実施形態のいずれかに係る半導体
集積回路装置101 が複数個並べられた状態で実装され、
さらに、同じ印刷配線基板100 の片面にロジックタイプ
の半導体集積回路装置102 が実装されている。この場
合、各チップ領域の機能回路としてメモリが形成されて
いる場合には、大容量のメモリカードを比較的安価に実
現でき、システム基板の集積度の一層の向上、小形化を
実現することができる。

【０１１５】図１１は、本発明のシステム基板の第５の
実施形態を概略的に示す斜視図である。

【０１１６】このシステム基板は、印刷配線基板110 上
にそれぞれ前記第１の実施形態あるいはその変形例に係
る半導体集積回路装置111 が複数個並べられた状態で実
装され、さらに、同じ印刷配線基板110 上にロジックタ
イプの半導体集積回路装置112 やＣＰＵ113 や複数個の
コンデンサ114 が実装されている。この場合、各チップ
領域の機能回路としてメモリが形成されている場合に
は、大容量のメモリカードを比較的安価に実現でき、シ
ステム基板の集積度の一層の向上、小形化を実現するこ
とができる。

【０１１７】図１２は、本発明のシステム基板の第６の
実施形態を概略的に示す斜視図である。

【０１１８】このシステム基板は、印刷配線基板120 上
に前記第２の実施の形態に係る半導体集積回路装置121
が複数個並べられた状態で実装され、さらに、同じ印刷
配線基板120 の片面にロジックタイプの半導体集積回路
装置122 が実装されている。この場合、各チップ領域の
機能回路としてメモリが形成されている場合には、大容
量のメモリカードを比較的安価に実現でき、システム基
板の集積度の一層の向上、小形化を実現することができ
る。

【０１１９】

【発明の効果】上述したように本発明の半導体集積回路
装置によれば、複数の機能回路を混載した半導体集積回
路チップの少なくとも２個の裏面同士を接着した場合で
も、放熱特性を向上させるとともに電気的特性への悪影
響を低減させ、特に低電圧動作下における動作の安定化
を図ることができる。

【０１２０】さらに、本発明の半導体集積回路装置によ
れば、メモリ機能を有するチップに適用した場合には、
比較的安価にメモリ容量を容易に増大させることができ
る。

【０１２１】また、本発明のシステム基板によれば、集
積度の向上、小形化を実現することができ、メモリ機能
を有するチップを用いた場合には、中容量、大容量を比
較的安価に実現することができる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路装置の第１の実施形態
を概略的に示す断面図。

【図２】図１に示した半導体集積回路装置の変形例を示
す断面図。

【図３】本発明の半導体集積回路装置の第２の実施形態
を概略的に示す断面図。

【図４】本発明の半導体集積回路装置の第３の実施形態
を概略的に示す断面図。

【図５】図４に示した半導体集積回路装置の変形例を示
す断面図。

【図６】本発明の半導体集積回路装置の第４の実施形態
を概略的に示す断面図。

【図７】本発明のシステム基板の第１の実施形態を概略
的に示す斜視図。

【図８】本発明のシステム基板の第２の実施形態を概略
的に示す平面図。

【図９】本発明のシステム基板の第３の実施形態を概略
的に示す平面図。

【図１０】本発明のシステム基板の第４の実施形態を概
略的に示す断面図。

【図１１】本発明のシステム基板の第５の実施形態を概
略的に示す斜視図。

【図１２】本発明のシステム基板の第６の実施形態を概
略的に示す斜視図。

【図１３】本発明の半導体集積回路装置の第１の実施形
態に係る各チップをウエハーから分割する前のウエハー
上のチップ領域一例を概略的に示す断面図。

【図１４】図１３中のウェル２２-2を取り出して示す断
面図。

【図１５】図１３中のウェル２２-3を取り出して示す断
面図。

【図１６】図１３中のウェル２２-4を取り出して示す断
面図。

【図１７】図１３中のウェル２２-5を取り出して示す断
面図。

【図１８】従来のＣＭＯＳ構造の一例を示す断面図。

【符号の説明】

11…第１のチップ、 12…第２のチップ、 13…導電性接着剤、 14…印刷配線部材、 15…封止樹脂、 16…ボンディングワイヤ。

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板の表層部に選択
的に島状に複数形成された前記第１導電型とは逆導電型
である第２導電型の第１のウエル領域、前記第１のウエ
ル領域中に選択的に島状に形成された第１導電型の第２
のウエル領域および少なくとも前記第２のウエル領域に
形成された機能回路を含む２個のチップと、前記２個のチップのそれぞれの裏面同士を接着した導電
性接着剤とを具備することを特徴とする半導体集積回路
装置。
【請求項２】前記接着により積層されたチップがアセ
ンブリされた印刷配線部材をさらに具備することを特徴
とする請求項１記載の半導体集積回路装置。
【請求項３】チップ間分離領域を介して隣接する複数
のチップ領域を単位とする２個のチップと、前記２個のチップのそれぞれの裏面同士を接着した導電
性接着剤とを具備し、前記各チップ領域は、第１導電型
の半導体基板の表層部に前記第１導電型とは逆導電型で
ある第２導電型の第１のウエル領域が選択的に島状に複
数形成され、前記第１のウエル領域中に第１導電型の第
２のウエル領域が選択的に島状に形成され、少なくとも
前記第２のウエル領域に機能回路が形成されていること
を特徴とする半導体集積回路装置。
【請求項４】前記接着により積層されたチップがアセ
ンブリされた印刷配線部材をさらに具備することを特徴
とする請求項３記載の半導体集積回路装置。
【請求項５】前記接着により積層されたチップは、そ
の片面側の接続端子は前記印刷配線部材上にフリップチ
ップ方式により接続固定されており、その他面側の接続
端子はボンディングワイヤーにより前記印刷配線部材上
の接続端子に接続されており、前記印刷配線部材は、前記チップがアセンブリされた面
とは反対面側に外部端子が設けられており、前記接着により積層されたチップ、印刷配線部材および
ボンディングワイヤーは絶縁樹脂により封止されている
ことを特徴とする請求項２または４記載の半導体集積回
路装置。
【請求項６】前記印刷配線部材は前記接着により積層
されたチップを１個搭載し、前記印刷配線部材のサイズ
は前記チップのサイズより若干大きめであり、チップサ
イズパッケージを有することを特徴とする請求項２、
４、５のいずれか１項に記載の半導体集積回路装置。
【請求項７】前記印刷配線部材は、前記接着により積
層されたチップを複数個搭載したことを特徴とする請求
項２、４、５のいずれか１項に記載の半導体集積回路装
置。
【請求項８】第１導電型の半導体基板の表層部に選択
的に島状に複数形成された前記第１導電型とは逆導電型
である第２導電型の第１のウエル領域、前記第１のウエ
ル領域中に選択的に島状に形成された第１導電型の第２
のウエル領域および少なくとも前記第２のウエル領域に
形成された機能回路を含むチップ領域を少なくとも１個
有する第１、第２および第３のチップと、前記第１および第２のチップのそれぞれの裏面同士を接
着した導電性接着剤と、前記接着により積層された第
１のチップの片面側と前記第３のチップの片面側とをフ
リップチップ方式により接続固定したフリップチップ接
続部と、前記第３のチップの他面側がアセンブリされた印刷配線
部材と、前記印刷配線部材およびその上にアセンブリされた三層
積層構造のチップを収容し、前記第２のチップの他面側
および前記印刷配線部材上の接続端子に選択的かつ電気
的に接続される複数の外部端子を有するパッケージとを
具備することを特徴とする半導体集積回路装置。
【請求項９】前記複数の第１のウエル領域中にそれぞ
れ形成された機能回路は、互いに機能が異なっている機
能回路であり、半導体チップの電位を揺らす機能回路を
含むことを特徴とする請求項１乃至８のいずれか１項に
記載の半導体集積回路装置。
【請求項１０】前記複数の第１のウエル領域中にそれ
ぞれ形成された機能回路は、不揮発性メモリ回路、アナ
ログ回路、デジタル回路、デジタル／アナログ変換回
路、スタティック型メモリ回路、ダイナミック型メモリ
回路のうち、少なくとも２つを含むことを特徴とする請
求項１乃至８のいずれか１項に記載の半導体集積回路装
置。
【請求項１１】前記複数の第１のウエル領域中にそれ
ぞれ形成された機能回路は、全体としてメモリ回路を構
成していることを特徴とする請求項１乃至８のいずれか
１項に記載の半導体集積回路装置。
【請求項１２】それぞれ請求項１乃至１１のいずれか
１項に記載の複数個の半導体集積回路装置と、前記複数個の半導体集積回路装置を片面側に実装した印
刷配線基板とを具備することを特徴とするシステム基
板。
【請求項１３】それぞれ請求項１乃至１１のいずれか
１項に記載の複数個の半導体集積回路装置と、前記複数個の半導体集積回路装置を両面に実装した印刷
配線基板とを具備することを特徴とするシステム基板。