JPH05109978A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05109978A JPH05109978A JP3269644A JP26964491A JPH05109978A JP H05109978 A JPH05109978 A JP H05109978A JP 3269644 A JP3269644 A JP 3269644A JP 26964491 A JP26964491 A JP 26964491A JP H05109978 A JPH05109978 A JP H05109978A
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- JP
- Japan
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- semiconductor chips
- gap
- time
- mold resin
- semiconductor device
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】 本発明は複数の半導体チップを有する半導体
装置に関し、実装時のパッケージのクラック等を防止す
ることを目的とする。 【構成】 アウタリード６a にテープリード５A ，５B
を介して接続される２つの半導体チップ３A ，３B の背
面間に、間隙部８を形成する。そして、樹脂モールド時
に、該間隙部８にモールド樹脂７を充填する。
装置に関し、実装時のパッケージのクラック等を防止す
ることを目的とする。 【構成】 アウタリード６a にテープリード５A ，５B
を介して接続される２つの半導体チップ３A ，３B の背
面間に、間隙部８を形成する。そして、樹脂モールド時
に、該間隙部８にモールド樹脂７を充填する。
Description
【０００１】
【産業上の利用分野】本発明は、複数の半導体チップを
有する半導体装置に関する。
有する半導体装置に関する。
【０００２】近年、電子機器等の小型化に伴い、ＩＣが
高密度化されると共に、一つのパッケージ内に複数の半
導体チップを搭載するチップ・オン・チップ構造のもの
がある。そのため、パッケージングにあたり、実装時に
クラック等を生じないようにする必要がある。
高密度化されると共に、一つのパッケージ内に複数の半
導体チップを搭載するチップ・オン・チップ構造のもの
がある。そのため、パッケージングにあたり、実装時に
クラック等を生じないようにする必要がある。
【０００３】
【従来の技術】図５に、従来の半導体装置の構成図を示
す。図５において、複数の半導体チップを有する半導体
装置１A は、リードフレーム２の中央開口部分にシリコ
ンで形成される第１及び第２の半導体チップ３A ，３B
が位置する。この第１及び第２の半導体チップ３A ，３
B は、互いのシリコン背面が接合した状態である。
す。図５において、複数の半導体チップを有する半導体
装置１A は、リードフレーム２の中央開口部分にシリコ
ンで形成される第１及び第２の半導体チップ３A ，３B
が位置する。この第１及び第２の半導体チップ３A ，３
B は、互いのシリコン背面が接合した状態である。
【０００４】また、第１及び第２の半導体チップ３A ，
３B の両表面にはバンプ４を備えており、それぞれ足曲
げ加工されたテープリード５A ，５B の一端に接続（イ
ンナ・リード・ボンディング）される。そして、テープ
リード５A ，５B の他端はリードフレーム２のアウタリ
ード６に熱圧着（アウタ・リード・ボンディング）さ
れ、モールド樹脂７によりパッケージングされる。例え
ば、表面実装するためには、アウタリード６がＬ型（Ｊ
型でも可）形状に加工される。
３B の両表面にはバンプ４を備えており、それぞれ足曲
げ加工されたテープリード５A ，５B の一端に接続（イ
ンナ・リード・ボンディング）される。そして、テープ
リード５A ，５B の他端はリードフレーム２のアウタリ
ード６に熱圧着（アウタ・リード・ボンディング）さ
れ、モールド樹脂７によりパッケージングされる。例え
ば、表面実装するためには、アウタリード６がＬ型（Ｊ
型でも可）形状に加工される。
【０００５】
【発明が解決しようとする課題】しかし、上述の半導体
装置１A は、半導体チップ３A ，３B の背面同士を接合
させているが、実際には微小の凹凸があり、完全に隙間
なく接合されているものではなく、微小の隙間を有する
ものである。従って、樹脂モールド後、２つの半導体チ
ップ３A ，３B の背面の隙間に水分が進入したり、モー
ルド樹脂７との密着が不十分となり、基板等への実装時
のストレスによってパッケージにクラック等を生じると
いう問題がある。
装置１A は、半導体チップ３A ，３B の背面同士を接合
させているが、実際には微小の凹凸があり、完全に隙間
なく接合されているものではなく、微小の隙間を有する
ものである。従って、樹脂モールド後、２つの半導体チ
ップ３A ，３B の背面の隙間に水分が進入したり、モー
ルド樹脂７との密着が不十分となり、基板等への実装時
のストレスによってパッケージにクラック等を生じると
いう問題がある。
【０００６】そこで、本発明は上記課題に鑑みなされた
もので、実装時のパッケージのクラック等を防止する半
導体装置を提供することを目的とする。
もので、実装時のパッケージのクラック等を防止する半
導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題は、背面を接合
させた２つの半導体チップとアウタリードとをテープリ
ードにより接続した後、樹脂モールドを行う半導体装置
において、前記２つの半導体チップの背面間に間隙部を
形成させ、該間隙部を形成した該２つの半導体チップを
少なくとも１段設けることにより解決される。
させた２つの半導体チップとアウタリードとをテープリ
ードにより接続した後、樹脂モールドを行う半導体装置
において、前記２つの半導体チップの背面間に間隙部を
形成させ、該間隙部を形成した該２つの半導体チップを
少なくとも１段設けることにより解決される。
【０００８】
【作用】上述のように、２つの半導体チップ間に間隙部
を形成している。従って、樹脂モールド時、この間隙部
にモールド樹脂が廻り込んで充填されることになる。
を形成している。従って、樹脂モールド時、この間隙部
にモールド樹脂が廻り込んで充填されることになる。
【０００９】これにより、半導体チップの背面に水分の
進入やボイドの発生を回避することが可能となり、基板
実装時における熱ストレスの発生が抑られ、クラック等
の発生を防止することが可能となる。
進入やボイドの発生を回避することが可能となり、基板
実装時における熱ストレスの発生が抑られ、クラック等
の発生を防止することが可能となる。
【００１０】
【実施例】図１に、本発明の第１の実施例の構成図を示
す。なお、以下、図５と同一の構成部分には同一の符号
を付す。
す。なお、以下、図５と同一の構成部分には同一の符号
を付す。
【００１１】図１において、半導体装置１B は、中央開
口部を有するリードフレームのアウタリード６a の両面
上に、ＴＡＢ（TapeAutomated Bonding) における足曲
げ加工されたテープリード５A ，５B の一端が熱圧着に
より固着される。
口部を有するリードフレームのアウタリード６a の両面
上に、ＴＡＢ（TapeAutomated Bonding) における足曲
げ加工されたテープリード５A ，５B の一端が熱圧着に
より固着される。
【００１２】また、テープリード５A ，５B の他端は、
バンプ４を介して第１及び第２の半導体チップ３A ，３
B と接続される。そして、モールド樹脂７によりモール
ドされる。
バンプ４を介して第１及び第２の半導体チップ３A ，３
B と接続される。そして、モールド樹脂７によりモール
ドされる。
【００１３】この場合、テープリード５A ，５B の足曲
げ加工は、一断面略クランク形状に金型等の打抜き等に
より形成されるもので、打抜き時に足曲げ加工の度合い
がある程度設定される。すなわち、この足曲げの度合い
により、半導体チップ３A ，３B の背面間の間隙部８が
形成され、例えば幅数十μｍに形成される。そして、樹
脂モールド時には、この間隙部８にモールド樹脂７が廻
り込み充填されるものである。
げ加工は、一断面略クランク形状に金型等の打抜き等に
より形成されるもので、打抜き時に足曲げ加工の度合い
がある程度設定される。すなわち、この足曲げの度合い
により、半導体チップ３A ，３B の背面間の間隙部８が
形成され、例えば幅数十μｍに形成される。そして、樹
脂モールド時には、この間隙部８にモールド樹脂７が廻
り込み充填されるものである。
【００１４】そして、樹脂モールド後、リードフレーム
２のアウタリード６a が表面実装用のＬ型に折曲され
る。なお、本実施例以下では総て表面実装用のリードを
示しているが、Ｌ型（Ｊ型）に折曲せずにリード挿入用
としても同様である。
２のアウタリード６a が表面実装用のＬ型に折曲され
る。なお、本実施例以下では総て表面実装用のリードを
示しているが、Ｌ型（Ｊ型）に折曲せずにリード挿入用
としても同様である。
【００１５】このような半導体装置１B は、間隙部８に
モールド樹脂７が充填されることから、半導体チップ３
A ，３B の背面に水分が進入することがなく、ボイドの
発生や基板実装時の熱ストレスの発生を抑えることがで
きる。また、水分が進入することがなく、モールド樹脂
７との接触面積が増えることから、該モールド樹脂７と
の密着性が良好となり、半導体装置の信頼性を向上させ
ることができる。
モールド樹脂７が充填されることから、半導体チップ３
A ，３B の背面に水分が進入することがなく、ボイドの
発生や基板実装時の熱ストレスの発生を抑えることがで
きる。また、水分が進入することがなく、モールド樹脂
７との接触面積が増えることから、該モールド樹脂７と
の密着性が良好となり、半導体装置の信頼性を向上させ
ることができる。
【００１６】次に、図２に、本発明の第２の実施例の構
成図を示す。図２における半導体装置１C は、２つの半
導体チップ３A ，３Bのそれぞれの背面に窒化膜９A ，
９B を形成したものである。この窒化膜９A ，９B の形
成は、例えばシリコンの半導体チップ３A ，３B の背面
にチッ素ガスを供給し、プラズマ放電により励起して薄
膜を形成するプラズマＣＶＤ（Chemical Vapor Deposit
ion)により行われる。このように、半導体チップ３A ，
３B の背面に窒化膜９A ，９B を形成することにより、
該背面とモールド樹脂７との密着性をさらに向上させる
ことができる。
成図を示す。図２における半導体装置１C は、２つの半
導体チップ３A ，３Bのそれぞれの背面に窒化膜９A ，
９B を形成したものである。この窒化膜９A ，９B の形
成は、例えばシリコンの半導体チップ３A ，３B の背面
にチッ素ガスを供給し、プラズマ放電により励起して薄
膜を形成するプラズマＣＶＤ（Chemical Vapor Deposit
ion)により行われる。このように、半導体チップ３A ，
３B の背面に窒化膜９A ，９B を形成することにより、
該背面とモールド樹脂７との密着性をさらに向上させる
ことができる。
【００１７】なお、本実施例では窒化膜について述べた
が、イミド系膜（例えばスピンコート）、窒素酸化膜、
シリコン酸化膜等でもよい。
が、イミド系膜（例えばスピンコート）、窒素酸化膜、
シリコン酸化膜等でもよい。
【００１８】次に、図３に、本発明の第３の実施例の構
成図を示す。図３の半導体装置１D は、図２における半
導体チップ３A ，３Bの背面に形成された窒化膜９A ，
９B 間に固着部材（接着剤）１０を設けたものである。
この固着部材１０は、樹脂モールド時に２つの半導体チ
ップ３A ，３B の位置を安定させて間隙部８を確保する
ためのもので、該間隙部８の固着部材１０以外の部分に
モールド樹脂７を充填させ、水分の進入等を確実に防止
することができるものである。
成図を示す。図３の半導体装置１D は、図２における半
導体チップ３A ，３Bの背面に形成された窒化膜９A ，
９B 間に固着部材（接着剤）１０を設けたものである。
この固着部材１０は、樹脂モールド時に２つの半導体チ
ップ３A ，３B の位置を安定させて間隙部８を確保する
ためのもので、該間隙部８の固着部材１０以外の部分に
モールド樹脂７を充填させ、水分の進入等を確実に防止
することができるものである。
【００１９】なお、固着部材１０は、絶縁性、導電性の
何れでもよく、導電性とした場合には接地系を同一する
ことにより電気的特性を安定させることができる。
何れでもよく、導電性とした場合には接地系を同一する
ことにより電気的特性を安定させることができる。
【００２０】次に、図４に、本発明の第４の実施例の構
成図を示す。図４における半導体装置１E は、アウタリ
ード６b の一方面上に、背面間に間隙部８を形成した半
導体チップ３A ，３b をテープリード５A ，１１A によ
りバンプ４を介して接続する。また、アウタリード６b
の他方面上に、背面間に間隙部８を形成した半導体チッ
プ３C ，３D をテープリード５B ，１１B にバンプ４を
介して接続する。
成図を示す。図４における半導体装置１E は、アウタリ
ード６b の一方面上に、背面間に間隙部８を形成した半
導体チップ３A ，３b をテープリード５A ，１１A によ
りバンプ４を介して接続する。また、アウタリード６b
の他方面上に、背面間に間隙部８を形成した半導体チッ
プ３C ，３D をテープリード５B ，１１B にバンプ４を
介して接続する。
【００２１】そして、モールド樹脂７により、モールド
した後、表面実装用としてアウタリード６b を「Ｊ」型
形状に折曲加工したものである。
した後、表面実装用としてアウタリード６b を「Ｊ」型
形状に折曲加工したものである。
【００２２】すなわち、本実施例の半導体装置１E は、
図１の２つの半導体チップを２段に構成したものであ
り、同様の効果を有する。また、図２に示すような半導
体チップ３A 〜３D の背面に窒化膜等を形成してもよ
く、間隙部８に固着部材１０を介在させても同様の効果
を有するものである。
図１の２つの半導体チップを２段に構成したものであ
り、同様の効果を有する。また、図２に示すような半導
体チップ３A 〜３D の背面に窒化膜等を形成してもよ
く、間隙部８に固着部材１０を介在させても同様の効果
を有するものである。
【００２３】
【発明の効果】以上のように本発明によれば、２つの半
導体チップの背面間に間隙部を形成し、適宜背面のそれ
ぞれに膜を形成することにより、モールド樹脂等との密
着性を良好にして実装時のパッケージのクラック等を防
止することができ、半導体装置の信頼性を向上させるこ
とができる。
導体チップの背面間に間隙部を形成し、適宜背面のそれ
ぞれに膜を形成することにより、モールド樹脂等との密
着性を良好にして実装時のパッケージのクラック等を防
止することができ、半導体装置の信頼性を向上させるこ
とができる。
【図１】本発明の第１の実施例の構成図である。
【図２】本発明の第２の実施例の構成図である。
【図３】本発明の第３の実施例の構成図である。
【図４】本発明の第４の実施例の構成図である。
【図５】従来の半導体装置の構成図である。
１A 〜１E 半導体装置 ２ リードフレーム ３A 〜３D 半導体チップ ４ バンプ ５A ，５B ，１１A ，１１B テープリード ６a ，６b アウタリード ７ モールド樹脂 ８ 間隙部 ９a ，９b 窒化膜 １０ 固着部材
Claims (3)
- 【請求項１】 背面を接合させた２つの半導体チップ
（３A 〜３D ）とアウタリード（６a ，６b ）とをテー
プリード（５A ，５B ，１１A ，１１B ）により接続し
た後、樹脂モールドを行う半導体装置において、 前記２つの半導体チップ（３A 〜３D ）の背面間に間隙
部（８）を形成させ、 該間隙部（８）を形成した該２つの半導体チップ（３A
〜３D ）を少なくとも１段設けることを特徴とする半導
体装置。 - 【請求項２】 前記２つの半導体チップ（３A 〜３D ）
の背面のそれぞれに所定の膜（９A ，９B ）を形成する
ことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記２つの半導体チップ（３A 〜３D ）
の背面間に固着部材（１０）を設けることを特徴とする
請求項１又は２記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3269644A JPH05109978A (ja) | 1991-10-17 | 1991-10-17 | 半導体装置 |
| US07/961,171 US5530292A (en) | 1990-03-15 | 1992-10-16 | Semiconductor device having a plurality of chips |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3269644A JPH05109978A (ja) | 1991-10-17 | 1991-10-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109978A true JPH05109978A (ja) | 1993-04-30 |
Family
ID=17475222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3269644A Pending JPH05109978A (ja) | 1990-03-15 | 1991-10-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05109978A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5724233A (en) * | 1993-07-09 | 1998-03-03 | Fujitsu Limited | Semiconductor device having first and second semiconductor chips with a gap therebetween, a die stage in the gap and associated lead frames disposed in a package, the lead frames providing electrical connections from the chips to an exterior of the packag |
| JP2001035994A (ja) * | 1999-07-15 | 2001-02-09 | Toshiba Corp | 半導体集積回路装置およびシステム基板 |
| KR100483500B1 (ko) * | 1996-03-06 | 2006-05-04 | 제너랄 세미컨덕터 아일랜드 | 전자소자제조용프레임과,전자소자의제조방법및그전자소자 |
-
1991
- 1991-10-17 JP JP3269644A patent/JPH05109978A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5724233A (en) * | 1993-07-09 | 1998-03-03 | Fujitsu Limited | Semiconductor device having first and second semiconductor chips with a gap therebetween, a die stage in the gap and associated lead frames disposed in a package, the lead frames providing electrical connections from the chips to an exterior of the packag |
| KR100483500B1 (ko) * | 1996-03-06 | 2006-05-04 | 제너랄 세미컨덕터 아일랜드 | 전자소자제조용프레임과,전자소자의제조방법및그전자소자 |
| JP2001035994A (ja) * | 1999-07-15 | 2001-02-09 | Toshiba Corp | 半導体集積回路装置およびシステム基板 |
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