JPH02310946A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置技術に関し、特に、マスタスライ
ス方式によって作成される半導体装置、例えば、ゲート
アレイに適用して有効な技術に関するものである。

〔従来の技術〕

マスタスライス方式を採用する半導体集積回路装置は、
マスタウェーハに施す配線パターンの変更により、多く
の論理機能、記憶機能を形成することができる。マスタ
ウェーハは例えば、相補型Ｍ　Ｉ　８　Ｆ　Ｅ　Ｔで構
成される基本セルを列方向に複数配置して基本セルを構
成している。半導体集積回路装置の周辺部には、外部端
子が配置される方向と同一方向に１夫々の外部端子に対
応する人出カバソファ回路用基本セルを複数配置してい
る。

近年、ゲートアレイにおいては、高機能化が進行し、回
路素子の微細化、７ｔＩＪ集積化が、一層、要求されて
いる。

ゲートアレイの回路素子を微細化、扁集積化する技術に
ついては、特開昭６３−５３９４８号公報に記載があシ
、その概要は次の通りである。

すなわち、前記基本セル列が配線領域を介在させ、行方
向に所定の間隔で複数配置されている内部セルアレイ領
域の外周に配置された矩形状の入出力バッファ回路用基
本セル（以下、１１０セルと略す）を、入力バッファ回
路用基本セル（以下、入力回路セルと略す）と出力バッ
ファ回路用基本°セル（以下、出力回路セルと略す）と
に分割し、これ゛らを１１０セルが配列される方向に交
互に配置するとともに、さらにその外周にＩ１０セルに
対応するように外部端子（以下、ボンティング・パッド
という）を配置している。

上記従来の技術においては、１１０セル形成領域を入力
回路セル形成領域と出力回路セル形成領域とに分けるこ
とによって、出力回路セル形成領域のサイズによって規
制されていた入力回路セル形成領域のサイズを、出力回
路セル形成領域に規制されないよう和している。

そして、入力回路セル形成領域内において、回路素子の
形成されない空き領域の分だけ、あるいは回路素子を微
細化した分だけ入力回路セル形成領域のサイズを小さく
していた。

〔発明が解決しようとする問題点〕

上記従来の技術においては、外部装置の駆動能力を大き
くするため、入力バッファ回路用ＭＩＳＦＥＴに比べ、
サイズを大きく構成している出力バッファ回路用Ｍ　１
８　Ｆ　Ｅ　Ｔの寸法で規定されることなく、入力回路
セル形成領域を縮小することができる。しかしながら、
上記従来の技術において、以下の問題点があることを本
発明者は見出したＯ 従来から内部セルプレイ領域の基本セルはスケーリング
則にしたがい微細化できるが、ボンディング・パッドの
大きさや、ピッチは、ボンディングの精度や、ボンディ
ング・ワイヤの太さなど製造上の問題から、その下限値
に制約があるため微細化することができない、という問
題がある。

すなわち、各Ｉ１０セル形成領域のボンディング・パッ
ド側の幅は、ボンティング・パッドの制約を受けるので
、その制約によって決まった幅より狭くすることができ
ない。そして、従来の技術においては、内部セルアレイ
領域側のＩ１０セル形成領域の幅を、ボンディング・パ
ッドによって制約を受けるボンディング・パッド側のＩ
１０セル形成領域の幅と同じにしている。

このため、たとえ上記従来技術により入力回路セル形成
領域の回路素子を微細化して、その面積をさらに小さく
しようとしても、ボンディング・パッ゛ド側のＩ１０セ
ル形成領域の幅をボンディング・パッドの制約忙よって
決められた幅より狭くすることができないので、１１０
セル形成領域の面積をある下限値より縮小することはで
きない。

例えば、基本セル内の回路素子が微細化されて、従来よ
りも小さい内部セルアレイ領域の面積内に、従来より多
くのゲートが形成されたとする。

内部セルアレイ領域の面積が小さくなれば、その−辺も
短くなるのモ、１１０セル形成領域の面積が変わらなけ
れば、その外周に配置できる工１０セルの数も少なくな
る。

しかし、ゲート数が増えれば、配置するＩ１０セルも増
やさねばならない。そこで、Ｉ１０セル形成領域の面積
を小さくして配置するＩ１０セルを増やすことが考えら
れるが、上記した理由からＩ１０セル形成領域の面積は
縮小できない。

したがって、１１０セルを増やすには、半導体ペレット
の面積を大きく【７なければならず、内部セルアレイ領
域の面積が小さくなったにもかかわらず、かえって半導
体ペレットの面積は大きくなるということが想定され、
高密度実装の妨げ、などの問題が生じる。

本発明は、上記問題点に着目してなされたものであり、
その目的は、半導体ペレットの面積を大きくすることな
く、入出力回路セルを多く配置することのＩＣきる技術
を提供することである。

本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記載および添付図面から明らかになるであろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なもののｉｆ
ｔ要を簡単に説明すれば、下記の通りである。

すなおち、半導体ペレットに配置された内部セルアレイ
領域の外周に、前記内部セルアレイ領域の中心から半導
体ペレットの外周方向忙沿りて複数のＩ１０セル形成領
域を放射状に配置したマスタスライス方式の半導体装置
であって、前記１１０セル形成領域を内部セルアレイ領
域の中心から半導体ペレットの外周方向に沿って複数の
セル形成領域に分割し、半導体ペレットの外周側に、前
記七′ル形成領域の面積の大きいもの内部セルアレイ領
域の中心に向かりて前記セル形成領域の面積が小さいも
のを配置した半導体集積回路装置構造とするものである
。

また、半導体ペレットに配置された内部セルアレイ領域
の外周に、前記内部セルアレイ領域の中心から半導体ペ
レットの外周方向忙沿って複数の１１０セル形成領域を
放射状に配置したマスタスライス方式の半導体装置であ
って、前記各１１０セル形成領域を半導体ペレットの外
周から内部セルアレイ領域の中心方向に沿って次第に幅
が狭くなるように配置１．ｆＩ：、半導体装置構造とす
るものである。

〔作用〕

上記した手段によれば、従来、Ｉ１０セル形成領域が配
置されていなかった半導体ペレットの四隅の部分に、Ｉ
／（Ｊセル形成領域、及びボンディング・パッドを配置
することができるので、半導体ペレットの面積を大きく
することなく、Ｉ１０セル形成領域、及びポンディング
・パッドを増やすことができる。

また、基本セル内の回路素子が微細化され、内部セルア
レイ領域の面積が縮小されてもその外周に配置されるＩ
１０セルの数を減少させることがないので、半導体集積
回路装置の高集積化が可能となる。

〔実施例〕

第１図は本発明の第一の実施例である半導体装置の概略
平面図、第２図はそのＩ／（Ｊセル形成領域に形成され
たＩ１０セルの概略拡大平面図である。なお、実施例の
全図において、同一機能を有するものは同一符号を付け
、そのくり返しの説明は省略する。

本発明の第１の冥施例の半導体装置は、本発明を適用し
たＣＭＯＳケートアレイであり、第１図に示す半導体ペ
レット１の中央部には、内部セルアレイ領域大が配置さ
れている。

内部セルアレイ領域ＡＫは、内部配線領域Ｂによって互
いに隔てられた複数の基本セル列２が、第１図のＹ方向
に配置されている。

各′基本セル列２Ｆｉ、基本セル２ａが、第１図Ｘ方向
に配列１．構成されている。

各基本セル２８には、図示しない、各基本セル毎に同一
サイズ、同一機能のＮチャネルＭＯ８）ランジスタ（以
下、ＮＭＯ８という）と、ＰチャネルＭＯ８）ランジス
タ（以下、ＰＭＯ８という）とが対になって複数形成さ
れている。

前記、各基本セル列間に設けられた内部配線領域Ｂは、
下地フィールドｓｈｏ、膜上にアルミニラム配線を数十
本設けることができる。

ユーザが所望する所定の論理機能を備え次論理回路は、
基本セル２ａのＮＭＯ８と２Ｍ０８との入出力端子間、
及び各基本セル列２の内部に形成された論理セル間を図
示しない信号用、電源用配線で結線して構成されている
。

内部セルアレイ領域Ａの外周には、外部配線領域Ｃが配
置されており、その外周に沿ってＦＪｒ足数の第１のセ
ル形成領域３ａが配列されている。

第１のセル形成領域３ａの外周には、配線領域りが配置
されており、その外周に沿って第１のセル形成領域３ａ
より面積の大きな第２のセル形成領域３ｂが配列されて
いる。

第２のセル形成領域３ｂは、第１のセル形成領域３ａと
同数配置されており、第２のセル形成領域３ｂは、第１
のセル形成領域３ａ各々に対応している。

そして、本実施例１においては、Ｉ１０セル形成領域３
の各々が、第１のセル形成領域３ａの１つと、それに対
応する第２のセル形成領域３ｂの１つとにより構成され
ている。

第２のセル形成領域３ｂの外周には、各第２のセル形成
領域３ｂに対応するようにホンディング・パッド４がＸ
、Ｙ両方向に沿って配置されている。

出力バッファは、電気的駆動能力の小さい内部回路から
の電気信号を入力し、装置外部の大きな電気的負荷を十
分駆動できるように電力増幅するとともに、外部サージ
イイズから集積回路装置を保護するという役割を持つ、
また、出力バッファ回路用の回路素子は出力用ポンディ
ングパッドに付く容量を充放電する必要があるため、駆
動能力の犬″きいＭＯＳつまりＷ／Ｌ　（ケート幅／ゲ
ート長）が大きいＭＯＳで構成される。このため、出力
回路用の回路素子は入力回路用の回路素子よりも大きく
なる。そこで、第１のセル形成領域３ａには、入力回路
用の回路素子を、そして第２のセル形成領域３ｂには入
力回路用の回路素子より太きい出力回路用の回路素子を
形成した。

第１のセル形成領域３２には、第２図に示すように、プ
レバッファ回路用のＰＭＯ８領域５Ｆ。

入力回路用のＰＭＯＢ（以下、入力用ＰＭＯ８という〕
領域６Ｐ、プレバッファ回路用のＮＭＯ８領域５Ｎと入
力回路用のＮＭＯ８（以下、入力用ＮＭＯ８という）領
域６Ｎが配置されている。

一方、第２のセル形成領域３ｂの内部において、第１の
セル形成領域３ａ側には、出力回路用のＮＭＯ８（以下
、出力用ＮＭＯ８という）領域７が配置され、また、ボ
ンディング・パッド４１ＭＩＩには、保護抵抗９が形成
され、この保護抵抗９と出力用ＮＭＯ８領域７との間に
は、出力回路用のＰＭＯＢ（以下、出力用ＰＭＯ８とい
う）領域８が配置されている。

このようなＩ１０セル形成領域３の回路素子が、配線に
よって結線され、例えば、入カバッファ回路、出力バッ
ファ回路、または双方向性バッファ回路等の種々の回路
機能を構成［２ている。

前記プレバッファ回路用ＰＭＯｆ及びＮＭＯ８は、工１
０セルが出力バッファとして用いられる場合にのみ結線
され、内部からの信号を装置外部に適用するように信号
の位相を合せる等を目的とする。

第２図に示すように、前記第１のセル形成領域３ａ内部
の入力回路用ＰＭＯ８，入力回路用ＮＭＯ８，プレバッ
ファ回路用ＰＭＯ８及びプレバッファ回路用ＮＭＯ８を
構成するゲート電極５ａ。

５ｂ　、６ａ及び６ｂは、外部端子４が配置される方向
と同一方向に延在するように配置されている。

一方、前記第２のセル形成領域３ｂ内部において、出力
回路用のＮＭＯ８及び出力回路用のＰＭＯＢを構成する
ゲート電極７ａ及び８ａは、外Ｓ端子４が配置される方
向と交差する方向に延在するように配置されている。外
部端子が配置される方向と同一方向、すなわち、内部回
路と外部端子を結ぶ直線にほぼ垂直な方向に入力回路用
ＭＯ８及びプレバッファ用ＭＯ８のゲート電極を延在さ
せることにより、内部回路からの信号を面接、出力バッ
ファ回路、又は外部端に送るための信号配線を前記第１
のセル形成領域３ａの面積を増加させることなく前記第
１のセル形成領域３ａ上を通すことができる。前記信号
配線と同一方向に、入力回路用ＭＯ８及びプレパ、ファ
用ＭＯ８のゲート電極を延在させた場合には、第１のセ
ル形成領域３ａにおいて、前記信号配線のスペースを確
保しなければならず、前記信号配線下にＭＯＳを形成す
ることができないため、第１のセル形成領域３ａの面積
は増大する。

第２図の領域１ｏｈ％出力回路用ＭＯ８が形成される第
２のセル形成領域３ｂに対応する第１のセル形成領域３
ａを形成するために確保できるスペースが、゛チップ外
周の一辺の中央部と端部とで異なることによって生じる
スペースである。領域ｌＯの幅は、チップ外周の一辺の
中央部が最も広く、端部へ向かって狭くなっている、特
に最端部では領域１０が存在しない場合もある。領域１
０は、拡散層及びＡＩパターンで埋められ、入力回路用
ＭＯ８が形成されるＷｅｌｌ電位の固定、入力回路のガ
ードリング等に用いられる。

第２図に示したＩ１０セルの回路素子、即ちＭＯ８ＩＩ
″ＥＴ、抵抗、ポリシリコンゲート配線は、基本セル２
同様、基本設計（マスク）に従って形成される。次いで
、例えばリンシリケートがラス膜（ＰＥＧ膜）を層間絶
縁膜として全面に被層した後、その層間絶縁膜に各コン
タクトホールを形成する。このコンタクトホール形成工
程以降は、所望の論理機能を実現すべくそれらに適応し
た種々の変形が成される。次いで、上面に１層目のアル
ミニウム配線（以下Ａｌ−１と称する）を施す。

ＡＪ−ＩＦｉ、基本セル２内の論理回路を構成するため
の配線、１１０セル３内の入出力回路を構成するための
配線、等を含んでいる。更にポンディングパッド４の下
地もＡＡ’−１で形成される。欠いで′％　２層目の層
間絶縁膜を被着した後、そこに各スルーホールを形成し
、更に２層目のアルミニウム配線（以下ＡＪ−１１と称
する）を施す。このＡｌ−１は、工１０セル３に対する
電源配線、及びポンディングパッド４の上層を形成する
ために、前記ｉ−１上に同一パターンで形成されたパッ
ド層を含んでいる。

ＡＩ−１及びＡｌ−１１を第２図の１１０セルの回路素
子に配線し、出力バッファ回路を構成した場合の平面図
を第３Ａ図に、その等価回路図を第３Ｂ図に示す。図中
斜線を施した領域は％Ａｌ−１、ＡＩ−ｎを含むアルミ
ニウム配線１１．１２及び電源間Ｉｓを含む。

第３Ａ図に示すように、内部セルアレイ領域Ａからの信
号は配線１１によって第１のセル形成領域３ａ内に形成
されるグレパッファ回路を介して、第２のセル形成領域
３ｂ内へ伝達される。第２のセル形成領域３ｂ内では、
出力用ＮＭＯＳ領域７のゲート電極７ａと出力用ＰＭＯ
８領域８のゲート電極８ａとが、前記配線１１によって
接続され、また、出力用ＮＭＯＳ領域７の拡散層７ｎと
出力用ＰＭＯＩ領域８の拡散層８ｐとが、ポンディング
パッド４へ信号を伝達する配Ｍ１２によって接続され、
これらによって０ＭＯ８構造のインバータ回路が構成さ
れている。

図示けしないが、各ポンディングパッド４は、ボンディ
ングワイヤを介して、半導体ペレット１を収納するパッ
ケージのリード端子と接続されている。さらに、このリ
ード端子は、パッケージ外部の例えばプリント配線基板
上の所定の配線と接続されるようになっている。

同様に、Ａｌ−１及びＡＩ−Ｉｔを第２図の１１０セル
の回路素子に配線し、入カパッファ回路を構成した場合
の平面図を第４Ａ図に、その等価回路図を第４ｂ図に示
す。第４ｂ図に示すように入カバッ７ア回路は、第２の
セル形成領域３ｂ内に形成される入力保護抵抗９及びダ
イオードからなる入力保護回路と第１のセル２段のＣＭ
ＯＳインバータからなっている。ポンディングパッド４
から入力された信号は、アルミニウム配ＩｆＩｊ１３に
よって″第２のセル形成領域３ｂに伝達され、前記入力
保護抵抗を経て、アルミニウム配線１４によって第１の
セル形成領域３ａ内の２段のＣＭＯＳインバータ回路へ
接続され、アルミニウム配線１５によって内部セルアレ
イＡへと伝達される。第３Ａ図及び第４Ａ図に示されて
いる電源配線（Ｖｃｃ。

ＧＮＤ）は２層目のアルミニウム膜Ａｌ−１１で構成さ
れ、図中のその他の配線及び領域は、１層目のアルミニ
ウム膜１−１で構成される。図示しないが、領域９内は
Ａｌ−１下には拡散層が存在する。

第１図〜第４Ｂ図に示した様に、１１０セル領域３を第
１のセル形成領域３ａ及び第２のセル形成領域３ｂに分
割し、第１のセル形成領域３ａ内に入力回路用の回路素
子を形成し、第２のセル形成領域３ｂ内に入力回路用の
回路素子より大きい出力用回路素子を形成することによ
り、第１のセル形成領域３ａの内部セルアレイ領域Ａ側
の幅は、ボンディング・パッド４の制約を受けないので
、第１のセル形成領域３ａの面積を小さくできる。

面積を小さくしまた分、外部配線領域Ｃの外周に配置で
きる第１のセル形成領域３ａの数が増える。

この増えた第１のセル形成領域３ａの数に対応する第２
のセル形成領域３ｂを半導体ペレット１の四隅の部分に
形成する。第２のセル形成領域３ｂのボンディング・パ
ッド側の幅は、ボンディング・パッド４の制約上それに
よって決まる下限値よりも小さくできないが、配線領域
りの外周の長さが外部配線領域Ｃの外周の長さより長い
のでｓｆｇｘのセル形成領域３ａに対応した数の第２の
セル形成領域３ｂを配置することができる。

このように本実施例によれば、次の効果が得られる。

（１１本発明を適用したＣＭＯＳゲートアレイは、従来
のゲートアレイにおいて、工１０セル形成領域が配置さ
れていなかった半導体ペレット１の四隅部分に、ｌ／Ｕ
セル形成領域３、及びボンディング・パッド４を配置す
ることができるので、半導体ペレット１の面積を大きく
することなく、工１０セル形成領域３、及びボンディン
グ・パッド４を゛多く配置することができる。

（２）上記（１）により、本実施例１のＣＭＯＳゲート
アレイは、ゲート数の増加に対応して１１０セル形成領
域３を増やすことができる、すなわち、多ピン化に対応
することができるので、複雑なシステムに対応すること
ができる。

（３）第１のセル形成領域３ａと第２のセル形成領域３
ｂとは、配線領域りにより分離されている、すなわち、
第１のセル形成領域３ａの入力用ＰＭＯ８領域５と入力
用ＮＭＯ８領域６とは、第２のセル形成領域３ｂの出力
用ＮＭＯ８領域７と出力用ＰＭ（Ｊ８領域９とから分離
されているため、ラッチアップや、ノイズなどに強くな
る。

（４）上記（３）により、第１のセル形成領域３ａの入
力用）’ＭＵＳ領域５と入力用ＮＭＯ８領域６とをさら
に微細化することができるので、回路素子をさらに高密
度に配置できる。

（５）半導体ペレットに配置されるＩ１０セル形成領域
が、従来のゲートアレイと同数ならば、半導体ペレット
１の面積をより小さくすることができるため、コストの
低減が可能となる。

第５図は本発明の第２の実施例である半導体装置の概略
平面図、第６図はそのＩ１０セル形成領域に形成さｆま
た出力バッファ回路の概略拡大平面図である。

第５図に示すように、工１０セル形成領域１３が、半導
体ペレットｌａの外周から内部セルアレイ領域Ａの中心
方向に沿って次第にその幅が狭くなるように、外部配線
領域Ｃの外周に沿って隙間なく複数配置されている。

すなわち、各Ｉ１０セル形成領域１３のボンディング・
バッド４側の幅は、ボンティング・パッド４の制約にし
、念がい変えていないが、各１１０セル形成領域１３の
内部セルアレイ領域Ａ側の幅は、ボンディング・パッド
４に規制されないので、上記Ｉ１０セル形成領域１３の
ボンディング・パッド４側の幅より狭くしである。

各Ｉ１０セル形成領域１３の内部において、内部セルア
レイ領域Ａ側には、第６図に示すように、入力用ＰＭＯ
８領域５と入力用ＮＭＵ、Ｓ領域６とが、’Ｉ１０セル
形成領域１３の形状に沿って配置されている。

ｔ＊、各Ｉ１０セル形成領域１３のバッド４側には、保
護抵抗８と出力用ＮＭＯ８領域７と出力用ＰＭＯ８領域
９とが配置されている。

出力用ＮＭＯ８領域７と出力用ＰＭ（Ｊ８領域９とは、
工１０セル形成領域１３の形状に沿って配置されている
とともに、出力用ＮＭＯ８領域７と出力用ＰＭＯ８領域
９とにおけるゲートを極７ａ。

７ａい及びゲート電極９ａ、９ａ、、並びＫＮ”拡散層
７ｎ〜７ｎ、、及びＰ十拡散層９ｐ〜９Ｐ。

もＩ１０セル形成領域１３の形状に沿うように形成され
ている。

このよりなｌ／Ｕセル形成領域１３の回路素子が、配線
によって結線され、例えば、入カバッファ回路、出力バ
ッファ回路、または双方向性バッファ回路を構成してい
る。

第６図は、出力バッファ回路１０ａが構成されている場
合を示している。

配線の接続方法は、出力用ＮＭＵＳ領域７のゲート電＆
７ａと出力用Ｐ　Ｍ　ｏ　ｓ　＊ｓ域９のゲート電極９
ａとが内部セルアレイ領域Ａからの信号を伝達する配線
１１によって接続され、また、出力用ＮＭＯ８領域７（
７）Ｎ拡散層７ｎと出力用ＰＭＯＳ領域９のＰ拡散層９
ｐとが、パッド４へ信号を伝達する配線１２によって接
続されている。配線１２ａＦｉ、Ｉ１０セル形成領域１
３の形状に沿って斜め配線となっている。

本発明の第２の実施例においては、１１０セル形成領域
１３の形状が、半導体ペレット１ａの外周から内部セル
アレイ領域の中心方向に沿って次第にその幅が狭くなっ
ているので、従来のゲートアレイにおいてはＩ１０セル
形成領域１３が配置されていなかった半導体ペレット１
の四隅を充分活用することができる。このため、半導体
ペレットｌａの面積を大きくすることなく、１１０セル
形成領域１３、及びボンディング・パッド４を増やすこ
とができる。

これ以外は、上記第１の実施例の（３）　、　＋４）の
効果を除いて、第１の実施例と同じ効果が得られる。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で檀々変更可
能であることけいうまでもない。

例えは、入力回路用のＭＯＳ　）ランジスタ、出力回路
用のＭＯＳ）ランジスタなどの回路素子の配置の仕方、
配線の接続の仕方は、前記第１及び第２の実施例に限定
されるものではない。

また、前記第１の実施例においては、セル形成領域とし
て第１のセル形成領域、第２のセル形成領域というよう
に２つのセル形成領域を配置したが、こ九に限定される
ものではなく、例えば、第３のセル形成領域、第４のセ
ル形成領域をさらに配置してもよい。

以上の説明では主として本発明者忙よってなされた発明
をその背景となりた利用分野であるゲートアレイに適用
し食場合について説明したが、これに限定されるもので
はなく、例えば、スタンダードセル、複合ゲートアレイ
、入出力回路セル形成領域にバイポーラ形トランジスタ
とＭＯ８形トランジスタとを混在化した１３ｉ　−ＣＭ
−０８回路を備えた他の半導体装置に適用することもで
きる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、半導体ペレットの一部に配置された内部セル
アレイ領域の外周に、前記内部セルアレイ領域の中心か
ら半導体ペレットの外周方向に沿って複数の１７０セル
形成領域を放射状に配置し７たマスタスライス方式の半
導体装置であって、前記各１／Ｕセル形成領域を内部セ
ルアレイ領域の中心から半導体ペレットの外周方向に沿
って複数のセル形成領域に分割するとともに、前記セル
形成領域の面積の大きいものを半導体ペレットの外周側
に内部セルアレイ領域の中心に向かって前記セル形成領
域の小さいものを配置し７だことにより、半導体ペレッ
トの四隅に１１０セル形成領域、及びボンディング・パ
ッドを配置できるので、牛導体ペルットの面！Ｒを大き
くすることな（、Ｉ１０セル形成領域を多く配置するこ
とができる。

また、半導体ペレットの一部に配置された内部セルアレ
イ領域の外周に、前記内部セルアレイ領域の中心から半
導体ペレットの外周方向に沿って複数のＩ１０セル形成
領域を放射状に配置１．またマスタスライス方式の半導
体装置であって、前記各Ｉ１０セル形成領域を半導体ペ
レットの外周から内部セルアレイ領域の中心方向に沿っ
て次第に幅が狭くなるように配置したことにより、半導
体ペレットの四隅の部分を１１０セル形成領域、及びボ
ンディング・パッドを配置する部分として充分活用でき
るようになるので、半導体ペレットの面積を大きくする
ことな（、Ｉ１０セル形成領域を多く配置することがで
きる。

また、入力回路用の回路素子を半導体ペレットの内部セ
ルアレイ側に１そ（７て出力回路用の回路素子を半導体
ペレットの外周部側に配置することにより、Ｉ／（Ｊセ
ル形成領域を小さくすることができ、そのために１１０
セルの数を増すことができる。

【図面の簡単な説明】

第１図は本発明に従う実施例である半導体集積回路装置
の概略平面図、 第２図はそのＩ１０セル形成領域に形成されたＩ１０セ
ルの平面図、 第３Ａ図は、第２図に示したＩ１０セルのレイアウトに
配線を施した場合の出力バッファ回路の平面図、 第３Ｂ図は、第３Ａ図に示した出力バッファ回路の等価
回路図、 第４Ａ図は、第２図に示し之１１０セルのレイアラ）Ｋ
配線を施した場合の入力バッファ回路の平面図、 第４Ｂ図は、第４Ａ図に示した入力バッファ回路の等価
回路図、 第５図は本発明の他の実施例である半導体集積回路装置
の概略平面図、 第６図はそのＩ１０セル形成領域に形成された出力バッ
ファ回路の概略拡大平面図である。 図中、１ｌｌａ・・・半導体ペレット、２・・・基本セ
ル列、２ａ・・・基本セル、３．１３・・・Ｉ１０セル
形成領域、３ａ・・・第１のセル形成領域、３ｂ・・・
第２のセル形成領域、４・・・ボンデインクパッド（外
部端子）、５・・・プレバッファ回路用Ｍ（ＪＳ領域、
６Ｎ・・・入力用ＮＭＯ８領域、６Ｐ・・・入力用１’
ＭＯ８領域、７・・・出力用ＮＭＯ８領域、７ａ・・・
ケート電極、７ｎ・・・ｎ＋拡散層、８・・・出力用Ｐ
ＭＵＳ領域、８ａ・・・ゲート電極、　　８Ｐ・・・Ｐ
十拡散層、９・・・保護抵抗、１１，１２，１３，１４
．１５・・・配線、Ａ・・・内部セルアレイ領域、Ｂ・
・・内部配線領域、Ｃ・・・外部配線領域、Ｄ・・・配
線領域である。 第　　　１　　図 第　　３Ｂ　図 第　　４Ｂ　図 」′

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に形成された複数の基本セルが同一方
   向に並列して構成される複数の基本セルで構成する内部
   セルアレイと、前記内部セルアレイの外周方向に沿って
   放射状に配置された複数の入出力バッファ回路用基本セ
   ルと、前記入出力バッファ回路用基本セルより外側に配
   置される前記各々の入出力バッファ回路用基本セルに対
   応する外部端子とを備えた半導体集積回路装置であって
   、前記各々の入出力バッファ回路用基本セルは、入力回
   路、出力回路及び入出力回路のうち少なくとも１つの回
   路機能を与えるために配線されることが可能である、あ
   る数の回路素子を持ち、前記内部セルアレイ側に形成さ
   れる第１セル形成領域と、前記外部端子側に形成される
   第２セル形成領域とで構成されることを特徴とする半導
   体集積回路装置。 ２、前記第１セル形成領域の面積は前記第２セル形成領
   域の面積より小さいことを特徴とする特許請求の範囲第
   １項に記載の半導体集積回路装置。 ３、前記回路素子は、入力回路用ＭＩＳＦＥＴ及び出力
   回路用ＭＩＳＦＥＴを有することを特徴とする特許請求
   の範囲第１項に記載の半導体集積回路装置。 ４、前記第１セル形成領域には、前記入力回路用ＭＩＳ
   ＦＥＴが前記第２セル形成領域には、前記出力回路用Ｍ
   ＩＳＦＥＴが形成されることを特徴とする特許請求の範
   囲第２項に記載の半導体集積回路装置。 ５、前記半導体集積回路装置は、さらに、前記入出力バ
   ッファ回路用の基本セルに入力回路、出力回路および入
   出力回路のうち選択された少なくとも１つの回路機能を
   与えるための配線パターンを有し、前記配線パターンは
   各々の入出力バッファ回路用基本セルと対応する外部端
   子との接続用配線を含んでいることを特徴とする特許請
   求の範囲第１項に記載の半導体集積回路装置。