JPH11121686A - 多層チップの組み立て方法 - Google Patents
多層チップの組み立て方法Info
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- JPH11121686A JPH11121686A JP9288279A JP28827997A JPH11121686A JP H11121686 A JPH11121686 A JP H11121686A JP 9288279 A JP9288279 A JP 9288279A JP 28827997 A JP28827997 A JP 28827997A JP H11121686 A JPH11121686 A JP H11121686A
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Abstract
(57)【要約】
【課題】 多層チップの組み立て作業を効率よく進める
ことができるとともに、接続不良により廃棄されるべき
チップ単体の個数を最小限にとどめることができる方法
を提供する。 【解決手段】 複数のチップ単体１〜４を多段積層化し
た構造を有する多層チップＡの組み立て方法であって、
上記複数のチップ単体１〜４のうち、接合面間で導通接
続されるチップ単体を取り合わせて導電接合する工程を
先行工程とし、その後、導電接合により一体化された各
チップ複合体Ａ１，Ａ２を取り合わせて接合することに
より、上記複数のチップ単体１〜４を多段積層化するこ
とを特徴としている。
ことができるとともに、接続不良により廃棄されるべき
チップ単体の個数を最小限にとどめることができる方法
を提供する。 【解決手段】 複数のチップ単体１〜４を多段積層化し
た構造を有する多層チップＡの組み立て方法であって、
上記複数のチップ単体１〜４のうち、接合面間で導通接
続されるチップ単体を取り合わせて導電接合する工程を
先行工程とし、その後、導電接合により一体化された各
チップ複合体Ａ１，Ａ２を取り合わせて接合することに
より、上記複数のチップ単体１〜４を多段積層化するこ
とを特徴としている。
Description
【０００１】
【発明の属する技術分野】本願発明は、複数のチップ単
体を多段積層化した構造を有する多層チップの組み立て
方法に関する。
体を多段積層化した構造を有する多層チップの組み立て
方法に関する。
【０００２】
【従来の技術】従来、ＩＣやＬＳＩといった半導体チッ
プは、テープキャリアや樹脂基板上に単体で実装されて
いるのが一般的である。その実装構造としては、テープ
・オートメイテッド・ボンディング（ＴＡＢ）方式やチ
ップ・オン・ボード（ＣＯＢ）方式によって実装された
構造があり、いろんな要因を勘案して最適な構造が選定
されている。
プは、テープキャリアや樹脂基板上に単体で実装されて
いるのが一般的である。その実装構造としては、テープ
・オートメイテッド・ボンディング（ＴＡＢ）方式やチ
ップ・オン・ボード（ＣＯＢ）方式によって実装された
構造があり、いろんな要因を勘案して最適な構造が選定
されている。
【０００３】このような実装構造の半導体チップに対し
て、チップ上に他のベアチップを積層するようにして接
合する、いわゆるチップ・オン・チップ方式（以下、略
称してＣＯＣという）により組み立てられた積層構造が
あり、このようなＣＯＣによる積層構造によれば高密度
化を容易に達成できることから、今後このようなＣＯＣ
による積層構造が小型電子機器や薄型の携帯端末、ある
いはＩＣカードといった各種のものに採用されることが
考えられる。
て、チップ上に他のベアチップを積層するようにして接
合する、いわゆるチップ・オン・チップ方式（以下、略
称してＣＯＣという）により組み立てられた積層構造が
あり、このようなＣＯＣによる積層構造によれば高密度
化を容易に達成できることから、今後このようなＣＯＣ
による積層構造が小型電子機器や薄型の携帯端末、ある
いはＩＣカードといった各種のものに採用されることが
考えられる。
【０００４】さらに、そのようなＣＯＣによる積層構造
を発展させたものとして、３個以上のチップ単体を積層
化することにより多段積層構造とした多層チップという
ものが提案されている。このような多層チップの最下層
のチップ単体は、通常、テープキャリアや樹脂基板に接
合されることから、多層チップの組み立て方法として
は、最下層のチップ単体から最上層のチップ単体へと順
に組み立てていくのが一般的な方法と考えられる。この
ような組み立て方法において各チップ単体を互いに接合
するには、異方性導電接着フィルム（以下、略称してＡ
ＣＦという）あるいは異方性導電接着ペーストを接着媒
体として、接合面上のバンプを介して導通接続させた状
態で導電接合する形態があり、一方、接合面間を導通さ
せることなく、単に非導電性の接着剤によって接合する
形態もある。
を発展させたものとして、３個以上のチップ単体を積層
化することにより多段積層構造とした多層チップという
ものが提案されている。このような多層チップの最下層
のチップ単体は、通常、テープキャリアや樹脂基板に接
合されることから、多層チップの組み立て方法として
は、最下層のチップ単体から最上層のチップ単体へと順
に組み立てていくのが一般的な方法と考えられる。この
ような組み立て方法において各チップ単体を互いに接合
するには、異方性導電接着フィルム（以下、略称してＡ
ＣＦという）あるいは異方性導電接着ペーストを接着媒
体として、接合面上のバンプを介して導通接続させた状
態で導電接合する形態があり、一方、接合面間を導通さ
せることなく、単に非導電性の接着剤によって接合する
形態もある。
【０００５】
【発明が解決しようとする課題】しかし、上記従来の多
層チップの組み立て方法では、各チップ単体を最下層か
ら最上層へと接合するに際し、接合面間を導通接続とし
た導電接合と非導通接続とした接合とがあり、そのよう
な異なる種類の接合工程が交互に繰り返されると、組み
立て作業性としては能率が悪く、煩雑な組み立て作業と
なってしまうという不具合があった。また、先の工程で
接合面間を非導通接続により接合し、その接合により一
体化されたチップ複合体に対して別のチップ単体を導電
接合した場合、少なくとも３個のチップ単体が多段積層
化されることとなる。このような多段積層化された多層
チップに対して測定検査を行い接続不良と判定される
と、多段積層構造を構成するすべてのチップが不良であ
るとみなされ廃棄される。したがって、導電接合に関与
しないチップまでもが接続良否の判定結果によっては不
良品として廃棄処分されるので、多層チップを構成する
チップに無駄が生じるという不具合があった。
層チップの組み立て方法では、各チップ単体を最下層か
ら最上層へと接合するに際し、接合面間を導通接続とし
た導電接合と非導通接続とした接合とがあり、そのよう
な異なる種類の接合工程が交互に繰り返されると、組み
立て作業性としては能率が悪く、煩雑な組み立て作業と
なってしまうという不具合があった。また、先の工程で
接合面間を非導通接続により接合し、その接合により一
体化されたチップ複合体に対して別のチップ単体を導電
接合した場合、少なくとも３個のチップ単体が多段積層
化されることとなる。このような多段積層化された多層
チップに対して測定検査を行い接続不良と判定される
と、多段積層構造を構成するすべてのチップが不良であ
るとみなされ廃棄される。したがって、導電接合に関与
しないチップまでもが接続良否の判定結果によっては不
良品として廃棄処分されるので、多層チップを構成する
チップに無駄が生じるという不具合があった。
【０００６】そこで、本願発明は、上記した事情のもと
で考え出されたものであって、多層チップの組み立て作
業を効率よく進めることができるとともに、接続不良に
より廃棄されるべきチップ単体の個数を最小限にとどめ
ることができる多層チップの組み立て方法を提供するこ
とをその課題とする。
で考え出されたものであって、多層チップの組み立て作
業を効率よく進めることができるとともに、接続不良に
より廃棄されるべきチップ単体の個数を最小限にとどめ
ることができる多層チップの組み立て方法を提供するこ
とをその課題とする。
【０００７】
【発明の開示】上記課題を解決するため、本願発明で
は、次の技術的手段を講じている。
は、次の技術的手段を講じている。
【０００８】すなわち、本願発明により提供される多層
チップの組み立て方法は、複数のチップ単体を多段積層
化した構造を有する多層チップの組み立て方法であっ
て、上記複数のチップ単体のうち、接合面間で導通接続
されるチップ単体を取り合わせて導電接合する工程を先
行工程とし、その後、導電接合により一体化された各チ
ップ複合体を取り合わせて接合することにより、上記複
数のチップ単体を多段積層化することを特徴としてい
る。
チップの組み立て方法は、複数のチップ単体を多段積層
化した構造を有する多層チップの組み立て方法であっ
て、上記複数のチップ単体のうち、接合面間で導通接続
されるチップ単体を取り合わせて導電接合する工程を先
行工程とし、その後、導電接合により一体化された各チ
ップ複合体を取り合わせて接合することにより、上記複
数のチップ単体を多段積層化することを特徴としてい
る。
【０００９】上記技術的手段が講じられた本願発明によ
り提供される多層チップの組み立て方法では、先に行わ
れる先行工程において、多層チップの構成に必要な複数
のチップ単体のうち、接合面間で導通接続されるチップ
単体が取り合わされて導電接合される。このような導電
接合工程を経て接合された各チップ複合体は、複数のチ
ップ単体が一体化された構造のものである。たとえば、
各チップ複合体については、接続良否の判定を行うこと
ができる。このような判定により接続不良と判定された
場合、チップ複合体を構成する複数のチップ単体、すな
わち導電接合に関与するチップのみが廃棄処分などされ
ることとなる。さらに、上記導電接合工程の後、たとえ
ば接続良否の判定に合格した各チップ複合体は、互いに
取り合わされて接合される。これにより、必要とされる
すべてのチップが多段積層化され、チップ単体の接合に
よる組み立てが完了することとなる。
り提供される多層チップの組み立て方法では、先に行わ
れる先行工程において、多層チップの構成に必要な複数
のチップ単体のうち、接合面間で導通接続されるチップ
単体が取り合わされて導電接合される。このような導電
接合工程を経て接合された各チップ複合体は、複数のチ
ップ単体が一体化された構造のものである。たとえば、
各チップ複合体については、接続良否の判定を行うこと
ができる。このような判定により接続不良と判定された
場合、チップ複合体を構成する複数のチップ単体、すな
わち導電接合に関与するチップのみが廃棄処分などされ
ることとなる。さらに、上記導電接合工程の後、たとえ
ば接続良否の判定に合格した各チップ複合体は、互いに
取り合わされて接合される。これにより、必要とされる
すべてのチップが多段積層化され、チップ単体の接合に
よる組み立てが完了することとなる。
【００１０】したがって、本願発明により提供される多
層チップの組み立て方法によれば、接合面間を導通接続
とした導電接合工程を行った後、その導電接合により一
体化されたチップ複合体が互いに接合されるので、チッ
プ単体、チップ複合体、および多層チップといった一連
の順に同種の接合工程が行われることから、多層チップ
の組み立て作業を効率よく進めることができる。その
上、導電接合工程後、導電接合された複数のチップ単体
からなるチップ複合体について接続良否の判定を行うこ
とができるので、仮にその時点で接続不良と判定されて
も導電接合にのみ関与するチップが不良品として廃棄処
分などされることから、多層チップを構成するチップに
無駄が生じることなく、接続不良により廃棄されるべき
チップ単体の個数を最小限にとどめることができる。
層チップの組み立て方法によれば、接合面間を導通接続
とした導電接合工程を行った後、その導電接合により一
体化されたチップ複合体が互いに接合されるので、チッ
プ単体、チップ複合体、および多層チップといった一連
の順に同種の接合工程が行われることから、多層チップ
の組み立て作業を効率よく進めることができる。その
上、導電接合工程後、導電接合された複数のチップ単体
からなるチップ複合体について接続良否の判定を行うこ
とができるので、仮にその時点で接続不良と判定されて
も導電接合にのみ関与するチップが不良品として廃棄処
分などされることから、多層チップを構成するチップに
無駄が生じることなく、接続不良により廃棄されるべき
チップ単体の個数を最小限にとどめることができる。
【００１１】なお、チップとしては、メモリ機能を有す
るＲＯＭやＲＡＭ、または演算・制御機能を有するＣＰ
Ｕなどの半導体チップが適用可能であるが、とくにその
ような機能の半導体チップに限ることはなく、他の機能
を有する半導体チップ、あるいは各種機能を複合的に有
するような半導体チップであってもよいことはいうまで
もない。
るＲＯＭやＲＡＭ、または演算・制御機能を有するＣＰ
Ｕなどの半導体チップが適用可能であるが、とくにその
ような機能の半導体チップに限ることはなく、他の機能
を有する半導体チップ、あるいは各種機能を複合的に有
するような半導体チップであってもよいことはいうまで
もない。
【００１２】導電接合の形態としては、各チップ単体の
接合面に形成されたバンプを対峙させた状態で、ＡＣＦ
や異方性導電接着ペーストを接合面間に挟んで圧着させ
る形態が好適であるが、その他ピン結合やはんだ融着に
よる接合形態などであってもよい。さらには、チップ単
体の両方または一方がウエハ状態で導電接合してもよ
い。この場合、ウエハ自体をスクライブ加工することに
よって導電接合された状態のチップ複合体を切り出すこ
とができる。
接合面に形成されたバンプを対峙させた状態で、ＡＣＦ
や異方性導電接着ペーストを接合面間に挟んで圧着させ
る形態が好適であるが、その他ピン結合やはんだ融着に
よる接合形態などであってもよい。さらには、チップ単
体の両方または一方がウエハ状態で導電接合してもよ
い。この場合、ウエハ自体をスクライブ加工することに
よって導電接合された状態のチップ複合体を切り出すこ
とができる。
【００１３】本願発明のその他の特徴および利点は、添
付図面を参照して以下に行う詳細な説明によって、より
明らかとなろう。
付図面を参照して以下に行う詳細な説明によって、より
明らかとなろう。
【００１４】
【発明の実施の形態】以下、本願発明の好ましい実施の
形態について、図面を参照して具体的に説明する。
形態について、図面を参照して具体的に説明する。
【００１５】図１ないし図４は、本願発明にかかる多層
チップの組み立て方法の一実施形態において、各工程に
おける断面を示した工程断面図、特に、図４は、最終的
に組み立て完成された状態における多層チップの断面構
造が示されている。
チップの組み立て方法の一実施形態において、各工程に
おける断面を示した工程断面図、特に、図４は、最終的
に組み立て完成された状態における多層チップの断面構
造が示されている。
【００１６】図４によく示されるように、本実施形態に
よって組み立て完成される多層チップＡは、４個の半導
体ベアチップの単体１〜４（以下、第１ないし第４のチ
ップ単体という）を多段積層化した、いわゆるＣＯＣに
よる積層構造を有するものである。このような多層チッ
プＡは、最終的にポリイミドフィルムなどでできたテー
プキャリア５に搭載接合された状態とされる。また、各
チップ単体１〜４は、他のチップ単体あるいはテープキ
ャリア５上のリード端子５ａと導通接続されることか
ら、一方の接合面には、接続端子となるバンプ１ａ〜４
ａがエッチング処理などによって形成されている。この
ようなバンプ１ａ〜４ａが形成された接合面を導電接合
面という。これに対し、導電接合面の反対面は、他のチ
ップ単体などと導通することなく接合されることから、
単純接合面という。
よって組み立て完成される多層チップＡは、４個の半導
体ベアチップの単体１〜４（以下、第１ないし第４のチ
ップ単体という）を多段積層化した、いわゆるＣＯＣに
よる積層構造を有するものである。このような多層チッ
プＡは、最終的にポリイミドフィルムなどでできたテー
プキャリア５に搭載接合された状態とされる。また、各
チップ単体１〜４は、他のチップ単体あるいはテープキ
ャリア５上のリード端子５ａと導通接続されることか
ら、一方の接合面には、接続端子となるバンプ１ａ〜４
ａがエッチング処理などによって形成されている。この
ようなバンプ１ａ〜４ａが形成された接合面を導電接合
面という。これに対し、導電接合面の反対面は、他のチ
ップ単体などと導通することなく接合されることから、
単純接合面という。
【００１７】上記したような多層チップＡを組み立てる
方法は、図１に示すように、第１および第２のチップ単
体１，２を取り合わせて導電接合させることにより、一
体化された第１のチップ複合体Ａ１を作製する第１の導
電接合工程、図２に示すように、上記第１の導電接合工
程と同様にして、第３および第４のチップ単体３，４を
取り合わせて第２のチップ複合体Ａ２を作製する第２の
導電接合工程、図３に示すように、第１および第２のチ
ップ複合体Ａ１，Ａ２を互いに導通させることなく接合
して多層チップＡを完成させる単純接合工程、および、
図４に示すように、ワイヤ・ボンディングによって所定
の端子をワイヤ接続するワイヤ・ボンディング工程を具
備して概略構成されている。
方法は、図１に示すように、第１および第２のチップ単
体１，２を取り合わせて導電接合させることにより、一
体化された第１のチップ複合体Ａ１を作製する第１の導
電接合工程、図２に示すように、上記第１の導電接合工
程と同様にして、第３および第４のチップ単体３，４を
取り合わせて第２のチップ複合体Ａ２を作製する第２の
導電接合工程、図３に示すように、第１および第２のチ
ップ複合体Ａ１，Ａ２を互いに導通させることなく接合
して多層チップＡを完成させる単純接合工程、および、
図４に示すように、ワイヤ・ボンディングによって所定
の端子をワイヤ接続するワイヤ・ボンディング工程を具
備して概略構成されている。
【００１８】各工程順にしたがって詳細に説明すると、
図１に示す第１の導電接合工程においては、第１のチッ
プ単体１は、その単純接合面を真空吸着コレット６に吸
着された状態で、導電接合面が第２のチップ単体２の導
電接合面に向かい合う姿勢をもって位置合わせされる。
この際、両接合面上の所定のバンプ１ａ，２ａは、互い
に対峙するように位置合わせされる。また、第２のチッ
プ単体２の中央付近には、その中央寄りのバンプ２ａを
覆い隠すような状態であらかじめＡＣＦ７ａが仮圧着さ
れている。このＡＣＦ７ａとは、熱硬化性や熱可塑性、
あるいはこれら混合系の樹脂を母材とする接着剤中に金
属粒子を分散混入して薄膜化したものである。さらに、
第２のチップ単体２は、図示しない搬送テーブルなどに
載置された状態とされている。このようにして位置合わ
せされた状態から、第１および第２のチップ単体１，２
は、互いの導電接合面間にＡＣＦ７ａを挟んだ状態で熱
圧着される。これにより、ＡＣＦ７ａを接着媒体として
第１および第２のチップ単体１，２が一体化され、これ
ら第１および第２のチップ単体１，２よりなる積層構造
の第１のチップ複合体Ａ１が作製される。そして、第１
および第２のチップ単体１，２の導電接合面間に挟まれ
た状態のＡＣＦ７ａは、その電気的な特性として、導電
接合面間の厚み方向、つまり両チップ単体１，２のバン
プ１ａ，２ａ間にのみ導通性を有し、その導通接合面に
対して水平方向には絶縁性を保つ。これにより、第１お
よび第２のチップ単体１，２は、導電接合面間でバンプ
１ａ，２ａを介して導通接続された状態となっている。
図１に示す第１の導電接合工程においては、第１のチッ
プ単体１は、その単純接合面を真空吸着コレット６に吸
着された状態で、導電接合面が第２のチップ単体２の導
電接合面に向かい合う姿勢をもって位置合わせされる。
この際、両接合面上の所定のバンプ１ａ，２ａは、互い
に対峙するように位置合わせされる。また、第２のチッ
プ単体２の中央付近には、その中央寄りのバンプ２ａを
覆い隠すような状態であらかじめＡＣＦ７ａが仮圧着さ
れている。このＡＣＦ７ａとは、熱硬化性や熱可塑性、
あるいはこれら混合系の樹脂を母材とする接着剤中に金
属粒子を分散混入して薄膜化したものである。さらに、
第２のチップ単体２は、図示しない搬送テーブルなどに
載置された状態とされている。このようにして位置合わ
せされた状態から、第１および第２のチップ単体１，２
は、互いの導電接合面間にＡＣＦ７ａを挟んだ状態で熱
圧着される。これにより、ＡＣＦ７ａを接着媒体として
第１および第２のチップ単体１，２が一体化され、これ
ら第１および第２のチップ単体１，２よりなる積層構造
の第１のチップ複合体Ａ１が作製される。そして、第１
および第２のチップ単体１，２の導電接合面間に挟まれ
た状態のＡＣＦ７ａは、その電気的な特性として、導電
接合面間の厚み方向、つまり両チップ単体１，２のバン
プ１ａ，２ａ間にのみ導通性を有し、その導通接合面に
対して水平方向には絶縁性を保つ。これにより、第１お
よび第２のチップ単体１，２は、導電接合面間でバンプ
１ａ，２ａを介して導通接続された状態となっている。
【００１９】次に、図２に示す第２の導電接合工程にお
いては、上記第１の導電接合工程と同様にして第２のチ
ップ複合体Ａ２が作製される。すなわち、第３のチップ
単体３は、その単純接合面を真空吸着コレット６に吸着
された状態で、導電接合面が第４のチップ単体４の導電
接合面に向かい合う姿勢をもって位置合わせされる。こ
の際、両接合面上の所定のバンプ３ａ，４ａは、互いに
対峙するように位置合わせされ、第４のチップ単体４の
中央付近には、その中央寄りのバンプ４ａを覆い隠すよ
うな状態であらかじめＡＣＦ７ｂが仮圧着されている。
このＡＣＦ７ｂは、上記第１の導電接合工程において用
いられたＡＣＦ７ａと同様のものである。また、第４の
チップ単体４は、図示しない搬送テーブルなどに載置さ
れた状態とされている。このようにして位置合わせされ
た状態から、第３および第４のチップ単体３，４は、互
いの導電接合面間にＡＣＦ７ｂを挟んだ状態で熱圧着さ
れる。これにより、ＡＣＦ７ｂを接着媒体として第３お
よび第４のチップ単体３，４が一体化され、これら第３
および第４のチップ単体３，４よりなる積層構造の第２
のチップ複合体Ａ２が作製される。これにより、第３お
よび第４のチップ単体３，４は、導電接合面間でバンプ
３ａ，４ａを介して導通接続された状態となっている。
いては、上記第１の導電接合工程と同様にして第２のチ
ップ複合体Ａ２が作製される。すなわち、第３のチップ
単体３は、その単純接合面を真空吸着コレット６に吸着
された状態で、導電接合面が第４のチップ単体４の導電
接合面に向かい合う姿勢をもって位置合わせされる。こ
の際、両接合面上の所定のバンプ３ａ，４ａは、互いに
対峙するように位置合わせされ、第４のチップ単体４の
中央付近には、その中央寄りのバンプ４ａを覆い隠すよ
うな状態であらかじめＡＣＦ７ｂが仮圧着されている。
このＡＣＦ７ｂは、上記第１の導電接合工程において用
いられたＡＣＦ７ａと同様のものである。また、第４の
チップ単体４は、図示しない搬送テーブルなどに載置さ
れた状態とされている。このようにして位置合わせされ
た状態から、第３および第４のチップ単体３，４は、互
いの導電接合面間にＡＣＦ７ｂを挟んだ状態で熱圧着さ
れる。これにより、ＡＣＦ７ｂを接着媒体として第３お
よび第４のチップ単体３，４が一体化され、これら第３
および第４のチップ単体３，４よりなる積層構造の第２
のチップ複合体Ａ２が作製される。これにより、第３お
よび第４のチップ単体３，４は、導電接合面間でバンプ
３ａ，４ａを介して導通接続された状態となっている。
【００２０】このような第１および第２の導電接合工程
を経て作製された第１および第２のチップ複合体Ａ１，
Ａ２については、さらに次の工程である単純接合工程前
に、接続良否の判定検査が個別に行われる。この判定検
査では、従来より周知の接続検査装置を使用して行われ
るため、特に図示しない。この判定検査によりいずれか
のチップ複合体Ａ１，Ａ２が接続不良と判定された場
合、次の単純接合工程に先だって、該当するチップ複合
体Ａ１，Ａ２が廃棄処分されることとなる。これによ
り、導電接合に関与したチップ、たとえば第１のチップ
複合体Ａ１のみが接続不良と判定された場合、第１およ
び第２のチップ単体１，２のみが廃棄されることとな
り、他の第２のチップ複合体Ａ２については、そのまま
次の工程処理へと進められる。
を経て作製された第１および第２のチップ複合体Ａ１，
Ａ２については、さらに次の工程である単純接合工程前
に、接続良否の判定検査が個別に行われる。この判定検
査では、従来より周知の接続検査装置を使用して行われ
るため、特に図示しない。この判定検査によりいずれか
のチップ複合体Ａ１，Ａ２が接続不良と判定された場
合、次の単純接合工程に先だって、該当するチップ複合
体Ａ１，Ａ２が廃棄処分されることとなる。これによ
り、導電接合に関与したチップ、たとえば第１のチップ
複合体Ａ１のみが接続不良と判定された場合、第１およ
び第２のチップ単体１，２のみが廃棄されることとな
り、他の第２のチップ複合体Ａ２については、そのまま
次の工程処理へと進められる。
【００２１】そうして、接続良否の判定にともに合格し
た第１および第２のチップ複合体Ａ１，Ａ２は、さらに
次の図３に示す単純接合工程へと導かれて互いに接合さ
れる。この単純接合工程においては、第１のチップ複合
体Ａ１は、上部一体となった第１のチップ単体１の単純
接合面を真空吸着コレット６に吸着された状態とされ
る。そして、第１のチップ複合体Ａ１において下部一体
となった第２のチップ単体２の単純接合面が第２のチッ
プ複合体Ａ２に向かい合う姿勢をもって位置合わせされ
る。この際、第１および第２のチップ複合体Ａ１，Ａ２
の単純接合面が互いに対面した姿勢とされるが、両単純
接合面間は導通接続されないことから、上記した導電接
合に比べて位置合わせ精度が高精度に要求されることは
ない。また、第２のチップ複合体Ａ２は、図示しない搬
送テーブルなどに載置された状態とされている。さら
に、第１のチップ複合体Ａ１は、第２のチップ複合体Ａ
２において上部一体となった第３のチップ単体３の単純
接合面に対して位置合わせされることとなる。その後、
位置合わせされた状態から、第１および第２のチップ複
合体Ａ１，Ａ２は、互いの単純接合面間に図示しない非
導電性の接着剤を挟んだ状態で接合される。これによ
り、必要とされるすべてのチップ単体１〜４が多段積層
化され、多層チップＡが完成されることとなる。
た第１および第２のチップ複合体Ａ１，Ａ２は、さらに
次の図３に示す単純接合工程へと導かれて互いに接合さ
れる。この単純接合工程においては、第１のチップ複合
体Ａ１は、上部一体となった第１のチップ単体１の単純
接合面を真空吸着コレット６に吸着された状態とされ
る。そして、第１のチップ複合体Ａ１において下部一体
となった第２のチップ単体２の単純接合面が第２のチッ
プ複合体Ａ２に向かい合う姿勢をもって位置合わせされ
る。この際、第１および第２のチップ複合体Ａ１，Ａ２
の単純接合面が互いに対面した姿勢とされるが、両単純
接合面間は導通接続されないことから、上記した導電接
合に比べて位置合わせ精度が高精度に要求されることは
ない。また、第２のチップ複合体Ａ２は、図示しない搬
送テーブルなどに載置された状態とされている。さら
に、第１のチップ複合体Ａ１は、第２のチップ複合体Ａ
２において上部一体となった第３のチップ単体３の単純
接合面に対して位置合わせされることとなる。その後、
位置合わせされた状態から、第１および第２のチップ複
合体Ａ１，Ａ２は、互いの単純接合面間に図示しない非
導電性の接着剤を挟んだ状態で接合される。これによ
り、必要とされるすべてのチップ単体１〜４が多段積層
化され、多層チップＡが完成されることとなる。
【００２２】最終的に、図４に示すワイヤ・ボンディン
グ工程において、多層チップＡは、テープキャリア５上
に搭載接合された状態で、そのテープキャリア５のリー
ド端子５ａにワイヤ８を介して導通接続される。すなわ
ち、先の導電接合工程においてその導電接合に関与しな
かったバンプ、図に示す状態では、第４のチップ単体４
の導電接合面において端寄りに形成されたバンプ４ａと
リード端子５ａとがワイヤ８を介して接続されることと
なる。これにより、第２のチップ複合体Ａ２がワイヤ８
およびリード端子５ａを介してチップ外部と導通接続さ
れた状態となる。また、多層チップＡにおける第１のチ
ップ複合体Ａ１は、それ自体単独ではチップ外部と導通
接続されないことから、ワイヤ９を介して第２のチップ
複合体Ａ２に導通接続される。すなわち、先の導電接合
工程においてその導電接合に関与しなかったバンプ、図
に示す状態では、第２のチップ単体２の導電接合面にお
いて端寄りに形成されたバンプ２ａと、上記第４のチッ
プ単体４のバンプ４ａと同様ではあるが、別位置にあっ
て図示されないバンプとがワイヤ９を介して接続されて
いる。これにより、第１のチップ複合体Ａ１は、第２の
チップ複合体Ａ２の内部回路などを介してチップ外部と
導通接続された状態となる。
グ工程において、多層チップＡは、テープキャリア５上
に搭載接合された状態で、そのテープキャリア５のリー
ド端子５ａにワイヤ８を介して導通接続される。すなわ
ち、先の導電接合工程においてその導電接合に関与しな
かったバンプ、図に示す状態では、第４のチップ単体４
の導電接合面において端寄りに形成されたバンプ４ａと
リード端子５ａとがワイヤ８を介して接続されることと
なる。これにより、第２のチップ複合体Ａ２がワイヤ８
およびリード端子５ａを介してチップ外部と導通接続さ
れた状態となる。また、多層チップＡにおける第１のチ
ップ複合体Ａ１は、それ自体単独ではチップ外部と導通
接続されないことから、ワイヤ９を介して第２のチップ
複合体Ａ２に導通接続される。すなわち、先の導電接合
工程においてその導電接合に関与しなかったバンプ、図
に示す状態では、第２のチップ単体２の導電接合面にお
いて端寄りに形成されたバンプ２ａと、上記第４のチッ
プ単体４のバンプ４ａと同様ではあるが、別位置にあっ
て図示されないバンプとがワイヤ９を介して接続されて
いる。これにより、第１のチップ複合体Ａ１は、第２の
チップ複合体Ａ２の内部回路などを介してチップ外部と
導通接続された状態となる。
【００２３】次に、上記構成を有する多層チップＡの組
み立て方法における要点について、図面を参照しつつ説
明する。
み立て方法における要点について、図面を参照しつつ説
明する。
【００２４】図１および図２に示すように、多層チップ
Ａを完成させるに際し、先に行われる先行工程として、
第１および第２の導電接合工程があり、これらの工程に
よって多層チップＡの構成に必要な４個のチップ単体１
〜４のうち、導電接合面を互いに導電接合される第１お
よび第２のチップ単体１，２の組と、第３および第４の
チップ単体３，４の組とが個別に導電接合される。
Ａを完成させるに際し、先に行われる先行工程として、
第１および第２の導電接合工程があり、これらの工程に
よって多層チップＡの構成に必要な４個のチップ単体１
〜４のうち、導電接合面を互いに導電接合される第１お
よび第２のチップ単体１，２の組と、第３および第４の
チップ単体３，４の組とが個別に導電接合される。
【００２５】そうして、導電接合により得られた第１お
よび第２のチップ複合体Ａ１，Ａ２については、次の図
３に示す単純接合工程前に接続良否の判定を行うことが
できる。このような判定により接続不良と判定された場
合、チップ複合体を構成する複数のチップ単体、たとえ
ば、第１のチップ複合体Ａ１が接続不良とすると、第１
および第２のチップ単体１，２のみが廃棄処分などされ
ることとなる。
よび第２のチップ複合体Ａ１，Ａ２については、次の図
３に示す単純接合工程前に接続良否の判定を行うことが
できる。このような判定により接続不良と判定された場
合、チップ複合体を構成する複数のチップ単体、たとえ
ば、第１のチップ複合体Ａ１が接続不良とすると、第１
および第２のチップ単体１，２のみが廃棄処分などされ
ることとなる。
【００２６】さらに、上記導電接合工程の後、接続良否
の判定に合格した各チップ複合体Ａ１，Ａ２は、互いに
取り合わされて接合される。これにより、必要とされる
４個すべてのチップ単体１〜４が多段積層化され、第１
および第４のチップ単体１〜４の接合による組み立てが
完了することとなる。
の判定に合格した各チップ複合体Ａ１，Ａ２は、互いに
取り合わされて接合される。これにより、必要とされる
４個すべてのチップ単体１〜４が多段積層化され、第１
および第４のチップ単体１〜４の接合による組み立てが
完了することとなる。
【００２７】したがって、本実施形態にかかる多層チッ
プＡの組み立て方法によれば、導電接合面間を導通接続
とした導電接合工程を行った後、その導電接合により一
体化された第１および第２のチップ複合体Ａ１，Ａ２が
互いに接合されるので、チップ単体１〜４、チップ複合
体Ａ１，Ａ２、および多層チップＡといった一連の順に
同種の接合工程が行われることから、多層チップＡの組
み立て作業を効率よく進めることができる。
プＡの組み立て方法によれば、導電接合面間を導通接続
とした導電接合工程を行った後、その導電接合により一
体化された第１および第２のチップ複合体Ａ１，Ａ２が
互いに接合されるので、チップ単体１〜４、チップ複合
体Ａ１，Ａ２、および多層チップＡといった一連の順に
同種の接合工程が行われることから、多層チップＡの組
み立て作業を効率よく進めることができる。
【００２８】その上、導電接合工程後、導電接合された
２個のチップ単体からなるチップ複合体Ａ１，Ａ２につ
いて個別に接続良否の判定を行うことができるので、仮
にその時点で接続不良と判定されても導電接合にのみ関
与するチップが不良品として廃棄処分などされることか
ら、多層チップＡを構成するチップに無駄が生じること
なく、接続不良により廃棄されるべきチップ単体の個数
を最小限にとどめることができる。
２個のチップ単体からなるチップ複合体Ａ１，Ａ２につ
いて個別に接続良否の判定を行うことができるので、仮
にその時点で接続不良と判定されても導電接合にのみ関
与するチップが不良品として廃棄処分などされることか
ら、多層チップＡを構成するチップに無駄が生じること
なく、接続不良により廃棄されるべきチップ単体の個数
を最小限にとどめることができる。
【００２９】なお、本実施形態においては、４個のチッ
プ単体１〜４によって多層チップＡを構成するとした
が、特に４個に限るものではなく、少なくとも３個以上
のチップ単体によって多層チップを構成するものであれ
ばよい。
プ単体１〜４によって多層チップＡを構成するとした
が、特に４個に限るものではなく、少なくとも３個以上
のチップ単体によって多層チップを構成するものであれ
ばよい。
【００３０】また、単純接合工程においては、上下のチ
ップを導通接続することなく互いに接合させるとした
が、これら上下のチップの基板電位を同一とするとき、
その基板面となる互いの接合面を導通させた状態であっ
てもよい。
ップを導通接続することなく互いに接合させるとした
が、これら上下のチップの基板電位を同一とするとき、
その基板面となる互いの接合面を導通させた状態であっ
てもよい。
【図１】本願発明にかかる多層チップの組み立て方法の
一実施形態において、第１の導電接合工程における断面
を示した工程断面図である。
一実施形態において、第１の導電接合工程における断面
を示した工程断面図である。
【図２】図１に示す工程に続いて、第２の導電接合工程
における断面を示した工程断面図である。
における断面を示した工程断面図である。
【図３】図２に示す工程に続いて、単純接続工程におけ
る断面を示した工程断面図である。
る断面を示した工程断面図である。
【図４】図３に示す工程に続いて、ワイヤ・ボンディン
グ工程における断面を示した工程断面図である。
グ工程における断面を示した工程断面図である。
１ 第１のチップ単体 ２ 第２のチップ単体 ３ 第３のチップ単体 ４ 第４のチップ単体 １ａ〜４ａ バンプ ７ａ，７ｂ 異方性導電接着フィルム（ＡＣＦ） ８，９ ワイヤ
Claims (1)
- 【請求項１】 複数のチップ単体を多段積層化した構造
を有する多層チップの組み立て方法であって、 上記複数のチップ単体のうち、接合面間で導通接続され
るチップ単体を取り合わせて導電接合する工程を先行工
程とし、その後、導電接合により一体化された各チップ
複合体を取り合わせて接合することにより、上記複数の
チップ単体を多段積層化することを特徴とする、多層チ
ップの組み立て方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28827997A JP3399808B2 (ja) | 1997-10-21 | 1997-10-21 | 多層チップの組み立て方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28827997A JP3399808B2 (ja) | 1997-10-21 | 1997-10-21 | 多層チップの組み立て方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11121686A true JPH11121686A (ja) | 1999-04-30 |
| JP3399808B2 JP3399808B2 (ja) | 2003-04-21 |
Family
ID=17728117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28827997A Expired - Fee Related JP3399808B2 (ja) | 1997-10-21 | 1997-10-21 | 多層チップの組み立て方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3399808B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001035994A (ja) * | 1999-07-15 | 2001-02-09 | Toshiba Corp | 半導体集積回路装置およびシステム基板 |
| FR2873853A1 (fr) * | 2004-07-27 | 2006-02-03 | St Microelectronics Sa | Dispositif electronique comprenant plusieurs plaquettes de circuits empilees et procede de realisation d'un tel dispositif |
| JP2009038266A (ja) * | 2007-08-03 | 2009-02-19 | Spansion Llc | 半導体装置及びその製造方法 |
-
1997
- 1997-10-21 JP JP28827997A patent/JP3399808B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001035994A (ja) * | 1999-07-15 | 2001-02-09 | Toshiba Corp | 半導体集積回路装置およびシステム基板 |
| FR2873853A1 (fr) * | 2004-07-27 | 2006-02-03 | St Microelectronics Sa | Dispositif electronique comprenant plusieurs plaquettes de circuits empilees et procede de realisation d'un tel dispositif |
| JP2009038266A (ja) * | 2007-08-03 | 2009-02-19 | Spansion Llc | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3399808B2 (ja) | 2003-04-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |