JPH09331023A - 半導体集積回路および半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 非同期で動作する回路ブロック相互間で、非
同期動作による電位変動を遮断し、干渉ノイズの発生を
有効に防止する。 【解決手段】 本半導体集積回路２４では、非同期で動
作する各回路ブロックＭ1 〜Ｍ4 相互間で、ウェルＷ1
〜Ｗ4 が分離され、電源線２８，３０及び信号線３２，
３４が電気的に分離して配線され、それぞれ各回路ブロ
ックＭ1 〜Ｍ4に接続されている。従って、これらの電
位変動が回路ブロック相互に伝達されず、干渉ノイズに
よる誤動作や動作速度の低下等が防止される。また、こ
の半導体集積回路２４を内蔵した半導体装置２０には、
各回路ブロックＭ1 〜Ｍ4 ごとの電気的な分離状態を保
ったまま、電源線２８，３０及び信号線３２，３４の何
れかが内部結線された端子ＶDD1 〜ＶDD4 ，Ｖss1 〜Ｖ
ss4 ，Ｖin1 〜Ｖin4 ，Ｖout1〜Ｖout4が、その外周面
に設けられている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるチップと
称される半導体集積回路、及びこれをパッケージング後
の半導体装置に係わる。とくに、本発明は、同一チップ
内において、非同期で動作する回路ブロック相互間を電
源ライン等を介して伝達される干渉ノイズの防止技術に
関する。

【０００２】

【従来の技術】一般に、電子回路を同一基板上に集積化
した半導体集積回路は、電子回路的な見方をすれば、そ
の機能単位で、あるいは同じ機能でも同期して動作する
か否か等で区分される幾つかの回路ブロックから構成さ
れている、と言うことができる。ここで、「同期して動
作する」とは、各回路ブロックが他の回路ブロックと時
間的に関連づけられて動作することをいい、「非同期し
て動作する」とは、これらが時間的に互いに独立して動
作することをいう。たとえば、ＤＲＡＭの場合、メモリ
セルアレイ，各種デコーダ，入出力回路，電源回路等、
それぞれ機能が異なる複数の回路ブロックにより構成さ
れている。また、このうちメモリセルアレイは、例えば
ワード線セクタごとといった所定単位で分割された複数
のメモリブロックから構成され、この単位でデータの書
込み及び読出しがなされることから、同期動作するか否
かの観点では更に細かな幾つかの回路ブロックから構成
されているといえる。

【０００３】そして、これら回路ブロックには、電源電
圧供給線や基準電圧供給線といった電源線が各々接続さ
れている。また、各回路ブロックには入力信号線及び出
力信号線が、それぞれ接続されている。

【０００４】一方で、この半導体集積回路を構造的に見
れば、半導体基板表面側にｎ型又はｐ型の不純物を導入
することで各種ウェルが形成され、各回路ブロックは、
このウェル内の半導体基板表面側に形成された素子群か
ら構成されている。

【０００５】

【発明が解決しようとする課題】この従来の半導体集積
回路において、例えばＤＲＡＭを例にとると、各メモリ
ブロックのデータ書込みや読出しはメモリブロックごと
に逐次行い、データ消去はメモリブロックの一部又は全
てに対し同時に行う場合が、以前は殆どであった。した
がって、電源線が共通化されていると、その電位変動が
回路ブロック相互に伝達されこととなる。ところが、回
路ブロック間を同期動作させている限りにおいては、電
源線の電位が多少変動しても、これが回路ブロックの正
常動作を阻害するまでには至らず、この電位変動につい
ては余り問題視されていなかった。

【０００６】これに対し、近年の動作速度の短縮化にと
もなって、異なるメモリブロックに対し、非同期でデー
タの書込みや読出しを行う場合が増えている。たとえ
ば、一方の複数個のメモリブロックが同期してビット線
の充放電を開始し、これに少し遅れて他方のメモリブロ
ックがワード線を立ち上げ、そのメモリセルの記憶デー
タを読出す場合がある。また、一方のメモリブロックと
他方のメモリブロックが略同時にビット線の充放電を開
始するが、一方ではデータの書き込みを行い、他方では
データの読み出しを行う場合もある。

【０００７】これらの場合、上記した電源線の電位変動
が、一方の回路ブロックから非同期で動作する他方の回
路ブロックに伝達されると、これが干渉ノイズとなって
他方の回路ブロックの誤動作や動作速度の低下を招くお
それが強くなるといった問題が新たに生じてきた。

【０００８】たとえば、上記した前者の場合では、一方
のメモリブロックのビット線の充放電により、電源線の
電圧降下が発生し、他方のメモリブロックのワード線が
所定時間内で所望の電位まで到達するのに時間がかかる
ことがあった。また後者の場合では、一方のメモリブロ
ックのビット線の充放電による電源電圧供給線の電位降
下、及び基準電圧供給の電位上昇により、他方のメモリ
ブロックのビット線を介したデータ読み出し時間が長く
なることがあった。これらのセンシング動作の遅れは、
高速動作を阻害したり誤動作の原因になることから、こ
の干渉ノイズの要因となる電位変動を如何に抑えるか、
あるいはその影響を如何にして少なくするかが、デバイ
スの誤動作を防止し高速性能を維持する上で重要な課題
となってきた。

【０００９】本発明は、このような実情に鑑みてなさ
れ、非同期で動作する回路ブロック間で電位変動を遮断
するようにし、これにより干渉ノイズの発生を有効に防
止した半導体集積回路および半導体装置を提供すること
を目的とする。

【００１０】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明らは、
ＤＲＡＭにおける干渉ノイズについて鋭意検討した結
果、非同期で動作するメモリブロック間における干渉ノ
イズは、主に、電源電圧供給線や基準電圧供給線の変動
として伝達されるものと、半導体基板のウェルを介しト
ランジスタのしきい値電圧を変動させるものとがある、
との知見を得た。

【００１１】この知見をもとに、本発明の半導体集積回
路では、非同期で動作する各ブロック相互間で、ウェル
を分けるとともに、電源線及び信号線を電気的に分離し
て接続させることとした。すなわち、本発明の半導体集
積回路は、半導体基板の表面に形成された少なくとも２
つのウェルと、各ウェル表面側に形成されたトランジス
タを含む素子群からなり、ウェル相互間で別々に配置さ
れて互いに非同期で動作する少なくとも２つの回路ブロ
ック（例えば、半導体メモリのメモリセルアレイを構成
するメモリブロック）と、互いに非同期で動作する回路
ブロックごとに電気的に分離して半導体基板上に配線さ
れ、各回路ブロックに接続された電源線および信号線と
を有することを特徴とする。

【００１２】従来におけるウェル形成は、主に、トラン
ジスタの種類やプロセス上の制約等で決められていた。
また、従来においても、たとえば複数種類の電源電圧を
供給する必要がある場合においては、電源線の電気的な
分離も行われていた。これに対し、本発明では、非同期
で動作するか否かといった観点で、電源供給線のほか、
ウェルや信号線が、それぞれ分離されている。したがっ
て、これらを介した電位変動が、非同期で動作する回路
ブロック間を相互に伝達されることがなく、これにより
干渉ノイズによる誤動作が防止される。また、干渉ノイ
ズによりビット線等の充放電が邪魔されて、その時間が
延びて高速動作を阻害するようなこともない。

【００１３】一方、本発明の半導体装置は、上記した本
発明の半導体集積回路が内蔵され、非同期に動作する回
路ブロックごとの電気的な分離状態を保ったまま、電源
線，信号線の何れかが内部結線された複数の端子を、外
周面に有することを特徴とする。

【００１４】

【発明の実施の形態】上記したように、本発明は、非同
期で動作する各ブロック相互間で、ウェルを分け、電源
線および信号線を電気的に分離して接続させたものであ
る。本実施形態の詳細な説明に先立ち、まず、本発明者
らが、このように本発明を構成するに至る根拠となった
不良動作のシミュレーション結果について、図面ととも
の簡単に述べておく。

【００１５】図５は、この動作シミュレーションのモデ
ルを示す。この半導体装置２では、パッケージ４内に半
導体チップ６がマウントされている。パッケージ４に
は、２本の端子４ａ，４ｂが設けられている。半導体チ
ップ６には、半導体基板表面にウェル８が形成され、ウ
ェル８内に、第１のメモリブロックＭ1 と第２のメモリ
ブロックＭ2 とを有している。また、半導体基板表面に
は、共通な電源電圧供給線１０と基準電圧供給線１２と
が配線され、両メモリブロックＭ1 ，Ｍ2 は、これらの
電源線１０，１２を介して接続されている。電源電圧供
給線１０と基準電圧供給線１２は、その途中にパッドが
設けられ、それぞれがパッケージ４の前記端子４ａ，４
ｂにワイヤボンディングされている。

【００１６】図６，７は、このように構成されたモデル
を用いた動作シミュレーション結果を示す。図６は、第
１のメモリブロックＭ1 がビット線の充放電を開始し
て、第１のメモリブロックＭ１のデータを書込み又は消
去しようとしたときに、これに少し遅れて第２のメモリ
ブロックＭ2 がワード線を立ち上げて、メモリセルに記
憶されているデータを読み出そうとした場合である。初
期状態では、図６に示すように、ビット線は、不図示の
他の電源電圧Ｖccの半分のレベルで保持されている。ま
た、図示のように、ビット線の充放電やセンスアンプ駆
動用の電源線１０，１２は、一定な電源電圧ＶDDおよび
基準電圧Ｖssで維持されている。

【００１７】この初期状態から、例えば第１のメモリブ
ロックＭ1 がビット線を充電して、メモリセルのデータ
を書込む場合は、同図（ａ）に示すように、まず、ワー
ド線を昇圧回路等により電源電圧ＶDDより高い電圧Ｖｗ
まで上げた後、電源電圧ＶDDにより、ビット線をＶcc／
２からＶH(BIT)まで充電してメモリセルにデータを書き
込む。逆に、データ消去の場合は、ビット線をＶcc／２
からＶL(BIT)に放電してデータを消去する。

【００１８】このビット線の充放電にともなって、電源
電圧ＶDDおよび基準電圧Ｖssの電位変動が発生する。す
なわち、図示のように、ビット線の充放電開始とともに
電源電圧ＶDDの電位が低下し、基準電圧Ｖssの電位が上
昇する。そして、この充放電の終了とともに元の電位に
戻される。

【００１９】この電源電圧ＶDDおよび基準電圧Ｖssの電
位変動の最中に、第２のメモリブロックＭ2 が、そのデ
ータ読出しのためにワード線を立ち上げようとすると、
このワ−ド線の立ち上げは、電源電圧ＶDDを昇圧して行
うために電源電圧ＶDDと連動し、図６（ｂ）のように、
電源電圧ＶDDが変動後に復帰するまでワード線の立ち上
げが遅れることとなる。この結果、第２のメモリブロッ
クＭ2 のセンスアンプの出力がＶH(SENSE)又はＶL(SENS
E)になるタイミングが遅れてしまう。動作シミュレーシ
ョンでは、単に第２のメモリブロックＭ２のセンシング
が遅れるだけであるが、実際の動作では、ワード線を立
ち上げ始めてから所定時間を経過したとき以内と、デー
タ読出し時間が制限されているとすれば、センシング途
中で読出動作が終了したと判断されてしまう結果、この
センシング遅れが誤動作の原因となる場合がある。

【００２０】図７は、第１のメモリブロックＭ1 と第２
のメモリブロックＭ2 とが、ほぼ同時にワード線を立ち
上げ、一方の第１のメモリブロックＭ1 がビット線の充
放電を開始して、メモリセルのデータを書込み又は消去
しようとしたときに、他方の第２のメモリブロックＭ2
ではデータの読出しを行う場合である。

【００２１】この図７の場合は、ワード線の立ち上げが
略同時なので、図６のように第２のメモリブロックＭ２
側のワード線の立ち上げが遅れるようなことはない。し
かし、第１のメモリブロックＭ1 でビット線が充放電す
るのにともなって、図６の場合と同様に、電源電圧ＶDD
および基準電圧Ｖssの電位変動が発生する。このため、
第２のメモリブロックＭ2 のセンスアンプが、電源電圧
ＶDDおよび基準電圧Ｖssの電位が復帰するまでは、その
センシングがスムーズに行うことができず、図示のよう
にデータ読出しに時間がかかってしまう。この場合のセ
ンシング遅れも、上記と同様な理由により誤動作の原因
となったり、センシング終了を待って次の動作に移行す
る場合においては、当該半導体メモリの高速動作を阻害
する。

【００２２】このような一方のメモリブロックの動作に
基づいて発生する電源電圧ＶDDおよび基準電圧Ｖssの電
位変動が、干渉ノイズとなって他方のメモリブロックの
正常動作を妨げるのは、両者が非同期で動作しているこ
とに起因する。すなわち、例えば図７の場合に、両メモ
リブロックＭ1 ，Ｍ2 が同期して、共にデータの書込み
又は消去を行っている場合とか、両者が共にデータの読
出しを行っている場合にあっては、メモリセルの数が多
ければ多少のセンシング遅れは生じ得るが、図６，７の
ような誤動作を招くほどの動作異常は見受けられない。
なお、本発明で「同期して動作する」とは、メモリブロ
ック等の各回路ブロックが他の回路ブロックと時間的に
関連づけられて動作することをいい、「非同期して動作
する」とは、これらが時間的に互いに独立して動作する
ことをいう。

【００２３】つぎに、上述した動作シミュレーションの
結果をもとに考案された、本発明に係わる半導体集積回
路及び半導体装置を、図面にもとづいて詳細に説明す
る。第１実施形態 図１は、本発明の第１実施形態に係わる半導体装置内部
の概略構成を示す上面図、図２は、図１のII−II線に沿
った半導体集積回路の概略断面図である。この半導体装
置２０は、図１に示すように、パッケージ２２と、この
パッケージ２２内のリードフレーム等にマウントされた
半導体集積回路（半導体チップ２４）とから構成されて
いる。

【００２４】本発明における半導体チップ２４は、例え
ば図２に例示するように、ｐ型の半導体基板２６の表面
に、４つのｎ型のウェルＷ1 ，Ｗ2 ，Ｗ3 ，Ｗ4 が分離
して形成されている。各ウェルＷ1 ，Ｗ2 ，Ｗ3 ，Ｗ4
の表面側には、互いに非同期で動作する回路ブロックＭ
1 ，Ｍ2 ，Ｍ3 ，Ｍ4 が形成されている。各回路ブロッ
クＭ1 ，Ｍ2，Ｍ3 ，Ｍ4 は、それぞれトランジスタを
含む素子群からなる。以下の説明では、この各回路ブロ
ックＭ1 ，Ｍ2 ，Ｍ3 ，Ｍ4 は、半導体メモリのメモリ
セルアレイを幾つかのメモリセル集合体に区分されてで
きたメモリブロックであるとする。

【００２５】たとえば、ＤＲＡＭの場合、各メモリセル
は、半導体基板上のメモリキャパシタと、転送用のＭＯ
Ｓトランジスタとで構成される。また、各回路ブロック
Ｍ1，Ｍ2 ，Ｍ3 ，Ｍ4 は、ＤＲＡＭのデータ書込みや
データ読出しの際に一度に同じ励起電圧が印加される単
位として、例えばワード線セクタごとの複数のメモリセ
ルで構成される。なお、各回路ブロックＭ1 ，Ｍ2 ，Ｍ
3 ，Ｍ4 には、それぞれセンスアンプが含まれる。ま
た、メモリセルアレイの周辺回路、例えば各種デコー
ダ，入出力回路，電源回路等の図示は省略してある。

【００２６】本発明の半導体チップ２４では、図１に示
すように、それぞれ４本の電源電圧供給線２８，基準電
圧供給線３０，入力信号線３２，出力信号線３４が、互
いに電気的に分離して配線され、この電気的な分離状態
を維持したまま各回路ブロックＭ1 ，Ｍ2 ，Ｍ3 ，Ｍ4
に接続されている。

【００２７】また、本発明におけるパッケージ２２に
は、同種類の外部端子が、それぞれ半導体チップ２４内
で非同期動作する回路ブロックの数（図１では、４つ）
づつ設けられている。すなわち、図示側の半導体装置２
０では、電源電圧供給線ＶDD1 〜ＶDD4 ，基準電圧供給
線ＶSS1 〜ＶSS4 ，入力信号線Ｖin1 〜Ｖin4 ，出力信
号線Ｖout1〜Ｖout4と、各４本ずつの外部端子を備えて
いる。そして、これらの外部端子それぞれには、上記し
た各４本の電源電圧供給線２８，基準電圧供給線３０，
入力信号線３２，出力信号線３４の何れかが、その電気
的な分離状態を維持したままワイヤボンディングで各々
接続されている。

【００２８】このように、本発明の半導体集積回路２４
では、これを構成する互いに非同期で動作する回路ブロ
ックＭ1 ，Ｍ2 ，Ｍ3 ，Ｍ4 それぞれが、別個のウェル
Ｗ1，Ｗ2 ，Ｗ3 ，Ｗ4 内に形成されている。このた
め、例えばウェルＷ1 の電位が変動した場合でも、これ
により他のウェル内でトランジスタのしきい値電圧が変
動するようなことがない。

【００２９】また、本発明の半導体装置２０では、その
半導体集積回路２４内で、電源線２８，３０および信号
線３２，３４が互いに電気的に分離されて配線され、そ
の電気的な分離状態を維持したまま外部端子に接続され
ている。このため、各回路ブロックＭ1 ，Ｍ2 ，Ｍ3 ，
Ｍ4 が互いに非同期で動作し、これにより電位変動が生
じた場合でも、この電位変動が他の回路ブロックに入力
されず、従って、従来から問題となっていた干渉ノイズ
の発生が防止される。

【００３０】第２実施形態 本実施形態は、上述した第１実施形態に、更に基板バイ
アス用の電源電圧供給線および外部端子を、各回路ブロ
ックごとに追加した場合である。図３は、本発明の第２
実施形態に係わる半導体装置内部の概略構成を示す上面
図、図４は、図３のIII −III 線に沿った半導体集積回
路の概略断面図である。図３中、斜線で示すように、こ
の半導体装置２０には、その各ウェルＷ1 ，Ｗ2 ，Ｗ3
，Ｗ4 表面に直接接続され、互いに電気的に分離され
た基板バイアス用の電源電圧供給線３６が、各ウェルの
周回方向に配線されている。また、４つの外部端子ＶBB
1 〜ＶBB4 が、第１実施形態の場合に追加したかたちで
設けられており、この外部端子ＶBB1 〜ＶBB4 に、それ
ぞれ上記各電源電圧供給線３６がワイヤボンディングで
接続されている。

【００３１】これに対応して、半導体チップ２４の各ウ
ェル表面には、各電源電圧供給線３６の電気的接続を良
好にするために、高濃度にｎ型不純物が導入された不純
物拡散層３８が形成されている。これにより、各ウェル
Ｗ1 ，Ｗ2 ，Ｗ3 ，Ｗ4 の電位を固定するための電源供
給を、各回路ブロックＭ1 ，Ｍ2 ，Ｍ3 ，Ｍ4 で独立に
行うことができ、基板バイアスによる固定電位の変動
を、第１実施形態の場合に比べ一層抑制できる。

【００３２】なお、本実施形態は、基板バイアスを外部
から供給する場合であるが、基板バイアス用電源を半導
体チップ２４に内蔵させる場合にあっては、各回路ブロ
ックＭ1 ，Ｍ2 ，Ｍ3 ，Ｍ4 ごとに基板バイアス用電源
を設け、その各配線を図３の電源電圧供給線３６と同様
に電気的に分離して行うことで、上記したと同様の効果
を得ることができる。

【００３３】

【発明の効果】以上説明してきたように、本発明に係わ
る半導体集積回路によれば、これを構成する互いに非同
期で動作する回路ブロックそれぞれが、別個のウェルに
形成されていることから、一のウェルの電位が変動した
場合でも、これにより他のウェル内でトランジスタのし
きい値電圧が変動するようなことがない。

【００３４】また、その半導体集積回路内で、電源線お
よび信号線が互いに電気的に分離されて配線され、これ
を内蔵した本発明の半導体装置では、その電気的な分離
状態を維持したまま外部端子に接続されていることか
ら、各回路ブロックが互いに非同期で動作し、これによ
り各線の電位変動が生じた場合でも、この電位変動が他
の回路ブロックに入力されない。

【００３５】これにより、従来から問題となっていた干
渉ノイズの発生を有効に防止した半導体集積回路および
半導体装置を提供することができる。すなわち、本発明
により、互いの正常動作を邪魔することなく各回路ブロ
ックを相互に非同期で動作させることが可能となり、こ
の結果、半導体デバイスの動作速度向上や効率化が一層
進展するものと期待される。

【図面の簡単な説明】

【図１】図１は、本発明の第１実施形態に係わる半導体
装置内部の概略構成を示す上面図である。

【図２】図２は、図１のII−II線に沿った半導体集積回
路の概略断面図である。

【図３】図３は、本発明の第２実施形態に係わる半導体
装置内部の概略構成を示す上面図である。

【図４】図４は、図３のIII −III 線に沿った半導体集
積回路の概略断面図である。

【図５】図５は、従来例の問題点を解明し本発明の根拠
となった、電源線が共通化されたＤＲＡＭメモリブロッ
クの動作シミュレーションのモデルである。

【図６】図６は、図５のモデルを用いて行った動作シミ
ュレーション結果であり、特に第１のメモリブロックの
ビット線立ち上げ後、少し遅れて他の第２のメモリブロ
ックの記憶データを読出す場合である。

【図７】図６は、同シミュレーション結果であり、第
１，２のメモリブロックのビット線を略同時に立ち上げ
て、第１のメモリブロックではデータの書き込みを行
い、第２のメモリブロックでは記憶データを読出す場合
である。

【符号の説明】

２０…半導体装置、２２…パッケージ、２４…半導体チ
ップ（半導体集積回路）、２６…半導体基板、２８…電
源電圧供給線（電源線）、３０…基準電圧供給線（電源
線）、３２…入力信号線（信号線）、３４…出力信号線
（信号線）、３６…基板バイアス用の電源電圧供給線
（電源線）、３８…不純物拡散層、Ｍ1 〜Ｍ4 …互いに
非同期で動作するメモリブロック（回路ブロック）、Ｗ
1 〜Ｗ4 …ウェル、ＶDD1 〜ＶDD4 …各電源電圧供給線
に接続された外部端子（端子）、Ｖss1 〜Ｖss4 …各基
準電圧供給線に接続された外部端子（端子）、Ｖin1 〜
Ｖin4 …各入力信号線に接続された外部端子（端子）、
Ｖout1〜Ｖout4…各出力信号線に接続された外部端子
（端子）、ＶBB1 〜ＶBB4 …基板バイアス用の各電源電
圧供給線に接続された外部端子、ＷＯＲＤ…ワード線、
ＢＩＴ…ビット線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松本 賢 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体基板の表面に形成された少なくと
   も２つのウェルと、 ウェル表面側に形成されたトランジスタを含む素子群か
   らなり、ウェル相互間で別々に配置されて互いに非同期
   で動作する少なくとも２つの回路ブロックと、 互いに非同期で動作する回路ブロックごとに電気的に分
   離されて半導体基板上に配線され、各回路ブロックに接
   続される電源線および信号線とを有する半導体集積回
   路。
2. 【請求項２】 前記回路ブロックには、メモリセルアレ
   イが幾つかのメモリセル集合体に区分されてできた各メ
   モリブロックが含まれる請求項１に記載の半導体集積回
   路。
3. 【請求項３】 前記請求項１に記載の半導体集積回路が
   内蔵され、前記非同期に動作する回路ブロックごとの電
   気的な分離状態を保ったまま、前記電源線，信号線の何
   れかが内部結線された複数の端子を、外周面に有する半
   導体装置。
4. 【請求項４】 前記請求項２に記載の半導体集積回路が
   内蔵され、前記非同期に動作する回路ブロックごとの電
   気的な分離状態を保ったまま、前記電源線，信号線の何
   れかが内部結線された複数の端子を、外周面に有する半
   導体装置。