JP2001307057A - マルチチップ半導体装置及びメモリカード - Google Patents

マルチチップ半導体装置及びメモリカード

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Abstract

(57)【要約】 【課題】生産効率の向上と製造コストの更なる低減が図
れるマルチチップ半導体装置及びメモリカードを提供す
ることを目的としている。 【解決手段】各半導体チップ１２内にオプション回路を
設け、各チップの積層段数に相当するヒューズ２０をカ
ットし、各チップのチップ制御信号を個別に受け取るこ
とを特徴とする。同一構成のチップを積層した場合に
も、バンプ１８の形成位置をチップ毎に変える必要がな
く、チップ制御信号を各チップ個別に送ることが可能と
なる。これによって、生産効率の向上と製造コストの更
なる低減が図れる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、マルチチップ半
導体装置及びメモリカードに関し、特に複数個の半導体
メモリチップ、若しくは半導体メモリとロジック回路と
を混載した半導体チップを積層した状態で搭載したマル
チチップ構成の半導体装置及びメモリカードに関する。
【０００２】
【従来の技術】デジタルカメラのフィルム媒体や、携帯
用パーソナルコンピュータ用のメモリとして、メモリカ
ードが広く普及している。このメモリカードとして、例
えば、不揮発性メモリであるＮＡＮＤ型Ｅ２ＰＲＯＭを
搭載したＳＳＦＤＣ（Solid-State Floppy Disk Car
d）、別称スマートメディア（Smart Media）（登録商
標）が知られている。現在は、６４ＭビットのＮＡＮＤ
型Ｅ２ＰＲＯＭが１個または２個搭載された大容量の記
憶カードが市販されている。しかし、昨今、マルチメデ
ィア等の新たな市場が開拓され、ますます大容量の記憶
素子の需要が発生しており、更なる大容量化を実現する
ことが望まれている。
【０００３】大きな記憶容量のメモリ装置を実現する技
術の１つとして、チップスループラグと呼ばれる、半導
体基板を貫通する貫通孔内に設けた接続プラグを有する
半導体チップを形成し、複数個の半導体チップを積層し
て搭載したマルチチップ半導体装置が知られている。積
層した複数個の半導体チップには、上記チップスループ
ラグを介して実装基板から種々の制御信号やデータを供
給し、あるいはデータを読み出す。しかし、この技術に
は、まだ解決すべき課題がいくつかある。
【０００４】例えば、従来の平面ボード実装において
は、４個の同一のメモリ半導体チップを用いてメモリ装
置を構成する場合には、４つのチップ制御信号（チップ
イネーブルバー）をそれぞれ分ければ良い。しかし、実
装面積を削減するために、半導体チップを積層する場合
には、チップ制御信号をそれぞれチップ内部で分離する
必要がある。これは、４種類のチップを製造することを
意味し、製造コストを考えると得策ではない。
【０００５】そこで、この発明に先立って、本出願人は
特願平１０−３１３８８０号で、半導体基板中に素子が
集積された半導体チップを複数個搭載したマルチチップ
半導体装置において、半導体基板を貫通する貫通孔内に
接続プラグを形成した実質的に同一構造の複数個の半導
体チップを積層し、前記各半導体チップの接続プラグを
バンプを介して選択的に接続してなり、前記プラグの接
続パターンに応じて、前記各半導体チップ内に設けたオ
プション回路を選択することを特徴とするマルチチップ
半導体装置を提案している。
【０００６】このような構成のマルチチップ半導体装置
によれば、複数個のチップ内部にそれぞれオプション回
路を設け、プラグの接続時に用いるバンプを各チップ毎
に選択的に形成することで、同一構成のチップでもチッ
プ制御信号をチップ個別に与えることが可能になる。
【０００７】しかしながら、この方法を用いた場合に
は、バンプを選択的にプラグに接続しなければならず、
半田メッキ法でバンプを形成するような場合には、チッ
プ毎にマスクを形成する必要がある。また、転写バンプ
方式のように、チップ一括でバンプ形成を行う場合に
は、チップの積層段数毎にバンプの設置位置を変更しな
ければならず、バンプ形成時にマスクの交換が必要とな
ったり、あるいは各積層段毎にそれぞれ装置を設けるか
する必要がある。ウェハ上でメッキを行ってバンプを形
成する場合のように、ウェハ一括でバンプ形成する場合
にも、各積層段毎にバンプ位置の異なる形成をしなけれ
ばならず、各層の互換性を取れない。
【０００８】このように、先願の技術は、同一構成のチ
ップを積層してもチップ制御信号を個別に与えることが
でき、製造コストを低減できるものの、生産効率の向上
と製造コストの更なる削減という点ではまだ改善の余地
がある。
【０００９】
【発明が解決しようとする課題】上記のように従来のマ
ルチチップ半導体装置及びメモリカードは、同一構成の
チップを積層してもチップ制御信号を個別に与えること
ができ、製造コストを低減できるものの、生産効率の向
上と製造コストの更なる削減という点ではまだ改善の余
地があった。
【００１０】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、生産効率の向上
と製造コストの更なる低減が図れるマルチチップ半導体
装置及びメモリカードを提供することにある。
【００１１】
【課題を解決するための手段】この発明のマルチチップ
半導体装置は、素子が集積された半導体基板と、前記半
導体基板を貫通する貫通孔内に形成された接続プラグ
と、前記接続プラグとバンプ形成領域との間に設けら
れ、選択的に切断されることにより前記接続プラグとバ
ンプとの電気的な接続と分離を行うヒューズ部とを有す
る複数個の半導体チップを備え、前記各半導体チップの
接続プラグをバンプを介在して接続することにより、積
層して実装したことを特徴としている。
【００１２】また、上記マルチチップ半導体装置におい
て、下記（ａ）〜（ｅ）のような特徴を備えている。
【００１３】（ａ）前記接続プラグは、前記半導体基板
における貫通孔の側壁に形成された第１の絶縁膜と、前
記貫通孔内に埋め込み形成され、前記第１の絶縁膜によ
って前記半導体基板と電気的に分離された導電性の貫通
プラグとを含んで構成され、前記ヒューズ部は、前記半
導体基板上に形成された第２の絶縁膜と、この第２の絶
縁膜上の前記接続プラグに対応する位置に形成され、バ
ンプが形成されるパッドと、前記第２の絶縁膜中に形成
されるヒューズと、前記パッドと前記貫通プラグとを前
記ヒューズを介在して電気的に接続する配線とを含んで
構成される。
【００１４】（ｂ）前記ヒューズ部の選択的な切断によ
って、前記各半導体チップのチップアドレスの割り振り
を指定できる。
【００１５】（ｃ）前記各半導体チップはそれぞれ、不
揮発性のメモリチップである。
【００１６】（ｄ）前記積層して実装した複数個の不揮
発性のメモリチップはそれぞれ、リダンダンシー用のメ
モリセルブロックを共用できる。
【００１７】（ｅ）前記積層して実装した複数個の不揮
発性のメモリチップでメモリアドレスの割り当てを融通
しあい、複数個の不揮発性のメモリチップでメモリアド
レスの割り当てを行うことができる。
【００１８】この発明のメモリカードは、それぞれ半導
体基板を貫通する貫通孔内に設けられた接続プラグと、
この接続プラグとバンプ形成領域との間に介在され、選
択的に切断されることによりアドレスの割り振りを指定
するヒューズ部とを備え、互いに実質的に同一構造の複
数個の半導体メモリチップと、前記各半導体メモリチッ
プの前記接続プラグを、実質的に同じパターンで接続す
るバンプと、前記複数個の半導体メモリチップを積層し
た状態で封止するカード状のパッケージと、前記カード
状のパッケージに設けられ、前記接続プラグ、前記ヒュ
ーズ部及び前記バンプをそれぞれ介して前記各半導体メ
モリチップとの信号の授受を行うための端子とを具備す
ることを特徴としている。
【００１９】また、上記マルチチップ半導体装置におい
て、下記（ｆ）〜（ｉ）のような特徴を備えている。
【００２０】（ｆ）前記接続プラグは、前記半導体基板
における貫通孔の側壁に形成された第１の絶縁膜と、前
記貫通孔内に埋め込み形成され、前記第１の絶縁膜によ
って前記半導体基板と電気的に分離された導電性の貫通
プラグとを含んで構成され、前記ヒューズ部は、前記半
導体基板上に形成された第２の絶縁膜と、この第２の絶
縁膜上の前記接続プラグに対応する位置に形成され、バ
ンプが形成されるパッドと、前記第２の絶縁膜中に形成
されるヒューズと、前記パッドと前記貫通プラグとを前
記ヒューズを介在して電気的に接続する配線部とを含ん
で構成される。
【００２１】（ｇ）前記ヒューズ部の選択的な切断によ
って、前記各半導体メモリチップのチップアドレスの割
り振りを指定できる。
【００２２】（ｈ）前記積層して実装した複数個の半導
体メモリチップはそれぞれ、リダンダンシー用のメモリ
セルブロックを共用できる。
【００２３】（ｉ）前記積層して実装した複数個の半導
体メモリチップでメモリアドレスの割り当てを融通しあ
い、複数個の半導体メモリチップでメモリアドレスの割
り当てを行うことができる。
【００２４】上記のような構成のマルチチップ半導体装
置によれば、同一のプロセスで同じ構造の半導体チップ
を作成し、良品検査を行った半導体チップの中から各積
層段数に相当するチップの認識信号に対応するヒューズ
カットを行うことで、各チップのチップアドレスの識別
が可能となる。よって、各積層段毎に異なる半導体チッ
プを作成する場合に比べ、生産効率が高まり、製造コス
トの低減が可能となる。
【００２５】しかも、バンプを選択的に接続プラグ上に
形成する必要がないので、各積層段のチップ毎にマスク
を形成したり、チップの積層段数毎にバンプの設置位置
を変更する必要がない。よって、マスクの交換は不要で
あり、各積層段毎にそれぞれ装置を設ける必要もない。
この結果、この発明の前提となった本出願人による特願
平１０−２１３８８０号に開示した技術を改良でき、生
産効率の向上と製造コストの更なる削減が可能となる。
【００２６】また、半導体チップがメモリチップの場合
には、必ずしも全ビット（全ブロック）動作を行わない
チップでも、動作可能なメモリ量に合わせて選択的にヒ
ューズカットし、積層する各半導体チップ間でチップア
ドレスの割り当てを行うことで、積層後の総記憶容量を
規定することが可能なために、歩留まりを向上できる。
【００２７】特に、不揮発性のメモリチップのように、
使用用途に小型化が要求される装置においては効果が高
く、好適である。
【００２８】上記のような構成のメモリカードによれ
ば、上述したマルチチップ半導体装置の利点を全て備え
たメモリカードを形成できる。
【００２９】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。この発明は、前述した本
出願人による特願平１０−２１３８８０号に開示した技
術を前提とし、これに改良を加えたものである。
【００３０】［第１の実施の形態］図１乃至図４はそれ
ぞれ、この発明の第１の実施の形態に係るマルチチップ
半導体装置及びメモリカードについて説明するためのも
ので、図１はＳＳＦＤＣ（メモリカード）のカード状パ
ッケージを透視して内部構造を概略的に示す斜視図、図
２は上記図１に示したＳＳＦＤＣ中の各半導体メモリチ
ップを選択的に接続するためのヒューズカット後の接続
パターンを模式的に示す断面図、図３は上記図１及び図
２に示した各半導体メモリチップの接続プラグ及びヒュ
ーズ部を拡大して示す断面図、図４は上記図３に示した
ヒューズ部に関係する上記図１及び図２に示した各半導
体メモリチップ中の一部の具体的な回路構成を示す回路
図である。
【００３１】図１に示す如く、このＳＳＦＤＣ １１に
は、４個の半導体メモリチップ、例えばＮＡＮＤ型Ｅ２
ＰＲＯＭチップ１２−１〜１２−４を積層した状態で搭
載している。各チップ１２−１〜１２−４はそれぞれ同
一構造である。１３−１〜１３−４はそれぞれ、ＳＳＦ
ＤＣ １１の表面端子の一部を示しており、ＮＡＮＤ型
Ｅ２ＰＲＯＭの電源電圧、制御信号、アドレス及び入力
データ等がこれらの表面端子１３−１〜１３−４を介し
て各ＮＡＮＤ型Ｅ２ＰＲＯＭチップ１２−１〜１２−４
内に入力され、また、出力データ等がＳＳＦＤＣ １１
の外部に出力されるようになっている。
【００３２】図２に示すように、各チップ１２−１〜１
２−４にはそれぞれ、チップスループラグ（接続プラ
グ）１４−１〜１４−７が形成されており、各チップ１
２−１〜１２−４の対応する位置のチップスループラグ
１４−１〜１４−７が、隣接するチップ間においてそれ
ぞれ半田バンプ１８−１〜１８−７を介在して電気的に
共通接続されている。すなわち、半田バンプ１８−１〜
１８−７は、各チップ１２−１〜１２−４間で同一のパ
ターンになっている。
【００３３】また、上記ＳＳＦＤＣ １１の表面端子１
３−１〜１３−４に接続される端子（一部）１３ａ〜１
３ｅにはそれぞれ、接地電圧Ｖｓｓ、第１のチップ選択
信号／ＣＥ１、第２のチップ選択信号／ＣＥ２、第３の
チップ選択信号／ＣＥ３及び第４のチップ選択信号／Ｃ
Ｅ４が供給されている。
【００３４】上記各チップ１２−１〜１２−４にはそれ
ぞれ、図３に示すように、接続プラグＣＰとヒューズ部
ＦＰが形成されている。接続プラグＣＰは、チップ（半
導体基板）１２における貫通孔の側壁に形成された絶縁
膜１４Ａと、この貫通孔内に埋め込み形成され、上記絶
縁膜１４Ａによって半導体基板１２と電気的に分離され
た導電性の貫通プラグ（チップスループラグ）１４Ｂと
で構成されている。
【００３５】上記ヒューズ部ＦＰは、上記接続プラグＣ
Ｐと半田バンプ１８との間の絶縁膜１５中に設けられて
おり、このヒューズ部ＦＰは半田バンプ１８が形成され
るパッド１６、ヒューズ２０、上記パッド１６と上記チ
ップスループラグ１４とを上記ヒューズ２０を介して電
気的に接続する配線１７等で形成されている。そして、
上記ヒューズ２０を切断するか否かに応じて、チップス
ループラグ１４と半田バンプ１８との電気的な接続を行
うか否か、換言すれば、積層されたチップのうち、下層
に位置するチップから上層に位置するチップに信号を伝
達するか否かが制御される。
【００３６】図２では、このヒューズカットによりチッ
プスループラグ１４と半田バンプ１８との電気的な接続
が遮断された部分のチップスループラグに×印を付けて
模式的に示している。すなわち、チップ１２−４では／
ＣＥ１〜／ＣＥ３、信号端子Ａ、Ｂ、Ｃに対応する位置
のヒューズ２０が切断されており、チップ１２−３では
／ＣＥ１、／ＣＥ２、信号端子Ｂ、Ｃに対応するヒュー
ズ２０が切断されており、チップ１２−２では／ＣＥ
１、信号端子Ｃに対応する位置のヒューズ２０が切断さ
れている。
【００３７】これにより、半導体チップ１２−１には、
信号Ａ，Ｂ，Ｃとして接地電圧Ｖｓｓ、チップ選択信号
として／ＣＥ１，／ＣＥ２，／ＣＥ３，／ＣＥ４が供給
される。半導体チップ１２−２には、信号Ａ，Ｂとして
接地電圧Ｖｓｓ、チップ選択信号として／ＣＥ２，／Ｃ
Ｅ３，／ＣＥ４が供給される。また、半導体チップ１２
−３には、信号Ａとして接地電圧Ｖｓｓ、チップ選択信
号として／ＣＥ３，／ＣＥ４が供給される。更に、半導
体チップ１２−４には、信号Ａ，Ｂ，Ｃはいずれも供給
されず、チップ選択信号として／ＣＥ４が供給される。
【００３８】図４に示す回路は、信号Ａ，Ｂ，Ｃ，／Ｃ
Ｅ１，／ＣＥ２，／ＣＥ３，／ＣＥ４によって、半導体
メモリチップ１２−１〜１２−４のいずれが選択された
かを検知し、選択されたチップを活性化するオプション
回路である。図４において、Ｖｃｃは電源電圧、Ｖｓｓ
は接地電圧、２０−１〜２０−３はヒューズ（図３のヒ
ューズ２０に対応する）、２１−１〜２１−３は抵抗、
２２−１〜２２−１５はインバータ回路、２３−１〜２
３−４は３入力ナンド回路、２４−１〜２４−４は２入
力ナンド回路、２５は４入力ノア回路をそれぞれ示して
いる。
【００３９】信号Ａ，Ｂ，Ｃが供給されるパッド１６−
１，１６−２，１６−３（図２のチップスループラグ１
４−１，１４−２，１４−３上に位置するパッド１６に
対応する）と接地点Ｖｓｓ間にはそれぞれ、ヒューズ２
０−１，２０−２，２０−３が設けられている。ヒュー
ズを切断しない場合には接地電圧Ｖｓｓが印加され、切
断した場合にはオープン状態である。上記各パッド１６
−１，１６−２，１６−３と電源電圧Ｖｃｃ間にはそれ
ぞれ、高抵抗値の抵抗２１−１，２１−２，２１−３が
接続されている。また、上記各パッド１６−１，１６−
２，１６−３にはそれぞれ、インバータ回路２２−１，
２２−２，２２−３の入力端が接続され、これらインバ
ータ回路２２−１，２２−２，２２−３の出力端はナン
ド回路２３−１の入力端に接続される。上記各パッド１
６−１，１６−２にはそれぞれ、インバータ回路２２−
４，２２−５の入力端が接続され、これらインバータ回
路２２−４，２２−５の出力端と上記パッド１６−３と
がナンド回路２３−２の入力端に接続される。上記パッ
ド１６−１にはインバータ回路２２−６の入力端が接続
され、このインバータ回路２２−６の出力端と上記パッ
ド１６−２，１６−３とがナンド回路２３−３の入力端
に接続される。更に、上記パッド１６−１，１６−２，
１６−３は、ナンド回路２３−４の入力端に接続され
る。
【００４０】上記ナンド回路２３−１の出力端にはイン
バータ回路２２−７の入力端が接続され、このインバー
タ回路２２−７の出力端がナンド回路２４−１の一方の
入力端に接続される。上記ナンド回路２４−１の他方の
入力端には、チップ選択信号／ＣＥ１が入力されるパッ
ド１６−４が接続される。また、上記ナンド回路２３−
２の出力端にはインバータ回路２２−８の入力端が接続
され、このインバータ回路２２−８の出力端がナンド回
路２４−２の一方の入力端に接続される。上記ナンド回
路２４−２の他方の入力端には、チップ選択信号／ＣＥ
２が入力されるパッド１６−５が接続される。同様に、
上記ナンド回路２３−３の出力端にはインバータ回路２
２−９の入力端が接続され、このインバータ回路２２−
９の出力端がナンド回路２４−３の一方の入力端に接続
される。上記ナンド回路２４−３の他方の入力端には、
チップ選択信号／ＣＥ３が入力されるパッド１６−６が
接続される。更に、上記ナンド回路２３−４の出力端に
はインバータ回路２２−１０の入力端が接続され、この
インバータ回路２２−１０の出力端がナンド回路２４−
４の一方の入力端に接続される。上記ナンド回路２４−
４の他方の入力端には、チップ選択信号／ＣＥ４が入力
されるパッド１６−７が接続される。
【００４１】上記各ナンド回路２４−１〜２４−４の出
力端には、インバータ回路２２−１１〜２２−１４の入
力端が接続され、これらインバータ回路２２−１１〜２
２−１４の出力端はそれぞれノア回路２５の入力端に接
続される。そして、このノア回路２５の出力端にインバ
ータ回路２２−１５の入力端が接続され、このインバー
タ回路２２−１５の出力端からチップ選択信号／ＣＥを
得るようになっている。
【００４２】ここで、上記インバータ回路２２−１１の
論理出力は／Ａ・／Ｂ・／Ｃ・／ＣＥ１、上記インバー
タ回路２２−１２の論理出力は／Ａ・／Ｂ・Ｃ・／ＣＥ
２、上記インバータ回路２２−１３の論理出力は／Ａ・
Ｂ・Ｃ・／ＣＥ３、上記インバータ回路２２−１４の論
理出力はＡ・Ｂ・Ｃ・／ＣＥ４である。
【００４３】なお、上記抵抗２１−１〜２１−３として
は、チャネル幅Ｗが小さく、チャネル長Ｌが長いＭＯＳ
トランジスタを用いると良い。あるいは複数個のＭＯＳ
トランジスタの電流通路を直列接続して構成すると良
い。その理由は、半田バンプ１８−１〜１８−３を介し
て接地する際に、電源電圧Ｖｃｃから接地電圧Ｖｓｓへ
定常的に流れる貫通電流を低減できるからである。そこ
で、例えば上記抵抗２１−１〜２１−３として、それぞ
れ電流通路を直列接続した５個のＰチャネル型ＭＯＳト
ランジスタを用い、そのゲートを接地して用いる。
【００４４】図４の回路に従えば、ヒューズ２０−１，
２０−２，２０−３が切断されておらず信号Ａ，Ｂ，Ｃ
が全て接地電圧Ｖｓｓのチップ、すなわち図２のチップ
１２−１は第１のチップ選択信号／ＣＥ１で制御されて
活性化される。また、ヒューズ２０−１，２０−２が切
断されておらず信号Ａ，Ｂが共に接地電圧Ｖｓｓ、且つ
ヒューズ２０−３が切断されて信号Ｃが電源電圧Ｖｃｃ
のチップ、すなわち図２のチップ１２−２は第２のチッ
プ選択信号／ＣＥ２で制御されて活性化される。ヒュー
ズ２０−１が切断されておらず信号Ａが接地電位Ｖｓ
ｓ、且つヒューズ２０−２，２０−３が切断されて信号
Ｂ，Ｃが共に電源電圧Ｖｃｃのチップ、すなわち図２の
チップ１２−３は第３のチップ選択信号／ＣＥ３で制御
されて活性化される。更に、ヒューズ２０−１，２０−
２，２０−３が切断されて信号Ａ，Ｂ，Ｃが全て電源電
圧Ｖｃｃのチップ、すなわち図２のチップ１２−４は第
４のチップ選択信号／ＣＥ４で制御されて活性化され
る。このようすを下表１に纏めて示す。
【００４５】
【表１】
【００４６】表１において、Ｖｓｓ（０）はヒューズ２
０−１〜２０−３が切断されておらず、対応するパッド
１６−１〜１６−３のいずれかが接地されている場合を
示しており、Ｖｃｃ（１）はヒューズ２０−１〜２０−
３が切断され、パッド１６−１〜１６−３のいずれかが
高抵抗値の抵抗２１−１〜２１−３を介して電源電圧Ｖ
ｃｃでバイアスされている状態を示している。ヒューズ
２０−１〜２０−３を全て切断した時には、これらのパ
ッドは抵抗２１−１〜２１−３を介して電源電圧Ｖｃｃ
でバイアスされる。よって、ヒューズ部を切断するか否
かに応じて信号Ａ，Ｂ，Ｃのレベルを設定でき、ヒュー
ズ部を切断するか否かに応じて半導体メモリチップ１２
−１〜１２−４を自由に選択できる。
【００４７】なお、積層する半導体メモリチップの数を
ｎとするとき、チップスループラグは少なくとも（ｎ−
１）個設ければｎ個の半導体メモリチップ間のチップア
ドレスの割り振りを行うことができる。
【００４８】上記のような構成によれば、同一構造の複
数個の半導体メモリチップを積層してカード状のパッケ
ージに搭載するので、異なる構造の半導体メモリチップ
を複数種類製造する必要がなく、全ての半導体メモリチ
ップに対して同じテストを行うことができ、積層する順
番も考慮する必要がないので、製造コストを低減でき
る。
【００４９】また、バンプを選択的にプラグに接続する
必要がなく、積層する半導体メモリチップに設けたヒュ
ーズ部を切断するか否かに応じて、複数個の半導体メモ
リチップ間のチップアドレスの割り振りを指定できる。
半田メッキ法でバンプを形成する場合に、チップ毎にマ
スクを形成する必要がない。また、転写バンプ方式のよ
うに、チップ一括でバンプ形成を行う場合に、バンプ形
成時にマスクの交換が必要となり、各積層段毎にそれぞ
れ装置を設ける必要もない。ウェハ上でメッキを行って
バンプを形成する場合のように、ウェハ一括でバンプ形
成する場合にも、各積層段毎にバンプ位置の異なる形成
をする必要がない。この結果、生産効率の向上と製造コ
ストの更なる削減が図れる。
【００５０】更に、複数個の半導体メモリチップを積層
して搭載するので、カードの平面面積が小さく、且つ半
田バンプ等の金属バンプを介在して複数個の半導体メモ
リチップを積層するので厚さが薄いメモリカードが得ら
れる。
【００５１】［第２の実施の形態］この第２の実施の形
態は、積層した複数個の半導体メモリチップ全体でリダ
ンダンシーを行うものである。このようなマルチチップ
半導体装置及びメモリカードのリダンダンシー技術につ
いて、図５乃至図９により説明する。
【００５２】まず、形成した半導体メモリチップの評価
を行い、不良セルまたは不良ブロックが存在する場合に
はリダンダンシーヒューズ等をヒューズカットしてスペ
アセルやスペアブロックに置換し、記憶容量を同一にす
る。そして、上記第１の実施の形態で説明したように、
各チップ１２−１〜１２−４の積層段数に応じてチップ
スループラグと半田バンプとの間に介在されたヒューズ
を選択的に切断し、積層段数に応じた接続パターンにす
る。その後、図５に示すように、同一構成の半導体メモ
リチップ１２−１〜１２−４を半田バンプ８−１，８−
２，…を介在して実装基板１９上に積層して実装する。
【００５３】この場合には、通常は図６に示すように、
記憶容量の割り当ては、各チップ１２−１〜１２−４間
で全て同等であり、積層したチップ１２−１〜１２−４
がリダンダンシー後に例えば２５６Ｍビットの容量を持
つものならば、積層後に１Ｇビットの記憶容量のメモリ
となり、各々のチップ１２−１〜１２−４は２５％ずつ
の記憶容量である。
【００５４】本実施の形態においては、チップ評価とヒ
ューズカットを行って不良セルや不良ブロックの救済を
行う際、４個のチップ１２−１〜１２−４間でメモリア
ドレスの割り当てを融通しあい、デバイス全体として１
Ｇビットのメモリとして用いることができるようにメモ
リアドレスの割り当てを行う。
【００５５】すなわち、図７に示すように、例えばチッ
プ１２−１の動作可能な記憶容量が、３００Ｍビットで
ある場合には、その全てを動作させるように、ヒューズ
カット等の手法で回路修正を行い、全てにアドレスを割
り当てる。これによって、チップ１２−１の記憶容量
は、１Ｇビットのうちのほぼ３０％となる。また、チッ
プ１２−２の動作可能な記憶容量が２１２Ｍビットとな
っていた場合には、１Ｇビットのうちの約２０％が利用
可能である。
【００５６】チップ１２−３，１２−４も同様にする
（図７では２５６Ｍビットの場合を示す）ことで、単一
のチップでは不良が多すぎて本来不良品として破棄せざ
るを得ないチップ１２−２を利用できる。また、複数個
のチップ間でリダンダンシー用のメモリセルブロックを
共用できるので、リダンダンシー用のメモリセルブロッ
クが少なくても済み、これらを積極的に利用することに
より、４個のチップを用いて１Ｇビット以上の大容量の
メモリを実現することができる。
【００５７】次に、上記４個のチップ１２−１〜１２−
４全体でリダンダンシーを行う例について、図８及び図
９により詳しく説明する。図８に示すように、各チップ
１２には、メモリセルアレイＭＣＡとローデコーダＲＤ
とが設けられており、メモリセルアレイＭＣＡはｍ個の
メモリセルブロックＢＡ１〜ＢＡｍで構成され、これら
各メモリセルブロックＢＡ１〜ＢＡｍに対応して、ロー
デコーダ部ＲＤ１〜ＲＤｍが設けられている。各ローデ
コーダ部ＲＤ１〜ＲＤｍには、リダンダンシー用のヒュ
ーズが設けられており、アドレスバスＡＢを介して入力
されたローアドレスが不良アドレスと一致しているとき
には、ヒューズカットにより回路修正を行い、対応する
メモリセルブロックを非選択にし、リダンダンシー用の
メモリブロックに置き換えて選択するようになってい
る。
【００５８】図９に示すような構成において、チップ１
２−１のメモリセルブロックＢＡ４〜ＢＡｍが不良であ
った場合、通常のリダンダンシー技術では不良が多すぎ
て救済できず、このチップ１２−１は不良品として破棄
せざるを得ない。しかし、本実施の形態では、他のチッ
プ１２−１〜１２−３のリダンダンシーブロックを含む
全てのブロックのアドレスＢＢ１〜ＢＢｍ、ＢＣ１〜Ｂ
Ｃｍ、ＢＤ１〜ＢＤｍを上記不良ブロックＢＡ４〜ＢＡ
ｍのアドレスとして割り当て、アドレスＢＡ１〜ＢＡ
３、ＢＢ１〜ＢＢｍ、ＢＣ１〜ＢＣｍ及びＢＤ１〜ＢＤ
ｍをそれぞれ１〜（３＋ｍ＋ｍ＋ｍ）ブロックの記憶容
量のマルチチップ半導体装置あるいはメモリカードとし
て救済が可能になる。
【００５９】動作可能な記憶容量の少ない、本来不良品
として破棄されるようなチップでも利用することが可能
なため、歩留まりの向上を図ることができる。
【００６０】なお、上述した第２実施の形態では、４個
の半導体メモリチップを積層する場合を例にとって説明
したが、積層するチップの数が多い場合には、この考え
方をメモリセルブロックからチップに拡張してリダンダ
ンシーを行うこともできる。すなわち、スペアのチップ
を積層しておき、不良が発生したチップをスペアのチッ
プに置き換えて用いるようにしても良い。特に、半導体
メモリの大容量化に伴ってテスト時間の長大化が問題と
なってきており、各チップを全てのテストが終了してか
ら実装するのではなく、一部のテスト終了後に実装し、
そのまま出荷する。あるいは実装後に更にテストを行
い、チップに不良があったときには、この不良チップを
アクセス禁止とし、上記スペアチップを活性化する。そ
のまま出荷した場合には、ユーザが不良チップに代えて
スペアチップを選択できるようにすれば良い。
【００６１】上記チップアドレスの切り替えには、例え
ばチップが搭載される実装基板上の配線を切り替える、
積層されるチップの最上層にスペアチップを設け、この
スペアチップ内に設けたヒューズを切断するか否かに応
じてチップアドレスを切り替える、あるいはチップアド
レスピンから入力されるチップアドレスを外部入力等に
より切り替えるなどの方法が考えられる。
【００６２】［第３の実施の形態］次に、この発明の第
３の実施の形態に係るマルチチップ半導体装置及びメモ
リカードについて図１０乃至図１２により説明する。上
記第１及び第２の実施の形態では、ヒューズを切断する
か否かに応じてチップ積層段数を指定する場合について
説明したが、この第３の実施の形態では、チップアドレ
スが積層段数に応じて順次加算されるようにし、このチ
ップアドレスを認識して、半導体メモリチップ自身が自
己のチップ積層段数を認識するようにしている。
【００６３】図１０に示すように、各半導体メモリチッ
プ１２のチップスループラグ１４に入力されたチップア
ドレスＡＩ０〜ＡＩ４は、このチップ１２の内部に形成
された積層段数認識回路で加算され半田バンプ１８から
次段へのチップアドレスＡＯ０〜ＡＯ４として出力され
るようになっている。
【００６４】入力されたチップアドレスＡＩ０〜ＡＩ４
と、出力されるチップアドレスＡＯ０〜ＡＯ４との関係
は、二進数表記で、 ＡＯ０＝ＡＩ０＋１ ＡＯ１＝ＡＩ１＋ＡＩ０ ＡＯ２＝ＡＩ２＋ＡＩ１ ＡＯ３＝ＡＩ３＋ＡＩ２ ＡＯ４＝ＡＩ４＋ＡＩ３ としておくことで、積層段数が増える毎に、出力される
チップアドレスＡＯ０〜ＡＯ４が変化するため、この信
号をチップ１２内に取り込んで積層段数認識回路で認識
する。これによって、ヒューズカットを用いることなく
チップ自身の積層段数を自己認識することが可能とな
る。
【００６５】なお、上記図１０に示したチップ１２に
は、他の信号用のバンプとプラグが形成されているが、
説明を簡単にするために省略している。
【００６６】図１１及び図１２はそれぞれ、上述したよ
うなチップアドレスの加算動作を実現するための具体的
な回路構成について説明するためのもので、図１１は、
Ｅ２ＰＲＯＭの概略構成を示すブロック図、図１２は上
記図１１に示した回路における入出力コントロール回路
の構成例を示す回路図である。
【００６７】このＥ２ＰＲＯＭは、メモリセルアレイ３
０、センスアンプ３１、データレジスタ３２、カラムデ
コーダ３３、カラムアドレスバッファ３４、ローデコー
ダ３５、ローアドレスバッファ３６、制御回路３７、コ
マンドレジスタ３８、アドレスレジスタ３９、ステータ
スレジスタ４０、高電圧発生回路４１、動作ロジックコ
ントロール回路４２、入出力コントロール回路４３、及
びデバイスのレディ／ビジー状態を指示するレジスタ４
４等を備えている。
【００６８】上記メモリセルアレイ３０は、複数個のブ
ロックに分割されており、各ブロック中にメモリセルが
マトリックス配列されている。メモリセルアレイ３０中
のメモリセルの行はローデコーダ３５によって選択さ
れ、メモリセルの列はカラムデコーダ３３によって指定
される。上記ローデコーダ３５とカラムデコーダ３３と
によって選択されたメモリセルのデータは、センスアン
プ３１に供給されてセンス及び増幅され、データレジス
タ３２に供給されてラッチされ、データレジスタ３２か
ら入出力コントロール回路４３を介して読み出される。
【００６９】一方、上記入出力コントロール回路４３に
入力された書き込みデータは、データレジスタ３２に供
給されてラッチされる。このデータレジスタ３２にラッ
チされたデータは、センスアンプ３１を介して上記ロー
デコーダ３５とカラムデコーダ３３とで選択されたメモ
リセルに書き込まれる。
【００７０】アドレス信号は、アドレスレジスタ３９を
介してローアドレスバッファ３６とカラムアドレスバッ
ファ３４に供給される。そして、ローアドレスバッファ
３６に供給されたローアドレスがローデコーダ３５に供
給されてデコードされ、カラムアドレスバッファ３４に
供給されたカラムアドレスがカラムデコーダ３３によっ
てデコードされる。
【００７１】上記動作ロジックコントロール回路４２に
は、各種のコントロール信号（チップ制御信号／ＣＥ、
コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチ
イネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、
リードイネーブル信号ＲＥ、ライトプロテクト信号／Ｗ
Ｐ等）が入力され、制御回路３７及び入出力コントロー
ル回路４３にそれぞれ制御信号を供給する。
【００７２】上記入出力コントロール回路４３には、入
出力ピンＩ／Ｏ１〜Ｉ／Ｏｍから、アドレス信号、デー
タ及びコマンドなどが入力され、アドレス信号はアドレ
スレジスタ３９に、データがデータレジスタ３２に、コ
マンドがコマンドレジスタ３８にそれぞれ供給される。
また、この入出力コントロール回路４３には、チップア
ドレスピンからチップアドレスが供給され、このチップ
アドレスを認識して、半導体メモリチップ自身が自己の
チップ積層段数を認識するようになっている。そして、
このチップアドレスを加算した信号が、次段（上段）に
積層されたチップのアドレスピンへ供給される。
【００７３】上記コマンドレジスタ３８に供給されたコ
マンドは制御回路３７に供給され、この制御回路３７に
よってセンスアンプ３１、データレジスタ３２、カラム
デコーダ３３、ローデコーダ３５、ステータスレジスタ
４０、高電圧発生回路４１及びデバイスのレディ／ビジ
ー状態を指示するレジスタ４４等が制御される。
【００７４】上記ステータスレジスタ４０は、上記制御
回路３７から供給された信号に基づいて入出力コントロ
ール回路４３を制御する。
【００７５】上記高電圧発生回路４１は、電源電圧をレ
ベルシフト（昇圧）して上記ローデコーダ３５、メモリ
セルアレイ３０及びセンスアンプ３１等に書き込み用の
高電圧を供給する。
【００７６】更に、上記レジスタ４４は、制御回路３７
の出力信号に基づいて、当該チップのレディ／ビジー状
態を指示するためのもので、このレジスタ４４にラッチ
されているデータに基づいてトランジスタ４５をオン／
オフ制御することにより、信号Ｒ／（／Ｂ）を出力する
ようになっている。
【００７７】図１２は、上記図１１に示した回路におけ
る入出力コントロール回路４３の構成例を示している。
この回路４３は、従来と同様に回路構成された入出力制
御回路５１、積層段数認識回路５２及び一致検出回路５
３から構成されている。上記積層段数認識回路５２は、
例えば積算回路で構成されており、チップアドレスピン
から入力されたチップアドレスＡＩ０〜ＡＩ４を上述し
たように加算してチップアドレスＡＯ０〜ＡＯ４を生成
し、積層段数認識回路５２に供給すると共に、次段のチ
ップアドレスピンへ供給する。
【００７８】そして、上記一致検出回路５３でＩ／Ｏピ
ンから入力されるチップアドレスと、上記積層段数認識
回路５２で生成したチップアドレスの一致が検出される
と、この一致検出回路５３の出力信号が動作ロジックコ
ントロール回路４２または制御回路３７に供給され、当
該チップが動作可能となる。
【００７９】すなわち、例えば一致検出回路５３の出力
信号で動作ロジックコントロール回路４２を制御する場
合には、一致検出回路５３でチップアドレスの一致が検
出されないと、動作ロジックコントロール回路４２への
各種のコントロール信号の取り込みが禁止され、当該チ
ップは動作しない。そして、一致検出回路５３でチップ
アドレス一致が検出されると、動作ロジックコントロー
ル回路４２への各種のコントロール信号の取り込みが行
われ、これらのコントロール信号に応じた動作が行われ
る。
【００８０】一方、一致検出回路５３の出力信号で制御
回路３７を制御する場合には、一致検出回路５３でチッ
プアドレスの一致が検出されないと、この制御回路３７
によるセンスアンプ３１、データレジスタ３２、カラム
デコーダ３３、ローデコーダ３５、ステータスレジスタ
４０、高電圧発生回路４１及びデバイスのレディ／ビジ
ー状態を指示するレジスタ４４等の動作が停止され、当
該チップは実質的に動作しない。そして、一致検出回路
５３でチップアドレス一致が検出されると、この制御回
路３７によるセンスアンプ３１、データレジスタ３２、
カラムデコーダ３３、ローデコーダ３５、ステータスレ
ジスタ４０、高電圧発生回路４１及びレジスタ４４等の
動作が制御され通常動作が行われる。
【００８１】このような構成によれば、積層段数の認識
にヒューズカットを用いる必要がいので、同一構成の複
数のチップを積層していけば良く、積層段毎にチップを
仕分けする必要もなく、ヒューズカット工程と仕分けの
工程が不要となる。これによって、製造工程を短縮し、
生産効率の向上と製造コストの更なる削減が可能とな
る。
【００８２】なお、この発明は上述した第１乃至第３の
実施の形態に限定されるものではなく、要旨を逸脱しな
い範囲で種々変形あるいは変更して実施することが可能
である。例えば上記第１及び第２の実施の形態で用いた
ヒューズとしては、単なるヒューズではなく、アンチヒ
ューズやエレクトリックアンチヒューズ等のいずれを用
いても良いことはいうまでもない。また、上記第３の実
施の形態では、入力されるチップアドレスと出力される
チップアドレスとの関係が二進数加算の場合を例にとっ
て説明したが、必ずしも加算方法をとる必要はなく、積
層段数毎に出力の異なる信号が得られる回路をチップ内
に設ければ良い。
【００８３】
【発明の効果】以上説明したように、この発明によれ
ば、生産効率の向上と製造コストの低減が図れるマルチ
チップ半導体装置及びメモリカードが得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係るマルチチッ
プ半導体装置及びメモリカードについて説明するための
もので、ＳＳＦＤＣ（メモリカード）のカード状パッケ
ージを透視して内部構造を概略的に示す斜視図。
【図２】この発明の第１の実施の形態に係るマルチチッ
プ半導体装置及びメモリカードについて説明するための
もので、図１に示したＳＳＦＤＣ中の各半導体メモリチ
ップを選択的に接続するためのヒューズカット後の接続
パターンを模式的に示す断面図。
【図３】この発明の第１の実施の形態に係るマルチチッ
プ半導体装置及びメモリカードについて説明するための
もので、図１及び図２に示した各半導体メモリチップの
接続プラグ及びヒューズ部を拡大して示す断面図。
【図４】この発明の第１の実施の形態に係るマルチチッ
プ半導体装置及びメモリカードについて説明するための
もので、図３に示したヒューズ部に関係する上記図１及
び図２に示した各半導体メモリチップ中の一部の具体的
な回路構成を示す回路図。
【図５】この発明の第２の実施の形態に係るマルチチッ
プ半導体装置及びメモリカードについて説明するための
もので、複数個の半導体メモリチップを積層した状態を
示す側面図。
【図６】４個の半導体メモリチップ間で記憶容量の割り
当てが同じ場合の例を示す模式図。
【図７】４個の半導体メモリチップ間で記憶容量の割り
当てが異なる場合の例を示す模式図。
【図８】複数個のチップ間でリダンダンシーを行う例に
ついて詳しく説明するためのもので、チップのメモリセ
ル部近傍の要部を抽出して示すブロック図。
【図９】複数個のチップ間でリダンダンシーを行う例に
ついて詳しく説明するためのもので、４個のチップを積
層する場合を模式的に示すブロック図。
【図１０】この発明の第３の実施の形態に係るマルチチ
ップ半導体装置及びメモリカードについて説明するため
のもので、第３の実施の形態の概念について説明するた
めの模式図。
【図１１】この発明の第３の実施の形態に係るマルチチ
ップ半導体装置及びメモリカードについて説明するため
のもので、チップアドレスの加算動作を実現するための
具体的な回路構成を示しており、積層される各Ｅ２ＰＲ
ＯＭの要部を抽出して概略構成を示すブロック図。
【図１２】図１１に示した回路における入出力コントロ
ール回路の具体的な構成例を示すブロック図。
【符号の説明】
１１…ＳＳＦＤＣ １２、１２−１〜１２−４…ＮＡＮＤ型Ｅ２ＰＲＯＭチ
ップ（半導体チップ、半導体メモリチップ） １３−１〜１３−４，１３ａ〜１３ｅ…表面端子 １４Ａ，１４−１〜１４−７…チップスループラグ １４Ｂ…絶縁膜（第１の絶縁膜） １５…絶縁膜（第２の絶縁膜） １６，１６−１〜１６−７…パッド １７…配線 １８，１８−１〜１８−７…半田バンプ １９…実装基板 ２０，２０−１〜２０−３…ヒューズ ２１−１〜２１−３…抵抗 ２２−１〜２２−１５…インバータ回路 ２３−１〜２３−４…３入力ナンド回路 ２４−１〜２４−４…２入力ナンド回路 ２５…４入力ノア回路 ３０…メモリセルアレイ ３１…センスアンプ ３２…データレジスタ ３３…カラムデコーダ ３４…カラムアドレスバッファ ３５…ローアドレスデコーダ ３６…ローアドレスバッファ ３７…制御回路 ３８…コマンドレジスタ ３９…アドレスレジスタ ４０…ステータスレジスタ ４１…高電圧発生回路 ４２…動作ロジックコントロール回路 ４３…入出力コントロール回路 ４４…レジスタ ４５…トランジスタ ５１…入出力制御回路 ５２…積層段数認識回路 ５３…一致検出回路 ＣＰ…接続プラグ ＦＰ…ヒューズ部

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 素子が集積された半導体基板と、 前記半導体基板を貫通する貫通孔内に形成された接続プ
    ラグと、 前記接続プラグとバンプ形成領域との間に設けられ、選
    択的に切断されることにより前記接続プラグとバンプと
    の電気的な接続と分離を行うヒューズ部とを有する複数
    個の半導体チップを備え、 前記各半導体チップの接続プラグをバンプを介在して接
    続することにより、積層して実装したことを特徴とする
    マルチチップ半導体装置。
  2. 【請求項２】 前記接続プラグは、前記半導体基板にお
    ける貫通孔の側壁に形成された第１の絶縁膜と、前記貫
    通孔内に埋め込み形成され、前記第１の絶縁膜によって
    前記半導体基板と電気的に分離された導電性の貫通プラ
    グとを含んで構成され、 前記ヒューズ部は、前記半導体基板上に形成された第２
    の絶縁膜と、この第２の絶縁膜上の前記接続プラグに対
    応する位置に形成され、バンプが形成されるパッドと、
    前記第２の絶縁膜中に形成されるヒューズと、前記パッ
    ドと前記貫通プラグとを前記ヒューズを介在して電気的
    に接続する配線とを含んで構成されることを特徴とする
    請求項１に記載のマルチチップ半導体装置。
  3. 【請求項３】 前記ヒューズ部の選択的な切断によっ
    て、前記各半導体チップのチップアドレスの割り振りを
    指定することを特徴とする請求項１または２に記載のマ
    ルチチップ半導体装置。
  4. 【請求項４】 前記各半導体チップはそれぞれ、不揮発
    性のメモリチップであることを特徴とする請求項１乃至
    ３いずれか１つの項に記載のマルチチップ半導体装置。
  5. 【請求項５】 前記積層して実装した複数個の不揮発性
    のメモリチップはそれぞれ、リダンダンシー用のメモリ
    セルブロックを共用することを特徴とする請求項４に記
    載のマルチチップ半導体装置。
  6. 【請求項６】 前記積層して実装した複数個の不揮発性
    のメモリチップでメモリアドレスの割り当てを融通しあ
    い、複数個の不揮発性のメモリチップでメモリアドレス
    の割り当てを行うことを特徴とする請求項４または５に
    記載のマルチチップ半導体装置。
  7. 【請求項７】 それぞれ半導体基板を貫通する貫通孔内
    に設けられた接続プラグと、この接続プラグとバンプ形
    成領域との間に介在され、選択的に切断されることによ
    りアドレスの割り振りを指定するヒューズ部とを備え、
    互いに実質的に同一構造の複数個の半導体メモリチップ
    と、 前記各半導体メモリチップの前記接続プラグを、実質的
    に同じパターンで接続するバンプと、 前記複数個の半導体メモリチップを積層した状態で封止
    するカード状のパッケージと、 前記カード状のパッケージに設けられ、前記接続プラ
    グ、前記ヒューズ部及び前記バンプをそれぞれ介して前
    記各半導体メモリチップとの信号の授受を行うための端
    子とを具備することを特徴とするメモリカード。
  8. 【請求項８】 前記接続プラグは、前記半導体基板にお
    ける貫通孔の側壁に形成された第１の絶縁膜と、前記貫
    通孔内に埋め込み形成され、前記第１の絶縁膜によって
    前記半導体基板と電気的に分離された導電性の貫通プラ
    グとを含んで構成され、 前記ヒューズ部は、前記半導体基板上に形成された第２
    の絶縁膜と、この第２の絶縁膜上の前記接続プラグに対
    応する位置に形成され、バンプが形成されるパッドと、
    前記第２の絶縁膜中に形成されるヒューズと、前記パッ
    ドと前記貫通プラグとを前記ヒューズを介在して電気的
    に接続する配線とを含んで構成されることを特徴とする
    請求項７に記載のメモリカード。
  9. 【請求項９】 前記ヒューズ部の選択的な切断によっ
    て、前記各半導体メモリチップのチップアドレスの割り
    振りを指定することを特徴とする請求項７または８に記
    載のメモリカード。
  10. 【請求項１０】 前記積層して実装した複数個の半導体
    メモリチップはそれぞれ、リダンダンシー用のメモリセ
    ルブロックを共用することを特徴とする請求項７乃至９
    いずれか１つの項に記載のメモリカード。
  11. 【請求項１１】 前記積層して実装した複数個の半導体
    メモリチップでメモリアドレスの割り当てを融通しあ
    い、複数個の半導体メモリチップでメモリアドレスの割
    り当てを行うことを特徴とする請求項７乃至１０いずれ
    か１つの項に記載のメモリカード。
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