CN118173133A - 存储器装置结构和制造方法 - Google Patents

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CN118173133A CN202211583578.5A CN202211583578A CN118173133A CN 118173133 A CN118173133 A CN 118173133A CN 202211583578 A CN202211583578 A CN 202211583578A CN 118173133 A CN118173133 A CN 118173133A
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Abstract

一种用于形成3D存储器装置的方法，包括：基于具有用于形成多个存储单元的至少一个单元区域和用于形成串结构的至少一个串结构区域的第一衬底来形成阵列晶圆；基于具有与至少一个串结构区域对应的至少一个串驱动器区域以及与至少一个单元区域对应的至少一个页缓冲器高电压(HV)电路区域的第二衬底来形成第一互补金属氧化物半导体(CMOS)晶圆；基于具有与至少一个单元区域对应的至少一个页缓冲器区域的第三衬底来形成第二CMOS晶圆；以及基于堆叠在一起的阵列晶圆、第一CMOS晶圆和第二CMOS晶圆来形成3D存储器装置。

Description

存储器装置结构和制造方法
技术领域
本公开一般涉及存储器装置领域，并且更具体地涉及存储器装置结构及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，平面存储单元被缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。作为结果，平面存储单元的存储器密度接近上限。3D存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制进出存储器阵列的信号的***装置。
对于3D NAND存储器装置，***装置通常位于互补金属氧化物半导体(CMOS)区中。随着3D NAND的层数不断增加，相同容量下的存储器阵列尺寸不断减小，这也要求CMOS区不断缩小。通常使用一个以上的CMOS区。在设计和制造3D NAND存储器装置时，这样的要求通常具有挑战性。所公开的装置和制造方法旨在解决上文阐述的一个或多个问题以及本领域中的其他问题。
发明内容
本公开的一个方面提供了用于形成3D存储器装置的方法。该方法包括基于具有用于形成多个存储单元的至少一个单元区域和用于形成串结构的至少一个串结构区域的第一衬底来形成阵列晶圆，形成阵列晶圆包括：在至少一个单元区域中形成多个存储单元，以及在至少一个串结构区域中形成串结构。该方法还包括基于具有与至少一个串结构区域对应的至少一个串驱动器区域以及与至少一个单元区域对应的至少一个页缓冲器高电压(HV)电路区域的第二衬底来形成第一互补金属氧化物半导体(CMOS)晶圆，形成第一CMOS晶圆包括：在至少一个串驱动器区域中形成串驱动器的HV电路，以及在至少一个页缓冲器HV电路区域中形成页缓冲器的HV电路。该方法还包括基于具有与至少一个单元区域对应的至少一个页缓冲器区域的第三衬底来形成第二CMOS晶圆，形成第二CMOS晶圆包括在至少一个页缓冲器区域中形成页缓冲器的低电压(LV)电路。此外，该方法包括基于阵列晶圆、第一CMOS晶圆和第二CMOS晶圆来形成3D存储器装置，以及阵列晶圆、第一CMOS晶圆和第二CMOS晶圆堆叠在一起。
本公开的另一方面提供了一种3D存储器装置。3D存储器装置包括：阵列晶圆，该阵列晶圆包括具有至少一个单元区域和至少一个串结构区域的第一衬底、形成在至少一个单元区域中的多个存储单元以及形成在至少一个串结构区域中的串结构；第一互补金属氧化物半导体(CMOS)晶圆，该第一CMOS晶圆包括具有与至少一个串结构区域对应的至少一个串驱动器区域以及与至少一个单元区域对应的至少一个页缓冲器高电压(HV)电路区域的第二衬底、形成在至少一个串驱动器区域中的串驱动器的HV电路以及形成在至少一个页缓冲器HV电路区域中的页缓冲器的HV电路；以及第二CMOS晶圆，该第二CMOS晶圆包括具有与至少一个单元区域对应的至少一个页缓冲器区域的第三衬底以及形成在该至少一个页缓冲器区域中的页缓冲器的低电压(LV)电路。阵列晶圆、第一CMOS晶圆和第二CMOS晶圆堆叠在一起。
本公开的另一方面提供了存储器***。存储器***包括3D存储器装置、耦合到3D存储器装置的用于控制3D存储器装置的存储器控制器以及用于与将信息存储在3D存储器装置中的主机通信的外部接口。3D存储器装置包括堆叠在一起的阵列晶圆、第一互补金属氧化物半导体(CMOS)晶圆和第二CMOS晶圆。阵列晶圆包括具有至少一个单元区域和至少一个串结构区域的第一衬底、形成在至少一个单元区域中的多个存储单元以及形成在至少一个串结构区域中的串结构。第一CMOS晶圆包括具有与至少一个串结构区域对应的至少一个串驱动器区域以及与至少一个单元区域对应的至少一个页缓冲器高电压(HV)电路区域的第二衬底、形成在至少一个串驱动器区域中的串驱动器的HV电路以及形成在至少一个页缓冲器HV电路区域中的页缓冲器的HV电路。第二CMOS晶圆包括具有与至少一个单元区域对应的至少一个页缓冲器区域的第三衬底以及形成在至少一个页缓冲器区域中的页缓冲器的低电压(LV)电路。
本领域技术人员依照本公开的说明书、权利要求书和附图，能够理解本公开的其他方面。
附图说明
以下附图仅是根据各种公开实施例的用于说明目的的示例，并且不旨在限制本公开的范围。
图1A示出了与本公开中的各种公开实施例一致的3D存储器装置的框图；
图1B示出了与本公开中的各种公开实施例一致的3D存储器装置的***电路***中包括的某些装置；
图2示出了与本公开中的各种公开实施例一致的多个电压和电路***的示例性布置；
图3示出了与本公开中的各种公开实施例一致的布置在单独的半导体结构中的提供有各种电压的***电路的示意图；
图4示出了与本公开中的各种公开实施例一致的示例性3D存储器装置；
图5A-图5F示出了与本公开中的各种公开实施例一致的一个或多个单元区域和一个或多个串区域以及相应的CMOS区域的某些布置；
图6示出了与本公开的公开实施例一致的存储器中控制器(CIM)结构的框图；
图7A-图7F示出了与本公开中的各种公开实施例一致的一个或多个单元区域和一个或多个串区域以及相应的CMOS区域的某些其他布置；
图8示出了与本公开中的各种公开实施例一致的3D存储器装置的示例性制造工艺；
图8A-图8I示出了与本公开中的各种公开实施例一致的制造工艺的各个制造阶段；
图9示出了与本公开中的各种公开实施例一致的具有存储器装置的示例性***的框图；
图10示出了与本公开中的各种公开实施例一致的具有存储器装置的示例性存储卡的框图；并且
图11示出了与本公开中的各种公开实施例一致的具有存储器装置的示例性固态盘(SSD)的框图。
具体实施方式
现在将详细参考附图中示出的本发明的示例性实施例，以便理解和实施本公开并且实现技术效果。可以理解的是，仅通过示例的方式作出了以下描述，并且不用于限制本公开。本公开的各种实施例及实施例中相互不冲突的各种特征可以以各种方式组合和重新布置。在不脱离本公开的精神和范围的情况下，本公开的修改、等同物或改进是本领域技术人员可以理解的，并且旨在被涵盖在本公开的范围内。
注意，说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用表示所描述的实施例可以包括特定特征、结构或特性，但是每个实施例可以不一定包括该特定特征、结构或特性。而且，这样的短语不一定指相同的实施例。
此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，影响与其他实施例结合的这样的特征、结构或特性都将在相关领域技术人员的知识范围内。
一般而言，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文中使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一”或“所述”的术语也可以被理解为传达单数用法或传达复数用法。
应当容易理解的是，本公开中的“上”、“上方”和“之上”的含义应当以最广泛的方式被解释为使得“上”不仅意味着“直接在”某物“上”而且还包括隔着中间特征或层在某物“上”的含义，以及“上方”或“之上”不仅意味着某物“上方”或“之上”的含义，而且还可以包括它不隔着中间特征或层在某物“上方”或“之上”(即直接在某物上)的含义。
此外，为了便于描述，本文中可以使用诸如“之下”、“下方”、“下部”、“上方”、“上部”等空间相关术语来描述如图中所示的一个元件或特征与另一(些)元件或特征的关系。除了图中描绘的取向之外，空间相关术语还旨在涵盖装置在使用或操作中的不同取向。设备可以以其他方式(旋转90度或以其他取向)来取向，并且类似地可以相应地解释本文中使用的空间相关描述词。术语“竖直”是指垂直于半导体衬底的表面的方向，并且术语“水平”是指与该半导体衬底的表面平行的任何方向。
如本文中所使用的，术语“3D存储器装置”是指在横向取向的衬底上具有竖直取向的存储单元晶体管的串(本文中称为“存储器串”，例如NAND串)使得存储器串相对于衬底沿竖直方向延伸的半导体装置。
图1A示出了与本公开的公开实施例一致的3D存储器装置100的框图。在某些实施例中，3D存储器装置100是3D NAND存储器装置。3D NAND是一种将存储单元竖直堆叠以增加容量从而实现更高的存储密度和更低的每吉字节成本的闪速存储器技术。
如图1A所示，3D存储器装置(即，3D NAND存储器装置)100可以包括存储单元阵列102(或简称为存储器阵列102)和耦合到存储单元阵列102的***电路***103。存储单元阵列102可以是NAND闪速存储单元阵列，其中存储单元以NAND存储器串的阵列的形式提供，NAND存储器串中的每个NAND存储器串在衬底(未示出)上方竖直延伸。在一些实施方式中，每个NAND存储器串包括串联耦合并且竖直堆叠的多个存储单元。每个存储单元可以根据存储单元的区内捕获的电子数量来保持连续的模拟值，诸如电压或电荷。***电路***103可以包括用于存储器阵列102的支持电路以形成3D存储器100。图1B示出了与公开实施例一致的包括在***电路***103中的某些装置。
如图1B所示，例如，***电路***103可以包括用于存储器操作的页缓冲器104和行解码器/字线驱动器106，页缓冲器104可以包括耦合到存储单元的列解码器/位线驱动器105，并且行解码器/字线驱动器106耦合到存储器阵列的串结构。***电路***103还可以包括电压发生器107，用于为包括页缓冲器104、列解码器/位线驱动器105和行解码器/字线驱动器106的***电路***103提供变化的电压。在***电路***103中也包括其他装置。
***电路***103中的装置可能需要在不同的电压电平下操作。由电压发生器107提供到例如行解码器/字线驱动器106、列解码器/位线驱动器105和页缓冲器104的电压可能需要高于足以执行存储器操作的某些电平。例如，提供到页缓冲器104中的缓冲器电路***和/或其他逻辑电路***的电压可以在2V和3.3V之间(例如3.3V)，并且提供到行解码器/字线驱动器106和/或列解码器/位线驱动器105中的驱动电路***的电压可以在5V和30V之间。
就是说，3D存储器装置(例如，3D NAND闪速存储器装置)可能需要由电压发生器供应宽范围的电压并提供到不同的存储器***电路。图2示出了与公开实施例一致的多个电压和电路***的示例性布置。如图2所示，电压发生器107可以包括低的低电压(LLV)源201、低电压(LV)源203和高电压(HV)源205，均被配置为以各自的电平(Vdd1、Vdd2或Vdd3)来提供电压。例如，Vdd3>Vdd2>Vdd1。LLV源201可以被配置为提供低于2V的电压，例如在0.9V和2V之间的电压(例如，0.9V、0.95V、1V、1.05V、1.1V、1.15V、1.2V、1.25V、1.3V、1.35V、1.4V、1.45V、1.5V、1.55V、1.6V、1.65V、1.7V、1.75V、1.8V、1.85V、1.9V、1.95V，由这些值中的任何一个作为下限所界定的任何范围，或者由这些值中的任何两个所界定的任何范围)。在一个实施例中，电压是1.2V。
此外，LV源203可以被配置为提供2V和3.3V之间的电压(例如，2V、2.1V、2.2V、2.3V、2.4V、2.5V、2.6V、2.7V、2.8V、2.9V、3V、3.1V、3.2V、3.3V，由这些值中的任何一个作为下限所界定的任何范围，或者处于由这些值中的任何两个所界定的任何范围内)。在一个实施例中，电压是3.3V。HV源205可以被配置为提供大于3.3V的电压，例如在5V和30V之间的电压(例如，5V、6V、7V、8V、9V、10V、11V、12V、13V、14V、15V、16V、17V、18V、19V、20V、21V、22V、23V、24V、25V、26V、27V、28V、29V、30V，由这些值中的任何一个作为下限所限定的任何范围，或者处于由这些值中的任何两个所限定的任何范围内)。应当理解，以上关于HV源205、LV源203和LLV源201描述的电压范围是为了说明的目的而不是限制，并且HV源205、LV源203和LLV源201可以提供任何其他适当的电压范围。
此外，基于存储器***电路***(例如，***电路***103)的适当的电压电平(Vdd1、Vdd2或Vdd3)，***电路***103的装置可以包括LLV电路***202、LV电路***204和HV电路***206，它们可以分别耦合到LLV源201、LV源203和HV源205。LLV电路***202和LV电路***204可以被称为低电压电路***或较低电压电路***，并且HV电路***206可以被称为高电压电路***或较高电压电路***，它们分别在LLV Vdd1、LV Vdd2和HV Vdd3下操作。
在一些实施例中，HV电路***206包括一个或多个驱动电路，该一个或多个驱动电路通过字线、位线和各种栅极线等耦合到存储单元阵列，并且被配置为在执行存储器操作(例如，读取、编程或擦除)时，通过将适当电平的电压施加到字线、位线和各种栅极线等来驱动存储单元阵列。在一个示例中，HV电路***206可以包括字线驱动器电路***(例如，在行解码器/字线驱动器106中)，其耦合到字线并且在编程操作期间将在例如5V和30V的范围内的编程电压(Vprog)或通过电压(Vpass)施加到字线。在另一个示例中，HV电路***206可以包括位线驱动器电路(例如，在列解码器/位线驱动器105中)，其耦合到位线并且在擦除操作期间将在例如5V和30V的范围内的擦除电压(Veras)施加到位线。
LV电路***204可以包括页缓冲器104的缓冲器电路***(例如，在页缓冲器104的锁存器中)并且在一些实施方式中可以被配置为缓冲从存储单元阵列读取的或编程到存储单元阵列的数据。例如，可以由LV源203向页缓冲器104的缓冲器提供例如3.3V的电压。LV电路***204还可以包括某些控制逻辑电路***(例如，控制逻辑单元)。此外，LLV电路***202可以包括I/O电路***，其被配置为将存储单元阵列与存储器控制器(未示出)接口连接。例如，可以由LLV源201向I/O电路提供例如1.2V的电压。
在某些实施例中，为了减少存储器***电路***占用的总面积，***电路***103可以基于不同的性能要求(例如，施加的电压)在不同的平面中单独地形成。例如，图3示出了与公开实施例一致的布置在单独的半导体结构中的提供有各种电压的***电路的示意图。如图3所示，3D存储器装置100可以包括三个半导体结构平面(层或晶圆)，即存储器阵列半导体层310、第一CMOS半导体层320和第二CMOS半导体层330。也可以包括其他层/平面。半导体层310可以包括存储器阵列102。半导体层320可以包括***电路***的LLV电路***202和LV电路***204。半导体层330可以包括***电路***的HV电路***206。
就是说，由于它们的显著不同的电压和由此产生的不同装置尺寸(诸如不同的衬底厚度和不同的栅极电介质厚度)，较低电压电路(LLV电路***202和LV电路***204)和HV电路206分别分隔在例如半导体结构320和330中。在一个示例中，在半导体结构330中形成HV电路***206的半导体层(例如，衬底或减薄的衬底)的厚度可以大于在半导体结构320中形成LLV电路***202/LV电路***204的半导体层(例如，衬底或减薄的衬底)的厚度。在另一个示例中，形成HV电路***206的晶体管的栅极电介质的厚度可以大于形成LLV电路***202/LV电路***204的晶体管的栅极电介质的厚度。例如，厚度差可以是至少5倍。尽管图3中所示的半导体层320和330堆叠在一起，但是半导体层320和330也可以被半导体层310分隔开。
图4示出了与本公开的公开实施例一致的示例性3D存储器装置。如图4所示，3D存储器装置(即，3D NAND存储器装置)100可以包括存储单元阵列晶圆(“阵列晶圆”)410、第一互补金属氧化物半导体晶圆(“CMOS晶圆”)420和第二CMOS晶圆430。也可以包括其他部件。存储器阵列层410对应于存储器阵列半导体层310，第一CMOS晶圆420对应于第一CMOS半导体层320，并且第二CMOS晶圆430对应于第二CMOS半导体层330。
阵列晶圆410可以包括用于3D存储器装置100的存储结构，并且第一CMOS晶圆420和第二CMOS晶圆430可以包括用于阵列晶圆410的存储结构的***装置。阵列晶圆410、第一CMOS晶圆420和第二CMOS晶圆430可以堆叠在一起以形成3D存储器装置100的框架。更具体地，第一CMOS晶圆420可以包括用于阵列晶圆410的高电压电路，而第二CMOS晶圆430可以包括较低电压电路。
阵列晶圆410可以包括衬底411、多个存储单元412和串结构(SS)413。也可以包括其他结构和装置。衬底411可以由包括硅、锗、SiGe、SiC、绝缘体上硅(SOI)、绝缘体上锗(GOI)、玻璃、III-V族化合物(例如，GaN、GaAs、InAs等)或任何其他适当的半导体材料的材料制成。在一个实施例中，衬底411是硅衬底。
在3D NAND存储器装置中，存储单元412可以形成为存储单元的串，并且存储单元412的串可以形成3D NAND存储器装置的多个存储块。多个存储块可以被分组成页，以形成3D存储结构。例如，半导体柱可以形成在竖直穿透导体-电介质对堆叠体的沟道孔(CH)中。台阶结构SS可以提供在每个存储块的两个相对端处，用于形成例如贯穿阵列触点(TAC)的触点。
就是说，在3D存储器装置100中，将用于存储数据的存储单元412竖直堆叠以形成堆叠的存储结构。出于某些目的(例如字线扇出)，串结构413可以形成在堆叠的存储结构的一侧或多侧处。堆叠的存储结构可以包括多个半导体沟道，并且半导体沟道可以垂直于衬底411的主表面。在某些实施例中，存储单元412和串结构413可以形成在衬底411/阵列晶圆410上的某些区域处。例如，衬底411可以包括用于形成存储单元的一个或多个单元区域以及用于形成串结构的一个或多个串区域。一个或多个单元区域和一个或多个串区域可以以预定方式布置以增加阵列晶圆410的制造工艺的效率和/或可靠性。
对于3D存储器装置100，数据存储在存储单元412中，存储单元412形成在阵列晶圆410的单元区域中。存储单元412可以形成为多个存储块，并且多个存储块被分组为页。此外，还形成位线以连接页中的存储单元。位线也可以形成在单元区域中。
为了支持存储单元，页缓冲器被包括在第一CMOS晶圆420/第二CMOS晶圆430中的***装置中。每个页缓冲器可以包括用于支持多个存储块的页的操作的电路。页缓冲器中的电路可以连接到位线以形成电连接。就是说，页缓冲器可以耦合到位线以对位线上的存储器元件执行某些操作。例如，页缓冲器可以耦合到位线和电压偏置晶体管的端子。页缓冲器可以在预充电操作期间根据位线偏置电压将位线充电到预定电压，并且可以在感测操作期间形成从位线到感测放大器的感测路径。因此，页缓冲器可以包括促进这些操作的多个装置，诸如晶体管、电容器和/或电阻器，以及这些装置之间的金属连接等。页缓冲器的这些装置可以包括HV电路(例如，驱动器电路)、LV电路和/或LLV电路，并且页缓冲器的这些电路可以形成在第一CMOS晶圆420和第二CMOS晶圆430中。
另一方面，对于3D存储器装置100，串结构形成在阵列晶圆410的(多个)串结构区域SS504中。第一CMOS晶圆420可以包括作为HV电路***306的部分的用于串驱动器(例如，字线驱动器)的电路，以支持阵列晶圆410中的存储器阵列的串结构。
此外，阵列晶圆410可以包括形成在衬底411的背侧上的绝缘层414。绝缘层414可以具有用于包封并形成至少一个阵列焊盘440的一个或多个开口。至少一个阵列焊盘与至少一个贯穿衬底触点(TSC)442接触。TSC 442可以由导体材料(例如W、Co、Cu、Al、多晶硅、硅化物或它们的任何组合)形成。在一些实施例中，也可以使用其他导体材料。
通过在衬底411的背侧而不是第一衬底的周围区域使用至少一个阵列焊盘440，可以通过3D存储器装置100的背侧连接出包括3D存储器装置100的***电路的其他电路。因此，可以减小3D存储器装置100的尺寸并且可以增加3D存储器装置的集成度。此外，还可以消除对CMOS装置的等离子体诱导损坏(PID)的风险。
此外，第一CMOS晶圆420可以包括衬底421、多个CMOS装置422和各种互连结构425、426、427和428。也可以包括其他结构和装置。衬底421可以由包括硅、锗、SiGe、SiC、绝缘体上硅(SOI)、绝缘体上锗(GOI)、玻璃、III-V族化合物(例如，GaN、GaAs、InAs等)或任何其他适当的半导体材料的材料制成。在一个实施例中，衬底421是硅衬底。
CMOS装置422一般可以指用于阵列晶圆410以支持存储器阵列/单元和/或用于CMOS晶圆420的任何适当的***装置。在某些实施例中，***装置422可以包括：包括各种驱动器电路(例如串驱动器电路、页缓冲器的位线驱动器等)的HV电路***206的装置和电路，例如用于HV电路***206的数字信号电路、模拟信号电路和/或混合信号电路。可以在衬底421上的许多区域中形成***装置422，***装置422包括有源和/或无源半导体部件，例如晶体管、二极管、电容器、电阻器等。
更具体地，***装置422包括页缓冲器(例如，位线驱动器)的HV电路423以及将页缓冲器的HV电路423连接到第二CMOS晶圆430中的页缓冲器的其他电路的贯穿硅连接部(TSC)426。此外，可以提供TSC 425以将串驱动器(例如，字线驱动器)的HV电路连接到阵列晶圆410中的串结构413。可以提供互连427以连接第一CMOS晶圆420和第二CMOS晶圆430中的装置或接线，并且可以提供互连428以通过TSC 442将第一CMOS晶圆420中的HV电路连接到阵列焊盘440。
此外，第二CMOS晶圆430可以包括衬底431、多个CMOS装置432和多个互连结构435。也可以包括其他结构和装置。衬底431可以由包括硅、锗、SiGe、SiC、绝缘体上硅(SOI)、绝缘体上锗(GOI)、玻璃、III-V族化合物(例如，GaN、GaAs、InAs等)或任何其他适当的半导体材料的材料制成。在一个实施例中，衬底431是硅衬底。
CMOS装置432一般可以指用于阵列晶圆410以支持存储器阵列/单元、第一CMOS晶圆420和/或第二CMOS晶圆430的某些***装置。例如，***装置432可以包括用于3D存储器装置100的LLV电路***202和LV电路***204。具体地，CMOS装置432可以包括页缓冲器的LV电路433。也可以包括页缓冲器的LLV电路。就是说，对于页缓冲器，HV电路可以被包括在第一CMOS晶圆420中，而LV电路和/或LLV电路可以被包括在第二CMOS晶圆430中。TSC 426可以将第一CMOS晶圆420中的HV电路连接到第二CMOS晶圆430中的LV电路/LLV电路。
阵列晶圆410和键合到第一CMOS晶圆420的第二CMOS晶圆430可以通过键合界面450键合。键合界面450可以是用于将阵列晶圆410和第二CMOS晶圆430键合的单独层，或者可以是键合的阵列晶圆410和第二CMOS晶圆430之间的接合表面。例如，键合界面可以包括两个电介质层之间(例如，氮化硅层和氧化硅层之间)的界面和/或两个导电层之间(例如，两个金属层之间)的界面。此外，可以在键合界面450处形成一个或多个接合结构452以形成电连接。例如，可以通过阵列晶圆410中的相应的一个或多个接合结构与第二CMOS晶圆430中的一个或多个接合结构在键合界面450处彼此进行接触以实现电连接而形成接合结构452。
键合界面450可以在任何适当的工艺中形成。例如，键合界面450可以由键合界面的两侧上的电介质层和/或导电层之间的化学键合形成。对于另一示例，键合界面450可以通过键合界面的两侧上的电介质层和/或导电层之间的物理相互作用(例如，相互扩散)形成。在一些实施例中，可以在键合工艺之前的对键合界面的两侧的表面进行等离子体处理或热处理之后形成键合界面。
因为阵列晶圆410和第二CMOS晶圆430单独形成，并且然后键合在一起，所以可以对单独的晶圆执行来自形成各种层和贯穿硅触点(TSC)的各种工艺的损坏，而不会损坏彼此的现有结构。
此外，阵列晶圆410、第一CMOS晶圆420和第二CMOS晶圆430堆叠在一起以形成3D存储器装置100的框架。在某些实施例中，在形成第一CMOS晶圆420和第二CMOS晶圆430时，在阵列晶圆410的存储单元结构下，可以基于阵列晶圆410的存储结构的装置布置在某些区域中形成第一CMOS晶圆420和第二CMOS晶圆430中的***装置。相应地，***电路***103可以形成在衬底421上以及衬底431上的许多区域中，并且第一CMOS晶圆420和第二CMOS晶圆430的用于***电路***103的区域可以根据阵列晶圆410的存储结构的布局以及第一CMOS晶圆420和第二CMOS晶圆430的布局来确定。就是说，对应于阵列晶圆410的存储结构形成第一CMOS晶圆420和第二CMOS晶圆430上的***装置，使得第一CMOS晶圆420和第二CMOS晶圆430上的***装置能够支持阵列晶圆410上的存储结构的功能(例如，用于电源总线和金属布线)。第一CMOS晶圆420和第二CMOS晶圆430上的***装置也基于第一CMOS晶圆420和第二CMOS晶圆430的布局来布置，以实现有效互连、可靠性和键合的容易性等。图5A-图5F示出了阵列晶圆410、第一CMOS晶圆420和第二CMOS晶圆430之间的各个区域的某些布置。
具体地，图5A示出了与公开实施例一致的一个或多个单元区域和一个或多个串区域以及相应的CMOS区域的布置。如图5A所示，阵列晶圆410可以包括在阵列晶圆410的中心部分处的串区域SS 504以及在阵列晶圆410的每一侧处的两个单元区域Cell 502。
如图5A所示，第一CMOS晶圆420在水平或横向上可以包括串驱动器区域SD 524，串驱动器区域SD 524位于第一CMOS晶圆420的中心处，用于形成串驱动器电路和某些解码器，并且对应于阵列晶圆410的串结构区域SS 504。第一CMOS晶圆420还可以包括在第一CMOS晶圆420的每一侧上各两个的四个页缓冲器HV电路区域PBHV 522。其余区域可以形成HV电路***306的其他高电压装置。
如图5A所示，第二CMOS晶圆430在水平或横向上可以包括两个页缓冲器区域PBLV512，页缓冲器区域PBLV 512在第二CMOS晶圆430的每一侧处，对应于阵列晶圆410的单元区域Cell502，用于形成页缓冲器的LV电路和/或LLV电路。第二CMOS晶圆430还可以包括两个***区域Peri 518，用于在第二CMOS晶圆430上形成某些其他较低电压的***装置(包括LV电路***204和LLV电路***202)。此外，每个页缓冲器区域PBLV 512可以包括在两端处的两个互连区域TSC514，并且每个TSC 514可以对应于或直接位于区域PBHV 522下，用于形成将PBHV 522中的HV电路与PBLV 512中的页缓冲器的LV电路和/或其他电路连接的TSC。
第二CMOS晶圆430还可以包括形成贯穿硅连接部的互连和***区域TSC/Peri516，贯穿硅连接部用于连接第一CMOS晶圆420和第二CMOS晶圆430中的***装置，例如将第一CMOS晶圆420中的串驱动器的HV电路连接到阵列晶圆410中的串结构。其他***装置也可以形成在TSC/Peri 516中。在一个实施例中，串驱动器区域SD 524位于区域SS 504下，具有更小的宽度，并且页缓冲器区域PBLV 512和PBHV 522位于单元区域Cell 502下。也可以使用其他区域。
图5B示出了与公开实施例一致的一个或多个单元区域和一个或多个串区域以及相应的CMOS区域的另一种布置。如图5B所示，阵列晶圆410可以包括在阵列晶圆410的中心处的串区域SS 504以及在阵列晶圆410的每一侧处的两个单元区域Cell 502。
如图5B所示，第一CMOS晶圆420在水平或横向上可以包括位于第一CMOS晶圆420的中心部分处的两个串驱动器区域SD 524，串驱动器区域SD 524用于形成串驱动器电路和某些解码器，对应于阵列晶圆410的串结构区域SS 504。两个区域SD 524可以在第一CMOS晶圆420的中心处彼此交错并且重叠，并且对应于阵列晶圆410中的SS 504。第一CMOS晶圆420还可以包括在第一CMOS晶圆420的每一侧上的两个页缓冲器HV电路区域PBHV 522，均与SD524相邻。其余区域可以形成HV电路***306的其他高电压装置。
如图5B所示，第二CMOS晶圆430在水平或横向上可以包括两个页缓冲器区域PBLV512，页缓冲器区域PBLV 512在第二CMOS晶圆430的每一侧处，对应于阵列晶圆410的单元区域Cell502，用于形成页缓冲器的LV电路和/或LLV电路。第二CMOS晶圆430还可以包括两个***区域Peri 518，用于在第二CMOS晶圆430上形成某些其他较低电压的***装置(包括LV电路***204和LLV电路***202)。在一个实施例中，每个PBLV 512在侧部的上端处，并且每个Peri 518在侧部的下端处。此外，每个页缓冲器区域PBLV 512可以在一端处包括一个TSC514，并且TSC 514可以对应于区域PBHV 522以将PBHV 522中的HV电路与PBLV 512中的页缓冲器的其他电路连接。
第二CMOS晶圆430还可以包括位于中心部分处的形成贯穿硅连接部的互连和***区域TSC/Peri 516，贯穿硅连接部用于连接第一CMOS晶圆420和第二CMOS晶圆430中的***装置，例如第一CMOS晶圆420中的串驱动器的HV电路。其他***装置也可以形成在TSC/Peri516中。在一个实施例中，串驱动器区域SD 524基本上位于区域SS 504下，具有更大的宽度，并且页缓冲器区域PBLV 512和PBHV 522位于单元区域Cell 502下。换句话说，水平地，区域SD 524的宽度大于区域SS 504的宽度。此外，在水平方向上，区域SD 524可以在水平方向上扩展以覆盖基本上水平的范围或所有水平的范围，并且区域SD 524也可以在水平方向上与区域PBHV 522重叠。区域PBHV 522也可以在水平方向上覆盖单元区域。在竖直方向上，区域SD 524也可以覆盖整个竖直范围。也可以使用其他区域。也可以使用类似的参数、特殊关系和构造。
图5C示出了与公开实施例一致的一个或多个单元区域和一个或多个串区域以及相应的CMOS区域的另一种布置。如图5C所示，阵列晶圆410可以包括在阵列晶圆410的中心处的串区域SS 504以及在阵列晶圆410的每一侧处的两个单元区域Cell 502。
如图5C所示，第一CMOS晶圆420在水平或横向上可以包括位于第一CMOS晶圆420的中心部分处的两个串驱动器区域SD 524，串驱动器区域SD 524用于形成串驱动器电路和某些解码器，对应于阵列晶圆410的串结构区域SS 504。两个区域SD 524可以在第一CMOS晶圆420的中心处彼此交错并且重叠，对应于阵列晶圆410中的SS 504。第一CMOS晶圆420还可以包括在第一CMOS晶圆420的每一侧上的两个页缓冲器HV电路区域PBHV 522，均与SD 524相邻。在一个实施例中，一个PBLV 522在侧部的上端处，并且另一个PBLV 522在侧部的下端处。其余区域可以形成HV电路***306的其他高电压装置。
如图5C所示，第二CMOS晶圆430在水平或横向上可以包括两个页缓冲器区域PBLV512，页缓冲器区域PBLV 512在第二CMOS晶圆430的每一侧处，对应于阵列晶圆410的单元区域Cell502，用于形成页缓冲器的LV电路和/或LLV电路。第二CMOS晶圆430还可以包括两个***区域Peri 518，用于在第二CMOS晶圆430上形成某些其他较低电压的***装置(包括LV电路***204和LLV电路***202)。在一个实施例中，一个PBLV 512在侧部的上端处，并且另一个PBLV 512在侧部的下端处。因此，一个Peri 518在侧部的下端处，并且另一个Peri 518在侧部的上端处。此外，每个页缓冲器区域PBLV 512可以在一端处包括一个TSC 514，并且TSC 514可以对应于区域PBHV 522以将PBHV 522中的HV电路与PBLV 512中的页缓冲器的其他电路连接。
第二CMOS晶圆430还可以包括位于中心部分处形成贯穿硅连接部的互连和***区域TSC/Peri 516，贯穿硅连接部用于连接第一CMOS晶圆420和第二CMOS晶圆430中的***装置，例如第一CMOS晶圆420中的串驱动器的HV电路。其他***装置也可以形成在TSC/Peri516中。在一个实施例中，串驱动器区域SD 524基本上位于区域SS 504下，具有更大的宽度，并且页缓冲器区域PBLV 512和PBHV 522位于单元区域Cell 502下。换句话说，水平地，区域SD 524的宽度大于区域SS 504的宽度。也可以使用其他区域。
图5D示出了与公开实施例一致的一个或多个单元区域和一个或多个串区域以及相应的CMOS区域的另一种布置。如图5D所示，阵列晶圆410可以包括在阵列晶圆410的中心处的单元区域Cell502以及在阵列晶圆410的每一侧处的两个SS区域504。也可以使用其他布局。
如图5D所示，第一CMOS晶圆420在水平或横向上可以包括两个串驱动器区域SD524，串驱动器区域SD 524在第二CMOS晶圆430的每一侧(例如，左上角区域和右下角区域)处，并且对应于阵列晶圆410的串结构区域SS 504。第一CMOS晶圆420还可以包括位于第一CMOS晶圆420的中心部分处的两个页缓冲器HV电路区域PBHV 522，并且一个PBHV 522位于中心部分的上端处，并且另一个PBHV 522位于中心部分的中间处，均与SD 524相邻。其余区域可以被称为***装置区域Peri 528，其包括下部中心部分并且可以形成HV电路***306的其他高电压装置。
如图5D所示，第二CMOS晶圆430在水平或横向上可以包括位于第二CMOS晶圆430的中心部分处的页缓冲器区域PBLV 512，页缓冲器区域PBLV 512用于形成页缓冲器的LV电路和/或LLV电路，对应于阵列晶圆410的单元区域Cell 502。此外，页缓冲器区域PBLV 512可以包括位于PBLV 512的上端和下端处的两个TSC 514，并且TSC 514可以对应于区域PBHV522以将PBHV522中的HV电路与PBLV 512中的页缓冲器的其他电路连接。
第二CMOS晶圆430还可以包括位于第二CMOS晶圆430的每一侧处形成贯穿硅连接部的两个互连和***区域TSC/Peri 516，贯穿硅连接部用于连接第一CMOS晶圆420和第二CMOS晶圆430中的***装置，例如第一CMOS晶圆420中的串驱动器的HV电路。其他***装置也可以形成在TSC/Peri 516中。CMOS晶圆430还可以包括位于第一CMOS晶圆420的下部中心部分处的***区域Peri 518，以在CMOS晶圆430上形成某些其他较低电压的***装置(包括LV电路***204和LLV电路***202)。
在一个实施例中，串驱动器区域SD 524位于区域SS 504下，具有更小的宽度，并且页缓冲器区域PBLV 512和PBHV 522位于单元区域Cell 502下。也可以使用其他区域。
图5E示出了与公开实施例一致的一个或多个单元区域和一个或多个串区域以及相应的CMOS区域的另一种布置。如图5E所示，阵列晶圆410可以包括在阵列晶圆410的中心处的单元区域Cell502以及在阵列晶圆410的每一侧处的两个SS区域504。也可以使用其他布局。
如图5E所示，第一CMOS晶圆420在水平或横向上可以包括两个串驱动器区域SD524，串驱动器区域SD 524在第二CMOS晶圆430的每一侧(例如，左上角区域和右下角区域)处，对应于阵列晶圆410的串结构区域SS 504。第一CMOS晶圆420还可以包括位于第一CMOS晶圆420的中心部分处的两个页缓冲器HV电路区域PBHV 522，并且一个PBHV 522位于中心部分的右上端处，并且另一个PBHV 522位于中心部分的左中部处。其余区域可以被称为***装置区域Peri 528，其包括下部中心部分并且可以形成HV电路***306的其他高电压装置。
如图5E所示，第二CMOS晶圆430在水平或横向上可以包括位于第二CMOS晶圆430的中心部分处的两个页缓冲器区域PBLV 512，页缓冲器区域PBLV 512用于形成页缓冲器的LV电路和/或LLV电路，对应于阵列晶圆410的单元区域Cell 502。一个PBHV 522在中心部分的右上端处，并且另一个PBHV 522在中心部分的左中部处。此外，每个页缓冲器区域PBLV 512可以包括一个TSC 514，一个TSC 514在PBLV 512的上端处且另一个TSC 514在PBLV 512的下端处，并且TSC514可以对应于区域PBHV 522以将PBHV 522中的HV电路与PBLV 512中的页缓冲器的其他电路连接。
第二CMOS晶圆430还可以包括位于第二CMOS晶圆430的每一侧处的形成贯穿硅连接部的两个互连和***区域TSC/Peri 516，贯穿硅连接部用于连接第一CMOS晶圆420和第二CMOS晶圆430中的***装置，例如第一CMOS晶圆420中的串驱动器的HV电路。其他***装置也可以形成在TSC/Peri 516中。CMOS晶圆430还可以包括位于第一CMOS晶圆420的下部中心部分处的***区域Peri 518，以在CMOS晶圆430上形成某些其他较低电压的***装置(包括LV电路***204和LLV电路***202)。
在一个实施例中，串驱动器区域SD 524位于区域SS 504下，其可以比SS 504宽，并且页缓冲器区域PBLV 512和PBHV 522位于单元区域Cell 502下，具有更小的尺寸。也可以使用其他区域。
图5F示出了与公开实施例一致的一个或多个单元区域和一个或多个串区域以及相应的CMOS区域的另一种布置。如图5F所示，阵列晶圆410可以包括在阵列晶圆410的中心处的单元区域Cell502以及在阵列晶圆410的每一侧处的两个SS区域504。也可以使用其他布局。
如图5F所示，第一CMOS晶圆420在水平或横向上可以包括两个串驱动器区域SD524，串驱动器区域SD 524在第二CMOS晶圆430的每一侧(例如，左上角区域和右下角区域)处，对应于阵列晶圆410的串结构区域SS 504。第一CMOS晶圆420还可以包括位于第一CMOS晶圆420的中心部分处的两个页缓冲器HV电路区域PBHV 522，并且一个PBHV 522位于中心部分的右上端处，并且另一个PBHV 522位于中心部分的左下端处。其余区域可以被称为***装置区域Peri 528，其包括下部中心部分并且可以形成HV电路***306的其他高电压装置。
如图5F所示，第二CMOS晶圆430在水平或横向上可以包括位于第二CMOS晶圆430的中心部分处的两个页缓冲器区域PBLV 512，页缓冲器区域PBLV 512用于形成页缓冲器的LV电路和/或LLV电路，对应于阵列晶圆410的单元区域Cell 502。一个PBLV 512位于中心部分的右上端处，并且另一个PBLV 512位于中心部分的左下端处。此外，每个页缓冲器区域PBLV512可以包括一个TSC 514，右上端处的PBLV 512的TSC 514可以位于PBLV 512的上端处，并且左下端处的PBLV512的TSC 514可以位于PBLV 512的下端处。每个TSC 514可以对应于区域PBHV 522以将PBHV522中的HV电路与PBLV 512中的页缓冲器的其他电路连接。
第二CMOS晶圆430还可以包括位于第二CMOS晶圆430的每一侧处的形成贯穿硅连接部的两个互连和***区域TSC/Peri 516，贯穿硅连接部用于连接第一CMOS晶圆420和第二CMOS晶圆430中的***装置，例如第一CMOS晶圆420中的串驱动器的HV电路。其他***装置也可以形成在TSC/Peri 516中。CMOS晶圆430还可以包括位于中心部分的左上端和中心部分的右下端处的两个***区域Peri 518以在CMOS晶圆430上形成某些其他较低电压的***装置(包括LV电路***204和LLV电路***202)。
在一个实施例中，串驱动器区域SD 524位于区域SS 504下，其可以比SS 504宽，并且页缓冲器区域PBLV 512和PBHV 522位于单元区域Cell 502下，具有更小的尺寸。也可以使用其他区域。
通过包括两个CMOS晶圆，即第一CMOS晶圆420和第二CMOS晶圆430，可以存在将被进一步利用的空余空间。在某些实施例中，存储器中控制器(CIM)结构可以包括在一个CMOS晶圆或两个CMOS晶圆中。CIM结构可以包括实施用于控制3D存储器装置100的操作的存储器控制器电路的控制器、存储器(即，静态随机存储器或SRAM)和其他电路。在某些实施例中，CIM结构，例如为3D存储器装置100提供控制功能的CIM的控制和逻辑电路，可以被包括在第二CMOS晶圆530中。图6示出了与本公开的公开实施例一致的CIM结构的框图。
如图6所示，CIM结构600包括处理器602、存储器604和输入/输出模块606。也可以包括其他装置。处理器602可以包括任何适当的电路来实施CIM结构600的控制功能性。存储器604可以包括耦合到处理器602以存储使处理器602运作的信息的存储器模块。输入/输出模块606可以耦合到处理器以执行各种总线操作。此外，CIM结构可以包括内部接口610以管理3D存储器装置100中的各种存储平面(例如，存储平面0、存储平面1、存储平面2、存储平面3等)。CIM结构还可以包括与访问3D存储器装置100中的存储平面的外部主机交互作用的主机接口620。
可以基于如前所描述的某些布局布置来实施CIM结构。为了便于说明，将用于形成CIM结构的区域称为SRAM区域。图7A-图7F示出了与图5A-图5F对应的其中添加了SRAM(即，CIM结构)的阵列晶圆410、第一CMOS晶圆420和第二CMOS晶圆430之间的各种区域的某些布置。
如图7A所示，并且另外参考图5A，在第二CMOS晶圆430中，两个CIM区域SRAM 518替换了两个***区域Peri 518。图7A和图5A中的其他布局可以相同。
如图7B所示，并且另外参考图5B，在第二CMOS晶圆430中，两个CIM区域SRAM 518替换了两个***区域Peri 518。图7B和图5B的其他布局可以相同。
如图7C所示，并且另外参考图5C，在第二CMOS晶圆430中，两个CIM区域SRAM 518替换了两个***区域Peri 518。图7C和图5C中的其他布局可以相同。
如图7D所示，并且另外参考图5D，在第二CMOS晶圆430中，一个CIM区域SRAM 518替换了一个***区域Peri 518。图7D和图5D的其他布局可以相同。
如图7E所示，并且另外参考图5E，在第二CMOS晶圆430中，一个CIM区域SRAM 518替换了一个***区域Peri 518。图7E和图5E中的其他布局可以相同。
如图7F所示，并且另外参考图5F，在第二CMOS晶圆430中，两个CIM区域SRAM 518替换了两个***区域Peri 518。图7F和图5F的其他布局可以相同。
图8示出了与公开实施例一致的3D存储器装置100的制造工艺800，并且图8A-图8I示出了与公开实施例一致的制造工艺800的各个制造阶段。如图8所示，在S802处，另外参考图8A，提供第一衬底411，用于制造3D存储器阵列。第一衬底可以由包括硅、锗、SiGe、SiC、绝缘体上硅(SOI)、绝缘体上锗(GOI)、玻璃、III-V族化合物(例如，GaN、GaAs、InAs等)或任何其他适当的半导体材料的材料制成。例如，第一衬底包括半导体衬底(例如单一晶体硅衬底)。第一衬底411也可以是单层衬底或多层衬底，例如，单晶单层衬底、多晶硅(polysilicon)单层衬底、多晶硅和金属多层衬底等。
此外，在S804处，另外参考图8B，基于第一衬底411制造存储器阵列晶圆410，以形成3D存储器装置的存储单元阵列412和相应结构。例如，第一衬底411可以包括串区域和单元区域，并且串结构413可以形成在串区域中且存储单元可以在第一衬底上方以竖直延伸的NAND串的阵列的形式形成在单元区域中。此外，可以在竖直方向上形成诸如互连触点和竖直贯穿触点的互连，并且还可以形成字线和位线来连接串结构和存储单元。
在一个实施例中，还可以形成阵列接合层816以包括用于随后与CMOS晶圆键合的接合结构。阵列接合层816可以是互连层，互连层包括嵌入电介质层中的一个或多个接合结构。接合结构可以包括触点、单层/多层过孔、导线、插头、焊盘和/或由包括W、Co、Cu、Al、掺杂硅、硅化物或它们的任何组合的导电材料制成的任何其他适当的导电结构。电介质层可以包括电介质材料，该电介质材料包括氧化硅、氮化硅、氮氧化硅或它们的任何组合。接合结构可以在阵列晶圆上的阵列接合层的顶表面上暴露。也可以执行或形成其他工艺和装置。
另外，在S806处，另外参考图8C，提供第二衬底421，用于形成存储器阵列晶圆410的***装置。第二衬底421可以包括任何适当的半导体材料，半导体材料可以包括硅(例如，单晶硅、多晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或其任何适当的组合。第二衬底421可以是单层衬底或多层衬底，例如，单晶单层衬底、多晶硅(polysilicon)单层衬底、多晶硅与金属多层衬底等。也可以使用其他材料。
另外，在S808处，另外参考图8D，基于第二衬底421制造第一CMOS晶圆420。例如，可以在第二衬底上形成包括多个***电路的***电路层。***电路包括用于促进3D存储器装置100的操作的任何适当的数字、模拟和/或混合信号***电路。在某些实施例中，***电路可以包括下列中的一个或多个：页缓冲器、解码器(例如，行解码器和列解码器)、锁存器、感测放大器、驱动器、电荷泵、电流或电压基准或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。更具体地，可以提供第二衬底来形成***装置的HV电路，包括页缓冲器的HV电路。
另外，在S810处，另外参考图8E，提供第三衬底431，用于形成存储器阵列晶圆410的***装置。第三衬底421可以包括任何适当的半导体材料，该半导体材料可以包括硅(例如，单晶硅、多晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或它们的任何适当的组合。也可以使用其他材料。
此外，在S812处，另外参考图8F，将第三衬底431键合到第一CMOS晶圆420。例如，第三衬底431可以键合到第一CMOS晶圆420的顶部并且可以被减薄到一定厚度以用于进一步制造。
另外，在S814处，另外参考图8G，基于第三衬底431制造第二CMOS晶圆430。例如，可以在第三衬底上形成包括多个***电路的***电路层。***电路包括用于促进3D存储器装置100的操作的任何适当的数字、模拟和/或混合信号***电路。在某些实施例中，第二CMOS晶圆430中的***电路可以包括3D存储器装置100的***装置的LLV电路和LV电路，例如页缓冲器的LV电路。
此外，还可以形成CMOS接合层826。CMOS接合层可以是互连层，该互连层包括嵌入电介质层中的一个或多个接合结构。接合结构832可以包括触点、单层/多层过孔、导线、插头、焊盘和/或由包括W、Co、Cu、Al、掺杂硅、硅化物或它们的任何组合的导电材料制成的任何其他适当的导电结构。电介质层可包括电介质材料，该电介质材料包括氧化硅、氮化硅、氮氧化硅或它们的任何组合。接合结构的一个或多个部分可以在CMOS晶圆上的CMOS接合层的顶表面上暴露。
此外，在S816处，另外参考图8H，将存储器阵列晶圆110和第二CMOS晶圆430键合在一起来形成3D存储器装置100。例如，阵列晶圆410可以被翻转以朝下面向第二CMOS晶圆430，用于将阵列晶圆410的阵列接合层816键合到第二CMOS晶圆430的CMOS接合层826。键合界面位于阵列接合层与CMOS接合层之间。因此，键合界面包括两个电介质层之间(例如，氮化硅层和氧化硅层之间)的界面和两个导电层之间(例如，金属触点之间)的界面两者。在一些实施例中，阵列晶圆中的一个或多个接合结构和第二CMOS晶圆中的一个或多个接合结构可以在键合界面处相互接触以实现电连接。
此外，在S818处，另外参考图8I，由键合的存储器阵列晶圆410和第一CMOS晶圆420和第二CMOS晶圆430形成3D存储器装置100。例如，可以通过一个或多个适当的工艺来减薄第一衬底411，并且可以形成至少一个贯穿衬底触点(TSC)442以穿透第一衬底411从而与阵列晶圆410的装置和/或第一CMOS晶圆420和第二CMOS晶圆430的装置连接。此外，可以形成隔离层414来覆盖第一衬底和至少一个贯穿衬底触点。隔离层414可以包括电介质材料，该电介质材料包括氧化硅、氮化硅、氮氧化硅或其任何组合。此外，多个阵列焊盘440可以形成为与至少一个贯穿衬底触点442接触，并且阵列焊盘440可以用于外部输入/输出端子。
上述制造的3D存储器装置可以是其他存储器***的一部分。图9示出了根据本公开的各个方面的具有存储器装置的示例性***900的框图。***900可以是移动电话(例如，智能电话)、台式计算机、膝上型计算机、平板电脑、车载计算机、游戏机、打印机、定位装置、可穿戴电子装置、智能传感器、虚拟现实(VR)装置、增强现实(AR)装置或其中具有存储器装置的任何其他适当的电子装置。如图9所示，***900可以包括主机908和具有一个或多个存储器装置904和存储器控制器906的存储器***902。主机908可以是电子装置的处理器(例如，中央处理单元(CPU))或片上***(SoC)(例如，应用处理器(AP))。主机908可以被配置为向存储器装置904发送数据或从存储器装置904接收数据。
根据一些实施方式，存储器控制器906耦合到存储器装置904和主机908并且被配置为控制存储器装置904。存储器控制器906也可以集成到存储器装置904中。存储器控制器906可以管理存储在存储器装置904中的数据并且采用接口910与主机908通信。在一些实施例中，存储器控制器906被设计用于在低占空比环境(如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动或用于诸如个人计算机、数码相机、移动电话等的电子装置中使用的其他介质)中操作。在一些其他实施例中，存储器控制器906被设计用于在高占空比环境(例如用作诸如智能电话、平板电脑、笔记本计算机等移动装置的数据存储的固态驱动(SSD)或嵌入式多媒体卡(eMMC)以及企业存储阵列)中操作。存储器控制器906可以被配置为控制存储器装置904的操作，诸如读取、擦除和编程操作。
存储器装置904可以是本公开中所公开的任何存储器装置。存储器控制器906和一个或多个存储器装置904可以集成到各种类型的存储装置中，例如，被包括在诸如通用闪存(UFS)封装或eMMC封装的同一封装中。就是说，存储器***902可以被实施并封装到不同类型的终端电子产品中。图10和图11示例性地示出了根据本公开的各个方面的存储卡1000和SSD 1100的框图。如图10所示，存储器控制器1004和单一存储器装置1002可以集成到存储卡1000中。存储器装置1002可以包括本公开中所公开的任何存储器装置。存储卡1000可以包括PC卡(个人计算机存储卡国际协会(PCMCIA))、CF卡、智能介质(SM)卡、存储棒、多媒体卡(MMC、RS-MMC或MMCmicro)、SD卡(SD、miniSD、microSD或SDHC)、UFS等。存储卡1000还可以包括被配置为将存储卡1000耦合到主机(例如，图9中所示的主机908)的存储卡接口或接口连接器1006。如图11所示，存储器控制器1104和多个存储器装置1102可以集成到SSD 1100中。存储器装置1102可以包括本公开中所公开的任何前述的存储器装置。SSD 1100还可以包括被配置为将SSD 1100耦合到主机(例如，图9所示的主机908)的SSD接口或接口连接器1106。
以上详细描述仅说明了本公开的某些示例性实施例，并不旨在限制本公开的范围。本领域技术人员可以整体地理解说明书，并且各个实施例中的技术特征可以组合成本领域普通技术人员可以理解的其他实施例。其任何等同物或修改落入本发明的真实范围内，而不脱离本发明的精神和原则。

Claims (20)

1.一种用于形成三维(3D)存储器装置的方法，包括：
基于具有用于形成多个存储单元的至少一个单元区域和用于形成串结构的至少一个串结构区域的第一衬底来形成阵列晶圆，包括：在所述至少一个单元区域中形成所述多个存储单元，以及在所述至少一个串结构区域中形成所述串结构；
基于具有与所述至少一个串结构区域对应的至少一个串驱动器区域以及与所述至少一个单元区域对应的至少一个页缓冲器高电压(HV)电路区域的第二衬底来形成第一互补金属氧化物半导体(CMOS)晶圆，包括：在所述至少一个串驱动器区域中形成串驱动器的HV电路，以及在所述至少一个页缓冲器HV电路区域中形成页缓冲器的HV电路；
基于具有与所述至少一个单元区域对应的至少一个页缓冲器区域的第三衬底来形成第二CMOS晶圆，包括在所述至少一个页缓冲器区域中形成所述页缓冲器的低电压(LV)电路；以及
基于所述阵列晶圆、所述第一CMOS晶圆和所述第二CMOS晶圆来形成所述3D存储器装置，其中，所述阵列晶圆、所述第一CMOS晶圆和所述第二CMOS晶圆堆叠在一起。
2.根据权利要求1所述的方法，其中，形成所述第二CMOS晶圆还包括：
将所述第三衬底键合到所述第一CMOS晶圆；以及
在所述第三衬底上并且在所述至少一个页缓冲器区域中形成所述页缓冲器的所述LV电路，
其中，所述第一CMOS晶圆和所述第二CMOS晶圆形成键合的第一CMOS晶圆和第二CMOS晶圆。
3.根据权利要求2所述的方法，其中，形成所述3D存储器装置还包括：
在键合界面处将所述阵列晶圆键合到所述键合的第一CMOS晶圆和第二CMOS晶圆，使得所述阵列晶圆的顶表面键合到所述第二CMOS晶圆的顶表面，并且所述第一衬底位于键合的阵列晶圆和第二CMOS晶圆的顶部处；
在所述第一衬底之上形成隔离层；
形成穿透所述第一衬底的至少一个贯穿衬底触点；以及
形成与所述至少一个贯穿衬底触点接触的一个或多个阵列焊盘。
4.根据权利要求1所述的方法，其中，
所述至少一个单元区域是所述阵列晶圆的两侧部分，并且所述至少一个串结构区域是所述阵列晶圆的单一中心部分；
所述至少一个串驱动器区域是所述第一CMOS晶圆的单一中心部分；
所述至少一个页缓冲器HV电路区域是所述第一CMOS晶圆的用于形成所述页缓冲器的所述HV电路的四侧部分；并且
所述至少一个页缓冲器区域是所述第二CMOS晶圆的用于形成所述页缓冲器的所述LV电路的两侧部分，
其中，所述至少一个页缓冲器区域包括连接所述第一CMOS晶圆的所述四侧部分中的所述页缓冲器的所述HV电路和所述第二CMOS晶圆的所述两侧部分中的所述页缓冲器的所述LV电路的四个贯穿硅连接部(TSC)区域。
5.根据权利要求1所述的方法，其中，
所述至少一个单元区域是所述阵列晶圆的两侧部分，并且所述至少一个串结构区域是所述阵列晶圆的单一中心部分；
所述至少一个串驱动器区域是在所述第一CMOS晶圆的中心部分处的两个交错区域；
所述至少一个页缓冲器HV电路区域是所述第一CMOS晶圆的用于形成所述页缓冲器的所述HV电路的两侧部分；并且
所述至少一个页缓冲器区域是所述第二CMOS晶圆的用于形成所述页缓冲器的所述LV电路的两侧部分，
其中，所述至少一个页缓冲器区域包括连接所述第一CMOS晶圆的所述两侧部分中的所述页缓冲器的所述HV电路和所述第二CMOS晶圆的所述两侧部分中的所述页缓冲器的所述LV电路的两个贯穿硅连接部(TSC)区域。
6.根据权利要求1所述的方法，其中：
所述至少一个单元区域是所述阵列晶圆的单一中心部分，并且所述至少一个串结构区域是所述阵列晶圆的两侧部分；
所述至少一个串驱动器区域是所述第一CMOS晶圆的两侧部分；
所述至少一个页缓冲器HV电路区域是所述第一CMOS晶圆的用于形成所述页缓冲器的所述HV电路的两个中心部分；并且
所述至少一个页缓冲器区域是所述第二CMOS晶圆的用于形成所述页缓冲器的所述LV电路的一个中心部分，
其中，所述至少一个页缓冲器区域包括连接所述第一CMOS晶圆的所述两个中心部分中的所述页缓冲器的所述HV电路和所述第二CMOS晶圆的所述一个中心部分中的所述页缓冲器的所述LV电路的两个贯穿硅连接部(TSC)区域。
7.根据权利要求1所述的方法，其中：
所述至少一个单元区域是所述阵列晶圆的单一中心部分，并且所述至少一个串结构区域是所述阵列晶圆的两侧部分；
所述至少一个串驱动器区域是所述第一CMOS晶圆的两侧部分；
所述至少一个页缓冲器HV电路区域是所述第一CMOS晶圆的用于形成所述页缓冲器的所述HV电路的两个中心部分；并且
所述至少一个页缓冲器区域是所述第二CMOS晶圆的用于形成所述页缓冲器的所述LV电路的两个中心部分，
其中，所述至少一个页缓冲器区域包括连接所述第一CMOS晶圆的所述两个中心部分中的所述页缓冲器的所述HV电路和所述第二CMOS晶圆的所述两个中心部分中的所述页缓冲器的所述LV电路的两个贯穿硅连接部(TSC)区域。
8.根据权利要求1所述的方法，其中：
所述至少一个单元区域是所述阵列晶圆的两侧部分，并且所述至少一个串结构区域是所述阵列晶圆的单一中心部分；并且
所述第二CMOS晶圆还包括存储器中控制器(CIM)结构，所述存储器中控制器(CIM)结构结构形成在所述第三衬底的至少一个CIM区域中，从而为所述3D存储器装置提供控制功能，
其中，所述至少一个CIM区域是所述第二CMOS晶圆的两侧部分。
9.根据权利要求1所述的方法，其中：
所述至少一个单元区域是所述阵列晶圆的单一中心部分，并且所述至少一个串结构区域是所述阵列晶圆的两侧部分；并且
所述第二CMOS晶圆还包括存储器中控制器(CIM)结构，所述存储器中控制器(CIM)结构形成在所述第三衬底的至少一个CIM区域中，从而为所述3D存储器装置提供控制功能，
其中，所述至少一个CIM区域是所述第二CMOS晶圆的下部中心部分。
10.一种三维(3D)存储器装置，包括：
阵列晶圆，所述阵列晶圆包括具有至少一个单元区域和至少一个串结构区域的第一衬底、形成在所述至少一个单元区域中的多个存储单元以及形成在所述至少一个串结构区域中的串结构；
第一互补金属氧化物半导体(CMOS)晶圆，所述第一CMOS晶圆包括具有与所述至少一个串结构区域对应的至少一个串驱动器区域以及与所述至少一个单元区域对应的至少一个页缓冲器高电压(HV)电路区域的第二衬底、形成在所述至少一个串驱动器区域中的串驱动器的HV电路以及形成在所述至少一个页缓冲器HV电路区域中的页缓冲器的HV电路；以及
第二CMOS晶圆，所述第二CMOS晶圆包括具有与所述至少一个单元区域对应的至少一个页缓冲器区域的第三衬底以及形成在所述至少一个页缓冲器区域中的所述页缓冲器的低电压(LV)电路；
其中，所述阵列晶圆、所述第一CMOS晶圆和所述第二CMOS晶圆堆叠在一起。
11.根据权利要求10所述的3D存储器装置，其中：
所述第三衬底与所述第一CMOS晶圆结合；
所述页缓冲器的所述LV电路形成在所述第三衬底上并且形成在所述至少一个页缓冲器区域中；并且
所述第一CMOS晶圆和所述第二CMOS晶圆形成键合的第一CMOS晶圆和第二CMOS晶圆。
12.根据权利要求11所述的3D存储器装置，其中：
所述阵列晶圆在键合界面处键合到所述键合的第一CMOS晶圆和第二CMOS晶圆；并且
所述3D存储器装置还包括：
隔离层，所述隔离层形成在所述第一衬底之上；
至少一个贯穿衬底触点，所述至少一个贯穿衬底触点穿透所述第一衬底；以及
一个或多个阵列焊盘，所述一个或多个阵列焊盘与所述至少一个贯穿衬底触点接触。
13.根据权利要求10所述的3D存储器装置，其中，
所述至少一个单元区域是所述阵列晶圆的两侧部分，并且所述至少一个串结构区域是所述阵列晶圆的单一中心部分；
所述至少一个串驱动器区域是所述第一CMOS晶圆的单一中心部分；
所述至少一个页缓冲器HV电路区域是所述第一CMOS晶圆的用于形成所述页缓冲器的所述HV电路的四侧部分；并且
所述至少一个页缓冲器区域是所述第二CMOS晶圆的用于形成所述页缓冲器的所述LV电路的两侧部分，
其中，所述至少一个页缓冲器区域包括连接所述第一CMOS晶圆的所述四侧部分中的所述页缓冲器的所述HV电路和所述第二CMOS晶圆的所述两侧部分中的所述页缓冲器的所述LV电路的四个贯穿硅连接部(TSC)区域。
14.根据权利要求10所述的3D存储器装置，其中，
所述至少一个单元区域是所述阵列晶圆的两侧部分，并且所述至少一个串结构区域是所述阵列晶圆的单一中心部分；
所述至少一个串驱动器区域是在所述第一CMOS晶圆的中心部分处的两个交错区域；
所述至少一个页缓冲器HV电路区域是所述第一CMOS晶圆的用于形成所述页缓冲器的所述HV电路的两侧部分；并且
所述至少一个页缓冲器区域是所述第二CMOS晶圆的用于形成所述页缓冲器的所述LV电路的两侧部分，
其中，所述至少一个页缓冲器区域包括连接所述第一CMOS晶圆的所述两侧部分中的所述页缓冲器的所述HV电路和所述第二CMOS晶圆的所述两侧部分中的所述页缓冲器的所述LV电路的两个贯穿硅连接部(TSC)区域。
15.根据权利要求10所述的3D存储器装置，其中，
所述至少一个单元区域是所述阵列晶圆的单一中心部分，并且所述至少一个串结构区域是所述阵列晶圆的两侧部分；
所述至少一个串驱动器区域是所述第一CMOS晶圆的两侧部分；
所述至少一个页缓冲器HV电路区域是所述第一CMOS晶圆的用于形成所述页缓冲器的所述HV电路的两个中心部分；并且
所述至少一个页缓冲器区域是所述第二CMOS晶圆的用于形成所述页缓冲器的所述LV电路的一个中心部分，
其中，所述至少一个页缓冲器区域包括连接所述第一CMOS晶圆的所述两个中心部分中的所述页缓冲器的所述HV电路和所述第二CMOS晶圆的所述一个中心部分中的所述页缓冲器的所述LV电路的两个贯穿硅连接部(TSC)区域。
16.根据权利要求10所述的3D存储器装置，其中，
所述至少一个单元区域是所述阵列晶圆的单一中心部分，并且所述至少一个串结构区域是所述阵列晶圆的两侧部分；
所述至少一个串驱动器区域是所述第一CMOS晶圆的两侧部分；
所述至少一个页缓冲器HV电路区域是所述第一CMOS晶圆的用于形成所述页缓冲器的所述HV电路的两个中心部分；并且
所述至少一个页缓冲器区域是所述第二CMOS晶圆的用于形成所述页缓冲器的所述LV电路的两个中心部分，
其中，所述至少一个页缓冲器区域包括连接所述第一CMOS晶圆的所述两个中心部分中的所述页缓冲器的所述HV电路和所述第二CMOS晶圆的所述两个中心部分中的所述页缓冲器的所述LV电路的两个贯穿硅连接部(TSC)区域。
17.根据权利要求10所述的3D存储器装置，其中：
所述至少一个单元区域是所述阵列晶圆的两侧部分，并且所述至少一个串结构区域是所述阵列晶圆的单一中心部分；并且
所述第二CMOS晶圆还包括存储器中控制器(CIM)结构，所述存储器中控制器(CIM)结构形成在所述第三衬底的至少一个CIM区域中，从而为所述3D存储器装置提供控制功能，
其中，所述至少一个CIM区域是所述第二CMOS晶圆的两侧部分。
18.根据权利要求10所述的3D存储器装置，其中：
所述至少一个单元区域是所述阵列晶圆的单一中心部分，并且所述至少一个串结构区域是所述阵列晶圆的两侧部分；并且
所述第二CMOS晶圆还包括存储器中控制器(CIM)结构，所述存储器中控制器(CIM)结构形成在所述第三衬底的至少一个CIM区域中，从而为所述3D存储器装置提供控制功能，
其中，所述至少一个CIM区域是所述第二CMOS晶圆的下部中心部分。
19.一种存储器***，包括：
3D存储器装置，所述3D存储器装置包括堆叠在一起的阵列晶圆、第一互补金属氧化物半导体(CMOS)晶圆和第二CMOS晶圆，所述阵列晶圆包括具有至少一个单元区域和至少一个串结构区域的第一衬底、形成在所述至少一个单元区域中的多个存储单元以及形成在所述至少一个串结构区域中的串结构；所述第一CMOS晶圆包括具有与所述至少一个串结构区域对应的至少一个串驱动器区域以及与所述至少一个单元区域对应的至少一个页缓冲器高电压(HV)电路区域的第二衬底、形成在所述至少一个串驱动器区域中的串驱动器的HV电路以及形成在所述至少一个页缓冲器HV电路区域中的页缓冲器的HV电路；并且所述第二CMOS晶圆包括具有与所述至少一个单元区域对应的至少一个页缓冲器区域的第三衬底以及形成在所述至少一个页缓冲器区域中的所述页缓冲器的低电压(LV)电路；
耦合到所述3D存储器装置的存储器控制器，所述存储器控制器用于控制所述3D存储器装置；以及
外部接口，所述外部接口用于与将信息存储在所述3D存储器装置中的主机通信。
20.根据权利要求19所述的存储器***，其中，所述外部接口包括通用串行总线(USB)、安全数字(SD)、紧凑型闪存(CF)、固态驱动(SSD)和嵌入式多媒体卡(eMMC)中的一种。
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