JP2001035994A5 - - Google Patents

Claims (13)

1. 第１導電型の半導体基板の表層部に選択的に島状に複数形成された前記第１導電型とは逆導電型である第２導電型の第１のウエル領域、前記第１のウエル領域中に選択的に島状に形成された第１導電型の第２のウエル領域および少なくとも前記第２のウエル領域に形成された機能回路を含む２個のチップと、
   前記２個のチップのそれぞれの裏面同士を接着した導電性接着剤
   とを具備することを特徴とする半導体集積回路装置。
2. チップ間分離領域を介して隣接する複数のチップ領域を単位とする２個のチップと、
   前記２個のチップのそれぞれの裏面同士を接着した導電性接着剤
   とを具備し、前記各チップ領域は、第１導電型の半導体基板の表層部に前記第１導電型とは逆導電型である第２導電型の第１のウエル領域が選択的に島状に複数形成され、前記第１のウエル領域中に第１導電型の第２のウエル領域が選択的に島状に形成され、少なくとも前記第２のウエル領域に機能回路が形成されていることを特徴とする半導体集積回路装置。
3. 前記接着により積層されたチップがアセンブリされる印刷配線部材をさらに有ることを特徴とする請求項１又は２記載の半導体集積回路装置。
4. 前記接着により積層されたチップは、その片面側の接続端子は前記印刷配線部材上にフリップチップ方式により接続固定されており、その他面側の接続端子はボンディングワイヤーにより前記印刷配線部材上の接続端子に接続されており、
   前記印刷配線部材は、前記チップがアセンブリされた面とは反対面側に外部端子が設けられており、
   前記接着により積層されたチップ、印刷配線部材およびボンディングワイヤーは絶縁樹脂により封止されていることを特徴とする請求項３記載の半導体集積回路装置。
5. 前記印刷配線部材は前記接着により積層されたチップを１個搭載し、前記印刷配線部材のサイズは前記チップのサイズより若干大きめであり、チップサイズパッケージを有することを特徴とする請求項３又は４記載の半導体集積回路装置。
6. 前記印刷配線部材は、前記接着により積層されたチップを複数個搭載したことを特徴とする請求項３又は４記載の半導体集積回路装置。
7. 第１導電型の半導体基板の表層部に選択的に島状に複数形成された前記第１導電型とは逆導電型である第２導電型の第１のウエル領域、前記第１のウエル領域中に選択的に島状に形成された第１導電型の第２のウエル領域および少なくとも前記第２のウエル領域に形成された機能回路を含むチップ領域を少なくとも１個有する第１、第２および第３のチップと、
   前記第１および第２のチップのそれぞれの裏面同士を接着した導電性接着剤と、
   前記接着により積層された第１のチップの片面側と前記第３のチップの片面側とをフリップチップ方式により接続固定したフリップチップ接続部と、
   前記第３のチップの他面側がアセンブリされた印刷配線部材と、
   前記印刷配線部材およびその上にアセンブリされた三層積層構造のチップを収容し、前記第２のチップの他面側および前記印刷配線部材上の接続端子に選択的かつ電気的に接続される複数の外部端子を有するパッケージ
   とを具備することを特徴とする半導体集積回路装置。
8. 第１導電型の半導体基板の表層部に選択的に島状に複数形成された前記第１導電型とは逆導電型である第２導電型の第１のウエル領域、前記第１のウエル領域中に選択的に島状に形成された第１導電型の第２のウエル領域および少なくとも前記第２のウエル領域に形成された機能回路を含むチップ領域を少なくとも１個有する第１および第２のチップと、
   前記第１および第２のチップのそれぞれの裏面同士を接着する導電性接着剤と、
   前記第１のチップの他面側と印刷配線部材とをフリップチップ方式により接続するフリップチップ接続部と、
   前記第２のチップの他面側に搭載された少なくとも１つの電子部品と、
   前記印刷配線部材およびその上にアセンブリされた前記第１、第２のチップおよび前記少なくとも１つの電子部品を収容し、複数の外部端子を有するパッケージ
   とを具備することを特徴とする半導体集積回路装置。
9. 前記少なくとも１つの電子部品は、コンデンサ、インダクタンス、抵抗、発振回路、デコーダ回路のいずれかであることを特徴とする請求項８記載の半導体集積回路装置。
10. 前記複数の第１のウエル領域中にそれぞれ形成された機能回路は、不揮発性メモリ回路、アナログ回路、デジタル回路、デジタル／アナログ変換回路、スタティック型メモリ回路、ダイナミック型メモリ回路のうち、少なくとも２つを含むことを特徴とする請求項１乃至８のいずれか１項に記載の半導体集積回路装置。
11. 前記複数の第１のウエル領域中にそれぞれ形成された機能回路は、全体としてメモリ回路を構成していることを特徴とする請求項１乃至８のいずれか１項に記載の半導体集積回路装置。
12. それぞれ請求項１乃至１１のいずれか１項に記載の複数個の半導体集積回路装置と、
    前記複数個の半導体集積回路装置を片面側に実装した印刷配線基板
    とを具備することを特徴とするシステム基板。
13. それぞれ請求項１乃至１１のいずれか１項に記載の複数個の半導体集積回路装置と、
    前記複数個の半導体集積回路装置を両面に実装した印刷配線基板
    とを具備することを特徴とするシステム基板。