JPH10256483A - Ｍｏｓ型半導体集積回路 - Google Patents
Ｍｏｓ型半導体集積回路Info
- Publication number
- JPH10256483A JPH10256483A JP9056308A JP5630897A JPH10256483A JP H10256483 A JPH10256483 A JP H10256483A JP 9056308 A JP9056308 A JP 9056308A JP 5630897 A JP5630897 A JP 5630897A JP H10256483 A JPH10256483 A JP H10256483A
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- JP
- Japan
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- circuit
- potential
- schottky barrier
- semiconductor substrate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】ＭＯＳトランジスタ回路の代りにダイオード回
路を用いた所望のバイアス電位を生成する回路をＣＭＯ
Ｓ回路基板中に容易に実現する。 【解決手段】０ＶバイアスのＰ型半導体基板1 にはＮ型
拡散領域2 が形成されている。Ｎ型の不純物拡散領域2
内にはＰ型拡散領域3 が形成され、Ｐ型拡散領域3 内に
はＮ型拡散領域4 が形成されている。Ｎ型拡散領域4
は、整流素子として動作可能なショットキ・バリヤのた
めの不純物濃度を有する。Ｎ型拡散領域4 と接触するシ
ョットキ接合のための金属電極5 が形成される。Ｎ+ ，
Ｐ+ は、金属とオーミック・コンタクトをとるのに十分
な不純物濃度を有する。Ｎ型拡散領域4 とＰ型拡散領域
3 は同電位にショートされる。Ｎ型拡散領域2 は０Ｖよ
り大きい電圧（例えば電源Ｖcc）に接続される。この構
成はＣＭＯＳ回路（11や12）内に形成される。
路を用いた所望のバイアス電位を生成する回路をＣＭＯ
Ｓ回路基板中に容易に実現する。 【解決手段】０ＶバイアスのＰ型半導体基板1 にはＮ型
拡散領域2 が形成されている。Ｎ型の不純物拡散領域2
内にはＰ型拡散領域3 が形成され、Ｐ型拡散領域3 内に
はＮ型拡散領域4 が形成されている。Ｎ型拡散領域4
は、整流素子として動作可能なショットキ・バリヤのた
めの不純物濃度を有する。Ｎ型拡散領域4 と接触するシ
ョットキ接合のための金属電極5 が形成される。Ｎ+ ，
Ｐ+ は、金属とオーミック・コンタクトをとるのに十分
な不純物濃度を有する。Ｎ型拡散領域4 とＰ型拡散領域
3 は同電位にショートされる。Ｎ型拡散領域2 は０Ｖよ
り大きい電圧（例えば電源Ｖcc）に接続される。この構
成はＣＭＯＳ回路（11や12）内に形成される。
Description
【０００１】
【発明の属する技術分野】この発明は特にＭＯＳ型半導
体集積回路上で順方向のダイオードを設ける回路構成に
関する。
体集積回路上で順方向のダイオードを設ける回路構成に
関する。
【０００２】
【従来の技術】図５（ａ）は、ＭＯＳ型半導体集積回路
内に構成される負電位昇圧回路（チャージポンプ回路）
の一般的な回路図を示す。電流パスが出力端ＯＵＴと０
Ｖの間に直列接続され、各々ゲート，ドレイン間が接続
されたＭＯＳトランジスタＭ1，Ｍ2 ，Ｍ3 と、各ＭＯ
Ｓトランジスタ間の接続ノードとパルス入力端との間に
挿入されたキャパシタＣ1 ，Ｃ2 から構成されている。
バックゲート（ウェル領域のバイアス）は正の電源電圧
Ｖccに接続される。
内に構成される負電位昇圧回路（チャージポンプ回路）
の一般的な回路図を示す。電流パスが出力端ＯＵＴと０
Ｖの間に直列接続され、各々ゲート，ドレイン間が接続
されたＭＯＳトランジスタＭ1，Ｍ2 ，Ｍ3 と、各ＭＯ
Ｓトランジスタ間の接続ノードとパルス入力端との間に
挿入されたキャパシタＣ1 ，Ｃ2 から構成されている。
バックゲート（ウェル領域のバイアス）は正の電源電圧
Ｖccに接続される。
【０００３】上記回路に、図５（ｂ）に示すような相補
なパルス信号をそれぞれのパルス入力端へ入力すると、
ＭＯＳトランジスタは、Ｍ1 ，Ｍ2 ，Ｍ3 の並ぶ方向に
出力端ＯＵＴの正電荷を転送する。これにより、出力端
ＯＵＴは負電位を発生することになるが、正電荷転送は
各ＭＯＳトランジスタのしきい電圧により制限される。
また、このしきい電圧はＭＯＳトランジスタのソース電
位が低くなる程、電荷転送の損失を大きくする。
なパルス信号をそれぞれのパルス入力端へ入力すると、
ＭＯＳトランジスタは、Ｍ1 ，Ｍ2 ，Ｍ3 の並ぶ方向に
出力端ＯＵＴの正電荷を転送する。これにより、出力端
ＯＵＴは負電位を発生することになるが、正電荷転送は
各ＭＯＳトランジスタのしきい電圧により制限される。
また、このしきい電圧はＭＯＳトランジスタのソース電
位が低くなる程、電荷転送の損失を大きくする。
【０００４】
【発明が解決しようとする課題】従来では、ＭＯＳ型半
導体集積回路に設けられる負バイアス電位を生成する回
路は、ＭＯＳトランジスタを直列した回路が含まれ、電
荷転送の効率は、各ＭＯＳトランジスタのしきい電圧の
制限を受けることになり、好ましくない。
導体集積回路に設けられる負バイアス電位を生成する回
路は、ＭＯＳトランジスタを直列した回路が含まれ、電
荷転送の効率は、各ＭＯＳトランジスタのしきい電圧の
制限を受けることになり、好ましくない。
【０００５】この発明は上記のような事情を考慮し、そ
の課題は、ＭＯＳトランジスタ回路の代りにダイオード
回路を用いた所望のバイアス電位を生成する回路を、Ｃ
ＭＯＳ回路基板中に形成するＭＯＳ型半導体集積回路を
提供することにある。
の課題は、ＭＯＳトランジスタ回路の代りにダイオード
回路を用いた所望のバイアス電位を生成する回路を、Ｃ
ＭＯＳ回路基板中に形成するＭＯＳ型半導体集積回路を
提供することにある。
【０００６】
【課題を解決するための手段】この発明のＣＭＯＳ型半
導体集積回路は、Ｐ型の半導体基板と、前記半導体基板
に形成される、前記半導体基板に順方向バイアスされ少
なくとも一方の電極が基板電位よりも低い電位に設定さ
れるショットキ・バリヤ・ダイオードと、前記半導体基
板上に形成されるＭＯＳトランジスタとを具備したこと
を特徴とする。
導体集積回路は、Ｐ型の半導体基板と、前記半導体基板
に形成される、前記半導体基板に順方向バイアスされ少
なくとも一方の電極が基板電位よりも低い電位に設定さ
れるショットキ・バリヤ・ダイオードと、前記半導体基
板上に形成されるＭＯＳトランジスタとを具備したこと
を特徴とする。
【０００７】この発明では、一般に行われる二重ウェル
構造を利用し、両端に負電位かつ順方向のバイアスを加
えても寄生のバイポーラ素子による動作障害のない整流
素子を得る。
構造を利用し、両端に負電位かつ順方向のバイアスを加
えても寄生のバイポーラ素子による動作障害のない整流
素子を得る。
【０００８】
【発明の実施の形態】負バイアス電位を生成する回路に
おいて、しきい電圧により制限されるＭＯＳトランジス
タの構成の代りにダイオード回路を採用することを考え
る。例えば、図６は、前記図５（ａ）の構成に対応させ
たダイオードＤ1 ，Ｄ2 ，Ｄ3 の直列回路を含む負電位
昇圧回路である。
おいて、しきい電圧により制限されるＭＯＳトランジス
タの構成の代りにダイオード回路を採用することを考え
る。例えば、図６は、前記図５（ａ）の構成に対応させ
たダイオードＤ1 ，Ｄ2 ，Ｄ3 の直列回路を含む負電位
昇圧回路である。
【０００９】しかし、このようなダイオードを、Ｐ型半
導体基板上おいて、Ｎ型領域が基板電位よりも低く、フ
ォワード・バイアスされるＰ−Ｎジャンクション・ダイ
オードを寄生のバイポーラトランジスタが動作しないよ
うに形成するには図７のような３重ウェル構造が必要で
ある。この構造は、大変複雑であり、現状で実現するに
してもコストがかかり過ぎる。そこで、この発明におい
ては、一端に負バイアスが印加されるダイオードをＣＭ
ＯＳ回路基板において容易に実現する構成を提供する。
導体基板上おいて、Ｎ型領域が基板電位よりも低く、フ
ォワード・バイアスされるＰ−Ｎジャンクション・ダイ
オードを寄生のバイポーラトランジスタが動作しないよ
うに形成するには図７のような３重ウェル構造が必要で
ある。この構造は、大変複雑であり、現状で実現するに
してもコストがかかり過ぎる。そこで、この発明におい
ては、一端に負バイアスが印加されるダイオードをＣＭ
ＯＳ回路基板において容易に実現する構成を提供する。
【００１０】図１はこの発明の第１の実施形態に係るダ
イオード回路を含むＭＯＳ型半導体集積回路の構成を示
す断面図である。Ｐ型半導体基板1 は０Ｖにバイアスさ
れている。基板1 にはＮ型の不純物拡散領域（Ｎウェル
領域）2 が形成されている。Ｎ型の不純物拡散領域2 内
にはＰ型の不純物拡散領域（Ｐウェル領域）3 が形成さ
れている。Ｐ型の不純物拡散領域3 内にはＮ型の不純物
拡散領域4 が形成されている。
イオード回路を含むＭＯＳ型半導体集積回路の構成を示
す断面図である。Ｐ型半導体基板1 は０Ｖにバイアスさ
れている。基板1 にはＮ型の不純物拡散領域（Ｎウェル
領域）2 が形成されている。Ｎ型の不純物拡散領域2 内
にはＰ型の不純物拡散領域（Ｐウェル領域）3 が形成さ
れている。Ｐ型の不純物拡散領域3 内にはＮ型の不純物
拡散領域4 が形成されている。
【００１１】Ｎ型の不純物拡散領域4 は、整流素子とし
ての動作が可能なショットキ・バリヤのための不純物濃
度を有し、不純物濃度は１０18／ｃｍ3 以下に設定され
る。Ｎ型の不純物拡散領域4 と接触するショットキ接合
のための金属電極5 はＡｌ，Ｔｉ，ＴｉＳｉ2 等があげ
られる。
ての動作が可能なショットキ・バリヤのための不純物濃
度を有し、不純物濃度は１０18／ｃｍ3 以下に設定され
る。Ｎ型の不純物拡散領域4 と接触するショットキ接合
のための金属電極5 はＡｌ，Ｔｉ，ＴｉＳｉ2 等があげ
られる。
【００１２】また、図中のＮ+ ，Ｐ+ は、金属とオーミ
ック・コンタクトをとるのに十分な不純物濃度を有す
る。Ｎ型の不純物拡散領域4 とＰ型の不純物拡散領域3
は同電位にショートされる。Ｎ型の不純物拡散領域2 は
０Ｖより大きい電圧（例えば電源Ｖcc）に接続される。
ック・コンタクトをとるのに十分な不純物濃度を有す
る。Ｎ型の不純物拡散領域4 とＰ型の不純物拡散領域3
は同電位にショートされる。Ｎ型の不純物拡散領域2 は
０Ｖより大きい電圧（例えば電源Ｖcc）に接続される。
【００１３】基板1 には、その他にＣＭＯＳ回路等が形
成される。基板1 においてＮチャネルＭＯＳＦＥＴ11が
形成される。Ｎ型の不純物拡散領域2 と同じ工程で形成
されるＮウェル領域6 には、ＰチャネルＭＯＳＦＥＴ12
が形成される。Ｐ型の不純物拡散領域3 と同じ工程で形
成されるＰウェル領域7 には、ＮチャネルＭＯＳＦＥＴ
13が形成される。
成される。基板1 においてＮチャネルＭＯＳＦＥＴ11が
形成される。Ｎ型の不純物拡散領域2 と同じ工程で形成
されるＮウェル領域6 には、ＰチャネルＭＯＳＦＥＴ12
が形成される。Ｐ型の不純物拡散領域3 と同じ工程で形
成されるＰウェル領域7 には、ＮチャネルＭＯＳＦＥＴ
13が形成される。
【００１４】上記構成によれば、一般に行われる二重ウ
ェル構造を用いたプロセスにて、両端に負電位かつ順方
向のバイアスを加えても寄生のバイポーラ素子による動
作障害のない整流素子を得ることができる。
ェル構造を用いたプロセスにて、両端に負電位かつ順方
向のバイアスを加えても寄生のバイポーラ素子による動
作障害のない整流素子を得ることができる。
【００１５】図２はこの発明の第２の実施形態に係るＭ
ＯＳ型半導体集積回路内に構成される負電位昇圧回路を
示す回路図である。負電位昇圧回路はチャージポンプ回
路と呼ばれ、例えばメモリ回路内の動作電源電圧を生成
するために設けられる。出力端ＯＵＴと０Ｖの間に各シ
ョットキ・バリヤ・ダイオードＳＢＤ1 ，ＳＢＤ2 ，Ｓ
ＢＤ3 が順方向バイアスで直列接続されている。それぞ
れ２つのショットキ・バリヤ・ダイオード間の接続ノー
ドとパルス入力端との間にキャパシタＣ1 ，Ｃ2 が挿入
されている。
ＯＳ型半導体集積回路内に構成される負電位昇圧回路を
示す回路図である。負電位昇圧回路はチャージポンプ回
路と呼ばれ、例えばメモリ回路内の動作電源電圧を生成
するために設けられる。出力端ＯＵＴと０Ｖの間に各シ
ョットキ・バリヤ・ダイオードＳＢＤ1 ，ＳＢＤ2 ，Ｓ
ＢＤ3 が順方向バイアスで直列接続されている。それぞ
れ２つのショットキ・バリヤ・ダイオード間の接続ノー
ドとパルス入力端との間にキャパシタＣ1 ，Ｃ2 が挿入
されている。
【００１６】各キャパシタＣ1 ，Ｃ2 のパルス入力端
に、接地電位と正の電源電位との間で振幅する相補信号
（図５（ｂ）と同様）を与えることにより、ダイオード
ＳＢＤ1 ，ＳＢＤ2 ，ＳＢＤ3 の並ぶ順方向に出力端Ｏ
ＵＴ側の正電荷を転送する。これにより、出力端ＯＵＴ
は負電位を発生することになる。正電荷転送は各ダイオ
ードの順方向バイアス電圧の損失だけであり、高効率、
高電圧の負電位昇圧回路を構成することができる。
に、接地電位と正の電源電位との間で振幅する相補信号
（図５（ｂ）と同様）を与えることにより、ダイオード
ＳＢＤ1 ，ＳＢＤ2 ，ＳＢＤ3 の並ぶ順方向に出力端Ｏ
ＵＴ側の正電荷を転送する。これにより、出力端ＯＵＴ
は負電位を発生することになる。正電荷転送は各ダイオ
ードの順方向バイアス電圧の損失だけであり、高効率、
高電圧の負電位昇圧回路を構成することができる。
【００１７】図３は、図２の一部を示す、ショットキ・
バリヤ・ダイオードとキャパシタの構成を示す断面図で
ある。キャパシタ（ここではＣ2 ）はＭＯＳキャパシタ
で構成されている。ショットキ・バリヤ・ダイオード部
は、図１と同様の箇所に同一符号を付している。
バリヤ・ダイオードとキャパシタの構成を示す断面図で
ある。キャパシタ（ここではＣ2 ）はＭＯＳキャパシタ
で構成されている。ショットキ・バリヤ・ダイオード部
は、図１と同様の箇所に同一符号を付している。
【００１８】図４は、この発明の第３の実施形態に係る
定電圧発生回路を示す回路図である。０Ｖと出力端ＯＵ
Ｔとの間にショットキ・バリヤ・ダイオードＳＢＤ4 が
順方向に接続されている。出力端ＯＵＴは抵抗Ｒを介し
て負電位ＶEEに接続される。このような構成によれば、
基板の濃度と基板に電極として接触する金属材料、及び
ダイオードの直列接続数によるが、ショットキ・バリヤ
のバイアス電圧に応じた負の定電位が得られる。
定電圧発生回路を示す回路図である。０Ｖと出力端ＯＵ
Ｔとの間にショットキ・バリヤ・ダイオードＳＢＤ4 が
順方向に接続されている。出力端ＯＵＴは抵抗Ｒを介し
て負電位ＶEEに接続される。このような構成によれば、
基板の濃度と基板に電極として接触する金属材料、及び
ダイオードの直列接続数によるが、ショットキ・バリヤ
のバイアス電圧に応じた負の定電位が得られる。
【００１９】なお、上記実施の形態ではＰ型半導体基板
にショットキ・バリヤ・ダイオードの回路を設け、接地
電位とそれよりも高い正の電源電位から負電位を生成す
る構成を説明したが、Ｎ型半導体基板にショットキ・バ
リヤ・ダイオードの回路を設け、接地電位とそれよりも
高い電源電位から電源電位よりも高い電圧を発生するよ
うに構成してもよい。
にショットキ・バリヤ・ダイオードの回路を設け、接地
電位とそれよりも高い正の電源電位から負電位を生成す
る構成を説明したが、Ｎ型半導体基板にショットキ・バ
リヤ・ダイオードの回路を設け、接地電位とそれよりも
高い電源電位から電源電位よりも高い電圧を発生するよ
うに構成してもよい。
【００２０】
【発明の効果】以上説明したようにこの発明によれば、
一般に行われる２重ウェル構造のプロセスを利用して、
ＣＭＯＳ回路の製造工程に伴って構成することができ、
両端に負電位かつ順方向のバイアスを加えても、寄生バ
イポーラ素子による動作障害のない整流素子を得ること
ができる。また、この整流素子つまりショットキ・バリ
ヤ・ダイオードをＰ型基板上で電荷転送手段として応用
でき、高効率、高電圧の負電位昇圧回路を設けたＣＭＯ
Ｓ型半導体集積回路を提供することができる。
一般に行われる２重ウェル構造のプロセスを利用して、
ＣＭＯＳ回路の製造工程に伴って構成することができ、
両端に負電位かつ順方向のバイアスを加えても、寄生バ
イポーラ素子による動作障害のない整流素子を得ること
ができる。また、この整流素子つまりショットキ・バリ
ヤ・ダイオードをＰ型基板上で電荷転送手段として応用
でき、高効率、高電圧の負電位昇圧回路を設けたＣＭＯ
Ｓ型半導体集積回路を提供することができる。
【図１】この発明の第１の実施形態に係るダイオード回
路を含むＭＯＳ型半導体集積回路の構成を示す断面図。
路を含むＭＯＳ型半導体集積回路の構成を示す断面図。
【図２】この発明の第２の実施形態に係るＭＯＳ型半導
体集積回路内に構成される負電位昇圧回路を示す回路
図。
体集積回路内に構成される負電位昇圧回路を示す回路
図。
【図３】図２の一部を示す、ショットキ・バリヤ・ダイ
オードとキャパシタの構成を示す断面図。
オードとキャパシタの構成を示す断面図。
【図４】この発明の第３の実施形態に係る定電圧発生回
路を示す回路図。
路を示す回路図。
【図５】（ａ）はＭＯＳ型半導体集積回路内に構成され
る負電位昇圧回路（チャージポンプ回路）の一般的な回
路図。（ｂ）はパルス入力端に供給する相補なパルス信
号の波形図。
る負電位昇圧回路（チャージポンプ回路）の一般的な回
路図。（ｂ）はパルス入力端に供給する相補なパルス信
号の波形図。
【図６】前記図５（ａ）の構成に対応したダイオードの
直列回路を含む負電位昇圧回路を示す回路図。
直列回路を含む負電位昇圧回路を示す回路図。
【図７】図６中の一部のダイオードを構成する断面図。
1 …Ｐ型半導体基板 2 …Ｎ型の不純物拡散領域（Ｎウェル領域） 3 …Ｐ型の不純物拡散領域（Ｐウェル領域） 4 …Ｎ型の不純物拡散領域 5 …金属電極 6 …Ｎウェル領域 7 …Ｐウェル領域 11 ，13…ＮチャネルＭＯＳＦＥＴ 12 …ＰチャネルＭＯＳＦＥＴ ＳＢＤ1 〜3 …ショットキ・バリヤ・ダイオード Ｃ1 ，Ｃ2 …キャパシタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０２Ｍ 3/07
Claims (6)
- 【請求項１】 Ｐ型の半導体基板と、 前記半導体基板に形成される、前記半導体基板に順方向
バイアスされ少なくとも一方の電極が基板電位よりも低
い電位に設定されるショットキ・バリヤ・ダイオード
と、 前記半導体基板上に形成されるＭＯＳトランジスタとを
具備したことを特徴とするＭＯＳ型半導体集積回路。 - 【請求項２】 前記ショットキ・バリヤ・ダイオードは
接地電位とそれよりも高い正の電源電位から負電位を生
成するチャージポンプ回路の一部に含まれることを特徴
とする請求項１記載のＭＯＳ型半導体集積回路。 - 【請求項３】 前記ショットキ・バリヤ・ダイオードは
基準電位を発生する回路に用いられることを特徴とする
請求項１記載のＭＯＳ型半導体集積回路。 - 【請求項４】 Ｎ型の半導体基板と、 前記半導体基板に形成される、前記半導体基板に順方向
バイアスされ少なくとも一方の電極が基板電位よりも高
い電位に設定されるショットキ・バリヤ・ダイオード
と、 前記半導体基板上に形成されるＭＯＳトランジスタとを
具備したことを特徴とするＭＯＳ型半導体集積回路。 - 【請求項５】 前記ショットキ・バリヤ・ダイオードは
接地電位とそれよりも高い電源電位から電源電位よりも
高い電圧を発生する回路の一部に含まれることを特徴と
する請求項４記載のＭＯＳ型半導体集積回路。 - 【請求項６】 前記ショットキ・バリヤ・ダイオードは
基準電位を発生する回路に用いられることを特徴とする
請求項４記載のＭＯＳ型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9056308A JPH10256483A (ja) | 1997-03-11 | 1997-03-11 | Ｍｏｓ型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9056308A JPH10256483A (ja) | 1997-03-11 | 1997-03-11 | Ｍｏｓ型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10256483A true JPH10256483A (ja) | 1998-09-25 |
Family
ID=13023526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9056308A Pending JPH10256483A (ja) | 1997-03-11 | 1997-03-11 | Ｍｏｓ型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10256483A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001035994A (ja) * | 1999-07-15 | 2001-02-09 | Toshiba Corp | 半導体集積回路装置およびシステム基板 |
| JP2004311684A (ja) * | 2003-04-07 | 2004-11-04 | Sanyo Electric Co Ltd | 半導体装置 |
| KR100658549B1 (ko) | 2004-09-28 | 2006-12-19 | 산요덴키가부시키가이샤 | 반도체 장치, 전파 정류 회로 및 반파 정류 회로 |
| JP2009105421A (ja) * | 2001-11-21 | 2009-05-14 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2009193401A (ja) * | 2008-02-15 | 2009-08-27 | Seiko Epson Corp | 電圧安定化装置 |
-
1997
- 1997-03-11 JP JP9056308A patent/JPH10256483A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001035994A (ja) * | 1999-07-15 | 2001-02-09 | Toshiba Corp | 半導体集積回路装置およびシステム基板 |
| JP2009105421A (ja) * | 2001-11-21 | 2009-05-14 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2004311684A (ja) * | 2003-04-07 | 2004-11-04 | Sanyo Electric Co Ltd | 半導体装置 |
| KR100658549B1 (ko) | 2004-09-28 | 2006-12-19 | 산요덴키가부시키가이샤 | 반도체 장치, 전파 정류 회로 및 반파 정류 회로 |
| JP2009193401A (ja) * | 2008-02-15 | 2009-08-27 | Seiko Epson Corp | 電圧安定化装置 |
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