JPS5992491A - 半導体メモリ集積回路装置 - Google Patents
半導体メモリ集積回路装置Info
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- JPS5992491A JPS5992491A JP57202365A JP20236582A JPS5992491A JP S5992491 A JPS5992491 A JP S5992491A JP 57202365 A JP57202365 A JP 57202365A JP 20236582 A JP20236582 A JP 20236582A JP S5992491 A JPS5992491 A JP S5992491A
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- semiconductor memory
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体メモリ集積回路装置に関し、特に電源
バックアップ回路が同一チップ内部に設けられたメモリ
集積回路装置に関するものである。
バックアップ回路が同一チップ内部に設けられたメモリ
集積回路装置に関するものである。
揮発性半導体メモリにおいて°は、′電源が遮断すると
、メモリの情報が井滅してしまうという欠点がある。そ
こで、従来より、一部のスタティック・メモリ等では、
電源が遮断し°ても情報を保持できるように、メモリ・
チップの外部に電池および電源バックアップ回路を設け
ている。
、メモリの情報が井滅してしまうという欠点がある。そ
こで、従来より、一部のスタティック・メモリ等では、
電源が遮断し°ても情報を保持できるように、メモリ・
チップの外部に電池および電源バックアップ回路を設け
ている。
第１図は、従来の電源バックアップ回路のプロツク図で
ある。ｖＭは、チップ２ｏに外部より電源供給を行う主
′ｒｉ￥ｍ、ＶＢは主電源ＶＭが遮断した場合に同いる
社池市源、ｌは主電源■やが遮断したことを検知する電
源遮断検知回路、２は電源切換え回路、δはメモリ活性
化制御回路、４はチップ内のメモリである。
ある。ｖＭは、チップ２ｏに外部より電源供給を行う主
′ｒｉ￥ｍ、ＶＢは主電源ＶＭが遮断した場合に同いる
社池市源、ｌは主電源■やが遮断したことを検知する電
源遮断検知回路、２は電源切換え回路、δはメモリ活性
化制御回路、４はチップ内のメモリである。
主電源ＶＭが遮断する場合、電源電圧のレベル低下を電
源遮断検出回路ｌで検出する。例えば、電源電圧５ｖが
ら所定のレベル３ｖまで低下したことを検出すると、こ
の検出信号をもとに゛電源切換え回路２のスイッチを主
電源ＶＭ ｌｉｄがら電池■８側に切換える。このとき
の電源ｖＡ（側の容量は大きく、時定数が約数１０ｍ５
であり、電圧レベル低下の傾斜は緩慢となるため、電源
切換え時にメモリ電源が情報を保持できな（なる’ｊ４
圧レベル、例えば２■になる前に、’Ｍ池ＶＢ側に切換
えることができる。
源遮断検出回路ｌで検出する。例えば、電源電圧５ｖが
ら所定のレベル３ｖまで低下したことを検出すると、こ
の検出信号をもとに゛電源切換え回路２のスイッチを主
電源ＶＭ ｌｉｄがら電池■８側に切換える。このとき
の電源ｖＡ（側の容量は大きく、時定数が約数１０ｍ５
であり、電圧レベル低下の傾斜は緩慢となるため、電源
切換え時にメモリ電源が情報を保持できな（なる’ｊ４
圧レベル、例えば２■になる前に、’Ｍ池ＶＢ側に切換
えることができる。
一方、メモリ活性化制御回路３は、電源遮断の検出信号
をもとに、メモリ舎の電源が通常の電圧レベル（５ｖ）
から情報保持に必要な最低電圧レベル（２ｖ）まで低下
する間に、ＸＹデコーダ、書込み／読出し用ドライバ等
のメモリ周辺回路を非動作状態にする。これによって、
主電源Ｖ の遮断による誤動作のため、誤ったデータを
メモリ生に書込むことが防止できる。
をもとに、メモリ舎の電源が通常の電圧レベル（５ｖ）
から情報保持に必要な最低電圧レベル（２ｖ）まで低下
する間に、ＸＹデコーダ、書込み／読出し用ドライバ等
のメモリ周辺回路を非動作状態にする。これによって、
主電源Ｖ の遮断による誤動作のため、誤ったデータを
メモリ生に書込むことが防止できる。
しかし、第１図のように、従来の方法では、メモリ・テ
ップ２ｏの外部に電源バック・アップ回路（１，２，３
およびＶＢ）を備えているため、これらのバック・アッ
プ回路をシステムあるいはメモリ・ボード上に搭載しな
ければならず、余分な面積が必要となって、メモリの実
装密度が低下することになる。
ップ２ｏの外部に電源バック・アップ回路（１，２，３
およびＶＢ）を備えているため、これらのバック・アッ
プ回路をシステムあるいはメモリ・ボード上に搭載しな
ければならず、余分な面積が必要となって、メモリの実
装密度が低下することになる。
また、第１図では、余分なＩＣおよび単体素子が必要と
なるため、バック・アップ回路の設計が難しくなり、使
用し難いという欠点がある。
なるため、バック・アップ回路の設計が難しくなり、使
用し難いという欠点がある。
、本発明の目的は、このよう°な従来の欠点を改善する
ため、主電源が遮断したときの電源バック・アップ回路
を設けるために、余分なＩＣや単体素子を必要とせず、
メモリの実装密度を上げてＬＳＩ化を図ることができる
半導体メモリ集積回路装置を提供することにある。
ため、主電源が遮断したときの電源バック・アップ回路
を設けるために、余分なＩＣや単体素子を必要とせず、
メモリの実装密度を上げてＬＳＩ化を図ることができる
半導体メモリ集積回路装置を提供することにある。
本発明の半導体メモリ集積回路装置は、電源端子と接地
端子を有する半導体メモリ集積回路装置において、内部
に電池電源を接続するための゛４池電源端子、および該
電池電源端子と上記電源端子とを切換えてメモリに電源
供給するだめの切換え回路を設けることを特徴とする。
端子を有する半導体メモリ集積回路装置において、内部
に電池電源を接続するための゛４池電源端子、および該
電池電源端子と上記電源端子とを切換えてメモリに電源
供給するだめの切換え回路を設けることを特徴とする。
さらに、本発明の半導体メモリ集積回路は、内部に上記
回路の他に電池電源と電源遮断検知回路を設り−ること
を特徴としている。
回路の他に電池電源と電源遮断検知回路を設り−ること
を特徴としている。
以下、本発明の原理と実施例を、図面により説明する。
第２図は、本発明の原理を示すブロック図である。
本発明は、電池による電源バックアップ回路を半導体メ
モリにオンチップ化することにより、使い易くするとと
もに、メモリ実装密度を上げてＬＳＩ化を容易にするも
のである。本発明のＩＣメモリ・チップ２１には、メモ
リ４の他に主電源端子と電池電源端子とを切換える切換
え回路２が備えられる。バック・アップ回路のうち電源
遮断検知回路１．メモリ活性化制御回路３および電池電
源ＶＢは、外部に設けられる。各回路の（す１能は、第
１図で説明したものと全く同一である。また、本発明の
ＩＣメモリ・チップ２２には、−源遮断検知回路１、切
換え回路２、メモリ活性化制御回路３および電池電源■
。からなるバック・アップ回路のすべてが設けられる。
モリにオンチップ化することにより、使い易くするとと
もに、メモリ実装密度を上げてＬＳＩ化を容易にするも
のである。本発明のＩＣメモリ・チップ２１には、メモ
リ４の他に主電源端子と電池電源端子とを切換える切換
え回路２が備えられる。バック・アップ回路のうち電源
遮断検知回路１．メモリ活性化制御回路３および電池電
源ＶＢは、外部に設けられる。各回路の（す１能は、第
１図で説明したものと全く同一である。また、本発明の
ＩＣメモリ・チップ２２には、−源遮断検知回路１、切
換え回路２、メモリ活性化制御回路３および電池電源■
。からなるバック・アップ回路のすべてが設けられる。
１２０は、切換え回路２の出力でメモリ４の電源供給電
圧、１２１はメモリ活性化の外部信号入力端子、また１
２２はメモリ活性化＋１ｉｌＪ御回路３の出力である。
圧、１２１はメモリ活性化の外部信号入力端子、また１
２２はメモリ活性化＋１ｉｌＪ御回路３の出力である。
第３図は、本発明の実施例を示す半導体メモリ集積回路
装置の実装図である。
装置の実装図である。
第３図において、８は半導゛体メモリ集積回路装置であ
る。この装置の内部には、電源遮断検知回路１１切換え
回路２およびメモリ活性化制御回路３が設けられ、また
主電源ｖＭを接続するｉ Ｍ端子６および電池電源ｖＩ
３を接続する電池端子７が設けられる。なお、５は接地
端子である。この場合、電池電源■８は、外部に接続さ
れるか、あるいは同一チップδ上に積層化されるか、あ
るいは同一パッケージ内に内蔵されるかのいずれかによ
り付加される。これにより、装置の外部に電源バック・
アップ回路を付加することなく、′Ｃに源遮断時でもメ
モリ情）艮を保持することが可能となる。
る。この装置の内部には、電源遮断検知回路１１切換え
回路２およびメモリ活性化制御回路３が設けられ、また
主電源ｖＭを接続するｉ Ｍ端子６および電池電源ｖＩ
３を接続する電池端子７が設けられる。なお、５は接地
端子である。この場合、電池電源■８は、外部に接続さ
れるか、あるいは同一チップδ上に積層化されるか、あ
るいは同一パッケージ内に内蔵されるかのいずれかによ
り付加される。これにより、装置の外部に電源バック・
アップ回路を付加することなく、′Ｃに源遮断時でもメ
モリ情）艮を保持することが可能となる。
なお、ｔＥ源端子６および電池端子７は、ボンディング
・パッド等の端子であって、電池ＶＢがチップ内部に積
層されているときには、半田のモールディング等により
電池ＶＢと端子７を接続し、また電池■３が外部にある
ときには外部リード・ピンを介して接続する。
・パッド等の端子であって、電池ＶＢがチップ内部に積
層されているときには、半田のモールディング等により
電池ＶＢと端子７を接続し、また電池■３が外部にある
ときには外部リード・ピンを介して接続する。
第４図は、第３図において電池′ε源を装置の外部に付
加する場合の実施例を示す図である。
加する場合の実施例を示す図である。
９は電源用外部リード・ピンであり、主電源■、に接続
される。また、１０は電池用外部リード・ピンであり、
外部で電池ＶＢに接続される。１１は接地用リード・ピ
ンである。なお、電源用外部リード・ピン９は、すべて
のメモリ・チップに備えられており、例えば１６にビッ
ト・スタティック・メモリでは空きピンが１本もないた
め、新たに′１．ｉ、池川外部ソード・ピン１０を設け
る必要があるが、６４にビット・スタティック・メモリ
では空きピンが存在するため、この１本を利用して電池
用外部リード・ピン１０にすればよい。
される。また、１０は電池用外部リード・ピンであり、
外部で電池ＶＢに接続される。１１は接地用リード・ピ
ンである。なお、電源用外部リード・ピン９は、すべて
のメモリ・チップに備えられており、例えば１６にビッ
ト・スタティック・メモリでは空きピンが１本もないた
め、新たに′１．ｉ、池川外部ソード・ピン１０を設け
る必要があるが、６４にビット・スタティック・メモリ
では空きピンが存在するため、この１本を利用して電池
用外部リード・ピン１０にすればよい。
第５図は、第３図において゛電池′氾源を装置に内蔵し
た場合の実施例を示す図である。
た場合の実施例を示す図である。
電池を装置８に内蔵する方法としては、第５図のように
、電池ＶＢをメモリ・チップ上に積層する方法がある。
、電池ＶＢをメモリ・チップ上に積層する方法がある。
第５図では、外部リード・ピン１０が不要となって、使
い易くなり、ユーザ側は電諒遮断時に電池による情報の
バック・アップ等を考慮する必要がなくなる。すなわち
、揮発性半導体メモリが不揮発性半導体メモリに変身す
る。
い易くなり、ユーザ側は電諒遮断時に電池による情報の
バック・アップ等を考慮する必要がなくなる。すなわち
、揮発性半導体メモリが不揮発性半導体メモリに変身す
る。
第６図は、本発明の実施例を示す電源バック・アップ回
路の具体的回路図であり、第７図は第６図のインバータ
回路の４時性曲線図である。
路の具体的回路図であり、第７図は第６図のインバータ
回路の４時性曲線図である。
第６図の記号は、第１図〜第５図と同一の記号が用いら
れており、電源遮断検知回路１、′電源切換え回路２、
およびメモリ活性化’ｒｌｉ！ｌ Ｉ’ｌ１回Ｗ！＆３
力ｌ示されている。このうち、電源遮断検知回路１１ま
新しい構成が用いられている。
れており、電源遮断検知回路１、′電源切換え回路２、
およびメモリ活性化’ｒｌｉ！ｌ Ｉ’ｌ１回Ｗ！＆３
力ｌ示されている。このうち、電源遮断検知回路１１ま
新しい構成が用いられている。
１１１ 、１１４ 、１１．５はｐチャネルＭＯ８）ラ
ンジスタ、１１２はｎチャネ／Ｉ／へ４０３）ランジス
タ、１１３ 、１１７はインバ−タ回路、１１６ ＆’
１ナンド°回路である。
ンジスタ、１１２はｎチャネ／Ｉ／へ４０３）ランジス
タ、１１３ 、１１７はインバ−タ回路、１１６ ＆’
１ナンド°回路である。
第６図において、通常、メモリの電源なよ、外記ｂカ・
ら主電源Ｖ、＝５Ｖが印加されて（・る。
ら主電源Ｖ、＝５Ｖが印加されて（・る。
いま、電源遮断検知回路１のトランジスタ１１１と１１
２により（構成されるＣ Ｍ ＯＳ回路で（よ、遷移電
圧（閾値重圧）をゲートに接αされた′電池’４源■８
＝２〜３Ｖより高いレベルに設定する。ｆ川えし了、第
７図に示すように、遷移電圧■４二４■のＣＭＯ−８回
路に対して、ドレイン電圧を順次イ氏下させてい（と、
横軸に入力電圧■□９、縦軸に出プｊ′−圧■ｏＵＴを
とったトランスファー曲線が右上刃・ら左下の曲、腺Ａ
、 Ｂ 、 ＣｌｃｌｉｊＩ次変る。通常はドレイン
電圧つまり主゛ｉ源？Ｅ圧ｖＭが５ｖであり、遷イ多′
屯圧を４■程度にしておくと、入力電圧Ｖ Ｉ Ｎ Ｉ
Ｊ” ’ｈ電池圧２Ｖ−３ｖであるため、曲線へにした
がって出力電圧■。ＵＴ）つまりトランジスタ１１１の
みカーオンとなって出力１１９はノ・インベル（Ｖ、＝
δＶ）となる。この結果、次段のイン・く−夕１１３の
出力はローレベル（ＯＶ）とブ、ｃ リ、ｐ チャネ”
’〜４０８トランジスタ１１４は動作状態となって、
主′Ｉ直源亀圧■、が切換え回路２、出力線１２０を介
してメモリに供給される。
２により（構成されるＣ Ｍ ＯＳ回路で（よ、遷移電
圧（閾値重圧）をゲートに接αされた′電池’４源■８
＝２〜３Ｖより高いレベルに設定する。ｆ川えし了、第
７図に示すように、遷移電圧■４二４■のＣＭＯ−８回
路に対して、ドレイン電圧を順次イ氏下させてい（と、
横軸に入力電圧■□９、縦軸に出プｊ′−圧■ｏＵＴを
とったトランスファー曲線が右上刃・ら左下の曲、腺Ａ
、 Ｂ 、 ＣｌｃｌｉｊＩ次変る。通常はドレイン
電圧つまり主゛ｉ源？Ｅ圧ｖＭが５ｖであり、遷イ多′
屯圧を４■程度にしておくと、入力電圧Ｖ Ｉ Ｎ Ｉ
Ｊ” ’ｈ電池圧２Ｖ−３ｖであるため、曲線へにした
がって出力電圧■。ＵＴ）つまりトランジスタ１１１の
みカーオンとなって出力１１９はノ・インベル（Ｖ、＝
δＶ）となる。この結果、次段のイン・く−夕１１３の
出力はローレベル（ＯＶ）とブ、ｃ リ、ｐ チャネ”
’〜４０８トランジスタ１１４は動作状態となって、
主′Ｉ直源亀圧■、が切換え回路２、出力線１２０を介
してメモリに供給される。
一力、電源■、が遮断する場合に（ま、ドレイン１扛圧
が第７図の曲線Ｂ（３Ｖ）に変るが、このときにも、ト
ランジスタ１１１はオンとなるため、出力１１９はノ・
インベルを保持する。主電源電圧■ヤかさらに低下して
、第７図の曲線Ｃになると、遷移電圧（２■）よりも入
力電圧（Ｖ、＝２〜３ｖ）がハイレベルのため、トラン
ジスタ１１１かオフ、１１２がオンして、出力１１９は
ローレベルに変る。
が第７図の曲線Ｂ（３Ｖ）に変るが、このときにも、ト
ランジスタ１１１はオンとなるため、出力１１９はノ・
インベルを保持する。主電源電圧■ヤかさらに低下して
、第７図の曲線Ｃになると、遷移電圧（２■）よりも入
力電圧（Ｖ、＝２〜３ｖ）がハイレベルのため、トラン
ジスタ１１１かオフ、１１２がオンして、出力１１９は
ローレベルに変る。
この結果、切換え回路２のトランジスタ１１４カーオフ
、トランジスタ１１５がオンとなり、メモリの電源は゛
１ｄ池亀源ＶＢに置き換えられて、供給されることにな
る。
、トランジスタ１１５がオンとなり、メモリの電源は゛
１ｄ池亀源ＶＢに置き換えられて、供給されることにな
る。
また、メモリ活性化制御回路３は、通常、メモリ活性化
外部信号１２１がハイレベル、入力１１９がハイレベル
であるため、そのナンド回路１１６の出力はローレベル
となり、インバータ回路１１７を介した出力１２２はハ
イレベルとなって、メモリを活性化している。
外部信号１２１がハイレベル、入力１１９がハイレベル
であるため、そのナンド回路１１６の出力はローレベル
となり、インバータ回路１１７を介した出力１２２はハ
イレベルとなって、メモリを活性化している。
ここで、制御回路３は−、電源■やが遮断すると同時に
、入力１１９がローレベルになって出力１２２がローレ
ベルとなるため、メモリの周辺回路を非動作状態にして
誤り情報を書込まないようにする。
、入力１１９がローレベルになって出力１２２がローレ
ベルとなるため、メモリの周辺回路を非動作状態にして
誤り情報を書込まないようにする。
このメモリ活性化制御卸回路３は、上記のようにメモリ
に対して誤り情報を書込まないための回路であるが、方
式上、その可能性のないメモリに対しては、上記回路３
を設ける必要はない。
に対して誤り情報を書込まないための回路であるが、方
式上、その可能性のないメモリに対しては、上記回路３
を設ける必要はない。
なお、本実カー例のメモリの活性化信号１２２は、正論
理もしくは負論理の状態であるか否かによって、ロジッ
クの段数を変更することができる。また、本実施例にお
ける主電源電圧ｖＭ＝５ｖあるいは電池亀蒜電圧°■お
＝２〜３■の数値は、使用目的に応じて変更することが
できる。さらに、第６図のｎチャネルＭＯＳ）ランジス
タとｐチャネル１ν１０８ト７ンジスタを置き侯えるこ
とも可能であり、この場合には、電位関係をすべて反対
にする必要がある。
理もしくは負論理の状態であるか否かによって、ロジッ
クの段数を変更することができる。また、本実施例にお
ける主電源電圧ｖＭ＝５ｖあるいは電池亀蒜電圧°■お
＝２〜３■の数値は、使用目的に応じて変更することが
できる。さらに、第６図のｎチャネルＭＯＳ）ランジス
タとｐチャネル１ν１０８ト７ンジスタを置き侯えるこ
とも可能であり、この場合には、電位関係をすべて反対
にする必要がある。
また、第６図のインバータおよびナンド回路に、ＣＭ
ＯＳ回路を導入した場合、その回路に流れる電流は、電
源遮断時の過渡時に流れる貫通電流のみとなる。通常状
態では、接合リーク電流（１０−目Ａ）程度であり、本
実施例による消費電流の増加は殆んどない。
ＯＳ回路を導入した場合、その回路に流れる電流は、電
源遮断時の過渡時に流れる貫通電流のみとなる。通常状
態では、接合リーク電流（１０−目Ａ）程度であり、本
実施例による消費電流の増加は殆んどない。
なお、本実施例では、１２０を電源切換え回路２の出力
としてメモリへの供給線として用いたが、メモリ・セル
への電流供給線にのみ用いてもよい。
としてメモリへの供給線として用いたが、メモリ・セル
への電流供給線にのみ用いてもよい。
この場合、メモリの周辺回路に用いられる電源線は、主
電源■２に接続されることになる。
電源■２に接続されることになる。
以上説明したよ５に、本発明によれば、主電源が遮断し
たときの電源バック・アップ回路をチップ内部に設けた
ので、余分なＩＣや単体素子が不要となり、メモリの実
装密度を向上すること力玉できる。そして、チップの上
部に積層化した電池を備えることにより、さらに実装密
度を向上させることが可能である。
たときの電源バック・アップ回路をチップ内部に設けた
ので、余分なＩＣや単体素子が不要となり、メモリの実
装密度を向上すること力玉できる。そして、チップの上
部に積層化した電池を備えることにより、さらに実装密
度を向上させることが可能である。
第１図は従来の電源バックアップ回路のフ゛ロック図、
第２図は本発明の原理を示すブロック図、第３図は本発
明の実施例を示す半導体メモリ集積回路装置の実装図、
第４図、第５図はそれぞれ第３図の具体的配置図、第６
図は本発明の実施例を示す電源バックアップ回路の具体
的回路図、第７図は第６図のＣＭ ＯＳインノく一夕回
路の動作特性曲線図である。 １：電源遮断検知回路、２：切換え回路、３：メモリ活
性化制御回路、４：メモリ、５：接地端子、６：電源端
子、７：電池端子、８．２０，２１゜２２：半導体メモ
リ集積回路装置、１１１ 、１１４ 。 １１９：ｐチャネルＭＯＳトランジスタ、１１２ ：
ｎチャネルＭＯＳ）ランジスタ、１１３ 、１１７ ：
インバータ回路、１１６二ナンド回路。 第１図 〜′Ｍ 第 ２ 図 ■Ｍ 第 ３ 図 ６ 第 ４ 図 第 ５ 図 第 ７ 図
第２図は本発明の原理を示すブロック図、第３図は本発
明の実施例を示す半導体メモリ集積回路装置の実装図、
第４図、第５図はそれぞれ第３図の具体的配置図、第６
図は本発明の実施例を示す電源バックアップ回路の具体
的回路図、第７図は第６図のＣＭ ＯＳインノく一夕回
路の動作特性曲線図である。 １：電源遮断検知回路、２：切換え回路、３：メモリ活
性化制御回路、４：メモリ、５：接地端子、６：電源端
子、７：電池端子、８．２０，２１゜２２：半導体メモ
リ集積回路装置、１１１ 、１１４ 。 １１９：ｐチャネルＭＯＳトランジスタ、１１２ ：
ｎチャネルＭＯＳ）ランジスタ、１１３ 、１１７ ：
インバータ回路、１１６二ナンド回路。 第１図 〜′Ｍ 第 ２ 図 ■Ｍ 第 ３ 図 ６ 第 ４ 図 第 ５ 図 第 ７ 図
Claims (5)
- （１）電源端子と接地端子を備えた半導体メモリ集積回
路装置において、内部に電池１玩源を接続するための電
池電源端子、および主電源遮断時に上記電池電源端子を
メモリに接続するための電源バックアップ回路を設ける
ことを特徴とする半導体メモリ集積回路。 - （２）前記電源バックアップ回路として、′ｉ電源切換
回路のみを内部に設けることを特徴とする特許請求の範
囲第１項記載の半導体メモリ集積回路装置。 - （３）前記電源バックアップ回路として、’「ｉｎ切換
え回路と電源遮断検知回路とを内部に設けることを特徴
とする特許請求の範囲第１項記載の半導体メモリ集積回
路装置。 - （４）前記゛電源バックアップ回路として、電源切換え
回路と′ＩＥ源遮１析検知回路と電池電源とを内部に設
けることを特徴とする特許請求の範囲第１項記載の半導
体メモリ集積回路装置。 - （５）前記電源遮断検知回路は、ゲートに藏池電源電圧
を、ドレインに主電源電圧を、それぞれ接続したＣＭＯ
Ｓインバータで構成されることを特徴とする特許請求の
範囲第３項または第４項記載の半導体メモリー集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57202365A JPS5992491A (ja) | 1982-11-18 | 1982-11-18 | 半導体メモリ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57202365A JPS5992491A (ja) | 1982-11-18 | 1982-11-18 | 半導体メモリ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5992491A true JPS5992491A (ja) | 1984-05-28 |
Family
ID=16456292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57202365A Pending JPS5992491A (ja) | 1982-11-18 | 1982-11-18 | 半導体メモリ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5992491A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61278097A (ja) * | 1985-06-03 | 1986-12-08 | Nippon Telegr & Teleph Corp <Ntt> | 記憶集積回路 |
| JPH041992A (ja) * | 1990-04-18 | 1992-01-07 | Toshiba Corp | 半導体記憶装置 |
| JPH04212785A (ja) * | 1990-01-30 | 1992-08-04 | Nec Corp | 集積回路装置 |
-
1982
- 1982-11-18 JP JP57202365A patent/JPS5992491A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61278097A (ja) * | 1985-06-03 | 1986-12-08 | Nippon Telegr & Teleph Corp <Ntt> | 記憶集積回路 |
| JPH04212785A (ja) * | 1990-01-30 | 1992-08-04 | Nec Corp | 集積回路装置 |
| JPH041992A (ja) * | 1990-04-18 | 1992-01-07 | Toshiba Corp | 半導体記憶装置 |
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