JP2000349266A - 半導体部材の製造方法、半導体基体の利用方法、半導体部材の製造システム、半導体部材の生産管理方法及び堆積膜形成装置の利用方法 - Google Patents

半導体部材の製造方法、半導体基体の利用方法、半導体部材の製造システム、半導体部材の生産管理方法及び堆積膜形成装置の利用方法

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隆夫 米原
Kunio Watabe
国男 渡部
Kiyobumi Sakaguchi
清文 坂口
Kazuaki Omi
和明 近江
Tetsuya Shimada
哲也 嶋田
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Abstract

(57)【要約】 【課題】 半導体ウエハの効率的かつ経済的な活用を図
る。 【解決手段】 半導体基体上に非多孔質層を有する第１
の部材を用意する第１の工程（Ｓ１１、Ｓ１２）と、非
多孔質層を該第１の部材から第２の部材上へ移設する第
２の工程（Ｓ１３、Ｓ１４）とを含み、第２の工程で第
１の部材から該非多孔質層が分離されて得られる半導体
基体を、再度第１の工程における第１の部材の構成材料
として使用することを（ｎ−１）回（ｎは２以上の自然
数）行って、第１及び第２の工程をｎ回繰り返し、ｎ回
目の該第２の工程で分離された半導体基体を第１及び第
２の工程以外の用途に用いる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体ウエハの製
造方法、利用方法に関する。
【０００２】具体的には、本発明は、マイクロプロセッ
サ、メモリ、論理回路、システムＬＳＩ、太陽電池、イ
メージセンサ、発光素子、表示素子等の半導体装置の作
製に用いられる半導体ウエハ、或いは成膜時の膜厚モニ
ター、エッチング時のエッチング深さモニター、異物粒
子（パーチクル）の検出やその数の測定に用いられるパ
ーチクルモニター等に用いられるモニターウエハ、成
膜、熱処理、ドーピング、エッチング等の各種処理条件
を整える為に処理装置内に配されて用いられるダミーウ
エハ等の半導体ウエハの製造方法、使用方法および利用
方法に関するものである。
【０００３】また、本発明は、２種の半導体ウエハの製
造システム、半導体ウエハの生産管理方法、あるいは、
堆積膜形成装置の利用方法に関するものである。
【０００４】
【従来の技術】半導体ウエハには、Ｓｉ、ＧａＡｓ、Ｉ
ｎＰ、ＧａＮ、等の各種半導体材料の層を有するウエハ
がある。とりわけ、絶縁性表面を有する支持基材上に半
導体層を有するＳＯＩウエハは低消費電力且つ高速動作
が可能な半導体装置の作製に適したウエハとして注目さ
れている。
【０００５】ＳＯＩウエハには、酸素イオン注入工程と
熱処理工程によるＳＩＭＯＸウエハや、特開平５−２１
１１２８号公報（米国特許第５、３７４、５６４号）や
特開平１０−２０００８０号公報（米国特許第５，９６
６，６２０号）に記載の水素イオン注入工程と剥離工程
による貼り合せウエハ等が知られている。また、優れた
ＳＯＩウエハの作製法として、エピタキシャル層を別の
支持基材上に移設する方法が、特許第２６０８３５１号
公報（米国特許第５３７１０３７号）にて提案されてい
る。
【０００６】さらに特開平７−３０２８８９号公報（米
国特許５８５６２２９号）には、改良されたエピタキシ
ャル層移設法が提案されている。以下、具体的に説明す
る。
【０００７】図１９は、特開平７−３０２８８９号公報
記載のエピタキシャル層移設法を示す模式図である。
【０００８】先ず、図１９（Ａ）に示すように、第１の
ウエハ（プライムウエハ、ボンドウエハ、デバイスウエ
ハ、シードウエハ、ドナーウエハ等と呼ばれることもあ
る。）としてＳｉウエハ１を用意し、その表層を陽極化
成により多孔質化して多孔質層４を形成する。
【０００９】次に図１９（Ｂ）に示すように、ＣＶＤ法
等により多孔質層４上に非多孔質単結晶半導体層５をエ
ピタキシャル成長させる。
【００１０】さらに図１９（Ｃ）に示すように、非多孔
質単結晶半導体層５の表面を酸化して絶縁層６を形成す
る。別に用意した第２のウエハ２（Ｓｉウエハ又は石英
ガラス等）の表面に上記絶縁層６を貼り合わせる。こう
して非多孔質単結晶半導体層５を内側に有する多層構造
体１００が得られる。
【００１１】図１９（Ｄ）に示すように、この多層構造
体１００の側面に楔を打ち込んだり、多層構造体を分離
する外力なり内部応力なりを加えると、多層構造体１０
０は、多孔質層部分で２分される（図１９の４１、４２
は分離された多孔質層を示す。）。
【００１２】上記第２のウエハ２（ハンドルウエハ、ベ
ースウエハ等と呼ばれることもある。）上に移設された
非多孔質単結晶半導体層５すなわちエピタキシャル層の
表面上に残留する多孔質層４２をフッ酸と過酸化水素水
との混合液によりウエットエッチングして除去する。
【００１３】そして、図１９（Ｅ）に示すように、水素
アニール等にエピタキシャル層の露出面を平滑化し、Ｓ
ＯＩウエハが出来あがる。
【００１４】一方、剥離されたＳｉウエハ１は、ウエハ
形状を維持しているので、その分離面上に残留する多孔
質層を上述した混合液等でエッチングしたり、研磨等し
て除去すれば再び図１９（Ａ）の第１のウエハとして、
もう１枚のＳＯＩウエハを作製する為に使用できる。
【００１５】或いは図１９（Ｂ）の第２のウエハ２とし
てもう１枚のＳＯＩウエハを作製する為に使用すること
もできる。
【００１６】
【発明が解決しようとする課題】上述したように、上記
の特開平７−３０２８８９号公報には、剥離されたＳｉ
ウエハ１を図１９（Ａ）の第１のウエハ１又は図１９
（Ｂ）の第２のウエハ２として用いることが示されてい
る。
【００１７】しかしながら上述した方法には、解決すべ
き課題がいくつか潜在していた。
【００１８】すなわち、なるべく少ない枚数のウエハを
用いて、多数のＳＯＩウエハを製造することが望ましい
ものの、ＳＯＩウエハの製造工程に複数回用いられた一
枚のウエハは、最終的に廃棄等されてしまう。これで
は、廃棄物の発生を低減し資源の有効利用が望まれる近
未来の産業には馴染まないことになってしまう。
【００１９】また、第１のウエハとしてＳｉウエハを何
度も再使用する場合、多孔質化工程と分離後の多孔質層
の除去工程の為、第１のウエハは再使用のたびに膜厚が
減少してしまう。従って、何度も再使用する場合には、
未使用のウエハと当該再使用されたウエハとの厚さが顕
著になる。多孔質化工程のように、ウエハ厚さに依存す
る処理工程を再び通す場合には、ウエハ毎に厚さが著し
く異なると各種処理条件の設定や調整に手間がかかる場
合も想定される。
【００２０】また、多層構造体を形成した場合、第１の
ウエハ厚さに、多層構造体の反り具合が過敏に影響を受
けることがある。
【００２１】あるいは、繰り返し行われる分離工程によ
りウエハへ蓄積されるダメージが、その後の多孔質化工
程等に悪影響を及ぼし、所望の特性のＳＯＩウエハが得
られない場合も想定される。
【００２２】即ち、従来の再使用法は、ＳＯＩウエハの
製造工程を経て得られる再使用可能な第１のウエハを、
再び同じＳＯＩウエハの製造工程に使用することを繰り
返すことしか考えられていないため、上述のような懸念
事項が考えられるのである。
【００２３】本発明の目的は、ウエハの効率的、経済的
な活用形態を有する半導体ウエハの製造方法を提供する
ことにある。
【００２４】また、本発明の別の目的は、半導体ウエハ
の効率的、経済的な活用ができる半導体ウエハ製造シス
テムを提供することにある。
【００２５】
【課題を解決するための手段】本発明に係る半導体部材
の製造方法は、半導体基体上に非多孔質層を有する第１
の部材を用意する第１の工程と、該非多孔質層を該第１
の部材から第２の部材上へ移設する第２の工程とを含
み、該第２の工程で該第１の部材から該非多孔質層が分
離されて得られる該半導体基体を、再度該第１の工程に
おける該第１の部材の構成材料として使用することを
（ｎ−１）回（ｎは２以上の自然数）行って、該第１及
び第２の工程をｎ回繰り返し、ｎ回目の該第２の工程で
分離された該半導体基体を該第１及び第２の工程以外の
用途に用いることを特徴とする。
【００２６】とくに、本発明は、前記第１の部材は、前
記半導体基体上に分離層を介して前記非多孔質層を有し
ており、かつ前記第２の工程は該第１の部材と前記第２
の部材とを該非多孔質層が内側に位置するように貼り合
わせて多層構造体を形成し、該多層構造体を該分離層で
分離する工程を含むことを特徴とする。
【００２７】前記第１及び第２の工程以外の用途は、前
記ｎ回目の該第２の工程で分離された前記半導体基体を
販売したり、該半導体基体を用いてエピタキシャルウエ
ハを作製販売することを含む。
【００２８】前記分離層は、陽極化成により形成される
多孔質層あるいは、水素等のイオン注入により形成され
るイオン注入層であることを特徴とする。
【００２９】また本発明は、前記半導体基体上に第１の
エピタキシャル半導体層を形成する工程、該第１のエピ
タキシャル半導体層の少なくとも一部を多孔質化して多
孔質層を形成する工程、及び該多孔質層上に前記非多孔
質層を形成する工程を含む。
【００３０】また、本発明は、前記半導体基体上にエピ
タキシャル層である第１の半導体層、該第１の半導体層
とは不純物濃度あるいは導電型の異なる第２の半導体層
を該半導体基体側からこの順に形成する工程、該第２の
半導体層と該第１の半導体層の少なくとも一部を多孔質
化して多孔質層を形成する工程、及び該多孔質層上に前
記非多孔質層を形成する工程を含み前記第１の部材を用
意することを含む。
【００３１】また、本発明は、前記半導体基体はＰ型半
導体基体であり、前記第１の半導体層は該半導体基体よ
りもＰ型の導電性を規定する不純物が低く、かつ前記第
２の半導体層は該第１の半導体層よりもＰ型の導電性を
規定する不純物濃度が高い場合を含む。
【００３２】また、本発明は、前記半導体基体上に第１
のエピタキシャル半導体層を形成する工程、該第１のエ
ピタキシャル半導体層の内部にイオン注入層を形成する
工程を含み前記第１の部材を用意することを含む。
【００３３】また、本発明は、前記半導体基体上にエピ
タキシャル層である第１の半導体層、該第１の半導体層
とは不純物濃度あるいは導電型の異なる第２の半導体層
を該半導体基体側からこの順に形成する工程、該第２の
半導体層及び／又は該第１の半導体層の内部にイオン注
入層を形成する工程を含み前記第１の部材を用意するこ
とを含む。
【００３４】前記第２の部材は、表面に絶縁層を有する
場合を含む。
【００３５】また、本発明は、前記第２の工程で前記第
１の部材から前記非多孔質層が分離されて得られる前記
半導体基体表面の平坦化を行うことを含む。
【００３６】前記平坦化は、前記半導体基体の表面研
磨、エッチング、及び熱処理の少なくとも一つを施すこ
とで行われる。
【００３７】また、本発明は、前記半導体部材の製造に
ｎ回使用された前記半導体基体の表面平坦化処理を行っ
た後、表面異物粒子密度検査、膜厚分布検査、欠陥密度
検査、表面形状検査、あるいはエッジ検査の内少なくと
も１種類の検査工程を通すことを含む。
【００３８】また、本発明は、前記第２の工程で前記第
１の部材から前記非多孔質層が分離されて得られる前記
半導体基体の表面異物粒子密度検査、膜厚分布検査、欠
陥密度検査、表面形状検査、あるいはエッジ検査の内少
なくとも１種類の検査工程を行い、前記ｎを決定するこ
とを含む。
【００３９】また、本発明においては、前記半導体部材
とはＳＯＩウエハであり、前記半導体基体を前記第１及
び第２の工程に２回以上使用した後、該半導体基体を用
いて該半導体部材の製造方法以外に用いられるエピタキ
シャルウエハを製造することを含む。
【００４０】また、本発明は、前記第１及び第２の工程
以外の用途がエピタキシャルウエハの製造であり、コン
ピュータに記録されたエピタキシャルウエハの注文枚数
に応じてｎを規定することを含む。
【００４１】また、本発明に係る半導体基体の利用方法
は、貼り合わせＳＯＩウエハの製造工程に複数回使用さ
れた半導体基体を該貼り合わせＳＯＩウエハの製造工程
以外の用途に用いることを特徴とする。
【００４２】なお、前記貼り合わせＳＯＩウエハの製造
工程以外の用途は、前記複数回使用された半導体基体を
販売することを含む。
【００４３】また、前記貼り合わせＳＯＩウエハの製造
工程以外の用途は、前記複数回使用された半導体基体を
用いてエピタキシャルウエハを形成し販売することを含
む。
【００４４】また、本発明に係る半導体部材の製造シス
テムは、２種の半導体部材を作製するシステムであっ
て、貼り合わせ法によるＳＯＩ基板作製工程から生じる
半導体部材を該ＳＯＩ基板作製工程にｎ回（ｎ≧２）使
用する工程、及び該ｎ回使用された該半導体部材を用い
て該ＳＯＩ基板作製工程以外の用途に用いられるエピタ
キシャルウエハを作製する工程を有することを特徴とす
る。
【００４５】また、本発明に係る半導体部材の生産管理
方法は貼り合わせＳＯＩウエハ製造工程において用いら
れる半導体基体をｎ回（ｎ≧２）使用してｎ枚のＳＯＩ
ウエハを作製し、該半導体基体を該貼り合わせＳＯＩウ
エハ製造工程以外に用いられるエピタキシャルウエハと
して利用し、使用回数ｎを制御することで該ＳＯＩウエ
ハと該エピタキシャルウエハとの生産量を調整すること
を特徴とする。
【００４６】また、本発明に係る堆積膜形成装置の利用
方法は、複数枚の貼り合わせＳＯＩウエハの製造工程に
用いられる半導体基体上にエピタキシャル層を有するエ
ピタキシャルウエハを形成する堆積膜形成装置と、該半
導体基体を該ＳＯＩウエハの製造工程以外に用いられる
エピタキシャルウエハを形成する堆積膜形成装置とを共
用することを特徴とする。
【００４７】なお、本発明は、前記多層構造体を酸化性
雰囲気で熱処理する工程を含む。
【００４８】
【発明の実施の形態】図１は、本発明の基本的な実施の
形態による半導体ウエハの製造方法のフローチャートを
示す。
【００４９】先ず、図１の工程Ｓ１のように、第１のウ
エハとして半導体ウエハを用意する。半導体ウエハとし
ては、ＳＯＩウエハ、非ＳＯＩウエハを問わず用いるこ
とができるが、特にＣＺウエハ、ＭＣＺウエハ、ＦＺウ
エハ、エピタキシャルウエハ、水素アニールされたウエ
ハ、イントリンシックゲッタリング（ＩＧ）ウエハ等の
非ＳＯＩウエハが好ましく用いられる。
【００５０】次に、工程Ｓ２のように、半導体ウエハに
分離層を形成して、半導体基体上に分離層を介して単結
晶半導体層を有する第１の部材を形成する。
【００５１】分離層の形成方法は大別すると２つ有り、
一つは、多孔質層を形成した後その表面に非多孔質層を
形成する方法である。非多孔質層は多孔質層上にエピタ
キシャル成長させる方法、多孔質層の表面を水素を含む
雰囲気で熱処理して形成する方法などがある。
【００５２】もう一つの分離層形成方法は、水素イオ
ン、希ガスイオン、窒素イオン等の異種元素を第１のウ
エハに注入して微少空隙を含む層或いはその後の熱処理
により微少空隙を生じうる潜在的微少空隙を含む層を第
１のウエハの表面より所定の深さの位置に形成する方法
である。
【００５３】いずれの場合も、分離層形成前に半導体ウ
エハ表面上に所定の厚さをもつ単結晶半導体層を形成し
ておき、その層の内部に分離層を形成してもよい。
【００５４】分離層上の層としては、単結晶半導体層、
多結晶半導体層、非晶質半導体層等から選択される。具
体的には、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、Ｃ、ＧａＡ
ｓ、ＧａＮ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、Ｉ
ｎＡｓ等である。さらにこれら半導体層の表面に、熱酸
化、ＣＶＤ、スパッタリング、等により酸化シリコン、
窒化シリコン、窒化酸化シリコン等の絶縁層を形成して
もよい。
【００５５】因みに、予め分離層を形成しない場合に
は、後述するように多層構造体を形成したのち適当な位
置で切断すればよい。あるいは、応力の生ずる界面を作
成すれば、その界面で分離することになる。すなわち、
工程Ｓ１→工程Ｓ３→工程Ｓ４という工程を経てもよ
い。
【００５６】その後、工程Ｓ３では、分離層が形成され
た半導体ウエハに支持基材となる部分を形成し多層構造
体を形成する。
【００５７】この支持基材となる部分の形成方法は、大
別すると２つ有り、一つは別に用意した第２のウエハの
ような基材を分離層が形成された第１のウエハに貼り合
わせる方法である。
【００５８】もう一つは、多結晶シリコンあるいはアモ
ルファスシリコンのような材料を第１のウエハ上に比較
的厚めに堆積することで支持基材を形成する方法であ
る。
【００５９】第２のウエハとしては、ＣＺウエハ、ＭＣ
Ｚウエハ、ＦＺウエハ、エピタキシャルウエハ、水素ア
ニールされたウエハ等、第１のウエハと同じ構造のウエ
ハを用いることができる。
【００６０】そして、これらのウエハの半導体表面に直
接第１のウエハを貼り合せてもよいし、第１のウエハと
支持部材との間に絶縁層及び／又は接着層を介して貼り
合せてもよい。
【００６１】或いは第２のウエハの代わりに、石英ガラ
ス、プラスチック等の絶縁性透明基材や、フレキシブル
なフィルム、アルミニウム、ステンレス鋼等の金属から
なる導電性基材や、セラミック等も用いることができ、
これらに直接或いは間に絶縁層及び／又は接着層を介し
て第１のウエハを貼り合せてもよい。
【００６２】もちろん、工程Ｓ２において、第１のウエ
ハ上に形成される単結晶半導体層を剥離できれば、必ず
しも支持基材はなくてもよい。
【００６３】次いで、工程Ｓ４では分離層において、多
層構造体を分離する。分離の方法は大別すると２種類あ
る。一つは、多層構造体を外部から加熱したり、多層構
造体に光を照射して光吸収させたりすることにより、多
層構造体内部に分離の為のエネルギーを発生させる方法
である。
【００６４】具体的には、第１のウエハの所定の深さの
位置に水素イオン、希ガスイオン、窒素イオン等を打ち
込んで形成された微少空隙を含む層或いは潜在的微少空
隙を含む層が、熱エネルギーを受けることにより、その
微少空隙が増大しつつ、密度が減少する。これにより、
該層において多層構造体の剥離現象が生じる。これが、
多層構造体内部に分離のためのエネルギーを発生させる
方法である。また、加熱処理により分離層及び／又はそ
の近傍を側面側から酸化して酸化膜成長による応力を利
用して分離する方法等であってもよい。
【００６５】もう一つは、分離の為のエネルギーを外部
から直接多層構造体に与える方法である。具体的には、
多層構造体の側面に楔を挿入して剥離する方法、多層構
造体の側面に液体及び／又は気体からなる流体を吹き付
けて剥離する方法、多層構造体の表面及び裏面に互いに
反対向きの張力を加えて剥離する方法、多層構造体の表
面及び裏面に互いに反対向きの押圧力を加えて分離層を
破壊して剥離する方法、多層構造体の側面にせん断力を
加えて分離層を破壊して剥離する方法、内周刃やワイヤ
ーソーを用いてスライスする方法、超音波振動を与えて
分離層を破壊する方法などである。吹き付ける流体とし
ては、水や窒素ガス等が挙げられる。なお、楔を挿入し
たり、流体を吹き付ける箇所は、多層構造体の側面、好
ましくは分離層付近である。
【００６６】勿論、上述した分離方法を組み合わせて併
用してもよい。なお、吹きつける箇所としては、主とし
て、陽極化成や水素イオン等の注入により形成される分
離層側面であるが、これに限定されるものではない。
【００６７】こうして得られた一方のウエハはＳＯＩウ
エハ等の付加価値の大変高いウエハとなり（工程Ｓ
５）、これを用いて半導体装置を作製することができ
る。作製された半導体装置は低消費電力、高速動作可能
な優れた半導体装置となる。
【００６８】一方、分離された第１のウエハ（半導体基
体）は、再び上記工程における第１のウエハ或いは第２
のウエハとして利用する。
【００６９】この再利用は（ｎ−１）回（ｎは２以上の
自然数）行う。したがって、ＳＯＩウエハ製造プロセス
はｎ回行われ、ｎ枚のＳＯＩウエハが作製されることに
なる。そして、ｎ回目の分離工程Ｓ４で分離された第１
のウエハは、再び上記工程における第１のウエハ或いは
第２のウエハとして利用するのではなく、必要であれば
表面を平滑化して非ＳＯＩウエハとして用い、これを利
用して通常の半導体装置を作製する。
【００７０】或いは、エピタキシャルウエハやモニター
ウエハやダミーウエハに転用することもできる（工程Ｓ
６）。ここで、モニターウエハは、プロセスの各工程で
の品質レベルチェックに用いられる工程管理用ウエハで
ある。またダミーウエハとは機器の立ち上げやデバイス
特性の均一性を保つためのウエハである。また、特開平
８−２１３６４５号公報や特開平１０−２３３３５２号
公報や特開平１０−２７０３６１号公報に開示のプロセ
スを経てソーラーセルの作製に転用することもできる。
すなわち、ｎ回目の分離工程Ｓ４で分離された第１のウ
エハをＳＯＩ作製プロセス以外に用いられるウエハに転
用するのである。第１のウエハをＳＯＩ製造プロセスに
何回使用するか、すなわち、上述のｎは、たとえば以下
のような基準（（１）〜（３））で決定することができ
る。なお、ＳＯＩウエハの製造コスト削減のためにも、
第１のウエハ１枚から２枚以上のＳＯＩウエハを得られ
るような製造システムを構築することが望ましい。すな
わち、ｎ≧２であることが望ましい。 （１）生産調整 ＳＯＩウエハの需要が多ければ、分離して得られる第１
のウエハをＳＯＩ製造プロセスに使用する繰り返し回数
を増やす。一方、転用先の需要が多ければ、早めに転用
（工程Ｓ６）をおこなう。 （２）工程管理 あらかじめ、分離工程（Ｓ４）後に得られる第１のウエ
ハをＳＯＩ製造プロセスに繰り返し使用する回数を設定
しておき、繰り返し回数が設定回数となったときに転用
（工程Ｓ６）を行う。 （３）検査で振り分け ウエハの使用先を検査で分類する。例えば、第１のウエ
ハの表面性、ウエハ形状等から判断してＳＯＩ製造プロ
セスの使用に耐えられれば、ＳＯＩ製造プロセスへの再
使用を繰り返す。ＳＯＩ製造プロセスの使用に耐えられ
ないと判断されたときに転用（工程Ｓ６）を行う。ここ
で、「ＳＯＩ製造プロセスの使用に耐えられない」と
は、製造されたＳＯＩウエハが所望の仕様を満たさない
ことをも含む。なお、ここでいう検査は、後述の図９で
示すように、表面異物検査や表面ラフネス検査などであ
る。
【００７１】もちろん、要求されるＳＯＩウエハの仕様
（ＳＯＩ層表面の平坦性、ＳＯＩ層の格子欠陥密度等）
に応じて“ｎ”を決めたり、クライアントから提示され
る値段に応じて“ｎ”を決めることもできる。
【００７２】また、ＳＯＩ製造プロセスにおいて、第１
のウエハとして、１枚のシリコンウエハを複数回（ｎ
回）使用した後、エピタキシャルウエハに転用する製造
システムを有する場合、上記“ｎ”を市場におけるＳＯ
Ｉウエハとエピタキシャルウエハのニーズに応じて決め
ることもできる。
【００７３】すなわちクライアントからのＳＯＩウエハ
の注文枚数とエピタキシャルウエハの注文枚数とから
“ｎ”を決めることもできる。
【００７４】たとえば、ある期間内におけるＳＯＩの注
文枚数αSOI とエピタキシャルウエハ注文枚数αepiと
の関係が αSOI ＜３αepi の場合には、ｎ＝３ などと定めるのである。
【００７５】注文枚数をコンピュータで記録し、当該記
録された内容からｎを定めることも好ましいものであ
る。
【００７６】工程Ｓ６において行う転用工程は、とりわ
けエピタキシャルウエハを形成することが好ましい。
【００７７】エピタキシャルウエハの製造には、常圧Ｃ
ＶＤ装置、減圧ＣＶＤ装置、プラズマＣＶＤ装置、光Ｃ
ＶＤ装置やＰＶＤ装置等が好適に用いられる。
【００７８】本発明においては、貼り合わせＳＯＩウエ
ハの製造工程に使用された第１のウエハを用いて、ＳＯ
Ｉウエハの製造工程以外の用途に用いられるエピタキシ
ャルウエハを製造することもできる。
【００７９】エピタキシャル成長に好適な温度は、成長
方法によっても異なるが、５００℃以上、ウエハ構成材
料の融点以下である。単結晶シリコンのウエハに適用す
る場合には温度の下限は６００℃、より好ましくは８０
０℃であり、温度の上限はシリコンの融点、より好まし
くは１４００℃、更に好ましくは１２００℃である。
【００８０】エピタキシャル成長をＣＶＤ法やスパッタ
リング法により行う場合には、好適な雰囲気の圧力は、
大気圧、減圧いずれでもよいが、大気圧以下、３．９×
１０ -4Ｐａ以上、より好ましくは大気圧以下、１．３Ｐ
ａ以上である。
【００８１】エピタキシャル成長の雰囲気を提供する為
のガスは、ＳｉＨ4 ，ＳｉＣｌ3 Ｈ，ＳｉＣｌ2 Ｈ2 ，
ＳｉＣｌ4 ，Ｓｉ2 Ｈ6 ，ＳｉＦ4 等のシラン類から選
択される少なくとも一種類のガスであり、これに不純物
添加の目的でＢ2 Ｈ6，ＢＦ3 ，Ｂｒ3 等のアクセプター
含有ガスや、ＰＨ3，ＡｓＨ3 等のドナー含有ガスを添
加してもよい。
【００８２】さらにはこれに加えて塩酸、塩素等を添加
してもよいし、水素や希ガスを添加してもよい。通常、
キャリアガスとしては水素ガスが用いられる。
【００８３】なお、第１のウエハとしてＰ+ウエハを用
いてＳＯＩウエハを繰り返し製造するとともに、剥離後
の第１のウエハを転用する際に、当該第１のウエハの表
面にエピタキシャル層を成長させてエピタキシャルウエ
ハを作製することも好ましいものである。作製されたエ
ピタキシャルウエハはメモリー、論理回路、アナログ信
号処理回路、アナログデジタル混成回路等の集積回路の
作製或いはＣＣＤ、太陽電池等の半導体機能素子の作製
に好適である。
【００８４】そして、一連の製造プロセスで、複数枚の
ＳＯＩウエハとエピタキシャルウエハの両方を製造で
き、総合的な材料コストを低減することができる。
【００８５】ここで、エピタキシャルウエハについて説
明する。
【００８６】「低消費電力、高速ＬＳＩ技術（株式会社
リアライズ社）」の３．３．２アナデジ混載基板分離技
術には、デジタルノイズを低減する基板構造の１つとし
て、Ｐ- エピタキシャル層／Ｐ+ 基板が挙げられてい
る。
【００８７】また、「シリコンの科学（ＵＣＳ半導体基
盤技術研究会編、株式会社リアライズ社）」の第５章第
１節によれば、ＭＯＳＬＳＩをエピウエハで製造する際
に、ほとんどがＰ+ 基板上にＰ型エピタキシャル層を有
する基板（以下、（Ｐ型エピ／Ｐ+ 基板）と記す。）の
構造で用いられている。
【００８８】エピウエハを用いる最も大きな要因は、ソ
フトエラーやラッチアップを改善できるという点であ
る。また、同第５章第４節においては、Ｐ型エピ／Ｐ+
基板のエピタキシャルウエハがＣＺのバルクＳｉウエハ
に対して、ＭＯＳ構造の酸化膜絶縁破壊特性においてＴ
ＤＤＢ特性が良く、基板のボロン高濃度領域による強力
なゲッタリング効果があるとされている。
【００８９】さらに同節では、エピタキシャルウエハの
価格の議論もされており、大口径化が進むとエピタキシ
ャルウエハとＣＺウエハとの価格差が小さくなると述べ
ている。そして、ギガビット時代へ向けて、超高品質な
Ｓｉ結晶が求められていけば、大口径化に伴うＣＺ結晶
の価格比（対エピウエハ価格）が増大していくので、エ
ピタキシャルウエハの大量使用の時代が到来すると述べ
ている。
【００９０】このように、第１のウエハをＳＯＩウエハ
製造プロセスに複数回利用した後、当該第１のウエハを
用いてエピタキシャルウエハを製造することは、経済的
な半導体製造プロセスを構築する上でも、又、ウエハの
利用効率を上げるという面からも好ましいものである。
【００９１】なお、第１のウエハを用いて複数のＳＯＩ
ウエハを製造した後、当該第１のウエハを用いて転用工
程（Ｓ６）を行うに先だって、当該第１のウエハの表面
の平坦化、平滑化工程を行うことも好ましいものであ
る。
【００９２】表面平坦化、平滑化の為には、研磨、エッ
チング、熱処理などの少なくとも一つを分離された第１
のウエハに施せばよい。
【００９３】とりわけ、水素を含む還元性雰囲気中で分
離された第１のウエハを熱処理する方法（水素アニー
ル）は、ウエハ厚減少を抑制しつつ表面平滑化が可能と
なること、同時に分離後のウエハ表層に含まれているボ
ロン等の不純物を外方拡散させ不純物濃度を低下させう
ること、からより好ましい方法である。
【００９４】水素アニールに好適な温度は、３００℃以
上、ウエハ構成材料の融点以下であるが、単結晶シリコ
ンのウエハに適用する場合には温度の下限は８００℃、
より好ましくは１０００℃であり、温度の上限はシリコ
ンの融点、より好ましくは１４００℃、更に好ましくは
１２００℃である。
【００９５】水素アニールに好適な還元性雰囲気の圧力
は、加圧、大気圧、減圧いずれでもよいが、大気圧以
下、３．９×１０-4Ｐａ以上、より好ましくは大気圧以
下、１．３Ｐａ以上である。
【００９６】水素アニールに好適な処理時間は、必要な
特性に応じて適宜選択されるものであるため特に制限は
ないが、１分〜１０時間程度が現実的な範囲である。
【００９７】水素を含む還元性雰囲気を提供する為のガ
スは、１００％水素、水素と不活性ガスの混合ガスを用
いることができる。
【００９８】このような水素アニールを経て得られた剥
離後の第１のウエハは、市販の水素アニール処理された
ウエハと同じ水準であり、ＬＳＩ等の半導体装置の作製
に好適なものとなる。
【００９９】研磨による平滑化も優れた方法であり、そ
の１つにＣＭＰ（化学的機械的研磨）がある。表面異常
が生じても、研磨によりほとんど除去できる。通常のＳ
ｉウエハの研磨と同様の方法により行うことができ、量
産性に優れている。なお、表面異常とは、ウエハ表面の
観察により検知される欠陥やパーティクルである。
【０１００】なお、本発明において、特に第１のウエハ
として高濃度Ｐ型半導体ウエハを用いると、図１０に示
すように、ｎ回目の分離工程Ｓ４によりＳＯＩウエハ等
の第１の半導体ウエハが作成される（工程Ｓ５）ととも
に、ｎ回目の分離工程で分離された高濃度Ｐ型半導体ウ
エハを必要に応じて平坦化し、表面にＰ- 層又はＮ層等
をエピタキシャル成長させることも好ましいものである
（工程Ｓ７）。こうして高濃度Ｐ型半導体ウエハ上にＰ
- 又はＮ層等が形成されたエピタキシャルウエハを作成
することができる（工程Ｓ６）。既述のように、特にＰ
- エピ／Ｐ+ 基板の形態は現在用いられているウエハの
中で最も広く用いられているものである。なお、剥離後
の第１のウエハの表面を一旦平滑化したのちエピタキシ
ャル成長処理を施してもよいが、研磨、エッチング、熱
処理を施すことなく剥離後洗浄だけしてエピタキシャル
成長処理を施すこともできる。
【０１０１】また第１のウエハとして高濃度Ｐ型半導体
ウエハ上にエピタキシャル半導体層（Ｐ- 層又はＮ層
等）が形成されたものを用いると、分離工程Ｓ４により
ＳＯＩウエハが作製される（工程Ｓ５）とともに、分離
された高濃度Ｐ型半導体ウエハ上にＰ-層又はＮ層等が
形成されているので、新たにエピタキシャル成長させる
ことなく、エピタキシャルウエハを作成することができ
る（工程Ｓ６）。すなわち、エピタキシャル半導体層が
工程Ｓ１ですでに形成されているので、図１０のように
あらためて工程Ｓ７でエピタキシャル半導体層を設ける
必要はない。
【０１０２】多孔質化はＮ型半導体でも条件により可能
であるが、Ｐ型半導体を用いることが望ましい。ウナガ
ミ等は陽極化成におけるＳｉの溶解反応を研究し、ＨＦ
溶液中の陽極反応には正孔が必要であるとしている
（Ｔ.ウナガミ、J.Electrochem.Soc.,vol.127,476(198
0)）。多孔質化を行うには高濃度Ｐ型半導体ウエハを用
いるのが望ましく、その不純物濃度範囲は、一般的には
５．０×１０16／ｃｍ3 〜５．０×１０20／ｃｍ3 の範
囲、好ましくは、１．０×１０17／ｃｍ3 〜２．０×１
０20／ｃｍ3 の範囲、より好ましくは、５．０×１０17
／ｃｍ3 〜１．０×１０20／ｃｍ3 の範囲である。
【０１０３】第１のウエハとして高濃度Ｐ+ ウエハを用
い、繰り返しＳＯＩ製造プロセスを行った後に、分離さ
れた高濃度Ｐ+ ウエハ（半導体基体）を廃棄することな
くＰ - エピ用の基板として転用すると、複数枚のＳＯＩ
ウエハと、エピタキシャルウエハを製造することができ
る。
【０１０４】よって上記したようなエピタキシャルウエ
ハの大量消費に向けて商業的に有利な半導体生産システ
ムを構築することができる。
【０１０５】なお、第１のウエハとしてＰ-ウエハを用
いる場合には、エピタキシャル成長処理を施すことな
く、表面を平滑化するだけで、上述した集積回路や半導
体機能素子の作製に好適なウエハになる。
【０１０６】勿論、集積回路や半導体機能素子を作製す
るための層として、より高品質な層が求められる場合に
は、平滑化された表面の更にその上にエピタキシャル層
を形成してもよい。分離された第１のウエハ（半導体基
体）を利用・転用すると、当初のウエハとほぼ同じ値段
であるいは安価に転売でき、さらに付加価値を加えれば
（たとえばエピタキシャルウエハを作成）、より高い値
段で転売できるので、商業的に有利な半導体生産システ
ムを構築することができる。
【０１０７】また、図１１に示すような複数枚のＳＯＩ
ウエハと１枚のエピウエハの製造形態をとることも可能
である。
【０１０８】図１１の工程Ｓ１に示すように第１のウエ
ハを用意する。第１のウエハとしては、既述の半導体ウ
エハが好適に用いられる。
【０１０９】次に、工程Ｓ２のように、半導体ウエハに
分離層を形成して、半導体基体上に分離層を介して単結
晶半導体層を有する第１の部材を形成する。分離層の形
成方法は、多孔質層を形成した後その表面に非多孔質層
を形成する方法をとる。非多孔質層は多孔質層上にエピ
タキシャル成長させる方法、多孔質層の表面を水素を含
む雰囲気で熱処理して形成する方法で形成することがで
きる。
【０１１０】この場合、分離層形成前に半導体ウエハ表
面上に所定の厚さをもつ単結晶半導体層を形成してお
き、その層の内部に分離層を形成する。
【０１１１】ここでは、単結晶半導体層は不純物濃度の
異なる少なくとも２層から構成する。たとえば、半導体
ウエハ上に、該半導体ウエハ側から、第１の単結晶半導
体層、該第１の単結晶半導体層より不純物濃度の高い第
２の半導体層を形成する。該単結晶半導体層を多孔質化
する際は、不純物濃度の高い領域より不純物濃度の低い
領域の方が多孔度が高くなって脆弱となる。従って分離
位置をより厳密に規定することができる。
【０１１２】なお多孔質化は不純物濃度が低い領域が残
るように行う。
【０１１３】なお、分離層は、後述の水素や窒素などの
イオン注入により行うこともできる。
【０１１４】その後、工程Ｓ３では、分離層が形成され
た半導体ウエハに支持基材（第２の部材）となる部分を
形成し多層構造体を形成する。この支持基材となる部分
の形成方法は、既述の通りである。
【０１１５】次いで、工程Ｓ４では分離層において、多
層構造体を分離する。分離の方法は既述の方法が用いら
れる。
【０１１６】こうして得られた一方のウエハはＳＯＩウ
エハ等の付加価値の大変高いウエハとなり、これを用い
て半導体装置を作製することができる（工程Ｓ５）。作
製された半導体装置は、低消費電力、高速動作可能な優
れた半導体装置となり得る。
【０１１７】一方、分離された第１のウエハは、再び上
記工程における第１のウエハ或いは第２のウエハとして
利用する。必要に応じて分離された第１のウエハ上にエ
ピタキシャル層（たとえばＰ+ エピタキシャル層）を形
成する（工程Ｓ８）。なお既に述べたように多孔質化は
不純物濃度が低い領域が残るように行われているので、
半導体ウエハ上にはエピタキシャル層が残っており、こ
のエピタキシャル層で所望の品質のＳＯＩウエハが得ら
れる場合やエピタキシャル層の厚さが十分な場合は、工
程Ｓ８におけるエピタキシャル層を形成しなくともよ
い。
【０１１８】第１のウエハとして投入された場合、エピ
タキシャル層に上記分離層を形成することができる。な
お、剥離後の第１のウエハの表面を一旦平滑化したのち
エピタキシャル成長処理を施すことも好ましいものであ
る（図１２における工程Ｓ７）。もちろん研磨、エッチ
ング、熱処理を施すことなく剥離後洗浄だけしてエピタ
キシャル成長処理（工程Ｓ８）を施すこともできる。
【０１１９】上記第１のウエハの再利用は（ｎ−１）回
（ｎは２以上の自然数）行う。したがって、ＳＯＩウエ
ハ製造プロセスはｎ回行われ、ｎ枚のＳＯＩウエハが作
製されることになる。そして、ｎ回目の分離工程Ｓ４で
分離された第１のウエハは、再び上記工程における第１
のウエハ或いは第２のウエハとして利用するのではな
く、必要に応じて表面を平滑化して非ＳＯＩウエハ（例
えば、第１のウエハとして高濃度Ｐ型半導体ウエハを用
いた場合には、高濃度Ｐ型半導体ウエハ上にＰ-層が設
けられたエピタキシャルウエハ）として用いる（工程Ｓ
６）。或いは、モニターウエハやダミーウエハに転用す
ることもできる。また、特開平８−２１３６４５号公報
や特開平１０−２３３３５２号公報や特開平１０−２７
０３６１号公報に開示のプロセスを経てソーラーセルの
作製に転用することもできる。上記“ｎ”は既述の基準
等を用いて決定することができる。
【０１２０】以下、図面を参照して本発明の実施の形態
につきより詳しく説明する。 （実施形態１）図２は、本発明の第１実施形態によるウ
エハの製造方法を示す工程図である。
【０１２１】先ず、工程Ｓ１１では、ＣＺシリコンウエ
ハ、ＦＺシリコンウエハ、エピタキシャルシリコンウエ
ハや水素アニールされたシリコンウエハ等からなる第１
のウエハ１と、第２の部材となる第２のウエハ２とを用
意する。このうち第１のウエハ１の表面を陽極化成する
などして多孔質化して多孔質層４を形成する。第２のウ
エハ２は半導体が露出しているウエハであっても、表面
に絶縁膜を形成したものであってもよく、或いは第２の
ウエハの代わりに石英ガラスのような絶縁性光透過性基
板を用いてもよい。
【０１２２】続いて、工程Ｓ１２では、多孔質層４上に
非多孔質層５を形成して第１の部材を形成する。非多孔
質層５の形成方法としては、水素アニールにより多孔質
層４の孔を塞いで表層を非多孔質化する方法や、エピタ
キシャル成長により非多孔質の単結晶層を形成する方法
がある。
【０１２３】エピタキシャル成長に好適な温度は、成長
方法によっても異なるが、５００℃以上、ウエハ構成材
料の融点以下である。単結晶シリコンのウエハに適用す
る場合には温度の下限は６００℃、より好ましくは８０
０℃であり、温度の上限はシリコンの融点、より好まし
くは１４００℃、更に好ましくは１２００℃である。
【０１２４】エピタキシャル成長をＣＶＤ法やスパッタ
リング法により行う場合には、好適な雰囲気の圧力は、
大気圧、減圧いずれでもよいが、大気圧以下、３．９×
１０ -4Ｐａ以上、より好ましくは大気圧以下、１．３Ｐ
ａ以上である。
【０１２５】そして、必要に応じて非多孔質層５の表面
を酸化するなどして、非多孔質層５の上に絶縁層６を形
成する。酸化に代えて、ＣＶＤやスパッタリング等によ
り絶縁層６を形成してもよい。なお本実施形態では多孔
質層４が分離層になる。
【０１２６】工程Ｓ１３では、第１のウエハ１の絶縁層
６の表面と第２のウエハ２の表面とを貼り合せて多層構
造体１００を形成する。もちろん、第２のウエハ上にも
絶縁層を形成しておき、第１のウエハ及び第２のウエハ
上のそれぞれの絶縁層同士を貼り合わせてもよい。さら
に、第１のウエハ１上には絶縁層を形成せずに、第２の
ウエハ上にのみ絶縁層を形成し、当該絶縁層と非多孔質
層とを貼り合わせてもよい。貼り合せの際には、室温で
両者を接触させたのち熱処理して接合強度を高めてもよ
いし、陽極接合により貼り合せてもよい。または、接触
と同時に熱処理を行ってもよい。更に貼り合せ工程にお
いては、両者がより密着するように加圧しながら熱処理
等を行ってもよい。熱処理は酸化雰囲気や不活性ガス雰
囲気（Ｎ 2 ，Ａｒなど）で行うのが好ましい。
【０１２７】また、一対の貼り合せ面のいずれか一方に
酸素、窒素、シリコン、水素、希ガス（Ａｒ，Ｎｅ）、
アンモニア、水蒸気等のプラズマ処理を行い貼り合せ面
を予め活性化することも好ましいものである。更には、
間に接着層を介在させて貼り合せてもよい。接着層形成
のための接着剤としては、エポキシ、ポリイミド等を用
いることができる。
【０１２８】そして、工程Ｓ１４では、分離層（多孔質
層４）において、前述した方法により多層構造体を分離
する（４１、４２は分離された多孔質層を示す。）。剥
離された第１のウエハの非多孔質部分はウエハ形状を保
っており、分離された面上に多孔質層の残留部４１を有
している場合がある。一方、第２のウエハ２上には非多
孔質層５が絶縁層６とともに、第１のウエハから移設さ
れており、その分離された面上に多孔質層の残留部４２
を有している場合がある。もちろん、多孔質層４の上下
いずれかの界面で分離すれば、非多孔質層５あるいは第
１のウエハ１上に残留部が残らない場合もある。
【０１２９】工程Ｓ１５では、必要に応じて多孔質層の
残留部４２を除去する。残留部４２の厚さが比較的厚い
場合には、ふっ酸と過酸化水素及び／又はアルコールの
混合液をエッチャントとして用いて残留部４２を選択的
にウエットエッチングして除去し、その後水素アニール
により表面を平滑化する。
【０１３０】残留部４２の厚さが薄い場合やほとんど残
留してない場合には、ウエットエッチングすることなく
水素アニールして残留部４２の除去と同時に平滑化処理
を行ってもよい。こうして付加価値の高いＳＯＩウエハ
が得られる。もちろん、残留部４２の除去には、ＲＩＥ
等のドライエッチング（ラジカルドライエッチング）に
よることも可能である。
【０１３１】工程Ｓ１６では、剥離後のウエハ１上の残
留部４１を、研磨、ウエットエッチング、水素アニール
等により除去し、平滑化する。
【０１３２】こうして、バルクウエハが得られる。この
バルクウエハを工程Ｓ１１の第１のウエハ１として用
い、再び工程Ｓ１１〜工程Ｓ１５のＳＯＩウエハ製造プ
ロセスを行う。工程Ｓ１６で得られるバルクウエハの再
投入を（ｎ−１）回行い、工程Ｓ１１〜工程Ｓ１５をｎ
回繰り返してｎ枚のＳＯＩウエハを得る。繰り返す回数
は、前述の生産調整、工程管理、ウエハの表面性等の検
査による結果を基準に定める。もちろん、工程Ｓ１６で
得られるバルクウエハを工程Ｓ１１における第２のウエ
ハとして用いてもよい。
【０１３３】ｎ回目の工程Ｓ１６で、剥離後のウエハ１
（半導体基体）上の残留部４１を、研磨、ウエットエッ
チング、水素アニール等により除去し、平滑化してバル
クウエハを得る。こうして得られるバルクウエハを非Ｓ
ＯＩ製造プロセスに用いる。デバイス形成用ウエハやダ
ミーウエハ等に用いることができる。なお、残留部４１
を除去したのみで表面を平滑にしなくともよい。これは
工程Ｓ１７のようにエキタピシャル成長を行う場合には
表面平滑化もある程度行えるからである。
【０１３４】更に必要に応じて、工程Ｓ１７に示すよう
に、剥離後のウエハ１の表面にエピタキシャル成長処理
を行い非多孔質のＰ型単結晶半導体からなるエピタキシ
ャル層７を形成してもよい。こうしてエピタキシャルウ
エハが得られる。図２における工程Ｓ１７において、エ
ピタキシャルウエハを例に示してあるが、必ずしもこれ
に限られるものではない。
【０１３５】なお、既に説明したように第１のウエハと
して高濃度Ｐ型半導体ウエハを用いれば多孔質化に好適
なものとなり、工程Ｓ１７で得られるエピタキシャルウ
エハはＰ+ウエハ上にエピタキシャル層が形成されたウ
エハとなる。Ｐ- のエピタキシャル層とすれば、好適な
エピタキシャルウエハとなり得る。
【０１３６】第１のウエハ１の表面を陽極化成して多孔
質化する際には、電流密度や化成溶液を変えて、互いに
多孔度の異なる２層、あるいは３層以上の複数の多孔質
層としてもよい。
【０１３７】とりわけ、多孔質層４上の非多孔質層５側
から第１の多孔度を有する第１の多孔質層、第１の多孔
度より大きい第２の多孔度を有する第２の多孔質層をこ
の順に有することが好ましい。かかる構成をとることに
より第１の多孔質層上には、欠陥等の少ない非多孔質層
（たとえば、非多孔質単結晶シリコン層）が形成でき
る。また、第２の多孔質層を分離用の層として機能させ
ることができる。
【０１３８】第１の多孔質層の第１の多孔度としては、
１０％〜３０％、より好ましくは１５％〜２５％である
ことが望ましい。
【０１３９】また、第２の多孔質層の第２の多孔度とし
ては、３５％〜７０％、より好ましくは４０％〜６０％
であることが望ましい。
【０１４０】陽極化成用の化成液としては、フッ化水素
を含む溶液、フッ化水素とエタノールを含む溶液やフッ
化水素とイソプロピルアルコールを含む溶液、フッ化水
素と過酸化水素とを含む溶液、フッ化水素とキレート化
合物とを含む溶液、フッ化水素と界面活性剤とを含む溶
液などを用いることができる。
【０１４１】ここで多孔質層４上に非多孔質層５を形成
するに先立って、下記の（１）〜（４）の工程を少なく
とも１つ付加することもできる。好ましくは、（１）→
（２）、より好ましくは（１）→（２）→（３）、ある
いは（１）→（２）→（４）、更に好ましくは（１）→
（２）→（３）→（４）と一連の工程を行うことがよ
い。
【０１４２】（１）孔壁への保護膜形成工程 多孔質層の孔壁に酸化膜や窒化膜などの保護膜を設け、
熱処理による孔の粗大化を防いでもよい。例えば、酸化
性雰囲気で熱処理（２００℃〜７００℃）を行う。その
際多孔質層の表面に形成された酸化膜等を除去（例えば
ＨＦを含む溶液に表面をさらす。）してもよい。
【０１４３】（２）水素ベーキング工程 多孔質層を水素を含む還元性雰囲気中８００℃〜１２０
０℃で熱処理することにより、多孔質層の層表面にある
孔をある程度封止する。
【０１４４】（３）微量原料供給工程 上記水素ベーキング工程で封止できない場合に、非多孔
質層５の原料物質を微小量供給することで、より一層の
層表面の孔の封止を行う。
【０１４５】具体的には、成長速度が２０ｎｍ／ｍｉ
ｎ．以下、好ましくは１０ｎｍ／ｍｉｎ．以下、より好
ましくは２ｎｍ／ｍｉｎ．以下の成長速度となるように
供給原料を調節する。
【０１４６】（４）高温ベーキング工程 前述の水素ベーキング工程及び／又は、微量原料供給工
程における処理温度よりも高い温度であって、かつ水素
を含む還元性雰囲気中で熱処理する。
【０１４７】これにより、多孔質層表面のより十分な封
止とともに平滑化が可能となる。
【０１４８】多層構造体１００を分離する方法として
は、引張り力、圧縮力、せん断力等を加えたり、多層構
造体１００側面に流体を吹きつける方法等がある。
【０１４９】使用する流体としては、水、アルコールな
どの有機溶媒やフッ酸、硝酸などの酸、あるいは水酸化
カリウムなどのアルカリその他分離領域を選択的にエッ
チングする作用のある液体なども使用可能である。低温
冷却流体、超冷却液体、光子ビームや電子ビームを用い
ることもできる。
【０１５０】さらに流体として空気、窒素ガス、炭酸ガ
ス、希ガスなどの気体を用いても良い。分離領域に対し
てエッチング作用を持つガスやプラズマを用いることも
できる。水をジェット流として用いる場合は、不純物金
属やパーティクル等を除去した純水、超純水などの純度
の高い水を使用することができる。また、分離工程を完
全低温プロセスで行えばウォータージェットによる分離
後にウエハに付着したパーティクル等を洗浄して除去す
ることも充分可能である。
【０１５１】勿論、上述した様々な分離方法を組み合わ
せて併用してもよい。
【０１５２】多孔質層の残留部４１，４２を除去する必
要がある場合には、研磨、研削、あるいはエッチング、
またはこれらの組合わせにより行うことができる。
【０１５３】研磨方法として、化学的機械的研磨（ＣＭ
Ｐ）も好ましいものである。
【０１５４】ＣＭＰを行う際の、研磨剤としては、シリ
カガラス（borosilicate glass）、二酸化チタン、窒化
チタン、酸化アルミニウム、硝酸鉄（iron nitrate）、
酸化セリウム、コロイダルシリカ、窒化シリコン、炭化
シリコン、グラファイト、ダイヤモンドなどの研磨粒、
あるいはこれら研磨粒とＨ2 Ｏ2 やＫＩＯ3 などの酸化
剤やＮａＯＨ，ＫＯＨ等のアルカリ溶液を混合した砥粒
液を用いることができる。
【０１５５】なお、貼り合わせ前に非多孔質層５表面に
絶縁層６を形成するため酸化雰囲気で熱処理すると、図
３（Ａ）のように第１のウエハ裏面及び側面にも酸化膜
６を形成することができる。
【０１５６】そして多層構造形成工程、分離工程を経て
得られる第１のウエハ（図３（Ｂ））を再度ＳＯＩ製造
工程において第１のウエハとして繰り返し使用すれば、
酸化膜６をしだいに厚く形成することができる。なお、
陽極化成により分離層を形成する場合は、一旦、酸化膜
をはがすが、ＳＯＩウエハの製造に使用する際に再度酸
化膜を形成すればよい。
【０１５７】そして、ｎ枚のＳＯＩウエハの製造ととも
に得られる１枚のバルクウエハは側面及び／又は裏面に
酸化膜を有するので、バックシールつきのバルクウエハ
としてＣＭＯＳ等のデバイスプロセスに用いることがで
きる。
【０１５８】バックシールは、ウエハへのデバイス形成
時の熱処理によりウエハ内の不純物が外方に拡散するこ
とを防ぐものである。
【０１５９】もちろん、第１のウエハの側面、裏面に一
回のＳＯＩ製造プロセスで形成されたバックシールでも
十分な場合もあるが、好ましくは、２回以上のＳＯＩ製
造工程に用いることが好ましい。
【０１６０】従って、繰り返し回数“ｎ”を決定するに
あたって、第１のウエハの側面裏面に形成されるバック
シールの厚さが所望の厚さになっているか否かを基準と
して決定することもできる。イオン注入により分離層を
形成する場合には、既にウエハの表面に形成されている
酸化膜を必ずしも除去する必要がないので、上記“ｎ”
が増える毎に、バックシールの厚さが厚くなる。なお、
本実施形態において詳細に説明した事項は、第２の実施
形態以降においても適用できることはもちろんである。 （実施形態２）図４は、本発明の第２実施形態によるウ
エハの製造方法を示す工程図である。
【０１６１】先ず、工程Ｓ２０では、ＣＺシリコンウエ
ハ、ＦＺシリコンウエハ等のバルクウエハからなる第１
のウエハ１を用意し、拡散法やイオン打込み法を用いて
第１のウエハの表層に、ドーパントを添加した単結晶半
導体層３を形成する。この単結晶半導体層３としては、
ボロン濃度が１×１０17ｃｍ-3〜１×１０20ｃｍ-3程の
Ｐ+ 層とすることが好ましい。
【０１６２】工程Ｓ２１では、ＣＺシリコンウエハ、Ｆ
Ｚシリコンウエハ等のバルクウエハ等からなる第２の部
材となる第２のウエハ２を用意する。
【０１６３】第２のウエハは半導体が露出しているウエ
ハであっても、表面に絶縁膜を形成したものであっても
よく、或いは第２のウエハの代わりに石英ガラスのよう
な絶縁性光透過性基板を用いてもよい。
【０１６４】また、第１のウエハ１の単結晶半導体層３
の表面を陽極化成するなどして多孔質化して多孔質層４
を形成する。この時、多孔質層４の下方に非多孔質の層
１０が１００ｎｍ乃至２０μｍ程残るように単結晶半導
体層３の表層のみを多孔質化することが好ましい。
【０１６５】続いて、工程Ｓ２２では、多孔質層４上に
非多孔質層５を形成して第１の部材を形成する。非多孔
質層５の形成方法としては、水素アニールにより多孔質
層４の孔を塞いで表層を非多孔質化する方法や、エピタ
キシャル成長により非多孔質の単結晶層を形成する方法
がある。
【０１６６】そして、必要に応じて非多孔質層５の表面
を酸化するなどして、非多孔質層５の上に絶縁層６を形
成する。熱酸化に代えて、ＣＶＤやスパッタリング等に
より絶縁層６を形成してもよい。本実施形態では多孔質
層４が分離層になる。
【０１６７】工程Ｓ２３では、第１のウエハ１の絶縁層
６の表面と第２のウエハ２の表面とを貼り合せて多層構
造体１００を形成する。貼り合せの際には、室温で両者
を接触させたのち熱処理して接合強度を高めてもよい
し、陽極接合により貼り合せてもよい。又は、接触と同
時に熱処理を行ってもよい。更に貼り合せ工程において
は、両者がより密着するように加圧しながら熱処理等を
行ってもよい。
【０１６８】また、一対の貼り合せ面のすくなくともい
ずれか一方に酸素、窒素、シリコン、水素、希ガス等の
プラズマ処理を行い貼り合せ面を予め活性化することも
好ましいものである。更には、間に接着層を介在させて
貼り合せてもよい。
【０１６９】そして、工程Ｓ２４では、分離層（多孔質
層４）において、前述した方法により多層構造体１００
を分離する。剥離された第１のウエハの非多孔質部分は
ウエハ形状を保っており、分離された面上に多孔質層の
残留部４１を有する場合がある。一方、第２のウエハ２
上には非多孔質層５が絶縁層６とともに、第１のウエハ
から移設されており、その分離された面上に多孔質層の
残留部４２を有する場合がある。
【０１７０】工程Ｓ２５では、必要に応じて残留部４２
を除去する。残留部４２の厚さが比較的厚い場合には、
ふっ酸と過酸化水素とアルコールの混合液をエッチャン
トとして用いて残留部４２を選択的にウエットエッチン
グして除去し、その後水素アニールにより表面を平滑化
する。残留部４２の厚さが薄い場合には、ウエットエッ
チングすることなく水素アニールして残留部４２の除去
と同時に平滑化処理を行ってもよい。こうして付加価値
の高いＳＯＩウエハが得られる。もちろん残留部が実質
的になければ、残留部４２の除去工程等を省略すること
もできる。
【０１７１】工程Ｓ２６では、剥離後のウエハ１（半導
体基体）上の残留部４１を、研磨、ウエットエッチン
グ、水素アニール等により除去し、平滑化する。このと
きウエハ１上には非多孔質の層１０が残っている。その
まま、工程Ｓ２０〜Ｓ２４の工程を行ってもよいし、ま
た、この非多孔質の層１０を有するウエハ１の非多孔質
の層１０を除去して（工程Ｓ２８）バルクウエハとした
ウエハ１を工程Ｓ２０の第１のウエハ１として用い、再
び工程Ｓ２０〜工程Ｓ２５のＳＯＩウエハ製造プロセス
を行うこともできる。
【０１７２】工程Ｓ２６又は工程Ｓ２８で得られるウエ
ハの再投入を（ｎ−１）回行い、工程Ｓ２０〜工程Ｓ２
５をｎ回繰り返してｎ枚のＳＯＩウエハを得る。
【０１７３】ｎ回目の工程Ｓ２６で、剥離後のウエハ１
（半導体基体）上の残留部４１を、研磨、ウエットエッ
チング、水素アニール等により除去し、平滑化すると非
多孔質層１０を有するウエハを得ることができる。ま
た、さらに非多孔質の層１０をも除去すれば最初と同じ
バルクウエハが得られる（工程Ｓ２８）。
【０１７４】更に必要に応じて、工程Ｓ２７に示すよう
に剥離後のウエハ１の表面にエピタキシャル成長処理を
行い非多孔質のＰ型単結晶半導体からなるエピタキシャ
ル層７を形成してもよい。こうしてエピタキシャルウエ
ハが得られる。 （実施形態３）次に、図４を再び参照して、本発明の第
３実施形態によるウエハの製造方法について説明する。
【０１７５】先ず、工程Ｓ２０では、ＣＺシリコンウエ
ハ、ＦＺシリコンウエハ等のバルクウエハからなる第１
のウエハ１を用意し、その表面上にエピタキシャル成長
処理により単結晶半導体層３を形成する。この単結晶半
導体層３としては、ボロン濃度が１×１０17ｃｍ-3〜１
×１０20ｃｍ-3程のＰ+ 層とすることが好ましい。
【０１７６】工程Ｓ２１では、ＣＺシリコンウエハ、Ｆ
Ｚシリコンウエハ、水素アニール処理されたウエハ等の
バルクウエハ等からなる第２の部材たる第２のウエハ２
を用意する。
【０１７７】第２のウエハは半導体が露出しているウエ
ハであっても、表面に絶縁膜を形成したものであっても
よく、或いは第２のウエハの代わりに石英ガラスのよう
な絶縁性光透過性基板を用いてもよい。
【０１７８】また、第１のウエハのエピタキシャル層３
の表面を陽極化成するなどして多孔質化して多孔質層４
を形成する。この時、多孔質層４の下方に非多孔質のエ
ピタキシャル層１０が１００ｎｍ乃至２０μｍ程残るよ
うにエピタキシャル層３の表層のみを多孔質化すること
が好ましい。もちろん、エピタキシャル層３すべてを多
孔質化したり、エピタキシャル層３の厚さ以上の深さま
で多孔質化することもできる。かかる場合、エピタキシ
ャル層３と第１のウエハ１との不純物濃度をかえておけ
ば、互いに多孔度の異なる２層の多孔質層を形成するこ
とができる。
【０１７９】続いて、工程Ｓ２２では、多孔質層４上に
非多孔質層５を形成して第１の部材を形成する。非多孔
質層５の形成方法としては、水素アニールにより多孔質
層４の孔を塞いで表層を非多孔質化する方法や、エピタ
キシャル成長により非多孔質の単結晶層を形成する方法
がある。そして、必要に応じて非多孔質層５の表面を酸
化するなどして、非多孔質層５の上に絶縁層６を形成す
る。熱酸化に代えて、ＣＶＤやスパッタリング等により
絶縁層６を形成してもよい。本実施形態では多孔質層４
が分離層になる。
【０１８０】工程Ｓ２３では、第１のウエハ１の絶縁層
６の表面と第２のウエハ２の表面とを貼り合せて多層構
造体１００を形成する。貼り合せの際には、室温で両者
を接触させたのち熱処理して接合強度を高めてもよい
し、陽極接合により貼り合せてもよい。又は、接触と同
時に熱処理を行ってもよい。更に貼り合せ工程において
は、両者がより密着するように加圧しながら熱処理等を
行ってもよい。
【０１８１】また、一対の貼り合せ面の少なくともいず
れか一方に酸素、窒素、シリコン、水素、希ガス等のプ
ラズマ処理を行い貼り合せ面を予め活性化することも好
ましいものである。更には、間に接着層を介在させて貼
り合せてもよい。
【０１８２】そして、工程Ｓ２４では、分離層（多孔質
層４）において、前述した方法により多層構造体１００
を分離する。剥離された第１のウエハの非多孔質部分は
ウエハ形状を保っており、分離された面上に多孔質層の
残留部４１を有している場合がある。一方、第２のウエ
ハ２上には非多孔質層５が絶縁層６とともに、第１のウ
エハから移設されており、その分離された面上に多孔質
層の残留部４２を有している場合がある。
【０１８３】工程Ｓ２５では、残留部４２を除去する。
残留部４２の厚さが比較的厚い場合には、ふっ酸と過酸
化水素とアルコールの混合液をエッチャントとして用い
て残留部４Ｂを選択的にウエットエッチングして除去
し、その後水素アニールにより表面を平滑化する。残留
部４２の厚さが薄い場合には、ウエットエッチングする
ことなく水素アニールして残留部４２の除去と同時に平
滑化処理を行ってもよい。こうして付加価値の高いＳＯ
Ｉウエハが得られる。
【０１８４】工程Ｓ２６では、剥離後のウエハ１（半導
体基体）上の残留部４１を、研磨、ウエットエッチン
グ、水素アニール等により除去し、平滑化する。このと
きウエハ１上にはエピタキシャル層１０が残っている。
このエピタキシャル層１０を有するウエハ１又はエピタ
キシャル層１０を除去して（工程Ｓ２８）バルクウエハ
としたウエハ１、を工程Ｓ２０の第１のウエハ１又は第
２のウエハ２として用い、再び工程Ｓ２０〜工程Ｓ２５
のＳＯＩウエハ製造プロセスを行う。工程Ｓ２６又は工
程Ｓ２８で得られるウエハの再投入を（ｎ−１）回行
い、工程Ｓ２０〜工程Ｓ２５をｎ回繰り返してｎ枚のＳ
ＯＩウエハを得る。
【０１８５】ｎ回目の工程Ｓ２６で、剥離後のウエハ１
（半導体基体）上の残留部４１を、研磨、ウエットエッ
チング、水素アニール等により除去し、平滑化するとエ
ピタキシャル層１０を有するウエハを得ることができ
る。この状態で水素アニールを施せば、表面は平滑化さ
れるとともに含有ボロン濃度が外方拡散により低下して
層１０は、Ｐ- 型単結晶半導体層となる。これは所謂Ｐ
- エピタキシャルウエハと同品質のウエハである。積極
的に外方拡散する必要がない場合には、研磨乃至短時間
の水素アニールにより表面平滑化してもＰ+ エピタキシ
ャルウエハと同品質のウエハになる。
【０１８６】また、エピタキシャル層１０をも除去すれ
ば最初と同じバルクウエハが得られる（工程Ｓ２８）。
【０１８７】更に必要に応じて、工程Ｓ２７に示すよう
に剥離後のウエハ１の表面にエピタキシャル成長処理を
行い非多孔質のＰ型単結晶半導体からなるエピタキシャ
ル層７を形成してもよい。こうしてエピタキシャルウエ
ハが得られる。その場合のエピタキシャル層としては、
Ｐ-エピタキシャル層やＮエピタキシャル層などであ
る。 （実施形態４）図５は、本発明の第４実施形態によるウ
エハの製造方法を示す工程図である。
【０１８８】先ず、工程Ｓ３１では、ＣＺシリコンウエ
ハ、ＦＺシリコンウエハ等のバルクウエハからなる第１
のウエハ１と、第２の部材となる第２のウエハ２とを用
意する。
【０１８９】このうち第１のウエハの表面を酸化するな
どして絶縁層６を形成しておくことが望ましい。第２の
ウエハは半導体が露出しているウエハであっても、表面
に絶縁膜を形成したものであってもよく、或いは第２の
ウエハの代わりに石英ガラスのような絶縁性光透過性基
板を用いてもよい。サファイア基板やＳｉＣあるいはダ
イヤモンド薄膜でもよい。
【０１９０】続いて、工程Ｓ３２では、水素、窒素、Ｈ
ｅ、Ａｒ等の希ガス、水蒸気、メタン、水素化合物など
から選択されるイオンを注入し、所定の深さのところに
分離層となる微少空隙を含む層１４を形成する。こうし
て分離層１４の上には単結晶半導体の非多孔質層５が残
る。こうして第１の部材が形成される。イオン注入され
た層とは、凝集により微小な空洞（micro cavity）を形
成する層である。なお、当該イオン注入された層を用い
て分離を行うことに関しては、たとえば、米国特許５３
７４５６４号に記載がある。
【０１９１】工程Ｓ３３では、第１のウエハ１の絶縁層
６の表面と第２のウエハ２の表面とを貼り合せて多層構
造１００体を形成する。室温のままでもよいし貼り合せ
の際には、室温で両者を接触させたのち熱処理して接合
強度を高めてもよいし、陽極接合により貼り合せてもよ
い。又は、接触と同時に熱処理を行ってもよい。更に貼
り合せ工程においては、両者がより密着するように加圧
しながら熱処理等を行ってもよい。また、間に接着層を
介在させて貼り合せてもよい。また、一対の貼り合せ面
の少なくともいずれか一方に酸素、窒素、シリコン、水
素、希ガス（Ａｒ，Ｎｅ）、アンモニア、水蒸気等のプ
ラズマ処理を行い貼り合せ面を予め活性化することも好
ましいものである。
【０１９２】そして、工程Ｓ３４では、分離層１４にお
いて、前述した方法により多層構造体を分離する。本例
の方法では、工程Ｓ３３の熱処理時に温度を５００℃以
上とすれば貼り合せと同時に分離現象が発生することも
ある。
【０１９３】剥離された第１のウエハの非多孔質部分は
ウエハ形状を保っており、分離された面上に分離層１４
の残留部１４１を有する場合がある。一方、第２のウエ
ハ２上には非多孔質層５が絶縁層６とともに、第１のウ
エハから移設されており、その分離された面上に分離層
１４の残留部１４２を有する場合がある。
【０１９４】工程Ｓ３５では、残留部１４２を除去す
る。この時は、低い研磨レートで研磨すればよいし、そ
の後水素アニールしてもよい。或いは、研磨することな
く水素アニールして残留部１４２の除去と同時に平滑化
処理を行ってもよい。こうして付加価値の高いＳＯＩウ
エハが得られる。
【０１９５】工程Ｓ３６では、剥離後のウエハ１（半導
体基体）上の残留部１４１を、研磨、ウエットエッチン
グ、水素アニール等により除去し、平滑化する。こうし
て、バルクウエハが得られる。
【０１９６】このバルクウエハを工程Ｓ３１の第１のウ
エハ１又は第２のウエハ２として用い、再び工程Ｓ３１
〜工程Ｓ３５のＳＯＩウエハ製造プロセスを行う。工程
Ｓ３６で得られるバルクウエハのＳＯＩウエハ製造プロ
セスへの再投入を（ｎ−１）回行い、工程Ｓ３１〜工程
Ｓ３５をｎ回繰り返してｎ枚のＳＯＩウエハを得る。
【０１９７】ｎ回目の工程Ｓ３６で、剥離後のウエハ１
（半導体基体）上の残留部１４１を、研磨、ウエットエ
ッチング、水素アニール等により除去し、平滑化してバ
ルクウエハを得る。
【０１９８】更に必要に応じて、工程Ｓ３７に示すよう
に剥離後のウエハ１の表面にエピタキシャル成長処理を
行い非多孔質のＰ型単結晶半導体からなるエピタキシャ
ル層７を形成してもよい。こうしてエピタキシャルウエ
ハが得られる。
【０１９９】第１のウエハ１として高濃度Ｐ型ウエハ、
エピタキシャル層７としてＰ- 単結晶層を用いることに
より工程Ｓ３７でＰ- エピ／Ｐ+ 基板ができ、工程Ｓ３
５で水素アニールを行えば、高濃度Ｐ+ 層５はボロンの
外方拡散により低濃度化されＳＯＩウエハ（Ｐ- 層）が
できる。
【０２００】以下、分離層１４の形成に関して詳述す
る。
【０２０１】イオン注入には、ビームラインイオン注入
装置を用いることや、国際公開公報ＷＯ９８／５２２１
６号、ＷＯ９９／０６１１０号やProceedings 1998 IEE
E International SOI Conference、Oct.1998に記載のプ
ラズマ浸漬イオン注入（Plasma Immersion Ion Implant
ation(PIII)）プロセスにより注入することもできる。
【０２０２】注入されるイオン種としては、水素、水蒸
気、メタン、水素化合物、Ｈｅ，Ａｒ，Ｋｒ，Ｘｅ等の
希ガスが用いられる。
【０２０３】水素を用いる場合は、Ｈ+ の他Ｈ2 +やＨ3 +
であってもよい。正イオンのみではなく、Ｈ-などの負
イオンでもよい。また、これらを組合わせて使用しても
よい。
【０２０４】注入ドーズ量としては、１０15ａｔｍｓ
／ｃｍ2以上１０18ａｔｍｓ ／ｃｍ2 以下、好ましくは
１０16ａｔｍｓ ／ｃｍ2以上１０17ａｔｍｓ ／ｃｍ2
以下で用いることができる。
【０２０５】注入エネルギーは、１ＫｅＶから１ＭｅＶ
の範囲で用いることができる。
【０２０６】注入温度は−２００℃から６００℃の範囲
で行うことができるが、貼り合わせ工程前にブリスタ
（微小空洞によるウエハ表面のふくらみ）やフレーキン
グ（ウエハ表層のはがれ）を起こさないように、４００
℃よりも低温であることが望ましい。
【０２０７】従って、多層構造体１００を形成する場合
にも、熱処理温度は４００℃以下であることが望まし
い。
【０２０８】多層構造体を熱処理で分離する場合の熱処
理は、４００℃以上１０００℃以下、より好ましくは４
００℃以上６００℃以下の範囲である。
【０２０９】また、多層構造体を既述の流体ジェットを
用いて分離すること、あるいは熱処理と流体ジェットと
を組み合わせて分離することもできる。
【０２１０】流体ジェットとしては、高圧水等の液体、
チッ素ガス等の気体等の他、既述の流体を用いることが
できる。
【０２１１】チッ素ガス等の流体を分離層１４付近に吹
きつける場合は、室温での分離も可能となる。 （実施形態５）図６は、本発明の第５実施形態によるウ
エハの製造方法を示す工程図である。
【０２１２】先ず、工程Ｓ４０では、ＣＺシリコンウエ
ハ、ＭＣＺシリコンウエハ、ＦＺシリコンウエハ等のバ
ルクウエハからなる第１のウエハ１を用意し、その表面
上にエピタキシャル成長処理により単結晶半導体層３を
形成する。
【０２１３】工程Ｓ４１では、ＣＺシリコンウエハ、Ｆ
Ｚシリコンウエハ等のバルクウエハ等からなる第２の部
材たる第２のウエハ２を用意する。
【０２１４】第２のウエハは半導体が露出しているウエ
ハであっても、表面に絶縁膜を形成したものであっても
よく、或いは第１のウエハの代わりに石英ガラスのよう
な絶縁性光透過性基板であってもよい。
【０２１５】また、必要に応じて第１のウエハのエピタ
キシャル層３の表面を熱酸化するなどして絶縁層６を形
成する。次に、水素、窒素、希ガス等から選択されるイ
オンを注入し、所定の深さのところに分離層となる微少
空隙を含む層１４を形成する。こうして分離層１４の上
には単結晶半導体の非多孔質層５が残る。こうして第１
の部材が形成される。なお、分離層１４の形成には、実
施形態４記載の方法を用いることができる。
【０２１６】この時、分離層１４の下方に非多孔質のエ
ピタキシャル層１０が１０ｎｍ乃至２０μｍ程残るよう
にエピタキシャル層３中にイオンを注入することが好ま
しい。
【０２１７】工程Ｓ４３では、第１のウエハ１の絶縁層
６の表面と第２のウエハ２の表面とを貼り合せて多層構
造体１００を形成する。室温のままでもよいし貼り合せ
の際には、室温で両者を接触させたのち熱処理して接合
強度を高めてもよいし、陽極接合により貼り合せてもよ
い。又は、接触と同時に熱処理を行ってもよい。更に貼
り合せ工程においては、両者がより密着するように加圧
しながら熱処理等を行ってもよい。また、第１のウエハ
と第２のウエハ間に接着層を介在させて貼り合せてもよ
い。
【０２１８】また、一対の貼り合せ面の少なくともいず
れか一方に酸素、窒素、シリコン、水素、希ガス等のプ
ラズマ処理を行い貼り合せ面を予め活性化することも好
ましいものである。
【０２１９】そして、工程Ｓ４４では、分離層１４にお
いて、前述した方法により多層構造体を分離する。本例
の方法では、工程Ｓ３３の熱処理時に温度を５００℃以
上とすれば貼り合せと同時に分離現象が発生することも
ある。
【０２２０】剥離された第１のウエハ１はその厚みが減
少することなくウエハ形状を保っており、分離された面
上に分離層１４の残留部１４１を有している。一方第２
のウエハ２上には非多孔質層５が絶縁層６とともに、第
１のウエハから移設されており、その分離された面上に
分離層１４の残留部１４２を有している。
【０２２１】工程Ｓ４５では、残留部１４２を除去す
る。
【０２２２】この時は、低い研磨レートで研磨すればよ
いし、その後水素アニールしてもよい。或いは、研磨す
ることなく水素アニールして残留部１４２の除去と同時
に平滑化処理を行ってもよい。こうして付加価値の高い
ＳＯＩウエハが得られる。
【０２２３】工程Ｓ４６では、剥離後のウエハ１（半導
体基体）上の残留部１４１を、研磨、ウエットエッチン
グ、水素アニール等により除去し、平滑化する。このと
きウエハ１上にはエピタキシャル層１０が残っている。
このエピタキシャル層１０を有するウエハ１又はエピタ
キシャル層１０を除去して（工程Ｓ４８）バルクウエハ
としたウエハ１を工程Ｓ４０の第１のウエハ１として用
い、再び工程Ｓ４０〜工程Ｓ４５のＳＯＩウエハ製造プ
ロセスを行う。
【０２２４】工程Ｓ４６又は工程Ｓ４８で得られるウエ
ハの再投入を（ｎ−１）回行い、工程Ｓ４０〜工程Ｓ４
５をｎ回繰り返してｎ枚のＳＯＩウエハを得る。
【０２２５】ｎ回目の工程Ｓ４６で、剥離後のウエハ１
（半導体基体）上の残留部１４１を、研磨、ウエットエ
ッチング、水素アニール等により除去し、平滑化すると
エピタキシャル層１０を有するウエハを得ることができ
る。
【０２２６】この状態で水素アニールを施せば、表面は
平滑化されるとともに、もしボロン濃度が高ければ含有
ボロン濃度が外方拡散により低下して層１０は、Ｐ-型
単結晶半導体層となる。
【０２２７】また、エピタキシャル層１０をも除去すれ
ば最初と同じバルクウエハが得られる（工程Ｓ４８）。
【０２２８】更に必要に応じて、工程Ｓ４７に示すよう
に剥離後のウエハ１の表面にエピタキシャル成長処理を
行い非多孔質のＰ型単結晶半導体からなるエピタキシャ
ル層７を形成してもよい。こうしてエピタキシャルウエ
ハが得られる。
【０２２９】第１のウエハ１として高濃度Ｐ型ウエハ、
エピタキシャル層７としてＰ-単結晶層を用いることに
より工程Ｓ４７でＰ-エピ／Ｐ+基板ができ、工程Ｓ４５
で水素アニールを行えば、高濃度Ｐ+層５はボロンの外
方拡散により低濃度化されＳＯＩウエハ（Ｐ-層）がで
きる。なお、本発明において高濃度Ｐ型半導体ウエハと
は、比抵抗としては、およそ０．００１〜０．５Ωｃ
ｍ、ボロン濃度としては、およそ１×１０17ｃｍ-3以上
１×１０20ｃｍ-3以下である。 （実施形態６）第１の基板として、シリコンウエハのよ
うな半導体基板を用意する。該半導体基板の上にＣＶＤ
や分子線エピタキシャル成長のような方法により、ヘテ
ロエピタキシャル成長させた他の半導体からなる半導体
層を形成する。この半導体はＳｉＧｅやＧｅである。
【０２３０】一方、第２の基板としてシリコンウエハを
用意する。半導体層の表面及び／又は第２の基板表面の
うちすくなくともいずれか一方の表面に酸化膜のような
絶縁膜を形成する。
【０２３１】第１の基板及び第２の基板を貼り合せて、
多層構造体を得る。
【０２３２】こうして得られた多層構造体においては、
ヘテロ界面即ち第１の基板と半導体層との界面に応力が
集中するので、この界面で多層構造体は剥離し易い構造
になっている。
【０２３３】よって、上述した分離のためのエネルギー
を与えると、それがきっかけになり多層構造体は分離
し、半導体層は第２の基板上に移設される。なお、分離
面は多少ゆらぐ可能もあり、必要に応じて平坦化を行
う。分離された第１の基板上に再度ヘテロエピタキシャ
ル層を成長させ、当該ヘテロエピタキシャル層の第２の
基板上への移設を複数回繰り返した後、第１の基板はバ
ルクウエハあるいはエピタキシャルウエハとして転用す
る。（製造システム）以下、本発明のウエハの製造方法
を実施するに適した製造システム（製造プラント）につ
いて説明する。
【０２３４】図７は製造システムの一例を示す模式的説
明図である。同図に示すように、第１の基板（ウエハ）
１は、陽極化成装置、エピタキシャル成長装置、イオン
注入装置、酸化装置等を有するプロセス装置群５１に送
られ、前述した工程Ｓ２等を実施する。
【０２３５】分離層が形成された第１の基板１は、貼り
合せ装置群５２に送られて、ここで第２の基板（ウエ
ハ）２と貼り合わされ、多層構造体が得られる。
【０２３６】多層構造体はたとえばウオータージェット
装置、熱処理装置、楔挿入装置、等を含む分離装置群５
３に送られ、ここで分離がなされる。
【０２３７】分離後の第２の基板は、エッチング装置、
研磨装置、熱処理装置等を含む分離層除去及び表面平滑
化装置群５４に送られて、処理がなされＳＯＩウエハ２
０が完成する。
【０２３８】一方、剥離された第１の基板は装置群５４
にて平滑化処理がなされてバルクウエハとして、再度第
１の基板として、プロセス装置群５１に送られる。
【０２３９】こうしてＳＯＩウエハ製造が必要な回数
（ｎ回）行われ、ｎ枚のＳＯＩウエハが製造される。
【０２４０】ｎ回目の分離後、剥離された第１の基板は
装置群５４にて平滑化処理がなされてバルクウエハ或い
はエピタキシャル装置５５に送られてエピタキシャル成
長処理が施されエピタキシャルウエハ２１が完成する。
【０２４１】なお、エピタキシャル成長処理がされる場
合、エピタキシャル装置５５はプロセス装置群５１のエ
ピタキシャル装置と共用することができエピタキシャル
装置の稼働効率を上げることができる。
【０２４２】これら、ＳＯＩウエハ２０とエピタキシャ
ルウエハ２１（或いはバルクウエハ）は検査解析装置群
５６に送られ、膜厚分布測定、異物粒子密度測定、欠陥
密度測定等が行われ、出荷箱詰め装置群５７にて箱詰め
され出荷される。５８はメンテナンスエリア、５９はウ
エハを搬送するためのクリーンエリアである。
【０２４３】図８は、図７のシステムを一部変更したも
ので、得られたＳＯＩウエハ２０とエピタキシャルウエ
ハ２１（又はバルクウエハ）を別々に検査し、箱詰めす
るようにしたものである。
【０２４４】図９は、ｎ回目の分離後の第１のウエハ
（すなわち、ｎ回のＳＯＩ製造工程に用いられた１枚の
ウエハ）の転用先を決めるための検査工程のフローチャ
ートである。
【０２４５】図９に示すように、まずｎ回目の分離後の
第１のウエハの表面異物測定を行う（工程Ｓ５０）。表
面の異物が測定されない又は基準値以下であれば、次に
第１の基準（低い基準）に基づいて表面ラフネスの測定
を行う（工程Ｓ５１）。
【０２４６】表面ラフネスの第１の基準を満足するとき
は、第２の基準（第１の基準より高い基準）に基づいて
表面ラフネスの測定を行う（工程Ｓ５２）。
【０２４７】表面ラフネスの第２の基準を満足するとき
は、エッジ部の判定を行う（工程Ｓ５３）。エッジ部が
問題なければ、製品化されデバイスウエハ，エピウエ
ハ，高品質ダミーウエハとして用いる（工程Ｓ５４）。
【０２４８】工程Ｓ５０で表面の異物が基準値を超えて
いる場合、又は工程Ｓ５１で表面のラフネスが第１の基
準を満足しない場合は、再洗浄、再研磨等の再表面処理
を行う（工程５５）。
【０２４９】再表面処理後は必要に応じて、再度工程Ｓ
５０〜Ｓ５４の検査を行うか、ダミー用ウエハとして用
いる（工程Ｓ５６）。
【０２５０】また、工程Ｓ５２で表面のラフネスが第２
の基準を満足しない場合は、ダミー用ウエハとして用い
る（工程Ｓ５６）。
【０２５１】工程Ｓ５３でエッジ判定で問題があればエ
ッジポリッシュ等の再エッジ処理を行う（工程Ｓ５
７）。エッジの仕様を問わないものはそのまま製品化さ
れ、デバイスウエハ，エピウエハ，高品質ダミーウエハ
として用いる（工程Ｓ５４）。
【０２５２】以下、図面を参照して本発明の実施の形態
につきより詳しく説明する。 （実施形態７）図１３は、本発明の第７の実施形態によ
るウエハの製造方法を示す工程図である。
【０２５３】先ず、工程Ｓ８０では、高濃度Ｐ型シリコ
ンウエハからなる第１のウエハ１を用意し、エピタキシ
ャル成長により第１のエピタキシャル層３１とエピタキ
シャル層３１よりも高不純物濃度の第２のエピタキシャ
ル層３２を形成する。
【０２５４】本実施形態においては、高濃度Ｐ型シリコ
ンウエハを第１のウエハとして用いたが、もちろんこれ
に限定されるものではない。下記の工程を行うことがで
きればＮ型のシリコンウエハを用いることもできる。
【０２５５】エピタキシャル層３２の不純物濃度はエピ
タキシャル層３１の不純物濃度よりも高ければよく、エ
ピタキシャル層３２の比抵抗がエピタキシャル層３１の
比抵抗より低くなるように、具体的には第１のエピタキ
シャル層３１の比抵抗が０．０２〜１００００Ω・ｃ
ｍ、より好ましくは０．１〜１００Ω・ｃｍとし、第２
のエピタキシャル層３２の比抵抗が０．００１〜０．１
Ω・ｃｍ、より好ましくは０．００５〜０．０２Ω・ｃ
ｍとする。不純物濃度で規定すると、第１のエピタキシ
ャル層の伝導型を規定する不純物濃度１．３×１０12〜
３．２×１０18ｃｍ-3、第２のエピタキシャル層のそれ
が２．５×１０17〜１．２×１０20ｃｍ-3である。
【０２５６】工程Ｓ８１では、ＣＺシリコンウエハ、Ｆ
Ｚシリコンウエハ等のバルクウエハ等からなる第２の部
材となる第２のウエハ２を用意する。第２のウエハは半
導体が露出しているウエハであっても、表面に絶縁膜を
形成したものであってもよく、或いは第２のウエハの代
わりに石英ガラスのような絶縁性光透過性基板を用いて
もよい。
【０２５７】また、第１のウエハ１のエピタキシャル半
導体層３２とエピタキシャル層３１の途中まで陽極化成
するなどして多孔質化して多孔質層４を形成する。
【０２５８】陽極化成時に電流一定でも、このように不
純物濃度が互いに異なるエピタキシャル層３１，３２を
用いると多孔度の異なる多孔質層を形成することができ
る。
【０２５９】多孔質層４において、第２のエピタキシャ
ル半導体層３２を多孔質化した部分よりも第１のエピタ
キシャル半導体層３１を多孔質化した部分の方が多孔度
が高く脆弱となる。この時、多孔質層４の下方に非多孔
質の層１０が１００ｎｍ乃至２０μｍ程残るように多孔
質化することも好ましい。
【０２６０】以下、不純物濃度の異なるエピタキシャル
層を形成する点についてさらに説明する。
【０２６１】エピタキシャル成長層の組成、不純物濃
度、種類の少なくとも一つを変えることにより（本実施
形態では不純物濃度を変えている。）、エピタキシャル
成長層を２層以上の構造にすれば、かかるエピタキシャ
ル成長層に形成される多孔質層を互いに多孔度の異なる
２層以上の多孔質層構造にすることができる。このよう
に、多孔質層中の多孔度を制御できれば後に述べる貼り
合わせ後の分離工程において、多孔質層中の分離位置を
規定することができる。
【０２６２】多孔質層構造は表面側で低多孔度層、内部
に高多孔度層が位置することが望ましい。表面側の低多
孔度層は後に形成する非多孔質単結晶層の結晶性を向上
するために必要である。内部に位置する高多孔度層は、
機械的に脆弱で、分離工程において、高多孔度層中、あ
るいは、高多孔度層と隣接する層の界面において、優先
的に分離する層である。
【０２６３】また、第１の半導体層自体を２層に分けて
多孔質化し、分離層として作用する層と、第１の基板上
に多孔質化されずに残る層を形成することもできる。そ
の場合には陽極化成電流や陽極化成液の組成、濃度を変
えて形成する。
【０２６４】複数枚の第１の基板を陽極化成溶液中に配
置して多孔質層を形成する場合、陽極側にシリコンウエ
ハをシールドウエハとして配置する場合があった。これ
は陽極側の電極から溶出する金属イオンが第１の基板の
裏面に付着してしまうのを防ぐためである。電流密度を
変えて２層以上の多孔質層を形成する場合、シールドウ
エハ表面にも同様な構造が形成されることがある。
【０２６５】もし、シールドウエハをｍ回使用した場合
には、シールドウエハ中には２ｍ層の多孔質層が形成さ
れることになり、多孔質層は極めて不安定になる。従っ
て例えば、ｍ＋１回目に、シールドウエハに形成された
多孔質が剥離され、容器内に散乱してしまう問題があっ
た。
【０２６６】特に低多孔度層と高多孔度層が交互に形成
される場合には、一定の化成条件で同じ厚さの多孔質層
を形成する場合に比べて、機械的強度は著しく低下して
しまう。すなわち、シールドウエハの使用回数が限定さ
れていた。
【０２６７】多孔質層形成に先立って、エピタキシャル
成長層中に組成、不純物濃度、種類等の異なる層を形成
しておくので、陽極化成中の多孔質層形成条件（たとえ
ば電流密度）を多孔質層形成中に特に可変せずとも、少
なくとも上記したような低多孔度層、高多孔度層を形成
できる。
【０２６８】本発明によれば、第１の基板の多孔質層の
２層以上の構造は、予め第１の基板の表面に形成したエ
ピタキシャル成長層の構造によって決定付けられるの
で、シールドウエハに印加する電流密度は一定にするこ
とができ、シールドウエハの寿命を延ばすことができ
る。
【０２６９】例えば、第１のウエハ１側から順に第１の
多孔度を有する第１の多孔質層、該第１の多孔質層上に
該第１の多孔度よりも大きい第２の多孔度を有する第２
の多孔質層、及び該第２の多孔質層上に該第２の多孔度
よりも小さい第３の多孔度を有する第３の多孔質層を形
成する。すなわち３層の多孔質層の中で、中間の多孔質
層（第２の多孔質層）の多孔度を最も大きくする。
【０２７０】かかる場合は、分離面を第２の多孔質層内
あるいはその付近に規定することができ、非多孔質層５
や第１のウエハ１への欠陥導入を防ぐことができる。
【０２７１】３層あるいはそれ以上の多孔質層構造を形
成する場合には、エピタキシャル成長層中に、これらの
多孔質層に見合った組成、不純物濃度、種類の異なる層
を形成しておく。
【０２７２】続いて、工程Ｓ８２では、多孔質層４上に
非多孔質層５を形成して第１の部材を形成する。非多孔
質層５の形成方法としては、水素アニールにより多孔質
層４の孔を塞いで表層を非多孔質化する方法や、エピタ
キシャル成長により非多孔質の単結晶層を形成する方法
がある。
【０２７３】そして、必要に応じて非多孔質層５の表面
を酸化するなどして、非多孔質層５の上に絶縁層６を形
成する。熱酸化に代えて、ＣＶＤやスパッタリング等に
より絶縁層６を形成してもよい。本実施形態ではエピタ
キシャル半導体層３１の多孔質化部が分離層になる。
【０２７４】工程Ｓ８３では、第１のウエハ１の絶縁層
６の表面と第２のウエハ２の表面とを貼り合わせて多層
構造体１００を形成する。貼り合わせの際には、室温で
両者を接触させたのち熱処理して接合強度を高めてもよ
いし、陽極接合により貼り合わせてもよい。又は、接触
と同時に熱処理を行ってもよい。更に貼り合わせ工程に
おいては、両者がより密着するように加圧しながら熱処
理等を行ってもよい。熱処理は酸化雰囲気中や、不活性
ガス雰囲気（Ｎ2 ，Ａｒ等）中で行うのが好ましい。
【０２７５】また、一対の貼り合わせ面の少なくともい
ずれか一方に酸素、窒素、シリコン、水素、希ガス等の
プラズマ処理を行い貼り合わせ面を予め活性化すること
も好ましいものである。更には、間に接着層を介在させ
て貼り合わせてもよい。
【０２７６】そして、工程Ｓ８４では、分離層（エピタ
キシャル半導体層３１の多孔質化部）において、前述し
た方法により多層構造体１００を分離する。剥離された
第１のウエハの非多孔質部分はウエハ形状を保ってお
り、分離された面上に多孔質層の残留部４１（エピタキ
シャル半導体層３１の多孔質化部の一部）を有する場合
がある。一方、第２のウエハ２上には非多孔質層５が絶
縁層６とともに、第１のウエハから移設されており、そ
の分離された面上に多孔質層の残留部４２（エピタキシ
ャル層３２の多孔質化部とエピタキシャル半導体層３１
の多孔質化部の一部）を有している場合がある。
【０２７７】工程Ｓ８５では、残留部４２を除去する。
残留部４２の厚さが比較的厚い場合には、ふっ酸と過酸
化水素とアルコールの混合液をエッチャントとして用い
て残留部４２を選択的にウエットエッチングして除去
し、その後水素アニールにより表面を平滑化する。
【０２７８】残留部４２の厚さが薄い場合には、ウエッ
トエッチングすることなく水素アニールして残留部４２
の除去と同時に平滑化処理を行ってもよい。こうして付
加価値の高いＳＯＩウエハが得られる。
【０２７９】工程Ｓ８６では、剥離後のウエハ１（半導
体基体）上の残留部４１を、研磨、ウエットエッチン
グ、水素アニール等により除去し、平滑化する。このと
きウエハ１上には低濃度Ｐ型エピタキシャル層１０が残
っている。このエピタキシャル層１０を有するウエハ１
を工程Ｓ８０に投入して、（必要に応じて低濃度Ｐ型エ
ピタキシャル層を形成した後に）高濃度のエピタキシャ
ル層３２を形成する。そして再び工程Ｓ８０〜工程Ｓ８
５のＳＯＩウエハ製造プロセスを行う。工程Ｓ８６で得
られるウエハの再投入を（ｎ−１）回行い、工程Ｓ８０
〜工程Ｓ８５をｎ回繰り返してｎ枚のＳＯＩウエハを得
る。
【０２８０】ｎ回目の工程Ｓ８６で、剥離後のウエハ１
（半導体基体）上の残留部４１を、研磨、ウエットエッ
チング、水素アニール等により除去し、平滑化すると低
濃度Ｐ型エピタキシャル層１０を有するエピタキシャル
ウエハを得ることができる。
【０２８１】とくに、第１のウエハとして高濃度Ｐ型シ
リコンウエハを用い、かつエピタキシャル層３１を第１
のウエハよりもＰ型の導電性を規定する不純物を低くし
ておけば工程Ｓ８６により、いわゆるＰ+ 基板上にＰ-
エピタキシャル層を有することになる。なお、高濃度Ｐ
型半導体ウエハとは、ボロン濃度が、およそ１×１０ 17
〜１×１０20ｃｍ-3、比抵抗が、およそ０．００１〜
０．５Ω・ｃｍである。 （実施形態８）図１４は、本発明の第８の実施形態によ
るウエハの製造方法を示す工程図である。
【０２８２】先ず、工程Ｓ９０では、高濃度Ｐ型シリコ
ンウエハからなる第１のウエハ１を用意し、その表面上
にエピタキシャル成長により第１導電型で第１の比抵抗
（例えばＰ- ）のエピタキシャル層３１と第２の導電型
で第２の比抵抗（ｎ）のエピタキシャル層３２を形成す
る。本実施形態ではエピタキシャル層３２はＳＯＩウエ
ハ側の活性層、エピタキシャル層３１はエピタキシャル
ウエハ側の活性層となる。それぞれの活性層を１回の連
続する工程のエピタキシャル成長で作製できる。エピタ
キシャル層３１とエピタキシャル層３２は互いに不純物
濃度が異なれば同一導電型（Ｐ型あるいはｎ型）であっ
てもよい。
【０２８３】工程Ｓ９１では、ＣＺシリコンウエハ、Ｆ
Ｚシリコンウエハ等のバルクウエハ等からなる第２の部
材たる第２のウエハ２を用意する。第２のウエハは半導
体が露出しているウエハであっても、表面に絶縁膜を形
成したものであってもよく、或いは第１のウエハの代わ
りに石英ガラスのような絶縁性光透過性基板であっても
よい。
【０２８４】また、第１のウエハのエピタキシャル層３
２の表面を熱酸化するなどして絶縁層６を形成する。次
に、水素、窒素、希ガス等から選択されるイオンを注入
し、所定の深さのところに分離層となる微少空隙を含む
層１４を形成する。こうして分離層１４の上には単結晶
半導体の非多孔質層５が形成される。こうして第１の部
材が形成される。
【０２８５】この時、分離層１４の下方に非多孔質のエ
ピタキシャル層１０（エピタキシャル層３１の一部）が
１０ｎｍ乃至２０μｍ程残るようにエピタキシャル層３
１又は／及びエピタキシャル層３２中にイオンを注入す
ることが好ましい。ここでは、分離層１４中にエピタキ
シャル層３１とエピタキシャル層３２との界面が存在す
るように（すなわち、エピタキシャル層３１とエピタキ
シャル層３２との界面付近に分離層が形成されるよう
に）、分離層１４が形成される。
【０２８６】工程Ｓ９３では、第１のウエハ１の絶縁層
６の表面と第２のウエハ２の表面とを貼り合わせて多層
構造体１００を形成する。貼り合わせの際には、室温の
ままでもよいし室温で両者を接触させたのち熱処理して
接合強度を高めてもよいし、陽極接合により貼り合わせ
てもよい。又は、接触と同時に熱処理を行ってもよい。
更に貼り合わせ工程においては、両者がより密着するよ
うに加圧しながら熱処理等を行ってもよい。また、間に
接着層を介在させて貼り合わせてもよい。また、一対の
貼り合わせ面の少なくともいずれか一方に酸素、窒素、
シリコン、水素、希ガス等のプラズマ処理を行い貼り合
わせ面を予め活性化することも好ましいものである。
【０２８７】そして、工程Ｓ９４では、分離層１４にお
いて、前述した方法により多層構造体１００を分離す
る。工程Ｓ９３の熱処理時に温度を５００℃以上とすれ
ば貼り合わせと同時に分離現象が発生することもある。
【０２８８】剥離された第１のウエハ１はその厚みが減
少することなくウエハ形状を保っている。分離された面
上に分離層１４の残留部１４１を有する場合がある。一
方、第２のウエハ２上には非多孔質層５が絶縁層６とと
もに、第１のウエハから移設されており、その分離され
た面上には分離層１４の残留部１４２を有する場合があ
る。残留部１４２を除去することでＳＯＩウエハを得る
ことができる。
【０２８９】工程Ｓ９６では、剥離後のウエハ１（半導
体基体）上の残留部１４１を、研磨、ウエットエッチン
グ、水素アニール等により除去し、平滑化する。この
時、工程Ｓ９０で形成したエピタキシャル層１０が残っ
ている。このエピタキシャル層１０を有するウエハ１を
工程Ｓ９０に投入して、（必要に応じて低濃度Ｐ型エピ
タキシャル層を形成した後に）エピタキシャル層３２を
形成する。再び工程Ｓ９０〜工程Ｓ９５のＳＯＩウエハ
製造プロセスを行う。工程Ｓ９６で得られるウエハの再
投入を（ｎ−１）回行い、工程Ｓ９０〜工程Ｓ９５をｎ
回繰り返してｎ枚のＳＯＩウエハを得る。
【０２９０】ｎ回目の工程Ｓ９６で、剥離後のウエハ１
（半導体基体）上の残留部１４１を、研磨、ウエットエ
ッチング、水素アニール等により除去し、平滑化すると
低濃度Ｐ型エピタキシャル層１０を有するエピタキシャ
ルウエハを得ることができる。 （製造システム）以下、本発明のウエハの製造方法を実
施するに適した製造システム（製造プラント）について
説明する。
【０２９１】図１５は製造システムの一例を示す模式的
説明図である。同図に示すように、第１の基板（ウエ
ハ）１上に不純物濃度の異なる２層以上のエピタキシャ
ル層が形成された後に、陽極化成装置、エピタキシャル
成長装置、イオン注入装置、酸化装置等を有するプロセ
ス装置群５１に送られ、前述した工程Ｓ等を実施する。
【０２９２】分離層が形成された第１の基板１は、貼り
合わせ装置群５２に送られて、ここで第２の基板（ウエ
ハ）２と貼り合わされ、多層構造体が得られる。
【０２９３】多層構造体はウォータージェット装置、熱
処理装置、楔挿入装置、等を含む分離装置群５３に送ら
れ、ここで分離がなされる。
【０２９４】分離後の第２の基板は、エッチング装置、
研磨装置、熱処理装置等を含む分離層除去及び表面平滑
化装置群５４に送られて、処理がなされＳＯＩウエハ２
０が完成する。
【０２９５】一方、剥離された第１の基板は装置群５４
にて平滑化処理がなされてバルクウエハとして、再度第
１の基板として、エピタキシャル装置でエピタキシャル
層が形成された後に、プロセス装置群５１に送られる。
こうしてＳＯＩウエハ製造が必要な回数（ｎ回）行われ
てｎ枚のＳＯＩウエアが製造される。
【０２９６】ｎ回目の分離後、剥離された第１の基板は
装置群５４にて平滑化処理がなされてエピタキシャルウ
エハ２１が完成する（あらたなエピタキシャル成長を行
う必要がない）。
【０２９７】これら、ＳＯＩウエハ２０とエピタキシャ
ルウエハ２１は検査解析装置群５６に送られ、膜厚分布
測定、異物粒子密度測定、欠陥密度測定等が行われ、出
荷箱詰め装置群５７にて箱詰めされ出荷される。５８は
メンテナンスエリア、５９はウエハを搬送するためのク
リーンエリアである。
【０２９８】図１６は、図１５のシステムを一部変更し
たもので、得られたＳＯＩウエハ２０とエピタキシャル
ウエハ２１を別々に検査し、箱詰めするようにしたもの
である。
【０２９９】図１７は、分離後の第１のウエハの転用先
を決めるための検査工程のフローチャートである。
【０３００】図１７に示すように、まず分離後の第１の
ウエハの表面異物測定を行う（工程Ｓ５０）。表面の異
物が測定されない又は基準値以下であれば、次に第１の
基準（低い基準）に基づいて表面ラフネスの測定を行う
（工程Ｓ５１）。表面ラフネスの第１の基準を満足する
ときは、第２の基準（第１の基準より高い基準）に基づ
いて表面ラフネスの測定を行う（工程Ｓ５２）。表面ラ
フネスの第２の基準を満足するときは、エッジ部の判定
を行う（工程Ｓ５３）。エッジ部が問題なければ、製品
化されデバイスウエハ、エピウエハ、高品質ダミーウエ
ハとして第１のウエハを用いる（工程Ｓ５４）。
【０３０１】工程Ｓ５０で表面の異物が基準値を超えて
いる場合、又は工程Ｓ５１で表面のラフネスが第１の基
準を満足しない場合は、再洗浄、再研磨等の再表面処理
を行う（工程５５）。再表面処理後は必要に応じて、再
度工程Ｓ５０〜Ｓ５４の検査を行うか、ダミー用ウエハ
として用いる（工程Ｓ５６）。また、工程Ｓ５２で表面
のラフネスが第２の基準を満足しない場合は、ダミー用
ウエハとして用いる（工程Ｓ５６）。
【０３０２】工程Ｓ５３でエッジ判定で問題があればエ
ッジポリッシュ等の再エッジ処理を行う（工程Ｓ５
７）。エッジの使用を問わないものはそのまま製品化さ
れ、デバイスウエハ、エピウエハ、高品質ダミーウエハ
として用いる（工程Ｓ５４）。
【０３０３】なお、以上説明した実施形態において、図
２中の工程Ｓ１２の分離層４上の非多孔質層５（あるい
は、図４における工程Ｓ３２で分離層１４上の非多孔質
層５）にデバイス（たとえばＭＯＳデバイス、キャパシ
ター、抵抗など）が形成されていてもよい。すなわち第
２のウエハ上にデバイス形成層を移設してもよい。
【０３０４】デバイス形成層上に絶縁層を形成した後、
当該デバイス形成層を第２のウエハ上に移設することも
好ましい。
【０３０５】
【実施例】以下、本発明の実施例について説明する。 （実施例１）比抵抗０.０１〜０．０２Ω・ｃｍのＰ型
の第１の単結晶Ｓｉ基板を、ＨＦ溶液中において陽極化
成を行った。
【０３０６】陽極化成条件は以下のとおりであった。 電流密度 ： ７（ｍＡ・ｃｍ-2） 陽極化成溶液 ： ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：１：１ 時間 ： １１（分） 多孔質Ｓｉの厚み： １２（μｍ） 多孔質Ｓｉは高品質エピタキシャルＳｉ層を形成させる
ために、さらに分離層として用い、それぞれ機能を一層
で共用している。因みに多孔質Ｓｉ層の厚さは０．１μ
ｍから６００μｍ程度の範囲から適宜選択できる。
【０３０７】この基板を酸素雰囲気中４００℃で１時間
酸化した。この酸化により多孔質Ｓｉの孔の内壁は熱酸
化膜で覆われた。多孔質Ｓｉ上に単結晶Ｓｉを０．１５
μｍエピタキシャル成長した。成長条件は以下の通りで
ある。 ソースガス： ＳｉＨ2 Ｃｌ2 ／Ｈ2 ガス流量 ： ０．５／１８０ ｌ／ｍｉｎ ガス圧力 ： ８０Ｔｏｒｒ 温度 ： ９５０℃ 成長速度 ： ０．１５μｍ／ｍｉｎ なお、エピタキシャル成長に先立って、既述の（２）水
素ベーキング工程、（３）微量原料供給工程、（４）高
ベーキング工程を行ってもよいことはもちろんである。
陽極化成を行う他の実施例でも同様である。
【０３０８】さらに、このエピタキシャルＳｉ層表面に
熱酸化により１００ｎｍのＳｉＯ2層を形成した。
【０３０９】そして、自然酸化膜を除去した同径のシリ
コンウエハに接触させ、熱処理を行って貼り合せ、多層
構造体を形成した。
【０３１０】多層構造体の側面に剛体の楔を挿入して、
多層構造体から第１の基板を剥離した。剥離後、第２の
基板上にはエピタキシャル層が移設されていた。
【０３１１】エピタキシャル層上の残留多孔質層をウエ
ットエッチングにより除去し、水素アニール処理してＳ
ＯＩウエハを得た。
【０３１２】一方、剥離された第１の基板の剥離面を研
磨あるいはエッチングして残留多孔質層を除去し、バル
クウエハを得た。このバルクウエハを第１の単結晶Ｓｉ
基板として用い、再びＳＯＩウエハ製造プロセスを行
う。こうしてＳＯＩウエハ製造プロセスを５回繰り返し
て５枚のＳＯＩウエハを得る。たとえば、このＳＯＩウ
エハを用いて、完全空乏型薄膜ＭＯＳトランジスタを作
製することができる。
【０３１３】５回目の剥離後の第１の基板（半導体基
体）剥離面を研磨して残留多孔質層を除去し、バルクウ
エハを得た。たとえば、このバルクウエハを用いてＣＭ
ＯＳ論理回路を作製することができる。もちろんデバイ
スを形成することなく作製したＳＯＩウエハを販売する
とともに、上記バルクウエハを販売してもよい。更に、
当該バルクウエハを基に、エピタキシャルウエハを形成
した後、販売してもよい。以降の実施例においても同様
である。 （実施例２）比抵抗０.０１〜０．０２Ω・ｃｍのＰ型
の第１の単結晶Ｓｉ基板を、ＨＦ溶液中において陽極化
成を行った。
【０３１４】陽極化成条件は以下のとおりであった。 電流密度 ： ７（ｍＡ・ｃｍ-2） 陽極化成溶液 ： ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：１：１ 時間 ： ５（分） 多孔質Ｓｉの厚み： ５．５（μｍ） 電流密度 ： ３０（ｍＡ・ｃｍ-2） 陽極化成溶液 ： ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：１：１ 時間 ： １０（秒） 多孔質Ｓｉの厚み： ０．２（μｍ） 多孔質Ｓｉ層を２層構成にすることにより、先に低電流
で陽極化成した表面層の多孔質Ｓｉは高品質エピタキシ
ャルＳｉ層を形成させるために用い、そして後で高電流
で陽極化成した下層の多孔質Ｓｉは分離層として用い、
それぞれ機能を分離した。
【０３１５】因みに、低電流多孔質Ｓｉ層の厚さは、こ
れに限っておらず、６００μmから０．１μm程度まで使
用できる。また、２層目の多孔質Ｓｉ層形成後に３層目
以降を形成しておいてもよい。
【０３１６】この基板を酸素雰囲気中４００℃で１時間
酸化した。この酸化により多孔質Ｓｉの孔の内壁は熱酸
化膜で覆われた。多孔質Ｓｉ上にＣＶＤにより単結晶Ｓ
ｉを０．２μｍエピタキシャル成長した。成長条件は以
下の通りである。 ソースガス： ＳｉＨ2 Ｃｌ2 ／Ｈ2 ガス流量 ： ０．５／１８０ ｌ／ｍｉｎ ガス圧力 ： ８０Ｔｏｒｒ 温度 ： ９５０℃ 成長速度 ： ０．３μｍ／ｍｉｎ さらに、このエピタキシャルＳｉ層表面に熱酸化により
２００ｎｍのＳｉＯ2層を形成した。
【０３１７】そして、自然酸化膜を除去した同径のシリ
コンウエハに接触させ、酸化性雰囲気で熱処理を行って
貼り合せ、多層構造体を形成した。
【０３１８】多層構造体の側面にウオータージェット装
置を用いて高圧力の水を吹き付けて、流体の楔のように
水を多層構造体に浸入させて、多層構造体から第１の基
板を剥離した。剥離後、第２の基板上にはエピタキシャ
ル層が移設されていた。
【０３１９】エピタキシャル層上の残留多孔質層をウエ
ットエッチングにより除去し、水素アニール処理してＳ
ＯＩウエハを得た。
【０３２０】一方、剥離された第１の基板の剥離面に残
留した多孔質層を除去して、バルクウエハを得た。この
バルクウエハを第１の単結晶Ｓｉ基板又は貼り合わせを
行う他方のシリコンウエハとして用い、再びＳＯＩウエ
ハ製造プロセスを行う。こうしてＳＯＩウエハ製造プロ
セスを１０回繰り返して１０枚のＳＯＩウエハを得る。
このＳＯＩウエハを用いて、完全空乏型薄膜トランジス
タを作製した。
【０３２１】１０回目の剥離後の第１の基板（半導体基
体）剥離面に残留した多孔質層を除去し、バルクウエハ
を得た。さらにエピタキシャル成長を施してエピタキシ
ャルウエハを得た。
【０３２２】なお、エピタキシャルウエハをデバイス作
製に用いる場合には、通常エピタキシャル層側の面と反
対側の面及び側面にバックシール用の裏面酸化膜を形成
して、ウエハからの不純物の外部への拡散を防止する。
【０３２３】本実施例においては多層構造体から分離し
た時点で既にエピタキシャルウエハ裏面及び側面にバッ
クシールが形成されており、デバイスプロセス中のバッ
クシールの形成工程を省略することができる。これは、
貼り合わせ工程前のエピタキシャル層表面の酸化工程や
貼り合わせの際の熱処理によりウエハの裏面、側面にバ
ックシールが形成されるからである。他の実施例におい
ても同様にバックシールの効果が得られる。
【０３２４】このエピタキシャルウエハを用いてＣＭＯ
Ｓ論理回路を作製した。
【０３２５】なお、多孔質Ｓｉ上のエピタキシャル成長
と、分離工程後の第１の基板のエピタキシャル成長を同
一のＣＶＤ装置で行えば、非常に高価なＣＶＤ装置の稼
動効率を上げることができる。 （実施例３）第１の単結晶Ｓｉ基板上にＣＶＤにより比
抵抗０.０１５Ω・ｃｍのＰ型単結晶Ｓｉを１５μmエピ
タキシャル成長した。その基板の表面からＨＦ溶液中に
おいて陽極化成を行った。
【０３２６】陽極化成条件は以下のとおりであった。 電流密度 ： ７（ｍＡ・ｃｍ-2） 陽極化成溶液 ： ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：１：１ 時間 ： １１（分） 多孔質Ｓｉの厚み： １２（μｍ） 電流密度 ： ２２（ｍＡ・ｃｍ-2） 陽極化成溶液 ： ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：１：１ 時間 ： ２（分） 多孔質Ｓｉの厚み： ３（μｍ） 多孔質Ｓｉ層を２層構成にすることにより、先に低電流
で陽極化成した表面層の多孔質Ｓｉは高品質エピタキシ
ャルＳｉ層を形成させるために用い、そして後で高電流
で陽極化成した下層の多孔質Ｓｉは分離層として用い、
それぞれ機能を分離した。
【０３２７】この基板を酸素雰囲気中４００℃で１時間
酸化した。この酸化により多孔質Ｓｉの孔の内壁は熱酸
化膜で覆われた。多孔質Ｓｉ上にＣＶＤにより単結晶Ｓ
ｉを0.3μｍエピタキシャル成長した。成長条件は以下
の通りである。 ソースガス： ＳｉＨ2 Ｃｌ2 ／Ｈ2 ガス流量 ： ０．５／１８０ ｌ／ｍｉｎ ガス圧力 ： ８０Ｔｏｒｒ 温度 ： ９５０℃ 成長速度 ： ０．３μｍ／ｍｉｎ さらに、このエピタキシャルＳｉ層表面に熱酸化により
２００ｎｍのＳｉＯ2層を形成した。
【０３２８】そして、自然酸化膜を除去した同径のシリ
コンウエハに接触させ、熱処理を行って貼り合せ、多層
構造体を形成した。
【０３２９】多層構造体の側面にウオータージェット装
置を用いて高圧力の水を吹き付けて、流体の楔のように
水を多層構造体に浸入させて、多層構造体から第１の基
板を剥離した。
【０３３０】剥離後、第２の基板上にはエピタキシャル
層が移設されていた。
【０３３１】エピタキシャル層上の残留多孔質層をウエ
ットエッチングにより除去し、水素アニール処理してＳ
ＯＩウエハを得た。
【０３３２】一方、剥離された第１の基板の剥離面に残
留した多孔質層を除去して、水素アニールを施してバル
クウエハを得た。このバルクウエハを第１の単結晶Ｓｉ
基板又は貼り合わせを行う他方のシリコンウエハとして
用い、再びＳＯＩウエハ製造プロセスを行う。こうして
ＳＯＩウエハ製造プロセスを２０回繰り返して２０枚の
ＳＯＩウエハを得る。このＳＯＩウエハを用いて、部分
空乏型薄膜トランジスタを作製した。
【０３３３】２０回目の剥離後の第１の基板（半導体基
体）剥離に残留した多孔質層を除去して、水素アニール
を施してバルクウエハを得た。
【０３３４】得られたバルクウエハを用いて太陽電池を
作製することもできた。その一例をまず、図１８（Ａ）
に示すように多孔質層４を陽極化成により形成した後エ
ピタキシャル層５を成長させた。
【０３３５】この半導体膜５のエピタキシャル成長は、
常圧Ｓｉエピタキシャル成長装置に、ＳｉＨ4 ガスとＢ
2 Ｈ6 ガスとを用いたエピタキシャル成長を３分間行っ
て、ボロンＢが１０19ａｔｏｍｓ／ｃｍ3 にドープされ
たＰ+ Ｓｉによる第１の半導体層５０３を形成し、次
に、Ｂ2 Ｈ6 ガスの流量を変更して、Ｓｉエピタキシャ
ル成長を１０分間行って、ボロンＢが１０16ａｔｏｍｓ
／ｃｍ3 にドープされた低濃度のＰ- Ｓｉによる第２の
半導体層５０２を形成し、更にＢ2 Ｈ6 ガスに換えてＰ
Ｈ3ガスを供給して、エピタキシャル成長を４分間行っ
て、Ｐ- エピタキシャル半導体層５０２上に、リンが１
０19ａｔｏｍｓ／ｃｍ3 の高濃度にドープされたｎ+ Ｓ
ｉによる第３の半導体層５０１を形成して、第１〜第３
のエピタキシャル半導体層５０１〜５０３よりなるＰ+
／Ｐ- ／ｎ+ 構造の半導体膜５を形成した。
【０３３６】次に、この実施例においては、半導体膜５
上に表面熱酸化によってＳｉＯ2 膜すなわち透明の絶縁
膜８０を形成し、フォトリソグラフィによるパターンエ
ッチングを行って電極ないし配線８１とのコンタクトを
行った。この配線８１は、所要の間隔を保持して図にお
いては紙面と直交する方向に延長するストライプ状に平
行配列して形成する。
【０３３７】この電極ないしは配線８１を形成する金属
膜は、例えば厚さ３０ｎｍのＴｉ膜、厚さ５０ｎｍのＰ
ｄ、厚さ１００ｎｍのＡｇを順次蒸着し、さらにこれの
上にＡｇメッキを行うことによって形成した多層構造膜
によって構成し得る。その後４００℃で２０〜３０分間
のアニールを行った。
【０３３８】次に、ストライプ状の電極ないしは配線８
１上に、それぞれこれらに沿って導電線８２として金属
ワイヤを接合し、これの上に透明の接着剤８４によっ
て、透明基板８３を接合する。電極ないし配線８１への
導電線８２の接合は、半田付けによることができる。そ
して、これら導電線８２は、その一端もしくは他端を、
電極ないしは配線８１よりそれぞれ長くして外方に導出
する。
【０３３９】その後、バルクウエハ１と透明基板８３と
に、互いに引き離す外力を与える。多孔質層４で分離さ
れ、透明基板８３上に、エピタキシャル半導体膜５が接
合された薄膜半導体８６が得られる（図１８（Ｂ））。
【０３４０】この場合、裏面には、多孔質層４１が残存
するが、これの上に銀ペーストを塗布し、更に金属板を
接合して他方の裏面電極８５を構成する。このようにし
て、透明基板８３にＰ+ ／Ｐ- ／ｎ+ 構造の薄膜半導体
膜８６が形成された太陽電池が構成される（図１８
（Ｃ））。この金属電極８５は、太陽電池裏面の素子層
保護膜としても機能する。
【０３４１】なお、多孔質層４は、既述のような多孔度
の異なる複数の層とすることもできる。 （実施例４）第１の単結晶Ｓｉ基板上にCVDにより比抵
抗０.０１５Ω・ｃｍのＰ型単結晶Ｓｉを１６μmエピタ
キシャル成長した。
【０３４２】その基板の表面からＨＦ溶液中において陽
極化成を行った。
【０３４３】陽極化成条件は以下のとおりであった。 電流密度 ： ７（ｍＡ・ｃｍ-2） 陽極化成溶液 ： ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：１：１ 時間 ： １１（分） 多孔質Ｓｉの厚み： １２（μｍ） 電流密度 ： ２２（ｍＡ・ｃｍ-2） 陽極化成溶液 ： ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：１：１ 時間 ： ２（分） 多孔質Ｓｉの厚み： ３（μｍ） 多孔質Ｓｉ層を２層構成にすることにより、先に低電流
で陽極化成した表面層の多孔質Ｓｉは高品質エピタキシ
ャルＳｉ層を形成させるために用い、そして後で高電流
で陽極化成した下層の多孔質Ｓｉは分離層として用い、
それぞれ機能を分離した。
【０３４４】この基板を酸素雰囲気中４００℃で１時間
酸化した。この酸化により多孔質Ｓｉの孔の内壁は熱酸
化膜で覆われた。多孔質Ｓｉ上にＣＶＤにより単結晶Ｓ
ｉを０．３μｍエピタキシャル成長した。成長条件は以
下の通りである。 ソースガス： ＳｉＨ2 Ｃｌ2 ／Ｈ2 ガス流量 ： ０.５/１８０ ｌ/ｍｉｎ ガス圧力 ： ８０Ｔｏｒｒ 温度 ： ９５０℃ 成長速度 ： ０.３μｍ/ｍｉｎ さらに、このエピタキシャルＳｉ層表面に熱酸化により
２００ｎｍのＳｉＯ2層を形成した。
【０３４５】そして、自然酸化膜を除去した同径のシリ
コンウエハに接触させ、熱処理を行って貼り合せ、多層
構造体を形成した。
【０３４６】多層構造体の側面にウオータージェット装
置を用いて高圧力の水を吹き付けて、流体の楔のように
水を多層構造体に浸入させて、多層構造体から第１の基
板を剥離した。剥離後、第２の基板上にはエピタキシャ
ル層が移設されていた。
【０３４７】エピタキシャル層上の残留多孔質層をウエ
ットエッチングにより除去し、水素アニール処理してＳ
ＯＩウエハを得た。
【０３４８】一方、剥離された第１の基板には、多孔質
化されずに残ったエピタキシャル層と多孔質層の残留部
が存在していたので多孔質の残留層を除去し、水素アニ
ールにより表面を平坦化した。このバルクウエハを第１
の単結晶Ｓｉ基板又は貼り合わせを行う他方のシリコン
ウエハとして用い、再びＳＯＩウエハ製造プロセスを行
う。１μｍのエピ層が残っているので第１の基板として
用いる場合には、ＣＶＤの０．０１５Ωｃｍのエピ厚は
１５μｍでよい。こうしてＳＯＩウエハ製造プロセスを
２０回繰り返して２０枚のＳＯＩウエハを得る。このＳ
ＯＩウエハを用いて、完全空乏型薄膜トランジスタを作
製した。
【０３４９】２０回目の剥離後の第１の基板（半導体基
体）剥離面の残留多孔質層を除去し、水素アニールによ
り１μｍの残留エピタキシャル層のボロンを外方拡散さ
せてエピタキシャルウエハとほぼ同じ性能のバルクウエ
ハを得た。
【０３５０】このバルクウエハを用いてＣＭＯＳ論理回
路を作製した。 （実施例５）第１の単結晶Ｓｉ基板表面に熱酸化により
２００ｎｍのＳｉＯ2 層を形成した。
【０３５１】ここで投影飛程がＳｉ基板中になるよう
に、第１の基板表面からＨ+ を４０ｋｅＶで５×１０16
ｃｍ-2イオン注入した。これによって、分離層として働
く層が、投影飛程の深さの所に微小気泡層あるいは注入
イオン種高濃度層による歪み層として形成された。
【０３５２】そして、自然酸化膜を除去した同径のシリ
コンウエハに接触させ、５００℃で熱処理を行って貼り
合せ、多層構造体を形成するとともに、同時に第１の基
板と第２の基板を分離した。
【０３５３】第２の基板上には単結晶半導体層が移設さ
れていた。
【０３５４】第２の基板上に移設された単結晶半導体層
の表面上の残留分離層を水素アニール処理して除去する
とともに平滑化し、ＳＯＩウエハを得た。
【０３５５】一方、剥離された第１の基板には、分離層
の残留部が存在していたので、水素アニールによりこれ
を除去しつつ、平滑化しバルクウエハを得た。このバル
クウエハを第１の単結晶Ｓｉ基板又は貼り合わせを行う
他方のシリコンウエハとして用い、再びＳＯＩウエハ製
造プロセスを行う。こうしてＳＯＩウエハ製造プロセス
を１０回繰り返して１０枚のＳＯＩウエハを得る。この
ＳＯＩウエハを用いて、完全空乏型薄膜トランジスタを
作製した。
【０３５６】１０回目の剥離後の第１の基板（半導体基
体）には、分離層の残留部が存在していたので、水素ア
ニールによりこれを除去しつつ、平滑化しバルクウエハ
を得た。
【０３５７】このバルクウエハを用いてＣＭＯＳ論理回
路を作製した。 （実施例６）第1の単結晶Ｓｉ基板上にＣＶＤにより単
結晶Ｓｉを１μmエピタキシャル成長した。成長条件は
以下の通りである。 ソースガス： ＳｉＨ2 Ｃｌ2 ／Ｈ2 ガス流量 ： ０．５／１８０ ｌ／ｍｉｎ ガス圧力 ： ８０Ｔｏｒｒ 温度 ： ９５０℃ 成長速度 ： ０．３μｍ／ｍｉｎ さらに、このエピタキシャルＳｉ層表面に熱酸化により
２００ｎｍのＳｉＯ2層を形成した。
【０３５８】ここで投影飛程がエピタキシャル層中にな
るように、第１基板表面からＨ+ を４０ｋｅＶで５×１
０16ｃｍ-2イオン注入した。これによって、分離層とし
て働く層が、投影飛程の深さの所に微小気泡層あるいは
注入イオン種高濃度層による歪み層として形成された。
【０３５９】そして、表面に酸化膜を形成した同径のシ
リコンウエハ（第２の基板）の貼り合せ面を窒素プラズ
マ処理して。第１及び第２の基板を接触させて貼り合
せ、多層構造体を形成した。そしてこの多層構造体の側
面にウオータージェットを吹き付けて側面側から中心に
向かって第１の基板と第２の基板を分離した。
【０３６０】第２の基板上には単結晶半導体層が移設さ
れていた。
【０３６１】第２の基板上に移設されたエピタキシャル
層の表面上の残留分離層を水素アニール処理して除去す
るとともに平滑化し、ＳＯＩウエハを得た。
【０３６２】一方、剥離された第１の基板には、エピタ
キシャル層とその表面上に分離層の残留部が存在してい
たので、水素アニールによりこれを除去しつつ、平滑化
しバルクウエハを得た。このバルクウエハを第１の単結
晶Ｓｉ基板又は貼り合わせを行う他方のシリコンウエハ
として用い、再びＳＯＩウエハ製造プロセスを行う。こ
うしてＳＯＩウエハ製造プロセスを２０回繰り返して２
０枚のＳＯＩウエハを得る。このＳＯＩウエハを用い
て、完全空乏型薄膜トランジスタを作製した。
【０３６３】２０回目の剥離後の第１の基板（半導体基
体）には、エピタキシャル層とその表面上に分離層の残
留部が存在していたので、水素アニールによりこれを除
去しつつ、平滑化しバルクウエハを得た。このバルクウ
エハはその表面にエピタキシャル層を水素アニールした
層を有しているので、エピタキシャルウエハ並みの性能
をもつ。
【０３６４】このバルクウエハを用いてＣＭＯＳ論理回
路を作製した。 （実施例７）第１の単結晶Ｓｉ基板表面に熱酸化により
１００ｎｍのＳｉＯ2 層を形成した。
【０３６５】ここで投影飛程がＳｉ基板中になるよう
に、第１の基板表面からＨ+ を３０ｋｅＶで５×１０16
ｃｍ-2イオン注入した。これによって、分離層として働
く層が、投影飛程の深さの所に微小気泡層あるいは注入
イオン種高濃度層による歪み層として形成された。
【０３６６】その後、表面酸化膜を除去して、単結晶Ｓ
ｉ表面にＣＶＤ法あるいはバイアススパッター法により
非晶質あるいは多結晶ＳｉあるいはアモルファスＳｉを
０．３０μｍ成長した。成長条件は以下の通りである。
【０３６７】 ガス種 ： ＳｉＨ4 ガス圧力： ７６０ Ｔｏｒｒ 温度 ： ４００ ℃ その後、表面にＣＶＤでＳｉＯ2 層を２００ｎｍ堆積し
た。
【０３６８】そして、自然酸化膜を除去した同径のシリ
コンウエハに接触させ、６００℃で熱処理を行って貼り
合せ、多層構造体を形成するとともに、第１の基板と第
２の基板を分離した。
【０３６９】第２の基板上にはエピタキシャル成長によ
る単結晶半導体層が移設されていた。
【０３７０】第２の基板上に移設された単結晶半導体層
の表面上の残留分離層を水素アニール処理して除去する
とともに平滑化し、ＳＯＩウエハを得た。
【０３７１】一方、剥離された第１の基板には、分離層
の残留部が存在していたので、水素アニールによりこれ
を除去しつつ、平滑化しバルクウエハを得た。勿論、本
発明においては、水素アニール前に研磨或いはエッチン
グにより残留部を一部或いは全部除去しておいてもよ
い。このバルクウエハを第１の単結晶Ｓｉ基板又は貼り
合わせを行う他方のシリコンウエハとして用い、再びＳ
ＯＩウエハ製造プロセスを行う。こうしてＳＯＩウエハ
製造プロセスを１０回繰り返して１０枚のＳＯＩウエハ
を得る。このＳＯＩウエハを用いて、完全空乏型薄膜ト
ランジスタを作製した。
【０３７２】１０回目の剥離後の第１の基板（半導体基
体）には、分離層の残留部が存在していたので、水素ア
ニールによりこれを除去しつつ、平滑化しバルクウエハ
を得た。勿論、本発明においては、水素アニール前に研
磨或いはエッチングにより残留部を一部或いは全部除去
しておいてもよい。
【０３７３】このバルクウエハを用いてＣＭＯＳ論理回
路を作製した。 （実施例８）比抵抗０.０１〜０．０２Ω・ｃｍのＰ型
の第１の単結晶Ｓｉ基板を、ＨＦ溶液中において陽極化
成を行った。
【０３７４】陽極化成条件は以下のとおりであった。 電流密度 ： ７（ｍＡ・ｃｍ-2） 陽極化成溶液 ： ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：１：１ 時間 ： １１（分） 多孔質Ｓｉの厚み： １２（μｍ） この基板を酸素雰囲気中４００℃で１時間酸化した。こ
の酸化により多孔質Ｓｉの孔の内壁は熱酸化膜で覆われ
た。
【０３７５】ここで投影飛程が多孔質Ｓｉ層中（或いは
多孔質Ｓｉ/基板界面でもよい）になるように、第1の基
板表面からイオン注入した。これによって、分離層とし
て働く層が、投影飛程の深さの所に微小気泡層あるいは
注入イオン種高濃度層による歪み層として形成された。
【０３７６】多孔質Ｓｉ上にＣＶＤ法により単結晶Ｓｉ
を０．２μｍエピタキシャル成長した。成長条件は以下
の通りである。 ソースガス： ＳｉＨ2 Ｃｌ2 ／Ｈ2 ガス流量 ： ０．５／１８０ ｌ／ｍｉｎ ガス圧力 ： ８０Ｔｏｒｒ 温度 ： ９５０℃ 成長速度 ： ０．３μｍ／ｍｉｎ さらに、このエピタキシャルＳｉ層表面に熱酸化により
２００ｎｍのＳｉＯ2層を形成した。そして、自然酸化
膜を除去した同径のシリコンウエハに接触させ、熱処理
を行って貼り合せ、多層構造体を形成した。
【０３７７】多層構造体の側面にウオータージェット装
置を用いて高圧力の水を吹き付けて、流体の楔のように
水を多層構造体に浸入させて、多層構造体から第１の基
板を剥離した。剥離後、第２の基板上にはエピタキシャ
ル層が移設されていた。
【０３７８】エピタキシャル層上の残留多孔質層をウエ
ットエッチングにより除去し、水素アニール処理してＳ
ＯＩウエハを得た。
【０３７９】一方、剥離された第１の基板の剥離面の残
留多孔質層を除去し、バルクウエハを得る。このバルク
ウエハを第１の単結晶Ｓｉ基板又は貼り合わせを行う他
方のシリコンウエハとして用い、再びＳＯＩウエハ製造
プロセスを行う。こうしてＳＯＩウエハ製造プロセスを
５回繰り返して５枚のＳＯＩウエハを得る。このＳＯＩ
ウエハを用いて、完全空乏型薄膜トランジスタを作製し
た。
【０３８０】５回目の剥離後の第１の基板（半導体基
体）の剥離面にエピタキシャル成長を施してエピタキシ
ャルウエハを得た。この場合残留多孔質層を一旦除去し
てからエピタキシャル成長を施してもよい。
【０３８１】このエピタキシャルウエハを用いてＣＭＯ
Ｓ論理回路を作製した。 （実施例９）比抵抗０.０１Ω・ｃｍのＰ型の第１の単
結晶Ｓｉ基板を、ＨＦ溶液中において陽極化成を行っ
た。
【０３８２】陽極化成条件は以下のとおりであった。 電流密度 ： ７（ｍＡ・ｃｍ-2） 陽極化成溶液 ： ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：１：１ 時間 ： １２（分） 多孔質Ｓｉの厚み： １１（μｍ） この基板を酸素雰囲気中４００℃で１時間酸化した。こ
の酸化により多孔質Ｓｉの孔の内壁は熱酸化膜で覆われ
た。多孔質Ｓｉ上にＣＶＤ法により単結晶Ｓｉを０．２
μｍエピタキシャル成長した。成長条件は以下の通りで
ある。 ソースガス： ＳｉＨ2 Ｃｌ2 ／Ｈ2 ガス流量 ： ０．５／１８０ ｌ／ｍｉｎ ガス圧力 ： ８０Ｔｏｒｒ 温度 ： ９５０℃ 成長速度 ： ０.３μｍ/ｍｉｎ さらに、このエピタキシャルＳｉ層表面に熱酸化により
２００ｎｍのＳｉＯ2層を形成した。
【０３８３】ここで投影飛程がエピタキシャル層／多孔
質Ｓｉ界面（あるいは多孔質Ｓｉ／基板界面あるいは多
孔質Ｓｉ層中でもよい）になるように、第１の基板表面
からイオン注入した。これによって、分離層として働く
層が、投影飛程の深さの所に微小気泡層あるいは注入イ
オン種高濃度層による歪み層として形成された。
【０３８４】そして、自然酸化膜を除去した同径のシリ
コンウエハに接触させ、１０００℃の熱処理を行って貼
り合せ、多層構造体を形成するとともに、分離した。剥
離後、第２の基板上にはエピタキシャル層が移設されて
いた。
【０３８５】エピタキシャル層上には多孔質層がほとん
ど残留していなかったので、ウエットエッチングは行わ
ず、水素アニール処理のみしてＳＯＩウエハを得た。
【０３８６】一方、剥離された第１の基板の剥離面を研
磨してバルクウエハを得た。このバルクウエハを第１の
単結晶Ｓｉ基板又は貼り合わせを行う他方のシリコンウ
エハとして用い、再びＳＯＩウエハ製造プロセスを行
う。こうしてＳＯＩウエハ製造プロセスを１０回繰り返
して１０枚のＳＯＩウエハを得る。このＳＯＩウエハを
用いて、完全空乏型薄膜トランジスタを作製した。
【０３８７】１０回目の剥離後の第１の基板（半導体基
体）の剥離面を研磨してバルクウエハを得た。このバル
クウエハを用いてＣＭＯＳ論理回路を作製した。
【０３８８】これらの実施例第２の基板を貼り合わせる
代わりに、第１の基板の最表面上にＣＶＤ等の堆積法に
より２００μｍ〜８００μｍ程度の多結晶シリコンを形
成してもよい。これらの実施例以外にも一体となった構
造体を複数に分割し、それぞれを固有のウエハとして、
転用ないし機能させてもよい。 （実施例１０）比抵抗０．０１〜０．０２Ω・ｃｍのい
わゆるＰ+ の第１の単結晶Ｓｉ基板上にＣＶＤにより比
抵抗およそ１８Ω・ｃｍのＰ- 型単結晶Ｓｉを１μmエ
ピタキシャル成長した。成長条件は以下の通りである。 ソースガス： ＳｉＨ2 Ｃｌ2 ／Ｈ2 ガス流量 ： ０．５／１８０ ｌ／ｍｉｎ ガス圧力 ： ８０Ｔｏｒｒ 温度 ： ９５０℃ 成長速度 ： ０．３μｍ／ｍｉｎ さらに、このエピタキシャルＳｉ層表面に熱酸化により
２００ｎｍのＳｉＯ2層を形成した。
【０３８９】ここで投影飛程がエピタキシャル層中にな
るように、第１の基板表面からＨ+を４０ｋｅＶで５×
１０16ｃｍ-2イオン注入した。これによって、分離層と
して働く層が、投影飛程の深さの所に微小気泡層あるい
は注入イオン種高濃度層による歪み層として形成され
た。
【０３９０】そして、表面に酸化膜を形成した同径のシ
リコンウエハ（第２の基板）の貼り合せ面を窒素プラズ
マ処理して、第１及び第２の基板を接触させて貼り合
せ、多層構造体を形成した。そしてこの多層構造体の側
面にウオータージェットを吹き付けて側面側から中心に
向かって第１の基板と第２の基板を分離した。
【０３９１】第２の基板上には単結晶半導体層が移設さ
れていた。なお、貼り合わせ基板を４００〜６００℃程
度で熱処理して分離もできる。
【０３９２】第２の基板上に移設されたエピタキシャル
層の表面上の残留分離層を水素アニール処理して除去す
るとともに平滑化し、ＳＯＩウエハを得た。
【０３９３】一方、剥離された第１の基板には、エピタ
キシャル層とその表面上に分離層の残留部が存在してい
たので、水素アニールによりこれを除去しつつ、平滑化
しバルクウエハを得た。このバルクウエハを第１の単結
晶Ｓｉ基板又は貼り合わせを行う他方のシリコンウエハ
として用い、再びＳＯＩウエハ製造プロセスを行う。こ
うしてＳＯＩウエハ製造プロセスを２０回繰り返して２
０枚のＳＯＩウエハを得る。このＳＯＩウエハを用い
て、完全空乏型薄膜トランジスタを作製した。こうして
上記イオン注入する方法によりＳＯＩ基板を作製する場
合においてもＰ+基板を使用することができた。
【０３９４】２０回目の剥離後の第１の基板（半導体基
体）には、エピタキシャル層とその表面上に分離層の残
留部が存在していたので、水素アニールによりこれを除
去しつつ、平滑化しバルクウエハを得た。このバルクウ
エハはその表面にエピタキシャル層を水素アニールした
層を有しているので、エピタキシャルウエハ並みの性能
をもつ。 （実施例１１）第１のｐ型単結晶Ｓｉ基板の表面にＣＶ
Ｄ法によりエピタキシャル成長層を３μｍの厚さで形成
した。その際、ドーパントとして添加するジボランの濃
度を可変し、表面側２μｍを比抵抗０．０１５Ω・ｃｍ
のＰ++Ｓｉ層、その下１μｍを比抵抗０．５Ω・ｃｍの
ｐ+ Ｓｉ層とした。
【０３９５】このエピタキシャル層を形成した層にＨＦ
とエタノールの混合溶液中において陽極化成を行った。
【０３９６】陽極化成条件は以下の通りであった。 電流密度 ： ７（ｍＡ・ｃｍ-2） 陽極化成溶液 ： ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：１：１ 時間 ： ３（ｍｉｎ） この陽極化成により、表面２μｍにはポロジティおよそ
２０％の低多孔度層がその下層のｐ+Ｓｉ層に相当する
層のうち、０．５μｍには多孔度（porosity）がおよそ
５０％の構造的に脆弱な高多孔度薄層が形成されている
ことが高い分解能走査型電子顕微鏡による断面観察によ
り確認された。
【０３９７】このウエハを４００℃、酸素雰囲気中で１
時間処理したのち、１．２５％のＨＦ水溶液に３０秒漬
けて、表面に形成された極薄酸化シリコン膜を除去しの
ち、エピタキシャル成長装置に入れＣＶＤ（Chemical V
apor Deposition）法により単結晶Ｓｉを０．３μｍエ
ピタキシャル成長した。成長条件は以下の通りである。 ソースガス： ＳｉＨ2 Ｃｌ2 ／Ｈ2 ガス流量 ： ０．２／１８０ ｌ／ｍｉｎ ガス圧力 ： ７６０Ｔｏｒｒ 温度 ： １０６０℃ 成長速度 ： ０．１５μｍ／ｍｉｎ なお、エピタキシャル成長に先立って、既述の（２）水
素ベーキング工程、（３）微量原料供給工程、（４）高
ベーキング工程を行ってもよいことはもちろんである。
陽極化成を行う他の実施例でも同様である。
【０３９８】さらに、このエピタキシャルＳｉ層表面に
熱酸化により２００ｎｍのＳｉＯ2層を形成した。
【０３９９】該ＳｉＯ2 層表面を別に用意したＳｉ基板
（支持基板）の表面とを重ね合わせ、接触させた後、１
１８０℃−５ｍｉｎでアニールしたところ、貼り合わせ
は強固になった。
【０４００】貼り合わせウエハを分離させたところ、高
多孔度層で分割された。分割方法は、加圧、引っ張り、
せん断、楔、等の外圧をかける方法、超音波を印加する
方法、熱をかける方法、酸化により多孔質Ｓｉを周辺か
ら膨張させ多孔質Ｓｉ内に内圧をかける方法、パルス状
に加熱し、熱応力をかける、あるいは軟化させる方法等
がある。あるいは貼り合わせウエハ側面にウォータージ
ェットを吹き付ける方法がある。そのどの方法でも分離
することは可能であった。
【０４０１】引き続いて、支持基板側をＨＦと過酸化水
素水の混合水溶液に漬けたところ、およそ６０分で表面
に残留する多孔質シリコン層が除去され、ＳＯＩウエハ
が形成された。
【０４０２】さらに水素雰囲気中、１１００℃４時間の
熱処理を施した。
【０４０３】表面粗さを原子間力顕微鏡で評価したとこ
ろ、５０μｍ角の領域での平均２乗粗さは０．２ｎｍで
通常市販されているＳｉウエハと同等であった。同様に
結晶欠陥密度を測定したところ、積層欠陥密度は５０個
／ｃｍ2 であった。
【０４０４】すなわち、Ｓｉ酸化膜上に低欠陥密度の単
結晶Ｓｉ層が形成できた。
【０４０５】酸化膜は、エピタキシャル層表面でなく、
第２の基板表面に形成しても、あるいは、その両者に形
成しても同様の結果が得られた。
【０４０６】第１の基板側に残った多孔質層は、ＨＦと
過酸化水素水と水の混合水溶液に漬けたところ、およそ
３０分で除去され、多孔質化されずに残ったエピタキシ
ャル層を有する第１の基板が得られた。この基板に必要
に応じてｐ+ Ｓｉ層を形成後に、ｐ++Ｓｉ層を形成す
る。そして再びＳＯＩウエハ製造プロセスを行う。こう
してＳＯＩウエハ製造プロセスを２０回繰り返して２０
枚のＳＯＩウエハを得る。
【０４０７】２０回目の剥離後の第１の基板（半導体基
板）剥離面の残留多孔質層を除去し、エピタキシャルウ
エハを得た。
【０４０８】このエピタキシャルウエハを用いてＣＭＯ
Ｓ論理回路を作製した。 （実施例１２）第１の単結晶Ｓｉ基板上にＣＶＤにより
単結晶Ｓｉを１μｍエピタキシャル成長した。成長条件
は以下の通りである。 ソースガス： ＳｉＨ2 Ｃｌ2 ／Ｈ2 ガス流量 ： ０．５／１８０ ｌ／ｍｉｎ ガス圧力 ： ８０Ｔｏｒｒ 温度 ： ９５０℃ 成長速度 ： ０．３０μｍ／ｍｉｎ 初期の０．５μｍはＢ2 Ｈ6 をドーパントとして１Ω・
ｃｍのＰ- 層を形成し、表面側の０．５μｍはＰＨ3 を
ドーパントとして１Ω・ｃｍのＮ- 層を形成した。
【０４０９】さらに、このエピタキシャルＳｉ層表面に
熱酸化により２００ｎｍのＳｉＯ2層を形成した。
【０４１０】ここで投影飛程がエピタキシャル層中にな
るように、第１の基板表面からＨ+を７０ｋｅＶで５×
１０16ｃｍ-2イオン注入した。これによって、分離層と
して働く層が、投影飛程の深さの所に、この場合およそ
Ｐ- ／Ｎ- 界面付近に微小気泡層あるいは注入イオン種
高濃度層による歪み層として形成された。
【０４１１】そして、表面に同径のシリコンウエハ（第
２の基板）の貼り合せ面を窒素プラズマ処理して。第１
及び第２の基板を接触させて貼り合せ、多層構造体を形
成した。ここで、２００℃程度の熱処理を行ってもよ
い。
【０４１２】そしてこの多層構造体の側面にウオーター
ジェットを吹き付けて側面側から中心に向かって第１の
基板と第２の基板を分離した。
【０４１３】分離方法は、他に、５００℃の熱処理によ
っても、結晶再配列作用および微小気泡内の圧力作用に
より分離した。
【０４１４】第２の基板上にはＮ- 単結晶半導体層が移
設されていた。
【０４１５】第２の基板上に移設されたエピタキシャル
層の表面上の残留分離層を水素アニール処理して除去す
るとともに平滑化し、ＳＯＩウエハを得た。水素アニー
ルの代わりに、表面研磨（タッチポリッシュ）によって
も同様なＳＯＩウエハを作製できた。このＳＯＩウエハ
を用いて、部分空乏型薄膜トランジスタを作製した。
【０４１６】一方、剥離された第１の基板には、Ｐ- エ
ピタキシャル層とその表面上に分離層の残留部が存在し
ていたので、それを除去した後、再度Ｎ- 層をエピタキ
シャル成長させ、ＳＯＩウエハ製造プロセスを行った。
このウエハ製造プロセスを５回行い、５枚のＳＯＩウエ
ハを得た。５回目の分離後に第１の単結晶Ｓｉ基板上の
分離面の残留分離層を除去して、Ｐ- のエピタキシャル
層をもつエピウエハを得た。このエピウエハを利用して
ＤＲＡＭ等を形成して、品質、イールド、信頼性の向上
を確認できた。水素アニールによりこれを除去しつつ、
平滑化しエピウエハを得た。水素アニールの代わりに、
表面研磨（タッチポリッシュ）によっても同様なエピウ
エハを作製できた。このバルクウエハはその表面にエピ
タキシャル層を水素アニールした層を有しているので、
エピタキシャルウエハ並みの性能をもつ。ここで第１の
ＳｉウエハとしてＰ+ 基板を用いれば、Ｐ- エピタキシ
ャル／Ｐ+ ウエハとして最も広く用いられているエピウ
エハとなる。このエピウエハを用いてＣＭＯＳ論理回路
を作製した。 （実施例１３）第１の単結晶Ｓｉ基板の表面にＨＦ溶液
中において陽極化成処理を施した。陽極化成条件は以下
の通りであった。
【０４１７】 先に作る第１の多孔質層の最表面層の形成条件： 電流密度 ： １（ｍＡ・ｃｍ-2） 陽極化成溶液 ： ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：１：１ 時間 ： ０．１（ｍｉｎ） 多孔質Ｓｉの厚み： ０．２（μｍ） 次に作る第２の多孔質層の形成条件： 電流密度 ： ５０（ｍＡ・ｃｍ-2） 陽極化成溶液 ： ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：１：１ 時間 ： ５（ｓｅｃ） 多孔質Ｓｉの厚み： ０．１（μｍ） 最後に作る第３の多孔質層の作製条件： 電流密度 ： ７（ｍＡ・ｃｍ-2） 陽極化成溶液 ： ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：１：１ 時間 ： １（ｍｉｎ） 多孔質Ｓｉの厚み： １（μｍ） この陽極化成により、第１の多孔質層より厚い第２の多
孔質Ｓｉ層の多孔度は他の多孔質Ｓｉ層の多孔度に比べ
て大きくなり、構造的に脆弱な層となる。
【０４１８】この基板を酸素雰囲気中４００℃で１時間
酸化した。この酸化により多孔質Ｓｉの孔の内壁表面は
熱酸化膜で覆われた。このウエハをエピタキシ装置の水
素雰囲気中に配置した後、１０４０℃で５分間ベークし
た。この熱処理（ベーキング）により多孔質Ｓｉの表面
孔は埋められた。そして、最表面層即ち電流密度１ｍＡ
・ｃｍ-2で形成した第１の多孔質Ｓｉ層はＳｉ原子のマ
イグレーションにより、非多孔質化した。
【０４１９】続けて、非多孔質化した表面を有する多孔
質Ｓｉ上にＣＶＤ（Chemical VaporDeposition）法によ
り単結晶Ｓｉを０．３μｍエピタキシャル成長した。成
長条件は以下の通りであった。なお、単結晶Ｓｉの成長
に先立って、既述の水素ベーキング工程、微量原料供給
工程、高温ベーキング工程等を行ってもよい。 ソースガス： ＳｉＨ2 Ｃｌ2 ／Ｈ2 ガス流量 ： ０．００８３／３ Ｌ／Ｓ（０．５／１８０ ｌ/ｍｉｎ） ガス圧力 ： １．０７×１０4 Ｐａ（８０Ｔｏｒｒ） 温度 ： ９５０℃ 成長速度 ： ０.３０μｍ/ｍｉｎ なお、このエピタキシャル成長工程は省略してもよい。
【０４２０】さらに、このエピタキシャルＳｉ層表面に
熱酸化により２００ｎｍのＳｉＯ2層を形成した。
【０４２１】該ＳｉＯ2 層表面と、別に用意したＳｉ基
板（第２の基板）の表面と、を重ね合わせ、接触させた
後、１１８０℃５分間熱処理したところ、貼り合わせは
強固になった。
【０４２２】貼り合わせ基板に外力を加えて分離させた
ところ、多孔度の大きい第２の多孔質層が崩壊し、非多
孔質の層と多孔質の層との界面で分割された。
【０４２３】以上の結果、第２の基板のＳｉ酸化膜上に
０．２μｍの厚みを持った単結晶Ｓｉ層を有するＳＯＩ
基板が形成できた。前述のエピタキシャル成長工程を省
略した場合は０．１μｍ以下の厚さとなる。単結晶Ｓｉ
層の表面（分離面）には多孔質Ｓｉは残留していなかっ
た。このように、非多孔質の層と多孔質層との界面で分
離することにより、表面平滑なＳＯＩ層を得るための、
種々の工程を省略できる。
【０４２４】このように界面分離できるのは、界面付近
に応力を集中させることができるからである。他にも、
シリコン上のＳｉＧｅなどのヘテロエピタキシャル膜な
どの場合も、界面に応力を集中させることができる。
【０４２５】第１の基板上に残っている多孔質Ｓｉは、
４９％弗酸と３０％過酸化水素水との混合液で撹拌しな
がら選択エッチングし表面の平滑なバルクウエハを得
た。このバルクウエハを第１の単結晶Ｓｉ基板として３
回繰り返して使用した。こうして４枚のＳＯＩウエハ
と、１枚のバルクウエハが得られた。（実施例１４）比
抵抗０.０１〜０．０２Ω・ｃｍのＰ型の第１の単結晶
Ｓｉ基板を、ＨＦ溶液中において陽極化成を行った。
【０４２６】陽極化成条件は以下のとおりであった。 電流密度 ： ７（ｍＡ・ｃｍ-2） 陽極化成溶液 ： ＨＦ：Ｈ2 Ｏ：Ｃ2 Ｈ5 ＯＨ＝１：１：１ 時間 ： １１（分） 多孔質Ｓｉの厚み： １２（μｍ） 多孔質Ｓｉは高品質エピタキシャルＳｉ層を形成させる
機能とともに、さらに分離層とし機能するよう用い、そ
れぞれ機能を一層で共用している。因みに多孔質Ｓｉ層
の厚さは０．１μｍから６００μｍ程度の範囲から適宜
選択できる。
【０４２７】この基板を酸素雰囲気中４００℃で１時間
酸化した。この酸化により多孔質Ｓｉの孔の内壁は熱酸
化膜で覆われた。多孔質Ｓｉ上に単結晶Ｓｉを０．３μ
ｍエピタキシャル成長した。成長条件は以下の通りであ
る。 ソースガス： ＳｉＨ2 Ｃｌ2 ／Ｈ2 ガス流量 ： ０.５/１８０ ｌ/ｍｉｎ ガス圧力 ： ８０Ｔｏｒｒ 温度 ： ９５０℃ 成長速度 ： ０.１５μｍ/ｍｉｎ なお、エピタキシャル成長に先立って、既述の（２）水
素ベーキング工程、（３）微量原料供給工程、（４）高
ベーキング工程を行ってもよいことはもちろんである。
陽極化成を行う他の実施例でも同様である。
【０４２８】さらに、このエピタキシャルＳｉ層表面に
熱酸化により１００ｎｍのＳｉＯ2層を形成した。
【０４２９】そして、自然酸化膜を除去した同径のシリ
コンウエハに接触させ、熱処理を行って貼り合せ、多層
構造体を形成した。
【０４３０】多層構造体の側面に高圧の流体ジェットを
吹きつけ多層構造体から第１の基板を剥離した。剥離
後、第２の基板上にはエピタキシャル層が移設されてい
た。
【０４３１】エピタキシャル層上の残留多孔質層をウエ
ットエッチングにより除去し、水素アニール処理してＳ
ＯＩウエハを得た。
【０４３２】一方、剥離された第１の基板の剥離面を研
磨して残留多孔質層を除去し、バルクウエハを得た。こ
のバルクウエハを第１の単結晶Ｓｉ基板として再度用
い、再び上述のＳＯＩウエハ製造プロセスを行う。こう
してＳＯＩウエハ製造プロセスを５回繰り返して５枚の
ＳＯＩウエハを得ていた。
【０４３３】５回目の剥離後の第１の基板（半導体基
体）剥離面を研磨して残留多孔質層を除去し、バルクウ
エハを得た。このバルクウエハを用いてエピタキシャル
ウエハを作製した。なお、市場におけるエピウエハの需
要が急増した場合は上記繰り返し回数を２回とし、エピ
タキシャルウエハの生産量が増大するように調整するこ
ともできる。
【０４３４】このバルクウエハ上にエピタキシャル層を
形成し、エピウエハとして用いた。
【０４３５】以上説明したように、本発明によれば、半
導体ウエハの効率的かつ経済的な活用が可能となる。
【図面の簡単な説明】
【図１】本発明の基本的な実施の形態による半導体部材
の製造方法を示すフローチャートである。
【図２】本発明の基本的な実施の形態による半導体部材
の製造工程を示す模式的断面図である。
【図３】本発明の基本的な実施の形態による半導体部材
の製造工程を示す模式的断面図である。
【図４】本発明の基本的な実施の形態による半導体部材
の製造工程を示す模式的断面図である。
【図５】本発明の基本的な実施の形態による半導体部材
の製造工程を示す模式的断面図である。
【図６】本発明の基本的な実施の形態による半導体部材
の製造工程を示す模式的断面図である。
【図７】製造システムの一例を示す説明図である。
【図８】製造システムの一例を示す説明図である。
【図９】検査工程のフローチャートである。
【図１０】本発明の基本的な実施の形態による半導体部
材の製造方法を示すフローチャートである。
【図１１】本発明の基本的な実施の形態による半導体部
材の製造方法を示すフローチャートである。
【図１２】本発明の基本的な実施の形態による半導体部
材の製造方法を示すフローチャートである。
【図１３】本発明の基本的な実施の形態による半導体部
材の製造工程を示す模式的断面図である。
【図１４】本発明の基本的な実施の形態による半導体部
材の製造工程を示す模式的断面図である。
【図１５】製造システムの一例を示す説明図である。
【図１６】製造システムの一例を示す説明図である。
【図１７】検査工程のフローチャートである。
【図１８】本発明に係る太陽電池を製造するための説明
図である。
【図１９】従来技術を説明するための模式的断面図であ
る。
【符号の説明】
１ 第１のウエハ ２ 第２のウエハ ４ 多孔質層 ５ 非多孔質層 ６ 絶縁層 ７ エピタキシャル層 １０ エピタキシャル層 １４ 分離層 ４１、４２ 分離された多孔質層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂口 清文 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 近江 和明 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内 (72)発明者 嶋田 哲也 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内

Claims (78)

    【特許請求の範囲】
  1. 【請求項１】 半導体基体上に非多孔質層を有する第１
    の部材を用意する第１の工程と、該非多孔質層を該第１
    の部材から第２の部材上へ移設する第２の工程とを含
    み、 該第２の工程で該第１の部材から該非多孔質層が分離さ
    れて得られる該半導体基体を、再度該第１の工程におけ
    る該第１の部材の構成材料として使用することを（ｎ−
    １）回（ｎは２以上の自然数）行って、該第１及び第２
    の工程をｎ回繰り返し、ｎ回目の該第２の工程で分離さ
    れた該半導体基体を該第１及び第２の工程以外の用途に
    用いることを特徴とする半導体部材の製造方法。
  2. 【請求項２】 前記第１の部材は、前記半導体基体上に
    分離層を介して前記非多孔質層を有しており、かつ前記
    第２の工程は該第１の部材と前記第２の部材とを該非多
    孔質層が内側に位置するように貼り合わせて多層構造体
    を形成し、該多層構造体を該分離層で分離する工程を含
    む請求項１記載の半導体部材の製造方法。
  3. 【請求項３】 前記第１及び第２の工程以外の用途は、
    前記ｎ回目の該第２の工程で分離された前記半導体基体
    を販売する請求項１記載の半導体部材の製造方法。
  4. 【請求項４】 前記半導体基体は、ＣＺウエハ、ＭＣＺ
    ウエハ、ＦＺウエハ、エピタキシャルウエハ、水素アニ
    ール処理されたウエハ、あるいはイントリンシックゲッ
    タリングウエハから選ばれる請求項１あるいは２記載の
    半導体部材の製造方法。
  5. 【請求項５】 前記半導体基体は、高濃度Ｐ型シリコン
    ウエハである請求項１あるいは２記載の半導体部材の製
    造方法。
  6. 【請求項６】 前記高濃度Ｐ型シリコンウエハは、比抵
    抗が０．００１Ω・ｃｍ〜０．５Ω・ｃｍである請求項
    ４記載の半導体部材の製造方法。
  7. 【請求項７】 前記高濃度Ｐ型シリコンウエハは、ボロ
    ン濃度が１×１０17ｃｍ-3から１×１０20ｃｍ-3である
    請求項４記載の半導体部材の製造方法。
  8. 【請求項８】 前記半導体基体は、表面にエピタキシャ
    ル層を有する請求項１あるいは２記載の半導体部材の製
    造方法。
  9. 【請求項９】 前記半導体基体の比抵抗と、前記エピタ
    キシャル層の比抵抗が異なる請求項８記載の半導体部材
    の製造方法。
  10. 【請求項１０】 前記半導体基体は、表面に第１のエピ
    タキシャル層、及び第２のエピタキシャル層を該半導体
    基体側からこの順に有する請求項１あるいは２記載の半
    導体部材の製造方法。
  11. 【請求項１１】 前記半導体基体は、表面にドーパント
    が添加された半導体層を備える請求項１あるいは２記載
    の半導体部材の製造方法。
  12. 【請求項１２】 前記半導体層は、拡散法やイオン打ち
    込み法により形成される請求項１１記載の半導体部材の
    製造方法。
  13. 【請求項１３】 前記分離層は、非多孔質領域の陽極化
    成により形成される多孔質層あるいは、非多孔質領域へ
    のイオン注入により形成されるイオン注入層である請求
    項２記載の半導体部材の製造方法。
  14. 【請求項１４】 前記非多孔質層は、非多孔質単結晶シ
    リコン層である請求項１あるいは２記載の半導体部材の
    製造方法。
  15. 【請求項１５】 前記非多孔質層は、表面に酸化シリコ
    ン層が形成された非多孔質単結晶シリコン層である請求
    項１あるいは２記載の半導体部材の製造方法。
  16. 【請求項１６】 前記第１の部材は、前記多孔質層上へ
    前記非多孔質層を形成することにより行われ、該非多孔
    質層を形成するに先だって、該多孔質層の孔壁に保護膜
    を形成する保護膜形成工程を含む請求項１３記載の半導
    体部材の製造方法。
  17. 【請求項１７】 前記第１の部材は、前記多孔質層上へ
    前記非多孔質層を形成することにより行われ、該非多孔
    質層を形成するに先だって、該多孔質層を水素を含む還
    元性雰囲気中で熱処理する水素ベーキング工程を含む請
    求項１３記載の半導体部材の製造方法。
  18. 【請求項１８】 前記第１の部材は、前記多孔質層上へ
    前記非多孔質層を形成することにより行われ、該非多孔
    質層を形成する際に、２０ｎｍ／ｍｉｎ．以下の成長速
    度で成長する低成長速度工程を含む請求項１３記載の半
    導体部材の製造方法。
  19. 【請求項１９】 前記水素ベーキング工程及び／又は低
    成長速度工程における処理温度よりも高い温度であっ
    て、かつ水素を含む還元性雰囲気中で熱処理する工程を
    含む請求項１７あるいは１８記載の半導体部材の製造方
    法。
  20. 【請求項２０】 前記非多孔質層上に絶縁層を形成した
    後、該絶縁層と前記第２の部材とを貼り合わせて前記多
    層構造体を形成する請求項２記載の半導体部材の製造方
    法。
  21. 【請求項２１】 前記非多孔質層にデバイスが形成され
    ており、該デバイスを前記第２の部材へ移設する請求項
    １あるいは２記載の半導体部材の製造方法。
  22. 【請求項２２】 前記非多孔質層は複数の層からなる請
    求項１あるいは２記載の半導体部材の製造方法。
  23. 【請求項２３】 前記非多孔質層は、ヘテロエピタキシ
    ャル成長層である請求項１あるいは２記載の半導体部材
    の製造方法。
  24. 【請求項２４】 前記半導体基体及び前記非多孔質層を
    構成する材料がシリコンである請求項１記載の半導体部
    材の製造方法。
  25. 【請求項２５】 前記分離層は、多孔質層である請求項
    ２記載の半導体部材の製造方法。
  26. 【請求項２６】 前記多孔質層は、陽極化成により形成
    される請求項２５記載の半導体部材の製造方法。
  27. 【請求項２７】 前記分離層は、イオン注入により形成
    されるイオン注入層である請求項２記載の半導体部材の
    製造方法。
  28. 【請求項２８】 前記イオン注入層とは、凝集により微
    小な空洞（ｍｉｃｒｏ ｃａｖｉｔｙ）を形成する層で
    ある請求項２７記載の半導体部材の製造方法。
  29. 【請求項２９】 前記イオン注入層は、水素、窒素、希
    ガスから選択される少なくとも一種のイオンを注入する
    ことにより形成される請求項２７記載の半導体部材の製
    造方法。
  30. 【請求項３０】 前記イオン注入は、ビームラインイオ
    ン注入装置を用いて行われる請求項２７記載の半導体部
    材の製造方法。
  31. 【請求項３１】 前記イオン注入は、プラズマ浸漬イオ
    ン注入プロセスにより行われる請求項２７記載の半導体
    部材の製造方法。
  32. 【請求項３２】 前記半導体基体上に第１のエピタキシ
    ャル半導体層を形成する工程、該第１のエピタキシャル
    半導体層の少なくとも一部を多孔質化して多孔質層を形
    成する工程、及び該多孔質層上に前記非多孔質層を形成
    する工程を含み前記第１の部材を用意する請求項１ある
    いは２記載の半導体部材の製造方法。
  33. 【請求項３３】 前記第１のエピタキシャル半導体層の
    厚さが１００ｎｍから２０μｍになるように前記多孔質
    層を形成する請求項３２記載の半導体部材の製造方法。
  34. 【請求項３４】 前記半導体基体が高濃度Ｐ型半導体基
    体である請求項３２記載の半導体部材の製造方法。
  35. 【請求項３５】 前記第１のエピタキシャル半導体層
    は、ボロン濃度が１×１０17ｃｍ-3から１×１０20ｃｍ
    -3である請求項３２記載の半導体部材の製造方法。
  36. 【請求項３６】 前記半導体基体上にエピタキシャル層
    である第１の半導体層、該第１の半導体層とは不純物濃
    度あるいは導電型の異なる第２の半導体層を該半導体基
    体側からこの順に形成する工程、該第２の半導体層と該
    第１の半導体層の少なくとも一部を多孔質化して多孔質
    層を形成する工程、及び該多孔質層上に前記非多孔質層
    を形成する工程を含み前記第１の部材を用意する請求項
    １あるいは２記載の半導体部材の製造方法。
  37. 【請求項３７】 前記半導体基体はＰ型半導体基体であ
    り、前記第１の半導体層は該半導体基体よりもＰ型の導
    電性を規定する不純物が低く、かつ前記第２の半導体層
    は該第１の半導体層よりもＰ型の導電性を規定する不純
    物濃度が高い請求項３６記載の半導体部材の製造方法。
  38. 【請求項３８】 前記半導体基体は、高濃度ｐ型半導体
    基体である請求項３７に記載の半導体部材の製造方法。
  39. 【請求項３９】 前記多孔質層は互いに多孔度の異なる
    複数の層からなる請求項３６記載の半導体部材の製造方
    法。
  40. 【請求項４０】 前記半導体基体上に第１のエピタキシ
    ャル半導体層を形成する工程、該第１のエピタキシャル
    半導体層の内部にイオン注入層を形成する工程を含み前
    記第１の部材を用意する請求項１あるいは２記載の半導
    体部材の製造方法。
  41. 【請求項４１】 前記イオン注入層とは、凝集により微
    小な空洞（ｍｉｃｒｏ ｃａｖｉｔｙ）を形成する層で
    ある請求項４０記載の半導体部材の製造方法。
  42. 【請求項４２】 前記イオン注入層は、水素、窒素、希
    ガスから選択される少なくとも一種のイオンを注入して
    形成される請求項４０記載の半導体部材の製造方法。
  43. 【請求項４３】 前記第１のエピタキシャル半導体層内
    部であって、かつ前記半導体基体側から１００ｎｍから
    ２０μｍの位置に前記イオン注入層の投影飛程を定める
    請求項４０記載の半導体部材の製造方法。
  44. 【請求項４４】 前記半導体基体が高濃度Ｐ型半導体基
    体である請求項４０記載の半導体部材の製造方法。
  45. 【請求項４５】 前記第１のエピタキシャル半導体層
    は、ボロン濃度が１×１０17ｃｍ-3から１×１０20ｃｍ
    -3である請求項４０記載の半導体部材の製造方法。
  46. 【請求項４６】 前記半導体基体上にエピタキシャル層
    である第１の半導体層、該第１の半導体層とは不純物濃
    度あるいは導電型の異なる第２の半導体層を該半導体基
    体側からこの順に形成する工程、該第２の半導体層及び
    ／又は該第１の半導体層の内部にイオン注入層を形成す
    る工程を含み前記第１の部材を用意する請求項１あるい
    は２記載の半導体部材の製造方法。
  47. 【請求項４７】 前記半導体基体はＰ型半導体基体であ
    り、前記第１の半導体層は該半導体基体よりもＰ型の導
    電性を規定する不純物が低く、かつ前記第２の半導体層
    は該第１の半導体層よりもＰ型の導電性を規定する不純
    物濃度が高い請求項４６記載の半導体部材の製造方法。
  48. 【請求項４８】 前記第２の部材は、ＣＺウエハ、ＭＣ
    Ｚウエハ、ＦＺウエハ、エピタキシャルウエハ、水素ア
    ニールされたウエハ、石英ガラス、プラスチック、金
    属、セラミックス、フレキシブルフィルムから選ばれる
    請求項１あるいは２記載の半導体部材の製造方法。
  49. 【請求項４９】 前記第２の部材は、表面に絶縁層を有
    する請求項１あるいは２記載の半導体部材の製造方法。
  50. 【請求項５０】 前記第２の工程は、前記非多孔質層を
    前記第２の部材と貼り合わせ、前記第１の部材から該非
    多孔質層を分離する工程を含む請求項１あるいは２記載
    の半導体部材の製造方法。
  51. 【請求項５１】 前記第２の工程は、前記多層構造体を
    加熱処理する方法、あるいは前記分離層および／または
    その近傍を側面から酸化する方法により行われる請求項
    ２に記載の半導体部材の製造方法。
  52. 【請求項５２】 前記第２の工程は、前記分離層側面に
    楔を挿入する方法、前記多層構造体若しくは前記分離層
    側面に流体を吹き付ける方法、前記分離層に引張り力、
    圧縮力、若しくは剪断力を加える方法、前記分離層にて
    スライスする方法、前記分離層に超音波振動を与える方
    法の少なくとも一つの方法により行われる請求項２に記
    載の半導体部材の製造方法。
  53. 【請求項５３】 前記第２の工程は、前記多層構造体を
    ４００℃から６００℃の範囲で熱処理する工程を含む請
    求項１あるいは２記載の半導体部材の製造方法。
  54. 【請求項５４】 前記第２の工程は、前記分離層側面に
    流体である気体あるいは液体を吹き付ける請求項２記載
    の半導体部材の製造方法。
  55. 【請求項５５】 前記気体は、空気、窒素、炭酸ガス、
    希ガスから選ばれる請求項５４記載の半導体部材の製造
    方法。
  56. 【請求項５６】 前記液体は、有機溶媒、アルカリ溶
    液、酸溶液である請求項５４記載の半導体部材の製造方
    法。
  57. 【請求項５７】 前記第２の工程で前記第１の部材から
    前記非多孔質層が分離されて得られる前記半導体基体表
    面の平坦化を行う請求項１あるいは２記載の半導体部材
    の製造方法。
  58. 【請求項５８】 前記平坦化は、前記半導体基体の表面
    研磨、エッチング、及び熱処理の少なくとも一つを施す
    ことで行われる請求項５７に記載の半導体部材の製造方
    法。
  59. 【請求項５９】 前記熱処理は、水素アニールである請
    求項５８に記載の半導体部材の製造方法。
  60. 【請求項６０】 前記水素アニールの温度が８００℃以
    上、前記半導体基体の構成材料の融点以下である請求項
    ５９に記載の半導体部材の製造方法。
  61. 【請求項６１】 平坦化された前記半導体基体にエピタ
    キシャル層を形成する工程を含む請求項５７記載の半導
    体部材の製造方法。
  62. 【請求項６２】 前記半導体部材の製造にｎ回使用され
    た前記半導体基体の表面平坦化処理を行った後、表面異
    物粒子密度検査、膜厚分布検査、欠陥密度検査、表面形
    状検査、あるいはエッジ検査の内少なくとも１種類の検
    査工程を通す請求項１あるいは２に記載の半導体部材の
    製造方法。
  63. 【請求項６３】 前記検査工程により、前記半導体基体
    を、ダミーウエハ、モニターウエハ、デバイスウエハ、
    あるいはエピタキシャルウエハとして用いるかを選別す
    る請求項６２に記載の半導体部材の製造方法。
  64. 【請求項６４】 前記第２の工程で前記第１の部材から
    前記非多孔質層が分離されて得られる前記半導体基体の
    表面異物粒子密度検査、膜厚分布検査、欠陥密度検査、
    表面形状検査、あるいはエッジ検査の内少なくとも１種
    類の検査工程を行い、前記ｎを決定する請求項１記載の
    半導体部材の製造方法。
  65. 【請求項６５】 前記半導体部材とはＳＯＩウエハであ
    り、前記半導体基体を前記第１及び第２の工程に２回以
    上使用した後、該半導体基体を用いて該半導体部材の製
    造方法以外に用いられるエピタキシャルウエハを製造す
    る請求項６４記載の半導体部材製造方法。
  66. 【請求項６６】 前記第１及び第２の工程以外の用途が
    エピタキシャルウエハの製造であり、コンピュータに記
    録されたエピタキシャルウエハの注文枚数に応じてｎを
    規定する請求項１記載の半導体部材の製造方法。
  67. 【請求項６７】 前記エピタキシャルウエハは、高濃度
    Ｐ型半導体基体上に、該半導体基体よりもＰ型を規定す
    る不純物濃度が低いエピタキシャル層を有する請求項６
    ６記載の半導体部材の製造方法。
  68. 【請求項６８】 前記半導体基体は高濃度Ｐ型半導体基
    体であり、前記第１及び第２の工程以外の用途は、エピ
    タキシャルウエハである請求項１記載の半導体部材の製
    造方法。
  69. 【請求項６９】 前記エピタキシャルウエハは、高濃度
    Ｐ型半導体基体上に、該半導体基体よりもＰ型の伝導性
    を規定する不純物濃度が低いエピタキシャル層からなる
    請求項６８記載の半導体部材の製造方法。
  70. 【請求項７０】 前記第１及び第２の工程以外の用途
    は、モニターウエハ、ダミーウエハあるいはデバイス作
    製用ウエハである請求項１記載の半導体部材の製造方
    法。
  71. 【請求項７１】 前記第１及び第２の工程以外の用途
    は、ソーラーセルの製造に用いられる請求項１記載の半
    導体部材の製造方法。
  72. 【請求項７２】 貼り合わせＳＯＩウエハの製造工程に
    複数回使用された半導体基体を該貼り合わせＳＯＩウエ
    ハの製造工程以外の用途に用いる半導体基体の利用方
    法。
  73. 【請求項７３】 前記貼り合わせＳＯＩウエハの製造工
    程以外の用途は、前記複数回使用された半導体基体を販
    売することである請求項７２記載の半導体基体の利用方
    法。
  74. 【請求項７４】 前記貼り合わせＳＯＩウエハの製造工
    程以外の用途は、前記複数回使用された半導体基体を用
    いてエピタキシャルウエハを形成し販売することである
    請求項７２記載の半導体基体の利用方法。
  75. 【請求項７５】 ２種の半導体部材を作製するシステム
    であって、貼り合わせ法によるＳＯＩ基板作製工程から
    生じる半導体部材を該ＳＯＩ基板作製工程にｎ回（ｎ≧
    ２）使用する工程、及び該ｎ回使用された該半導体部材
    を用いて該ＳＯＩ基板作製工程以外の用途に用いられる
    エピタキシャルウエハを作製する工程を有する半導体部
    材の製造システム。
  76. 【請求項７６】 貼り合わせＳＯＩウエハ製造工程にお
    いて用いられる半導体基体をｎ回（ｎ≧２）使用してｎ
    枚のＳＯＩウエハを作製し、該半導体基体を該貼り合わ
    せＳＯＩウエハ製造工程以外に用いられるエピタキシャ
    ルウエハとして利用し、使用回数ｎを制御することで該
    ＳＯＩウエハと該エピタキシャルウエハとの生産量を調
    整する半導体部材の生産管理方法。
  77. 【請求項７７】 複数枚の貼り合わせＳＯＩウエハの製
    造工程において用いられる半導体基体上にエピタキシャ
    ル層を有するエピタキシャルウエハを形成する堆積膜形
    成装置と、該半導体基体を該ＳＯＩウエハの製造工程以
    外に用いられるエピタキシャルウエハを形成する堆積膜
    形成装置とを共用することを特徴とする堆積膜形成装置
    の利用方法。
  78. 【請求項７８】 前記多層構造体を酸化性雰囲気で熱処
    理する工程を含む請求項２記載の半導体部材の製造方
    法。
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