KR19980064201A - 반도체 부재의 제조방법 - Google Patents

반도체 부재의 제조방법 Download PDF

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KR19980064201A
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키요후미 사카구찌
타카오 요네하라
쇼지 니시다
켄지 야마가타
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미타라이 후지오
캐논 가부시기가이샤
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Abstract

본 발명은, 다공질 반도체층을 가지는 기판상에 막을 접합하는 단계와 박리 방향으로 막에 힘을 가해서 기판의 4공질반도체층에서 막을 분리하는 단계를 이루어진 반도체부재의 제조방법을 제공하는 것이다.

Description

반도체 부재의 제조방법
본 발명은 반도체집척회로, 태양전지, 반도체레이저소자 또는 발광다이오드 등의 반도체소자를 제조하는데 적합하게 사용할 수 있는 반도체부재의 제조방법에 관한 것으로서, 더욱 상세하게는 기판을 분리하는 공정을 구비한 반도체부재의 제조방법에 관한 것이다.
반도체부재는 반도체웨이퍼, 반도체기판 및 각종 반도체소자의 면에서 널리 보급되어 있으며, 그의 반도체영역을 활용해서 반도체디바이스를 제조하는데 적합한 것과, 반도체디바이스를 제조하기 위한 모재로서 사용되는 것 등을 포함하고 있다.
고려중인 유형의 몇몇 반도체부재는, 절연물상에 반도체층을 배열해서 이루어져 있다.
절연물상의 단결정실리콘(Si) 반도체층의 형성기술은, SOI(Silicon On Insulator)기술로서 널리 알려져 있고, 통상의 Si집적회로를 제조하는데 사용되는 벌크Si기판에 의해서는 도달할 수 없는 SOI의 현저한 이점을 이용한 많은 연구가 행해져 왔다. 즉, SOI기술의 이점에는;
1. 유전체분리가 용이하고 고집적화가 가능;
2. 대방사선내성이 우수함;
3. 부유유량이 저감되어 고속화가 가능;
4. 웰형성공정을 생략가능;
5. 래치업을 방지가능; 및
6. 박막기술을 이용한 완전공핍형 전계효과트랜지스터의 가능 등이 포함된다. 이들 SOI기술의 이점은, 예를 들면 이하의 문헌, 즉 Single-crystal silicon on non-single-crystal insulators; edited by G.W. Cullen, Journal of Crystal Growth, Volume 63, No. 3, pp429∼590(1983)에 상세히 기재되어 있다.
또, 최근 수년간, MOSFET의 고속화, 저소비전력화를 실현가능한 기판을 제공하는 SOI기술에 대한 많은 보고서가 발간되어 있다(IEEE SOI Conference 1994). 또, SOI구조를 사용하면 벌크 Si웨이퍼상에 소자를 형성하는 경우와 비교해서 소자 분리공정을 매우 단순화할 수 있으므로, 반도체소자의 제조공정을 상당히 단축할 수 있다. 즉, SOI기술의 이용에 의해서는, 이러한 반도체소자의 고성능화는 말할것도 없고, 벌크 Si상의 MOSFET나 IC를 제조하는 종래의 기술에 비해서, 특히 웨이퍼비용 및 처리비용을 고려하면 반도체소자제조시의 상당한 저가격화를 얻을 수 있다.
그 중에서도 완전공핍형 MOSFET는 구동력의 향상에 의한 고속화 및 저소비전력화가 매우 기대되고 있다. MOSFET의 현계전압(Vth)은, 일반적으로는, 채널부의 불순물농도의 함수로서 결정되나, 완전공핍형(FD:Fully Depleted)MOSFET의 경우에는 공핍층의 특성이 SOI의 막두께의 영향도 받게 된다. 따라서, 대규모집적회로(LSI)의 수율을 향상시키기 위해서는, SOI막두께를 엄격하게 제어할 필요가 있었다.
한편, 화합물반도체상의 소자는 특히 고속동작 및 발광면에서, 실리콘에 의해서는 얻을 수 없는 현저히 높은 성능을 보인다. 현재, 이들 소자는 대부분 GaAs나 그와 유사한 화합물로 이루어진 화합물반도체기판상에 에피택셜성장에 의해 형성되고 있다. 그러나, 화합물반도체기판은 고가이며, 기계적 강도가 낮아, 대면적웨이퍼는 제작이 곤란한 등의 문제점이 있다.
이와 같은 점으로부터, 염가이고, 기계적 강도도 높고, 대면적 웨이퍼제조에 양호한 Si웨이퍼상에 헤테로에피택셜성장에 의해 화합물기판을 형성하는 시도가 이루어지고 있다.
SOI기판의 형성에 관한 연구는 1970년대쯤부터 현저해졌다. 초기에는, 사파이어기판위에 단결정실리콘을 에피택셜성장시키는 기술(SOS:Silicon on Sapphire)이나, 다공질산화된 실리콘에 의한 완전분리를 통해 SOI구조를 형성하는 기술(FIPOS:Full Isolation by Porous Oxidized Silicon) 및 산소이온주입기술이 많이 연구되었다. FIPOS법은, P형 단결정Si기판상에 N형 Si층을 프로톤/이온주입(이마이씨 외, J. Crystal Growth, Vol. 63, 547(1983)), 또는, 에피택셜성장과 패터닝에 의해서 섬형상으로 형성하고, HF용액속에서의 양극화성법에 의해 P형 Si기판만을 다공질화하여, 표면으로부터 Si섬을 차단한 후, 증속산화에 의해 N형 Si섬을 유전체분리하는 방법이다. 그러나, 본 방법에서는, 분리되어 있는 Si영역은, 소자제조공정의 이전에 결정되어 있어, 소자설계의 자유도를 제한하는 경우가 있다는 문제점이 있다.
산소이온주입법은, K. 이즈미시에 의해서 처음으로 제안된 SIMOX라고 불리는 방법이다. 이 방법에 의하면, Si웨이퍼에 산소이온을 1017∼1018/㎠정도 주입한 후, 아르곤/산소분위기속에서 1320°정도의 고온에서 어닐링한다. 그 결과, 주입 이온의 투사범위(RP)에 상당하는 깊이를 중심으로 주입된 산소이온이 Si원자와 화학적으로 결합해서 산화Si층이 형성된다. 이 상태하에서, 산화Si층의 상부의 산소이온주입에 의해 비정질상태로 된 Si층도 재결정화해서, 단결정Si층이 된다. 표면의 Si층속에 포함되는 결함율은 종래 105/㎠로 많았니만, 최근의 기술개발에 의하면, 산소의 주입량을 4×1017/㎠부근으로 선택함으로써, 102/㎠정도까지 저감하는 것이 가능해지고 있다. 그러나, 산화Si층의 막질, 표면Si층의 결정성을 각각 소망의 레벨로 유지하도록 하는 경우 주입에너지, 이온주입량의 혀용범위가 제한되어 있기 때문에, 표면Si층 및 매립산화Si층(BOX:burried oxide)의 막두께는 단지 제한된 값으로 허용되고 있었다. 즉, 소망의 막두께의 표면 Si층을 얻기 위해서는, 희생산화 또는 에피택셜성장의 처리가 필수적이었다. 이러한 처리는, 이들 처리 고유의 악영향에 의한 막두께의 불균일을 초래하는 문제점이 있다.
또, SIMOX는 파이프라고 불리는 산화Si층중에서의 산화Si불량영역이 형성될 수 있다는 것이 보고되고 있다. 이 현상의 원인의 하나로서는, 이온주입시 층에 도입되는 먼지 등의 이물을 생각할 수 있다. 파이프가 존재하는 부분에서는 활성층과 밑에 있는 기판사이의 누설전류에 의해 소자특성의 열화가 발생할 수 있다.
SIMOX 방법은 상기한 바와 같이 통상의 반도체프로세스에서 사용하는 이온주입량보다도 많은 양의 이온주입량이 사용되기 때문에, 전용의 장치가 개발되어도 여전히 이온주입시간은 길다. 이온주입은 예를 들면, 소정의 전류량의 이온빔을 래스터주사해서, 또는 이온빔을 확대해서 행해지기 때문에, 웨이퍼의 대면적화에 따라서, 주입시간의 증대가 필요하게 된다. 또, 대면적웨이퍼의 고온열처리에서는, 웨이퍼내의 불균일한 온도분포에 의한 슬립의 발생 등의 문제가 더욱 심해지는 것이 지적되고 있다. SIMOX법에서는 통상의 Si반도체프로세스에서는 관찰되지 않는 예외적인 고온인 1320℃에서의 열처리가 필수이므로, 고효율의 장치가 실현되지 않는 한 대형웨이퍼가 제조되는 경우 불균일한 온도분포의 문제점은 더욱 심해지고 있다.
또, 상기와 같은 종래의 SOI의 형성방법과는 별도로, 최근 단결정Si기판을, 열산화한 별도의 단결정Si기판에 결합하여, SOI구조를 형성하는 방법이 제안되어 있다. 이 방법은 소자를 위한 활성층을 균일하게 박막화할 필요가 있다. 즉, 수백㎛나 되는 두께의 단결정Siㅣ판을 수㎛이하로 박막화할 필요가 있다. 이들 단결정Si층의 박막화에는 이하와 같이 3종류의 방법이 있다. 즉,
(1) 연마,
(2) 국소플라즈마에칭, 및
(3) 선택에칭
상기 (1)의 연마법에서는 균일하게 박막화하는 것이 곤란하다. 특히, 서브㎛정도의 막박화는, 막두께의 평균편차가 수십%나 되어, 실용불가능하다. 또, 이 문제는 대구경의 웨이퍼에 대해서는 더욱 현저해지게 된다.
상기 (2)의 방법은예를 들면 상기(1)의 방법과 조합해서 사용한다. 즉, 미리 1∼3㎛정도까지 상기 (1)의 연마에 의한 방법으로 박막화한 후, 막두께분포를 다점측정하여 구한다. 그후 이 막두께분포에 의거해서, 해당막에 직경 수mm의 SF6입자의 플라즈마를 주사하는 에칭을 행해서, 소망의 막두께까지 박막화한다. 이 방법에서는 막두께분포를 ±10nm이하로 할 수 있는 것이 보고되어 있다. 그러나, 이 방법에 있어서는, 플라즈마에칭할때에 기판상에 입자형태의 이물이 있으면, 이 이물이 에칭마스크가 되기 때문에 에칭 종료시에 기판상에 돌기가 형성되어 버린다고 하는 문제가 수반된다.
또, 에칭직후에는 기판표면이 거칠기 때문에, 플라즈마에칭의 종료후에 표면상에 접촉연마를 행할 필요가 있으나, 이 작업은 그 작업시간의 면에서만 제어되므로, 연마에 의한 막두께의 편차의 문제점이 재차 발생한다. 또, 연마에서는 콜로이드질실리카 등의 연마제가 직접적으로 활성층이 되는 층을 스치므로, 연마에 의한 파쇄층의 형성 및/또는 가공변형층의 발생도 염려된다. 또, 웨이퍼가 대면적화된 경우에는 웨이퍼표면적의 증대에 비례해서, 플라으자메칭시간이 증대하기 때문에, 프로세스의 쓰루풋의 현저한 저하도 염려된다.
상기 (3)의 방법은 미리 박막화해야 할 기판에 대해 선택에칭가능한 1층이상을 지닌 막구성을 사용하는 방법이다. 예를 들면, P형기판상에 붕소를 1019/㎤이상의 농도로 함유한 P+-Si박층과 P형 Si박층을 에피택셜성장에 의해 순차 적층하여 제 1기판으로 한다. 다음에, 이것을 산화막 등의 절연층을 개재해서, 제 2기판과 결합시킨 후, 제 1 기판의 이면을 연삭, 연마에 의해서 미리 충분히 얇게 해둔다. 그후, 위쪽의 P형층의 선택에칭에 의해서, P+층을 노출하고, 또 P+층의 선택에칭에 의해서 P형 기판을 노출시켜, SOI구조를 완성시키는 것이다. 이 방법은 마스자라씨의 보고서에 상세히 기재되어 있다(W.P. Maszara, J. Electrochem. Soc., Vol. 138, 341(1991)).
선택에칭법은 균일한 박막화에 유효하다고 되어 있으나, 이하와 같은 결점이 수반된다. 즉,
--선택에칭비가 고작해야 102으로 낮아 충분하지 않다
--에칭후의 표면이 거칠기 때문에, 에칭후에 접촉연마에 의해 표면을 평활하게 할 필요가 있다. 그러나, 연마에 의해, 막두께가 감소하는 동시에, 막두께 균일성도 열화하기 쉽다. 특히, 연마작업은 그 작업시간에 따라서 제어되나, 연마 속도가 시간에 따라 상당히 다를 수 있기 때문에, 연마작업의 엄격한 제어가 곤란하게 된다. 다라서, 이러한 문제는 100nm와 같은 극박SOI층의 형성에 있어서 무시할 수 없게 된다.
--이온주입 및 고농도로 B가 도프된 Si층상의 에피택셜성장 또는 헤테로에피택셜성장 등의 막형성법을 사용하고 있기 때문에 생성된 SOI층의 결정성이 나쁘다. 또, 기판의 피결합면의 평활성도 통상의 Si웨이퍼보다도 열등하다(C. Harendt, et al., J. Elect. Mater. Vol. 20, 267(1991), H. Baumgart, et al., Extended Abstract of ECS 1st International Symposium of Wafer Bonding, PP-733(1991), C. E. Hunt, Extended Abstract of ECS 1st International Symposium of Wafer Bonding, PP-696(1991)). 또, 선택에칭의 선택성은 기판내에 함유된 붕소 등의 불순물의 농도차와 그 기판의 깊이방향을 따른 불순물의 농도프로파일의 급준성에 크게 의존하고 있다고 하는 문제가 있다. 따라서, 층간의 결합강도를 높이기 위한 고온의 결합어닐링이나, SOI층의 결정성을 향상시키기 위하여 고온의 에피택셜성장을 행하거나 하면, 불순물농도의 깊이방향분포가 확장되어, 에칭의 선택성이 열화된다. 즉, 에칭의 선택비의 향상과 결정성 및 결합강도의 향상과의 양립은 곤란했다.
이러한 상황하에서, 본 발명의 발명자들은 일본국 특개평 5-21338호 공보에 있어서 반도체 부재의 신규한 제조방법을 제안한 바 있다. 이 발명에 의하면, 다공질단결정반도체영역상에 비다공질단결정반도체영역을 배열하고, 상기 다공질단결정반도체영역의 대응하는 표면에 절연재료를 지닌 물질의 표면을 결합하고, 이어서 상기 다공질단결정반도체영역을 에칭에 의해 제거함으로써 반도체 부재를 형성하는 공정을 구비한 것을 특징으로 하고 있다.
또, 본 발명의 발명자인 T. 요네하라씨 등은, 막두께균일성이나 결정성이 뛰어나고, 배치처리가 가능한 접합 SOI를 보고한 바 있다.(T. Yonehara et al., Appl. Phys. Lett. Vol. 64, 2108(1994)). 이하, 이 결합SOI의 제조방법을 첨부도면인 도 16A 내지 도 16C를 참조해서 개략적으로 설명한다.
이 방법은 제 1의 Si기판(901)상에 형성된 다공질층(902)을 선택에칭의 층으로서 사용한다. 다공질층(902)위에 비다공질 단결정 Si층(903)을 에피택셜성장한후, 산화 Si층(905)을 개재해서 제 2기판(904)과 결합시킨다(도 16A). 다음에, 제1기판을 이면으로부터 연삭함으로써 제 1기판전체면에 있어서 다공질 Si층을 노출시킨다(도 16B). 노출시킨 다공질 Si는 KOH 또는 HF+H2O2등의 선택에칭액에 의해 에칭해서 제거한다(도 16C). 이때, 이 방법에서는, 다공질 Si층의 벌크 Si층(비다공질단결정 Si층)에 대한 에칭의 선택비를 10만배로 충분히 높게 할 수 있으므로, 미리 다공질층상에 형성한 비다공질단결정 Si층을, 막두께를 거의 감소하는 일없이, 제 2기판위에 전사하여 SOI기판을 형성할 수 있다. 따라서, SOI기판의 막두께균일성은 에피택셜성장시에 결정된다. 사토씨 등의 보고에 의하면, 에피택셜성장은 통상 반도체프로세스에서 사용하는 CVD장치를 사용할 수 있으므로, 그 막두께 균일성은 예를 들면 100nm±2%이내를 실현할 수 있다. 또, 에피택셜Si층의 결정성도 3.5×102/㎠정도로 우수한 것이 보고 되었다.
종래의 선택에칭방법에서는, 전술한 바와 같이 에칭의 선택성은 기판에 함유된 불순물간의 농도차와 기판의 깊이방향을 따른 불순물의 농도프로파일의 급준성에 의존하고 있기 때문에, 불순물의 농도분포를 확대하는 열처리의 온도(결합, 에피택셜성장, 산화 등)는 대략 800℃이하로 크게 제약받고 있다. 한편, 이 에칭방법에 있어서의 에칭속도는 다공질층과 벌크층과의 구조차에 의해 주로 결정되고 있기 때문에, 열처리온도의 제약은 그다지 심하지 않아, 1180℃정도의 온도를 이용할 수 있다. 에를 들면, 접합후의 열처리는, 웨이퍼끼리의 접착강도를 현저하게 높이고, 접합계면에 발생하는 공극(틈새)의 수와 크기를 감소시키는 것이 알려져 있다. 또, 다공질층과 벌크층간의 구조차에 의거한 선택에칭에서는, 다공질Si상에 부착한 미립자가 있어도, 막두께균일성에 악영향을 미치지 않는다.
그러나, 접합을 사용한 반도체기판은, 반드시 적어도 2매의 웨이퍼를 출발재료로서 필요로 하고, 그중 1매는 거의 대부분이 연마 및 에칭과정에서 쓸모없이 제거되어 버려지므로, 한계있는 지구의 자원을 낭비하게 된다. 즉, SOI제조방법은, 그 제어성, 막두께 균일성, 나아가서는 저비용 및 경제성을 실현할 것이 요구되고 있다.
달리 말해서, 고품질의 SOI기판의 제조방법의 요구조건에는 우수한 재현성, 동일한 웨이퍼의 반복사용을 통한 자원절약성의 향상된 레벨 및 제조비용의 저가화가 있다.
이러한 상황하에서, 본 발명의 발명자들은 일본국 특개평 7-302889호에서, 2개의 기판이 같이 접합되고, 이 접합된 기판이 다공질층에서 분리되며, 분리된 하나의 기판이 남아있는 다공질층을 제거한 후에 재사용되는 반도체기판의 제조방법을 개시하였다. 이 개시된 방법중 일예에 대하여 도 17A∼17C를 참조해서 설명한다.
제 1의 Si기판(1001)의 표면층을 다공질로 이루어져서 다공질층(1002)을 형성하고, 그 위에 단결정 Si층(1003)을 형성한다. 상기 제 1의 Si기판상의 단결정 Si층은 절연층(1005)을 개재해서 제 2의 Si기판(1004)의 주요면에 접합된다.(도 17A). 그후, 웨이퍼는 다공질층에서 분리된다(도 17B). 상기 제 2 Si기판 표면상의 노출한 Si층을 선택적으로 제거되어 SOI기판을 형성한다(도 17C). 제 1기판(1001)은 다공질층을 제거한 후에 재사용될 수 있다.
일본국 특개소 7-302889호에 개시된 상기 방법에 있어서, 기판은 비다공질층에 비해서 다공질층이 부서지기 쉬운 것을 이용해서 분리되고, 더 낮은 코스트로 반도체 기판의 제조 공정에서 한번 사용된 기판의 재사용을 가능하게 한다.
일본국 특개평 8-213645호에는, 다공질 실리콘층상에, 태양전지의 광전환부분용의 반도체르르 형성시키고 다공질 실리콘층이 있는 기판을 재사용하기 위해 후에 다공질층에서 반도체층을 분리시키는 공정에 대하여 개시되어 있다.
일본국 특개평 8-213645호에 개시된 공정에서는, 반도체층을 접착제로 견고한 지그에 접착하고, 다공질 실리콘층이 형성된 실리콘기판을 다른 견고한 지그에 접착한 다음에, 각각의 지그를 서로 반대방향으로 끌어당겨 다공질층으로부터 반도체층을 분리한다. 이 방법에서는, 웨이퍼의 전체 면을 단번에 분리하기 위해서는 인력이 지그에 요구된다. 이 인력은 웨이퍼직경의 제곱에 비례하기 때문에, 더 큰 직경의 웨이퍼를 분리하기 위해서는 더 큰 인력이 요구된다. 또한, 힘의 제어시에 곤란성이 있고 또한 유연성이 낮기 때문에, 소정의 영역에서 쉽게 분리되지 않는다.
태양전지의 생산시에, 소자용 기판은 생산비용을 고려하면 저렴한 것이 바람직하다. 일반적으로 태양전지를 구성하는 반도체로서는 실리콘을 사용한다. 실리콘 중에서, 단결정 실리콘이 광전변환효율의 관점에서 볼 때 가장 적합하다. 그러나, 셀면적을 크게하고 셀의 생산 비용을 낮추기 위해서는 비정질실리콘이 유리하다. 최근에는, 비정질실리콘처럼 저렴한 생산비용과, 단결정실리콘처럼 높은 에너지 변환효율을 달성하기 위해 다결정실리콘이 연구되고 있다.
그러나, 단결정실리콘 또는 다결정실리콘을 사용한 종래의 방법에 있어서는, 결정크기가 기판 플레이트로 분리되고, 따라서 기판의 두께는 0.3mm이상으로 제한된다. 이 두께는 발광에너지를 충분히 흡수하기위한 두께보다 상당히 두껍다. 그러므로, 재료를 효율적으로 사용할 수 없다. 저렴한 가격으로 생산하기 위해서는, 두께를 한층 더 감소시키는 것이 바람직하다. 최근에는, 용융실리콘의 액적(liguid droplet)을 모울드에 도입하여 시트를 형성하는 스피닝(spinning)에 의한 실리콘시트의 형성방법이 개시되어 있다. 이 방법에서는, 얻어진 막의 두께가 약 0.1 내지 0.2mm인데, 이것은 필요충분한 두께(20㎛ 내지 50㎛)보다 훨씬 두꺼운 것이다.
다른 실시에서는, 태양전지에 대하여 보다 높은 에너지 변환효율과 보다 낮은 생산비용을 달성하기 위해 단결정실리콘기판상에서 성장하여 기판으로 분리된(박리된), 얇은 에피택셜층을 사용한다(Milnes, A.G and Feucht D.L.: Peeled Film Technology Solar Cells, IEEE Photovoltaic Specialist Conference, p.338, 1975). 이 방법에서는, 기판으로서의 단결정실리콘과 성장한 에피택셜층사이에 SiGe로 이루어진 중간층을 형성하고, 헤테로에피택셜성장시킨후에, 이 성장한 층을 개재층의 선택적인 용융에 의해 박리한다. 그러나, 헤테로에피택셜성장은 격자정수의 차이로 인해 성장계면에 결함이 발생하기 쉽고, 또, 다른 재료를 사용하기 때문에 생산비용의 면에서 일반적으로 유리하지 않다.
USP 4816420호에는 얇은 결정의 태양전지를 생산하는 공정에 대해 개시되어 있다. 이 공정에서는, 시트형상의 결정을, 선택적인 에피택셜성장 및 가로방향의 성장에 의해, 결정기판상에, 마스크를 통하여 형성되고, 이와 같이 형성된 시트를 기판으로부터 분리한다. 이 방법에서는, 마스크의 구멍을 라인으로 형성하고, 선택적인 에피택셜성장 및 가로방향성장에 의한 라인시딩(line seeding)으로 결정이 성장하고, 결정의 갈라진 틈을 사용함으로써 결정 시이트를 기계적으로 박리한다.
그러므로, 일정한계보다 큰 라인시드의 크기로, 결정시크와 기판과의 접촉면이 크기 때문에 박리작업시 결정막이 쉽게 파손되는 경향이 있다. 특히, 대면적의 태양전지의 생산시에 이 방법은 수 밀리미터 내지 수 센티미터 이상의 라인길이에 최저의 라인폭(실제로 약 1㎛)에서도 실제 적용할 수 없다.
본 발명의 발명자들이 출원한 일본국 특개평 6-45622호에는, 다공질 실리콘층을 실리콘웨이퍼의 표면상에 양극화성에 의해 형성하고, 다공질 실리콘층을 박리하여 금속기판상에 고정하고, 에피택셜층을 다공질층상에 형성하여 우수한 특성을 가지는 박막결정의 태양전지를 얻는 태양전지의 제조공정에 대하여 개시하고 있다. 그러나, 금속기판을 고온에서 처리하고, 이에 의해 에피택셜층이 불순물로 오염될 수 있기 때문에 상기 방법은 만족스럽지 않다.
일본국 특개평 5-211128호에는, 상기 설명한 다공질층과 상이하지만 마찬가지의 기능을 가진 기포층을 사용하여 기판을 분리하는 또다른 공정에 대해 개시되어 있다. 이 공정에서는, 기포층을 이온주입에 의해 실리콘기판에 형성하고, 열처리에 의해 기포층에 기포의 유착이 발생하여, 실리콘기판의 표면영역(얇은 반도체막으로 칭함)을 기포층에서 박리한다. 여기에 개시된 얇은 반도체막은, 현재 주입된 이온이 없거나 또는 거의 없는 벌크 Si의 최외부영역을 의미한다.
그러나, 이 방법은 결정의 재배치와 기포의 유착이 효과적으로 일어나는 온도에서 행해져야 한다. 이온주입조건을 확립하고 이 방법의 열처리를 최적화하는 것은 용이하지 않다.
본 발명의 목적은 분리된 기판의 이루가 반도체부재의 재료로서 재사용되는 기판의 분리로 이루어지는 반도체부재의 제조방법을 제공하는데 있다.
본 발명의 일 양상에 의하면, 다공질 반도층을 가지는 기판상에 막을 접합하는 단계와, 박리방향으로 상기 막에 힘을 가해서 기판의 다공질 반도체층에서 막을 분리하는 단계로 이루어진 반도체부재의 제조방법이 제공된다.
본 발명의 다른 양상에 의하면, 다공질 반도체층과 비다공질 반도체층을 가지는 제 1기판상에 막을 접합하는 단계와, 박리방향으로 상기 막에 힘을 가해서 상기 제 1기판의 다공질 반도체층에서 비다공질 반도체층을 분리하는 단계로 이루어진 반도체부재의 제조방법이 제공된다.
본 발명의 또 다른 양상에 의하면, 다공질 반도체층과 비다공질 반도체층을 가지는 제 1 기판상에 막을 접합하는 단계와, 박리방향으로 상기 막에 힘을 가해서 제 1기판의 다공질 반도체층에서 비다공질 반도체층을 분리하는 단계와, 상기 분리된 비다공질 반도체층을 제 2기판상에 접합하는 단계로 이루어진 반도체부재의 제조방법이 제공된다.
본 발명에 있어서는, 비다공질 반도체층을 분리하고 제 1 기판으로부터 남아 있는 다공질층을 제거함으로써 재생된 기판을 제 1 기판의 재료로서 다시 사용될 수 있다. 기판의 재사용은 기판으로부터 다공질층이 분리되는 실시예에 있어서도 가능하다.
본 발명의 반도체부재의 제조방법에 있어서, 기판은 다공질 반도체층의 취약성(fragility)을 이용해서 분리된다. 또, 본 발명에 있어서, 기판으로부터 막을 박리하는 방향으로 막에 힘을 가해서 기판의 다공질층에서 막이 분리된다. 기판 의 분리는 박리부의 앞에 박리력을 집중시키도록 기판의 가장자리부터 막을 서서히 박리함으로써 용이하게 행할 수 있다. 반면에, 종래방법에서의 간단한 기계적인 분리에 의해서는 웨이퍼의 파손을 야기할 수 있다. 본 발명의 제조방법에 있어서는, 웨이퍼가 파손되는 일은 드물다.
본 발명에서는 다공질층의 취약성을 간단히 이용함으로써 분리를 행하기 때문에, 제조의 최적화를 위해서 열처리에 있어서의 기포의 유착등의 복잡한 물리적인 현상을 고려할 필요가 없다. 따라서, 기판을 간단한 방법으로 효과적으로 분리할 수 있다.
본 발명에 따르면, 기판상의 층(또는 층들)은 기판으로부터 막상으로 전사할 수 있다. 이 방법은 여러 가지 용도에 적용할 수 있다.
또, 본 발명의 반도체부재의 제조방법은 재료의 효율적인 이용을 위하여 기판을 반복적으로 재사용하고, SOI기판과 같은 반도체부재 및 태양전지를 저가로 제공한다.
도 1A, 1B, 1C, 1D는 본 발명의 실시예를 설명하는 개략단면도
도 2A, 2B, 2C, 2D, 2E는 본 발명의 다른 실시예를 설명하는 개략단면도
도 3A, 3B, 3C, 3D는 본 발명의 또 다른 실시예를 설명하는 개략단면도
도 4는 본 발명의 또 다른 실시예를 설명하는 개략단면도
도 5A, 5B, 5C, 5D, 5E, 5FA, 5FB, 5GA, 5GB는 본 발명의 또 다른 실시예를 설명하는 개략단면도
도 6A, 6B, 6C, 6D, 6EA, 6EB, 6FA, 6FB는 본 발명의 또 다른 실시예를 설명하는 개략단면도
도 7A, 7B, 7C, 7D, 7E, 7FA, 7FB, 7GA, 7GB는 본 발명의 또 다른 실시예를 설명하는 개략단면도
도 8A, 8B, 8C, 8D, 8E, 8FA, 8FB, 8GA, 8GB는 본 발명의 또 다른 실시예를 설명하는 개략단면도
도 9A, 9B, 9CA, 9CB, 9CC, 9DA, 9DB, 9DC는 본 발명의 또 다른 실시예를 설명하는 개략단면도
도 10은 본 발명의 반도체부재의 제조방법을 사용해서 제조된 태양전지의 구조를 나타내는 개략단면도
도 11은 본 발명의 방법에 따른 태양전지의 제조방법을 설명하는 도면
도 12는 본 발명의 방법에 따른 태양전지의 제조방법을 설명하는 도면
도 13은 도12로 설명한 방법에 의해 제조된 다공질층에 형성된 GaAs/AlGaAS 박막태양전지의 구조를 나타내는 개략단면도
도 14는 본 발명의 방법에 따른 태양전지의 제조방법을 설명하는 도면
도 15는 본 발명의 방법에 따른 또 다른 태양전지의 제조방법을 설명하는 도면
도 16A, 16B, 16C는 종래기술의 방법을 설명하기 위한 도면
도 17A, 17B, 17C는 또 다른 종래기술의 방법을 설명하기 위한 도면
* 도면의 주요부분에 대한 부호의 설명 *
101, 201, 301, 401, 501, 601, 701, 801, 1201, 2000 : 제 1단결정 Si기판
102, 202, 402, 802, 803, 1202 : 다공질 Si층
103, 204, 304, 405, 505, 606, 702, 808, 809, 2005 : 가요성점착막
203, 303, 604, 702, 804, 805 : 비다공질층
302, 502, 602, 704 : 다공질이온주입층
404, 703, 806, 807 : SiO2층
406, 506, 607, 706, 810, 811, 2200 : 제 2기판
503, 603 : 비다공질층
1202, 1202a, 1202b, 1302, 1302a, 1302b : 다공질층
1203 : 다결정실리콘층1204, 1206 : p+층 또는 n+층
1205, 1305 : 고중합체막기판1207 : 전기도전층
1209, 1309 : 이면전극1301 : 복합반도체 단결정실리콘기판
1302, 1303 : 복합반도체층1307 : 표면반사방지층
1401 ; 결정기판1402 : 다공질층
1403 : n+-GaAs1404 : n+-AlXGa1-XAs
1405 : n-Al0.37Ga0.63As1406 : p-Al0.37Ga0.63As
1407 : p+-AlXG1-XAs1408 : p-Al0.37Ga0.63As
1409 : n+-AlXGa1-XAs1410 : n-Al0.37Ga0.63As
1411 : n+-Al0.9Ga0.1As1412 : n-GaAs
1413 : p-GaAs
이하, 본 발명을 실행하는 바람직한 모드 및 각종 양상을 고려하여 본 발명에 대해서 한층 더 상세히 설명한다. 그러나, 본 발명은 이것으로 한정되지 않고, 본 발명의 목적을 위해 사용가능한 본 발명을 실현하는 기타 모드도 포함될 수 있음은 물론이다.
[다공질 반도체층]
실리콘(Si)은 다공질 반도체층을 위한 재료로서 적합하게 사용된다. 다공질 Si는, 울리르(Uhlir)씨등에 의해서 1956년에 반도체재료의 전해연마의 연구과정에서 발견되었다(A. Uhlir, Bell Syst. Tech. J., Vol. 35,333(1956)). 다공질 Si는 Si기판을 HF용액속에서 양극화성화함으로써 형성할 수 있다. 우나가미씨는 Si양극화성에 있어서의 Si의 용해반응을 연구하여, Si의 양극반응에는 정공이 필요하고, 그 반응은, 다음과 같다고 보고하고 있다(T. 우나가미, J. Electrochem. Soc., Vol. 127, 476(1980)).
Si+2HF+(2-n)e+→SiF2+2H++ne-
SiF2+2HF→SiF4+H2
SIF4+2HF→H2SiF6
또는
Si+4HF+(4-λ)e+→SiF4+4H+λe-
SiF4+2HF→H2SiF6
여기서, e+및 e-은 각각 정공과 전자를 표시하고, n 및 λ는 각각 Si 1원자가 용해하기 위하여 필요한 정공의 수이며, n2 또는 λ4의 조건이 만족된 경우에 다공질 Si가 형성된다고 보고하고 있다.
이상의 점으로부터, 정공이 존재하는 P형 Si는 다공질화되지만, N형 Si는 다공질화되지 않는다는 결론에 이르렀지만, 실제로는 N형 Si 및 P형 Si양자 모두 특정한 조건하에서는 다공질화 가능하다.
본 발명에 의하면, 단결정 다공질 Si는 단결정 Si기판을 HF용액속에서 양극화성화함으로써 형성할 수 있다. 다공질 Si층은 10-1∼10nm정도의 직경의 구멍이 10-1∼10nm정도의 간격으로 배열된 스펀지 구조를 하고 있다. 이 다공질 Si의 밀도는, 단결정 Si의 밀도 2.33g/㎤에 비해서, HF용액의 농도를 50∼20%로 변화시키거나, 전류밀도를 변화시킴으로써, 2.1∼0.6g/㎤의 범위로 변화시킬 수 있다. 즉, 다공질 Si의 다공률을 가변하는 것이 가능하다. 이와 같이 다공질 Si의 밀도는 단결정 Si에 비하면, 절반이하로 할 수 있음에도 불구하고, 단결정 Si로서의 특성이 유지되고 있어, 다공질 Si층의 상부에 단결정 Si층을 에피택셜성장에 의해 형성하는 것도 가능하다.
또, 다공질 Si층은 그 내부에 다수의 틈새가 형성되어 있기 때문에, 밀도가 단결정 Si층의 밀도의 절반이하로 감소한다. 그 결과, 다공질 Si층은, 체적에 비해서 표면적이 비약적으로 증대하기 때문에, 그 애칭속도는 통상의 단결정 Si층의 에칭속도에 비해서, 현저하게 증속된다.
다공질 Si의 기계적강도는 다공률에 따라 다르지만, 벌크 Si보다도 약하다고 생각된다. 예를 들면 다공질 Si층의 다공률이 50%이면, 기계적 강도는 벌크 Si층의 절반정도로 생각해도 된다. 즉, 1쌍의 기판을 결합해서 형성한 웨이퍼에 압축, 인장 또는 전단력을 작용하면, 먼저, 그 사이에 배열된 다공질 Si층이 파괴된다. 또, 다공률을 증가시키면, 보다 약한 힘에 의해서 다공질 Si층을 파괴할 수 있다. 본 발명에서는, 양극화성시에 전류밀도를 변화시킴으로써 다른 다공률의 층으로 다공질층을 형성할 수 있다. 또는, Si기판의 한쪽 표면상에 높은 불순물농도층을 형성하고 이 표면을 양극화성화함으로써 높은 불순물농도층 보다 두꺼운 두께로 다공질층을 형성할 수 있다.
벌크 Si중에 헬륨이나 수소이온을 주입하고, 열처리를 가하면, 특히 이온이 주입된 영역에 직경 수 nm∼수십nm의 미소한 공동(micro-cavity)이 1016-17/㎤ 정도의 밀도로 형성되는 것이 보고되어 있다(예를 들면, 특히, A. Van Veen, C.C. Griffioen and J.H.Evans, Mat. Res. Soc. Symp. Proc. 107(1988, Material Res. Soc. Pittsburgh, Pennsylvania)p449참조.). 최근에는 이들 미소공동군을 금속불순물의 게터링사이트로서 이용하는 것이 다수 연구되고 있다.
V. 라이네리싸와 S.U. 캄피사노씨는, 벌크Si기판속에 헬륨이온을 주입하고, 열처리해서 공동군을 형성한 후, 그 기판에 홈을 형성해서 공동군의 측면을 노출하는 산화처리를 실시했다. 그 결과, 공동군은 선택적으로 산화되어 매립산화Si층을 형성했다. 즉, SOI구조를 형성할 수 있는 것을 보고했다(V. Raineri and S.U. Campisano, Appl, Phys. Lett. 66(1995), p.3654). 그러나, 이들 방법에서는, 표면Si층과 매립산화Si층의 두께는 공동군의 형성과 산화시의 체적평창에 의해 도입되는 스트레스의 완화의 양쪽을 양립시킬 수 있는 범위로 한정되어 있는 데다가, 선택산화를 위하여 홈의 형성이 필요하여, 기판전체면에 SOI구조를 형성할 수 없다. 본 발명의 다공질반도체층은 그러한 미소공동이나 미소기포를 가지는 층을 포함한다.
[막]
본 발명에 사용되는 막으로는 폴리이미드막 등의 접착수지막과, 전기전도성수지막과, 전기전도성금속막과, 광에너지, 전자광선, 열등의 작용에 의해 접착성을 변화시키는 막 및 알루미늄박을 함유하는 유리섬유직물막을 포함 하지만, 이것에 제한되지 않는다. 특정한 예로서 듀폰사에서 생산한 데프젤막(Tefzel film)과, 스카치사이에서 생산한 알루미늄박 유리섬유직물 테이프(No.363) 및 내열알루미늄박 테이프(No.433)과, 니토전기사에서 생산한 릴리즈테이프(release tape)등이 있다. 기판에 막을 접합하기위해서는, 접착력이 충분하지 않는 경우, 접착제를 사용하여 접착력을 보충하여도 된다. 접착제로는 에폭시타입 접착제등의 수지형 접착제와, 왁스와, SOG(spin on glass)등이 있다. 접착제는, 가열하여 휘발성분을 제거한 전기전도성 페이스트 수지성분으로 대체하여도 된다.
본 발명에서의 막두께는 사용된 막의 재료 및 특성에 따라 적절히 선택되며, 바람직한 범위로는 5㎛ 내지 3cm이고, 보다 바람직한 범위로는 10㎛내지 1cm이다.
[비다공질 반도체층]
본 발명의 목적을 위하여, 비다공질반도체층은, 바람직하게는 단결정 Si, 다결정 Si, 비결정 Si와, GaAs, Inp, GaAsP, GaAlAs, InAs, AlGaSb, InGaAs, ZnS, CdSe, CdTe, SiGe를 포함하는 화합물반도체로부터 선택된 재료를 사용해서 형성할 수 있다. 본 발명의 목적을 위해서 사용가능한 비다공질반도체층은 실질적으로 1개이상의 FET(전계효과트랜터)를 포함해도 된다.
[제 1기판]
본 발명의 목적을 위하여, 제 1기판은 실리콘기판내의 다공질실리콘층상에 비다공질 반도체층을 형성하거나, 내부에 비다공질반도체층을 지닌 실리콘기판의 일부에 다공질실리콘층을 형성함으로써 제조해도 된다.
또한 제 1기판은, 내부에 형성된 미소기포를 발생하는 이온주입층을 가지는 실리콘기판과 비다공질 반도체층으로 구성된 기판뿐만 아니라, 질화막과 산화막 등의 절연층을 부가적으로 가지는 기판과, 에피택셜 반도체층과 실리콘기판상에 형성된 절연층과 실리콘기판안으로의 연속적인 이온주입에 의해 형성된 이온주입층을 가지는 기판과, 실리콘기판상에 형성된 비다공질 반도체층과 연속적인 이온주입에 의해 형성된 이온주입층을 가지는 기판 및 기타 기판등을 포함한다.
본 발명에서 다공질층상에 실리콘을 형성하기 위한 에피택셜성장법으로는 CVD, LPCVD, 스퍼터링, 플라즈마 CVD, 광조력 CVD, 액상성장법 등이 있다.
열 CVD, LPCVD, 플라즈마 CVD, 광조력 CVD 등의 기상성장에서는, 소스가스는 SiH2Cl2, SiCl4, SiHCl3, SiH4, Si2H6, SiH2F2, Si2F6등의 실란 및 할로겐화 실란을 전형적으로 포함한다. 상기 소스가스에, 캐리어가스로서 또는 기압형성을 감소하기 위해 수소(H2)를 첨가한다. 소스가스와 수소가스의 비율은 층형성법, 소스가스의 종류 및 층형성조건에 따라 적절하게 선택하며, 유입흐름 속도 비율이 1:10 내지 1:1000의 범위내에 있는 것이 바람직하고, 1:20내지 1:800의 범위내에 있는 것은 더욱 바람직하다.
액상성장에서, H2또는 N2분위기하에서 Ga, In, Sb, Bi, SN 등의 용매에 실리콘이 용해되고, 용매를 점차적으로 냉각하여 즉, 용매의 온도차이를 초래함으로써 에피택셜성장이 진행하도록 한다.
다공질층상에 화합물반도체층을 형성하기 위해서는, MOCVD, MBE, 액상성장법 등이 사용된다. 결정성장을 위한 소스물질은 화합물반도체의 종류 및 성장법에 따라 적절히 선택한다. 예를 들면, GaAs를 형성하기 위해서는, Ga(CH3)3, AsH3, Al(CH3)3등이 MOCVD법에서 사용된다. 액상성장법에서는, 용매로서 Ga내에 As 또는 As와 Al을 용해시켜 성장을 행한다.
본 발명의 에피택셜성장에서는, 온도 및 압력은 형성공정 및 소스가스에 따라 적절히 선택한다. 통상의 열 CVD에 의한 실리콘 성장시에는, 예를 들면, 약 800℃ 내지 1250℃ 범위의 온도가 바람직하고, 850℃내지 1200℃범위의 온도는 보다 바람직하다. 액체성장시에 온도는 용매에 의존한다. 용매로서 Sn이나 In을 사용한 실리콘의 성장시에는, 600℃내지 1050℃범위의 온도가 바람직하다. 용매로서 Ga를 사용한 GaAs의 성장시에는, 650℃ 내지 850℃범위의 온도가 바람직하다. MOCVD에 의한 GaAs의 성장시에는, 650℃내지 900℃ 범위의 온도가 바람직하다. 플라즈마 CVD와 같은 저온공정에서는, 200℃ 내지 600℃범위의 온도가 바람직하고, 200℃ 내지 500℃범위의 온도는 보다 바람직하다. 압력은, MBE를 제외하고, 10-2Torr내지 760Torr범위가 바람직하고, 10-1Torr내지 760Torr범위는 보다 바람직하다. MBE에서는, 진공압력이 10-5Torr보다 높지 않은 것이 바람직하고, 10-6Torr보다 높지 않은 것은 보다 바람직하다.
[제 2기판]
비다공질반도체층이 전사될 제 2기판은 단결정실리콘기판등의 반도체 기판과, 산화막(열산화막 포함) 및 질화막 등의 절연막을 가지는 반도체 기판과, 석영 유리기판 및 유리기판등의 광투과성기판과, 금속기판과, 알루미나 등의 절연기판과, 이들기판과 유사한 기판을 포함한다. 제 2기판은 반도체부재의 응용분야에 따라 적절히 선택된다.
[비다공질반도체층과 제 2기판과의 접합]
본 발명에서는, 막상의 상기한 비다공질반도체층을 제 2기판과 접합하여 내부에 비다공질반도체층이 놓여진 다층구조를 얻는다. 본 발명에서는, 내부에 비다공질반도체층이 놓여진 다층구조는, 제 1기판으로부터 분리된 막상의 비다공질반도체층을 제 2기판에 직접 결합하는 구조뿐만 아니라 비다공질 반도체층 표면에 형성된 산화막, 질화막 등을 제 2 기판에 직접 접합하는 구조도 포함된다. 즉, 내부에 비다공질반도체층이 놓여진 구조란 비다공질반도체층이 다층구조에서 막이나 지지부재의 내부에 놓여진 다층구조를 의미한다.
비다공질반도체층과 제 2 기판은, 예를 들면, 양쪽의 결합면을 평탄하게 하고 서로 밀착시킴으로써 실온에서 함께 접합될 수 있다. 양극접합, 가압 또는 열처리등을 이용하여 접합강도를 향상시킬 수도 있다.
[다공질층의 제거]
제 1기판과 제 2기판을 결합해서 제조한 다층구조를 다공질 Si층을 따라 함께 분리한 후, 다공질 Si층이 기계적 강도가 낮고 표면적이 크다는 사실에 의거해서 기판상에 남아있는 나머지 다공질 Si를 선택적으로 제거할 수 있다. 상기 나머지 다공질 Si를 선택적으로 제거하는데 사용가능한 방법으로서는, 연산, 연마 등의 기계적 방법과, 에칭액을 이용한 화학에칭 및 이온에칭(반응성이온에칭 등) 등이 있다.
에칭액에 의해 다공질 Si를 선택적으로 제거하는 공정에 사용가능한 에칭액으로서는, 49%불산과 30%과산화수소와의 혼합액외에도, 불산과, 불산에 알콜을 첨가하여 얻은 혼합액과, 불산에 알콜과 과산화수소를 첨가하여 얻은 혼합액과, 완충불산과, 완충불산에 알콜을 첨가하여 얻은 혼합액과, 완충불산에 과산화수소를 첨가하여 얻은 혼합액과, 완충불산에 알콜과 과산화수소를 첨가하여 얻은 혼합액 및 불산, 질산 및 아세트산의 혼합액 등을 들 수 있다.
비다공질반도체층이 전사된 반도체부재를 수소함유분위기증에서 열처리한후, 다공질층의 선택제거를 행하여 비다공질반도체층의 평타도를 향상하는 것이 바람직하다.
도면을 참조하여 본 발명의 실시예에 대해 구체적으로 설명한다.
[제 1 실시예]
본 실시예에서의 반도체부재의 생산공정은, 기판의 적어도 주요 표면상에 다공질층을 형성하는 단계와, 다공질층의 표면상에 막을 접합하는 단계와, 다공질층에서 기판쪽과 막쪽을 분리하는 단계로 이루어진다. 이 공정에 대해서 도 1A 내지 1D를 참조하여 설명한다.
제 1단결정 Si기판(101)의 주요표면상에 다공질 Si층(102)을 형성한다(도 1A). 가요성점착막(103), 또는 접착제를 가진 가요성 막을 다공질 Si층의 표면상에 결합한다(도 1B). 물론, 본 실시예 및 나중에 설명한 기타 실시예에서 전기전도성 페이스트로 막을 접합하여도 된다. 다음에 가요성막을 제 1단결정 Si기판(101)으로부터 박리하여(도 1C), 다공질 Si층에서 기판쪽과 막쪽을 분리한다. 따라서 얇은 다공질 Si막이 기판(101)으로부터 분리된다(도 1D). 막(103)상의 다공질 Si층(102)은 발광소자와 가스흡착센서 등의 여러 가지 용도에 적용될 수 있다.
단결정 Si기판(101)은 잔류하는 다공질 Si층을 제거한 후에 기판으로서 반복하여 재사용할 수 있다. 단결정 Si기판(101)의 표면이 허용할 수 없는 정도로 거칠게 되는 경우는, 재사용전에 표면을 평탄화하기 위한 처리를 행한다.
[제 2실시예]
본 실시예에서의 공정은 제 1기판의 적어도 주요표면상에 다공질층을 형성하는 단계와, 이 다공질층상에 비다공질층을 형성하는 단계와, 비다공질층의 표면상에 막을 접합하는 단계와, 다공질층에서 제 1기판으로부터 막과 함께 비다공질층을 분리하는 단계로 이루어진다(도 2A내지 도 2E).
제 1단결정Si기판(201)의 주요표면상에 다공질 Si층(202)을 형성한다(도 2A). 다공질 Si층의 표면상에 비다공질층(203)을 형성한다(도 2B). 가요성 점착막(204), 또는 접착제를 가진 가요성 막을 비다공질층의 표면상에 접합한다(도 2C). 다음에, 제 1기판(201)으로부터 가요성막을 박리시키는 방향으로 힘을 가한다(도 2D). 이에 의해, 막과 함께 비다공질층과 다공질 Si층이 기판쪽의 다공질 Si층에서 분리된다. 따라서, 다공질 Si/비다공질층이 기판(201)로부터 분리된다(도 2E). 다공질 Si/비다공질층은 발광소자 및 센서등의 여러 가지 용도로 적용할 수 있다.
제 1 단결정 Si기판(201)은 잔류하는 다공질 Si층을 제거한 후에 기판으로서 반복하여 재사용할 수 있다. 단결정 Si기판(201)의 표면이 허용할 수 없을 정도로 거칠게 되는 경우는, 재사용전에 표면을 평탄화하기 위한 처리를 행한다.
[제 3실시예]
본 실시예에서의 공정은, 비다공질을 유지하는 기판의 표면에 제 1기판의 적어도 내부에 다공질층을 형성하는 단계와, 제 1 기판의 비다공질표면상에 막을 접합하는 단계와, 제 1기판쪽과 막쪽을 분리하는 단계로 이루어진다. 도 3A내지 3D를 참조하여 이 공정에 대하여 설명한다.
다공질 이온주입층(302)은, 기판의 표면층 쪽에서부터 이온을 주입함으로써, 제 1단결정 Si기판(301)의 내부에 형성된다(도 3A). 제 1기판은 그 표면상에예비적으로 형성된 비다공질층을 가져도 된다. 즉, 비다공질층을 기판상에 에비로 퇴적하여도 된다. 또는, 이온주입후에 비다공질층이 형성될수도 있다. 이온주입전에, 표면이 거칠어지는 것을 방지하기 위해, SiO2막등의 보호막을 주요표면층에 형성하는 것도 바람직하다. 가요성 점착막(304) 또는 접착제를 가진 가요성 막을 제 1Si기판의 주요표면상에 접합한다(도 3B). 그후 가요성 막을 제 1단결정 Si기판(301)로부터 박리하여도(도 3C), 다공질 이온 주입층에서 제 1기판쪽과 막쪽을 분리한다. 따라서, 다공질층(303)이 기판(301)으로부터 분리된다(도 3D).
제 1단결정 Si기판(301)은, 잔류하는 다공질 Si층을 제거한 후에 기판으로서 반복하여 재사용할 수 있다. 단결정 Si기판(301)의 표면이 허용할 수 없을 정도로 거칠게 된 경우에는, 재사용하기전에 표면에 평판화처리를 행한다.
[제 4실시예]
본 실시예에서의 공정은 다공질반도체층과 비다공질반도체층을 가지는 제 1 기판상에 막을 접합시키는 단계와, 박리방향으로 막에 힘을 가함으로써 다공질반도체층에서 제 1기판으로부터 비다공질반도체층을 분리하는 단계와, 분리된 비다공질반도체층을 제 2기판상에 접합하는 단계로 이루어진다. 이 공정에 대하여도 도 4를 참조하여 설명한다.
다공질반도체층(2002)과, 비다공질반도체층(2003)을 가지는 제 1기판(도4(C))이 제공된다. 제 1기판을, 예를 들면, 단결정실리콘기판(2000)(도 4(A))을 다공질화하여 다공질층(2002)을 형성하고(도 4(B))다음에 비다공질반도체층(2003)(예를 들면, 에피택셜 Si)을 형성함으로써, 또는 제 1기판에 대해 설명하기 전에 언급된 이온주입기술에 의해 미소기포를 형성함으로써, 제 1기판을 제조한다(도4(C)).
막(2005)은 비다공질 반도체층(2003)쪽에 접합된다(도 4(D)). 막(2005)이 접합되어야 할 면은 비다공질 반도체층(2003)자체의 면, 또는 비다공질 반도체층(2003)위에 형성된, SiO2층(예를 들면, 열산화막) 및 SiN층 등의 절연층의 표면이어도 된다. 비다공질 반도체층(2003)위에 형성될 층은 소기의 반도체부재에 요구되는 특성에 따라서 적절히 선택된다.
다음에, 제 1기판을 분리하기 위하여 막(2005)을 박리하는 방향으로 막(2005)에 힘이 가해진다(도 4(E)). 반도체부재의 후속제조용 기재로서 재사용하기 위한 단결정실리콘기판(2000)(도 4(Z2))을 재생하기 위하여 단결정 실리콘기판(2000)으로 이루어지는 분리된 기판으로부터 다공질 반도체층(Si)(2002)(도 4(Z1))이 제거된다.
비다공질 반도체층(2003)으로 이루어지는 막(2005)쪽의 다른 분리된 기판이 3가지 방법중의 어느하나에 의해 처리된다. 도 4의 W1 내지 W4에 표시한 한 방법에 있어서, 막(2005)의 뒷면에 잔류하는 다공질 반도체층(2002)이 제거되고, 비다공질 반도체층(2003)이 제 2기판(2200)에 접합되며, 막(2005)이 제거된다. 도 4의 X1 내지 X6, 및 Y1 내지 Y5에 표시한 방법에 있어서, 막(2005)(예를 들면, 비다공질 반도체층(2003), 및 다공질 반도체층(2002))의 뒷면의 부재의 표면이 지지부재(2100)(막, 시트, 기판 등)에 접합되고, 막(2005)이 제거되고, 막(2005)의 제거에 의해 노출된 비다공질 반도체층(2003)이 제 2기판(2200)에 접합되며, 그후 지지부재(2100)가 제거된다. 도 4의 X1 내지 X6의 방법과 도 4의 Y1내지 Y5의 방법은, 지지부재(2100)에 접착되기 전에(도 4(X2)), 또는 접착후에(도 4(Y5)), 다공질 반도체층(2002)이 제거된다는 점에서 서로 다르다.
본 실시예에 의하면, SOI기판, 센서, 태양전지, 액정표시장치등에 적합한 반도체부재를 제조할 수 있다.
[제 5실시예]
본 실시예의 공정은, 적어도 제 1기판의 주표면에 다공질층을 형성하는 단계와, 다공질층에 비다공질층을 형성하는 단계와, 비다공질층의 표면상에 막을 접합하는 단계와, 다공질층에서 막쪽과 제 1기판쪽을 분리하는 단계와, 막쪽이 다층구조를 지지부재(또는 막)상에 전사하는 단계와, 전사된 다층구조의 비다공질층의 표면쪽을 제 2기판에 접합하는 단계와, 다층구조의 다공질층을 제거하는 단계로 이루어진다.
상기 단계에서, 막쪽의 다층구조는 지지부재(또는 막)상에 전사될 수 있으며, 전사된 다층구조의 다공질층의 표면쪽은, 다층구조는 막의 접착력보다 강한 접착력을 가진 지지부재에 접합되고, 막이 분리되고, 박리후의 비다공질층의 표면쪽이 제 2기판에 접합하는 방식으로 제 2기판에 접합될 수 있다. 그후 지지부재(또는 막)가 박리되거나, 또는 막이 에칭된다.
상기 단계에서, 층 또는 다층구조의 박리시에 초기의 고접착력을 이용하기 위하여, 또한 다층구조로부터 박리에 의한 지지부재 또는 막상으로의 전사시에 자외선조사에 의해 약화된 접착력을 이용하기 위하여, 자외선의 조사에 의해서 접착성이 감소된 막이 사용될 수 있다.
또는, 지지부재를 사용하지 않고, 막을 액체 내에서 에칭에 의해 용해하여도 되며, 또는 자외선 조사에 의해 접착력이 약화된 막이 사용되고, 자외선조사후 막은 액체내에서 박리된다. 액체내에서의 박리후, 잔류하는 다층구조는 그물, 망등에 의해 수집되어, 제 2기판상에 놓여져서 다층구조의 비다공질층의 표면이 제 2기판에 접합된다.
상기 단계는 다른 실시예에서 마찬가지로 사용할 수 있다.
본 실시예의 공정을 도 5A 내지 5GB를 참조해서 구체적으로 설명한다.
제 1단결정 Si기판(401)의 주표면층위에 다공질 Si층(402)의 형성된다(도 5A). 다공질 Si층(402)의 표면에는 적어도 1개의 비다공질층(403)이 형성된다(도 5B). 비다공질층(403)은 단결정 Si, 다결정 SI, 아몰퍼스 Si, 금속막, 복합반도체박막, 초전도박막 등으로부터 적절히 선택된다. 막은 MOSFET등의 소자구조내에 형성해도 된다. 최외층으로서 SiO2(404)를 형성해서 활성층으로부터 접합계면과 교체하는 것이 바람직하다. 가요성점착막(405) 또는 접착제를 가진 가요성막이 비다공질층의 표면에 접합된다(도 5C). 다음에, 가요성점착막(405)이 제 1단결정 Si기판(401)(도 5D)으로부터 박리되어 다공질 Si층에서 막쪽과 제 1기판쪽이 분리된다. 따라서 다공질 Si층(402)/비다공질층(403)/SiO2(404)가 기판(401)으로부터 분리된다(도 5E).
다공질 Si층(402)/비다공질층(403)/SiO2(404)의 분리후, SiO2(404)의 표면은 도 5FA 및 5FB에 표시한 바와 같이 실온에서 제 2기판(406)과 밀착하게 된다.
다음에, 양극접합, 가압, 가열 또는 이들의 조합에 의해 접합을 강화해도 된다.
단결정(Si)의 퇴적에 의해 형성되는 경우, 접합전에 단결정 Si의 표면에 열산화 또는 동등한 방법에 의한 산화 Si를 형성하는 것이 바람직하다. 제 2기판은 단순한 Si기판, Si 산화막이 형성된 Si기판, 수정과 같은 광투과성기판으로부터 선택해도 되지만, 접합면이 충분히 평탄하다면 그에 한정되지는 않는다. 도 5FA 및 5FB는 절연층(404)이 개재된 접합을 표시한다. 그러나, 비다공질박막(403)이 Si로부터 형성되지 않을 때, 또는 제 2기판이 Si로 만들어지지 않을 때, 절연층(404)은 생략해도 된다. 접합시에 얇은 절연판을 끼워넣어도 된다.
이어서, 다공질 Si층(402)이 선택적으로 제거된다. 비다공질박막이 단결정 Si로 이루어질 경우, 통상의 Si에칭용액, 선택적다공질 Si에칭제인 불산, 알콜 및 과산화수소수용액중의 적어도 하나와 불산의 혼합물, 완충불화수소산, 알콜 및 과산화수소수용액중의 적어도 하나와 완충불산의 혼합물 중의 적어도 하나를 사용해서 비전해습식화학에칭에 의해서 다공질 Si(402)만이 제거된다. 이에 의해, 제1기판상의 다공질막위에 미리 형성된 막은 제 2기판상에 남게된다. 전술한 바와 같이, 극히 큰 표면적을 가진 다공질 Si는 통상의 Si에칭용액으로도 선택적으로 에칭할 수 있다. 또는, 얇은 다공질 Si층(402)은 연마스토퍼로서의 얇은 비다공질층(403)을 이용해서 선택적인 연마를 함으로써 선택적으로 제거된다.
다공질층위에 복합반도체층이 형성되는 경우, 다공질 Si층(402)만이 복합반도체보다 높은 속도로 Si를 에칭하는 에칭용액을 사용해서 화학에칭함으로써 제거되어 제 2기판(406)상에 단결정 복합반도체층(403)이 남게된다. 또는 얇은 다공질 Si층(402)은 연마스토퍼로서 단결정 복합반도체층(403)을 이용해서 선택적인 연마를 함으로써 선택적으로 제거된다.
도 5GA 및 5GB는 본 발명에 의해 얻어진 반도체기판을 표시한다. 제 2기판(406)상에 얇은 단결정 Si막(403)등의 비다공질박막이 전체웨이퍼에 걸쳐 큰 면적의 박층으로 평탄하게 형성된다. 제 2기판(406)으로서의 절연기판의 사용에 의해, 이 기판으로부터 제조된 반도체기판이 절연에 의해 분리된 전자소자의 제조를 위해 유용하다.
잔류하는 다공질 Si층이 제거된 후, 제 1 단결정 Si기판(401)은 제 1기판 또는 제 2기판으로서 반복적으로 재사용할 수 있다.
단결정 Si기판(101)의 표면이 허용할 수 없을 정도로 거칠어진다면, 상기 표면은 제 1또는 제 2기판으로서 재사용하기전에 평탄화를 위한 처리가 행해진다.
본 실시예에서 설명한 단계는 다른 실시예에도 사용할 수 있다.
[제 6실시예]
본 실시예의 공정은, 표면을 비다공질로 유지한 상태에서 적어도 주표면쪽의 제 1기판의 내부에 다공질층을 형성하는 단계와, 막을 다공질층의 표면에 접합하는 단계와, 다공질층에서 막쪽과 제 1기판쪽을 분리하는 단계와, 막쪽의 다층구조를 지지부재상에 전사하는 단계와, 전사된 다층구조의 표면쪽을 제 2기판에 접착하는 단계와, 다층구조의 다공질층을 제거하는 단계로 이루어진다. 이 공정에 대하여 도 6A 내지 6FB를 참조해서 설명한다.
다공질이온주입층(502)은, 비다공질층(503)을 표면에 유지한 상태에서 기판의 주표면층쪽으로부터 희귀가스, 수소, 질소등의 적어도 한 원소의 이온을 주입함으로써 제 1단결정 Si기판(501)의 내부에 형성된다(도 6A). 이온주입에 앞서 표면의 거칠기를 방지하기 위하여 주표면층위에 SiO2막등의 보호막(504)을 형성하는 것이 바람직하다. SiO2(504)의 형성은 활성층으로부터 접착계면의 교체에 있어서도 유리하다.
비다공질층의 표면상에 가요성점착막(505) 또는 접착제를 가진 가요성막이 접착된다(도 6B). 그후, 가요성막(505)이 제 1단결정 Si기판(501)(도 6C)로부터 박리되어, 다공질 이온주입층(502)에서 막쪽과 제 1기판쪽이 분리된다. 따라서, 다공질 이온주입층(502)/비다공질층(503)/SiO2층(504)이 기판으로부터 분리된다(도 6D).
막(505)으로부터 다공질이온주입층(502)/비다공질층(503)/SiO2층(504)의 분리후, 제 2기판(506)은 도 6EA에 표시한 바와 같이 SiO2(504)의 표면에 접합된다.
또한, 다공질이온주입층(502)이 전술한 것과 마찬가지로 선택적으로 제거된다.
도 6FA 및 6FB는 본 실시예에 의해 얻어진 반도체기판을 표시한다.
제 1단결정 Si기판(501)은, 잔류하는 다공질 이온주입층이 제거된 후 제 1단결정기판 또는 제 2기판으로서 반복적으로 사용할 수 있다.
[제 7실시예]
본 실시예의 공정은, 표면을 비다공질로 유지한 상태에서 적어도 주표면쪽의 제 1기판의 내부에 다공질층을 형성하는 단계와, 기판의 다공질표면상에 비다공질층을 형성하는 단계와, 막을 비다공질층의 표면상에 접합하는 단계와, 다공질층에서 막쪽과 제 1기판쪽을 분리하는 단계와, 막쪽의 다층구조를 지지부재상에 전사하는 단계와, 전사된 다층구조의 절연층의 표면쪽을 제 2기판에 접착하는 단계와, 다층구조의 다공질층을 제거하는 단계로 이루어진다. 이 공정을 도 7A 내지 7GB를 참조해서 설명한다.
다공질 이온주입층(602)은, 비다공질층(603)이 표면상에 유지한 상태에서 기판의 표면층쪽으로부터 희귀가스, 수소, 질소 중의 적어도 한 원소의 이온을 주입함으로써 제 1단결정 Si기판(601)의 내부에 형성된다(도 7A). 이온주입에 앞서 표면의 거칠기를 방지하기 위하여 주표면층위에 SiO2막등의 보호막(604)을 형성하는 것이 바람직하다. 또한 제 1단결정 Si기판(601)의 표면의 비다공질층에 적어도 하나의 비다공질층(604)이 형성된다.
이온주입에 앞서 표면의 거칠기를 방지하기 위하여 주표면층위에 SiO2막의 보호막(605)을 형성하는 것이 바람직하다. SiO2(605)의 형성은 활성층으로부터 접착계면의 교체에 있어서도 유리하다.
비다공질층의 표면상에 가요성접착막(605) 또는 접착제를 가진 가요성막이 접합된다(도 7C). 그후, 가요성막(605)이 제 1단결정 Si기판(601)(도 7D)으로부터 박리되어, 다공질이온주입층(602)에서 막쪽과 제 1기판쪽이 분리된다. 따라서, 다공질이온주입층(602)/비다공질층(603)/비다공질박막(604)/SiO2층(605)이 기판(601)으로부터 분리된다(도 7E).
박막(606)으로부터 다공질 이온주입층(602)/비다공질층(603)/비다공질박막(604)/SiO2층(604)의 분리후, 제 2기판(607)은 도 7FA및 7FB에 표시한 바와 같이 SiO2(605)의 표면에 접합된다. 그후, 다공질 이온주입층(602)이 선택적으로 제거된다.
도 7GA 및 7GB는 본 실시예에 의해 얻어진 반도체기판을 표시한다. 제 2기판(607)상에 단결정 Si박막(603)(604)등의 비다공질박막이 전체웨이퍼에 걸쳐 큰 면적의 박층으로 평탄하게 형성된다. 제 2기판(607)으로서 절연기판의 사용에 의해, 이와 같이 제조된 반도체기판이 절연분리전자소자의 제조를 위해 유용하다.
제 1단결정 Si기판(601)은, 잔류하는 다공질이온주입층이 제거된 후 제 1실리콘단결정기판 또는 제 2기판으로서 반복적으로 재사용할 수 있다.
[제 8실시예]
본 실시예의 공정은, 적어도 제 1기판의 주표면에 비다공질층을 형성하는 공정과, 표면을 비다공질로 유지한 상태에서 제 1기판의 내부에 다공질층을 형성하는 공정과, 박막을 비다공질층의 표면상에 접합하는 단계와, 다공질층에서 막쪽과 제 1기판쪽을 분리하는 단계와, 막쪽의 다층구조를 지지부재상에 전사하는 단계와, 전사된 다층구조의 절연층의 표면쪽을 제 2기판에 접합하는 단계와, 다층구조의 다공질층을 제거하는 단계로 이루어진다. 이 공정에 대해 도 8A 내지 8GB를 참조해서 설명한다.
제 1단결정 Si기판(701)의 주표면상에는 적어도 하나의 비다공질층(702)이 형성된다(도 8A). 활성층으로부터 접촉계면을 교체하기 위하여 최외층으로서 SiO2(703)을 형성하는 것이 바람직하다. 다공질 이온주입층(704)은, 표면에 비다공질층(702)을 유지한 상태에서 제 1기판의 표면층쪽으로부터 희소가스, 수소, 질소중의 적어도 한 원소의 이온을 주입함으로써 제 1기판(701)의 내부에 형성된다(도 8B). 이온주입에 앞서 표면의 거칠기를 방지하기 위하여 주표면층에 SiO2막등의 보호막(704)을 제 1단결정 Si기판(701)과 비다공질층(702)과의 계면둘레에 또는 비다공질층(702)내부에 형성하는 것이 바람직하다.
비다공질층의 표면상에는 가요성점착막(705) 또는 접착제를 가진 가요성막이 접합된다(도 8C). 그후, 가요성막(705)이 제 1단결정 Si기판(701)(도 8D)으로부터 박리되어, 다공질 이온주입층(704)에서 박막쪽과 제 1기판쪽이 분리된다. 따라서, 다공질 이온주입층(704)/비다공질층(702)/SiO2층(703)이 기판(701)으로부터 분리된다(도 8E).
박막(705)으로부터 다공질 이온주입층(704)/비다공질층(702)/SiO2층(703)의 분리후, 제 2기판(706)은 도 8FA에 표시한 바와 같이 SiO2(703)의 표면에 접착된다. 그리고 다공질 이온주입층(704)이 선택적으로 제거된다.
도 8GA는 본 실시예에 의해 얻어진 반도체기판을 표시한다. 제 2기판(706)상에는 단결정 Si박막(702)등의 비다공질박막이 전체웨이퍼에 걸쳐 큰 면적의 박층으로 평탄하고 균일하게 형성된다. 제 2기판(706)으로서 절연기판의 사용에 의해 이와 같이 제조된 반도체기판은 절연분리전자소자의 제조를 위해 유용하다.
제 1단결정 Si기판(701)은, 잔류하는 다공질 이온주입층이 제거된 후 제 1기판 또는 제 2 기판으로서 반복적으로 재사용할 수 있다.
[제 9실시예]
상기 실시예의 공정은, 2개의 반도체기판을 동시에 제조하기 위하여 단결정 Si기판의 양면에 실행할 수 있다. 도 9A 내지 9DC는 상기의 실시예 5의 공정에 의거한 2면공정을 예로서 표시한다. 이 2면공정은 상기 실시예의 어느 것에도 적용할 수 있다. 도 9A 내지 9DC에 있어서, (801)은 제 1단결정 Si기판,(802),(803)은 다공질 Si층:(804),(805)는 비다공질층, (806),(807)은 SiO2, (808),(809)는 가요성막, (810),(811)은 제 2기판(지지기판)이다.
제 1단결정 Si기판(801)은, 잔류하는 다공질 Si층이 제거된 후 제 1단결정 Si기판 또는 제 2기판으로서 반복적으로 재사용할 수 있다. 단결정 Si기판의 표면이 허용할 수 없을 정도로 거칠어지면, 상기 표면은 제 1 도는 제 2 기판으로서 재사용되기 전에 평탄화처리가 행해진다.
지지기판(810),(811)은 재질, 두께 등이 같을 필요는 없다. 비다공질박막(804),(805)도 재질, 두께등이 같은 필요는 없다.
[제 10실시예]
본 발명에 의한 태양전지의 제조공정을 설명한다.
이공정은;
(a) 양극화에 의해 적어도 기판의 하나의 주표면상에 다공질층을 형성하는 단계와;
(b) 다공질층위에 반도체층을 형성하는 단계와;
(c) 막을 반도체층의 표면상에 접합하는 단계와;
(d) 다공질층에서 막쪽과 기판쪽을 분리하고, 반도체층을 막상에 전사하는 단계로 이루어진다.
태양전지에 사용되는 막은 400℃이하의 저열저항을 가지는 것이 바람직하다.
우선, B(붕소)가 열확산에 의해 단결정 실리콘기판(1201)의 표면층에 도된다(도 11(A)). P+의 표면층을 가진 단결정기판(1201)은, 전류레벨이 개시시로부터 일정시간 동안 낮은 상태를 유지한 후, 전류레벨시 단시간내에 양극화를 완료하기 위하여 신속히 상승되도록, 예를 들면 HF 용액내에서 양극화에 의해 다공질화가 된다. B의 열확산은 필수적인 것은 아니며, 양극화는 B(붕소)의 열확산없이 실행될 수 있다. 다공질층에서 2쪽으로의 분리는, 다공성을 위한 양극화에 있어서의 전류레벨을, 형성된 다공질층구조의 밀도를 변화시키기 위하여 초기저레벨로부터 고레벨로 제어함으로써 용이하게 할 수 있다.
다공질화된 표면층(1202)상에, 열 CVD에 의해 필요하고 충분한 두께로 태양전지의 활성층으로서 실리콘층(1203)이 형성된다(도 11(C)). 실리콘(1203)의 형성에 있어서, 활성층을 p+형 또는 n-형)이 되도록 제어하기 위하여 극히 적은 양의 불순물을 첨가해도 된다.
활성층(1203)위에는, 이 활성층(1203)의 형성의 말기에 불순물의 양의 증가에 의해 또는 플라즈마 CVD에 의한 퇴적에 의해 p+층(또는 n-층)이 형성된다(도 11(D)).
별도로, 고중합체막기판(1205)상에 구리페이스트로 이면전극(1209)이 프린트된다. 이 중합체막기판(1205)은 활성충(1203)쪽의 단결정실리콘기판(1201)과 밀착하게 된다. 결합된 물체는, 고중합체막기판(1205)을 단결정실리콘기판(1201)에 접착하기 위하여 오븐에서 가열된다(도 11(E)).
고중합체기판(1205)과 단결정실리콘기판(1201)을 분리하기 위하여 힘이 가해진다. 이 2개의 기판은, 다공질층(1202)의 부분에서 분리하기 위하여 고중합체막의 가요성을 이용해서 단결정실리콘기판(1201)의 에지로부터 박리함으로써 서서히 분리된다(도 11(F)).
단결정 실리콘기판으로부터 분리된 활성층(1203)위에 잔류하는 다공질층(1202a)이 선택적으로 제거된다.
다공질층의 제거후의 활성층(1203)의 표면에는 플라즈마 CVD 또는 동등한 방법에 의해 n+층(또는 p+층)(1206)이 형성된다(도 11(G)). 또한 그 위에서는, 태양전지를 완성하기 위하여 표면반사방지층으로서도 작용하는 광투과성 전기도전층(ITO)(1207)과 그리드형 콜렉터전극(1208)이 진공퇴적된다(도 11(H)). 도 10은 이러한 방식으로 제조된 태양전지를 표시한다.
단결정 Si기판(1201)은, 잔류다공질 Si층(1202b)이 전술한 실시예에서와 마찬가지로 제거된 후, 도 11(A)의 단계에서 반복적으로 재사용할 수 있다(도 11(I)). 단결정 Si기판(1201)의 표면이 허용할 수 없을 정도로 거칠어진다면, 상기 표면은 재사용전에 평탄화처리가 행해진다.
[제 11실시예]
다른 공정에 있어서, 다결정 태양전지는, 제 10실시예의 단결정 실리콘기판(1201)이 다결정실리콘기판으로 대체되어 다결정 실리콘층(1203)이 형성되는 것을 제외하고는 제 10실시예에서와 마찬가지로 제조된다.
[제 12실시예]
복합반도체 태양전지는 아래와 같이 제조된다.
우선, B(붕소)는 열확산에 의하여 단결정실리콘기판(1301)의 표면층에 도입된다(도 12(A)). P+의 표면층을 가진 단결정기판(1201)은, 전류레벨이 개시시로부터 일정시간동안 낮은 상태를 유지한 후, 전류레벨이 양극화를 완료하기 위하여 고레벨로 서서히 증가되도록, 예를 들면 HF용액내에서 양극화에 의해 다공질화가 된다(도 12(B)).
다공질화된 표면층(1302)위에는 MOCVD에 의해 n+층(또는 p+층), n-형(또는 p-형)의 활성층(1303), p+층(또는 n+층)(1304)이 계속적으로 형성된다(도 12(C)).
별도로, 고중합체막기판(1305)상에 구리페이스트로 이면전극(1309)이 프린트된다. 이 중합체막기판(1305)상에 복합반도체층(1303)쪽의 복합반도체 결정실리콘기판(1301)과 밀착하게 된다. 이 결합된 물체는, 고중합체막기판(1305)을 단결정실리콘기판(1301)에 고정하기 위하여 오븐(도시생략)내에서 가열된다(도 12(D)).
고중합체기판(1305)과 단결정실리콘기판(1301)을 분리하기 위하여 힘이 가해진다. 이 2개의 기판은, 다공질층(1302)의 부분에서 분리하기 위하여 고중합체막의 가요성을 이용해서 단결정 실리콘기판(1301)의 에지로부터 박리함으로서 서서히 분리된다(도 12(E)).
단결정실리콘기판으로부터 분리된 복합반도체층(1303)상에 잔류하는 다공질층(1302a)은 복합반도체보다 높은 속도로 실리콘을 에칭하는 에칭용액에 의해 선택적으로 제거된다(도 12(F)).
다공질층의 제거후의 복합반도체층(1303)의 표면에는 태양전지를 완성하기 위하여 그리드형 콜렉터전극(1308)과 표면반사방지층(1307)이 진공퇴적된다(도 12(G)).
단결정 Si기판(1301)은, 잔류하는 다공질층(1302b)이 전술한 실시예에서와 마찬가지로 제거된 후, 도 12(A)의 단계에서 반복적으로 재사용할 수 있다(도 12(H)). 단결정 Si기판(1301)의 표면이 허용할 수 없을 정도로 거칠어진다면, 상기 표면은 재사용전에 평탄화처리가 행해진다.
본 발명의 공정에 의한 태양전지의 제조에 있어서, 기판과 박결정반도체층은 구리페이스트 및 은페이스트등의 전기전도금속페이스트의 개재에 의해 적절히 접착되고, 그것을 소성하여 정착시킨다. 소성후의 구리 또는 은등의 금속은 이면전극 및 이면반사층으로서도 작용한다. 고중합체막은, 기판으로서 사용될 때, 기판과 얇은결정반도체층(표면에 이면전극을 가짐)을 함께 밀착시키고 그것을 기판막의 연화점 이상의 온도로 가열함으로써 접착이 행해진다.
본 발명의 태양전지에 있어서, 반도체층의 표면은 도입광의 반사손실을 감소시키기 위하여 직물패턴형성처리를 행해도 된다. 실리콘에 대해서는, 이 처리가 히드라진, NaOH, KOH등에 의해 행해진다. 형성된 직물의 피라밋의 높이는 수미크론에서 수십미크론까지의 범위가 바람직하다.
본 발명은 다음의 예에서 한층더 명료하게 되지만, 본 발명은 이들 실시예에 의해 결코 한정되는 것이 아님을 이해해야 한다.
[예 1]
단결정 Si웨이퍼기판의 표면층은 다음 조건하에서 HF용액내에서 양극화되었다.
전류밀도: 7(mA/㎠)
양극화성욕: HF:H2O:(2H5OH=1:1:1)
시간: 11분
다공질 Si층의 두께; 12㎛
그리고 접착막(필링 테이프 NO.3200A: 닛토덴코(주)제품)이 다공질층의 표면에 적용되었고, 그후 기판의 뒷면이 진공척에 의하여 고정되었다. 다음에, 웨이퍼로부터 접착막이 박리되었다. 그 결과, 다공질 Si층은 분리되어 접착막상에 남겨졌다. 이와 같은 다공질 Si층은 발광소자에 적용할 수 있다.
기판상에 잔류하는 다공질 Si도 49%불화수소산과 30%과산화수소의 혼합액을 교반해서 선택에칭함으로써 제거되었다. 수소어닐링 또는 표면연마 등의 표면처리후, 웨이퍼는 이 공정에서 제 1기판으로서 사용할 수 있었다.
[예 2]
단결정 Si웨이퍼기판의 표면층은 다음 조건하에서 HF용액내에서 양극화되었다.
전류밀도: 7(mA/㎠)
양극화성욕: HF:H2O:C2H5OH=1:1:1
시간: 11분
다공질 Si층의 두께: 12㎛
그리고 기판은 산소분위기에서 400℃로 1시간 동안 산화되었고, 그에 의해 다공질 Si층내의 구멍의 내벽은 열산화막으로 덮여졌다. 그후, 다공질 Si층위에 단결정 Si가 다음 조건하에서 CVD(화학증착)에 의해 0.15㎛의 두께로 에피택셜성장했다.
소스가스: SiH2Cl2/H2
가스유량: 0.5/180ℓ/min
가스압력: 80Torr
온도: 950℃
성장속도: 0.3㎛/min
그리고 접착막 (필링 테이프 No.BT-315:닛토덴코(주)제품)이 단결정 Si층의 표면에 적용되었고, 그후 기판의 뒷면이 진공척에 고정되었으며, 그리고 웨이퍼로부터 접착막이 박리되었다. 그 결과, 다공질 Si층이 분리되었고, 에피택셜층과 다공질 Si층이 접착막위에 남겨졌다.
그리고 막위에 잔류하는 다공질 Si층은 49%불화수소산과 30%과산화수소의 혼합액을 교반함으로써 선택적으로 에칭되었다. 그 결과, 단결정 Si층은 에칭되지 않고 남고, 다공질 Si층은 에칭정지재료로서 단결정 Si를 이용해서 선택에칭함으로써 완전히 제거할 수 있었다.
상술한 에칭액내에서의 비다공질 단결정 Si의 에칭속도는 극히 낮고, 다공질층의 에칭속도에 비해서 선택비는 105만큼 크고, 따라서 비다공질층두께(수십 A°정도)의 에칭에 의한 감소는 실용상 무시할 수 있다.
투과전자현미경에 의해 단면을 관찰한 결고, Si층에는 새로운 결정결함은 도입되어 있지 않고, 양호한 결정성이 유지되고 있는 것이 확인되었다.
또한 기판상에 잔류하는 다공질 Si는 49%불화수소산과 30%과산화수소의 혼합액을 교반해서 선택에칭함으로써 제거되었다. 수소어닐링 또는 표면연마등의 표면처리후, 웨이퍼를 이 공정에서 제 1기판으로서 사용할 수 있었다.
[예 3]
단결정 Si웨이퍼기판의 표면층은 다음 조건하에서 HF용액내에서 양극화되었다.
전류밀도: 7(mA/㎠)
양극화성욕: HF:2HO:C2H5OH=1:1:1
시간: 4분
다공질 Si층의 두께: 4.5㎛
이들 조건은 다음과 같이 되었다.
전류밀도: 30(mA/㎠)
양극화성욕: HF:H2O:C2H5OH=1:1:1
시간: 1분
다공질 Si층의 두께: 약 4㎛
이들 조건하에서 서로 다른 다공성의 2층구조를 가진 다공질 Si층이 형성되었다. 30mA/㎠의 전류를 가진 이 양극화에 있어서는 더 큰 다공성을 가진 구조적으로 취약한 다공질 Si층이 형성되었다.
그리고 기판은 산소분위기에서 400℃로 1시간동안 산화되었으며, 그에 의해 다공질 Si층의 구멍의 내벽은 열산화막으로 덮여졌다. 그후, 다공질 Si층의 구멍의 내벽은 열산화막으로 덮여졌다. 그후, 다공질 Si층위에는 단결정 Si가 다음 조건하에서 CVD(화학증착)에 의해 0.15㎛의 두께로 에피택셜성장했다.
소스가스: SiH2Cl2/H2
가스유량: 0.5/180ℓ/min
가스압력: 80Torr
온도: 950℃
성장속도: 0.3㎛/min
그리고 접착막(필링테이프 No.31RH: 닛토덴코(주) 제품)이 단결정 Si의 표면에 적용되었고, 그후 이 기판의 뒷면이 진공척에 고정되었고, 그리고 접착막이 웨이퍼로부터 박리되었다. 그 결과, 웨이퍼는 경계로서의 더 높은 다공성의 취약한 다공질 Si층위에서 분할되었고, 그리고 에피택셜층과 다공질 Si층은 웨이퍼로부터 분리되어, 접착막상에 남겨졌다.
그리고 막상에 잔류하는 다공질 Si층은 49%불화수소산과 30%과산화수소의 혼합액을 교반함으로써 선택적으로 에칭되었다. 그 결과, 단결정 Si는 에칭되지 않고 남고, 다공질 Si는 에칭정지재료로서 단결정 Si를 이용해서 선택에칭함으로써 완전히 제거할 수 있었다.
투과전자현미경에 의해 단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되지 않았고, 양호한 결정성이 유지되고 있는 것이 확인되었다.
또한 제 1기판상에 잔류하는 다공질 Si는 49%불화수소산과 30%과산화수소의 혼합액을 교반해서 선택에칭함으로써 제거되었다. 수소어닐링후, 웨이퍼는 이 공정에서 제 1기판으로서 사용할 수 있었다.
[예 4]
불특정저항률을 가진 단결정 Si기판의 표면층에는 고농도 불순물층을 구성하는 5㎛의 두께의 고농도 P+층이 확산공정에 의해 형성되었다. 동시에 고농도 p+층이 뒷면에도 형성되었다. 그리고 양극화가 다음 조건하에서 고농도층의 최상면쪽으로부터 HF용액내에서 행해졌다.
전류밀도: 7(mA/㎠)
양극화성욕: HF:H2O:C2H5OH=1:1:1
시간: 11분
다공질 Si층의 두께: 12㎛
이와 같이 형성된 다공질 Si층은 표층부와 비교해서 미세하고 취약한 구조를 가진 하부다공질 Si를 지닌 2층구조를 가졌다.
그리고 기판은 산소분위기에서 400℃로 1시간동안 산화되었고, 그에 의해 다공질 Si층의 구멍의 내벽은 열산화막으로 덮여졌다. 그후, 다공질 Si웨이는 단결정 Si가 다음조건하에서 CVD(화학증착)에 의해 0.15㎛의 두께로 에피택셜성장했다.
소스가스: SiH2Cl2/H2
가스유량: 0.5/180ℓ/min
가스압력: 80Torr
온도: 950℃
성장속도: 0.3㎛/min
그리고 예 3에서와 같은 점착막이 표면에 적용되었고, 그후 접착막은 웨이퍼로부터 박리되었다.
그 결과, 웨이퍼가 경계로서의 하부취약 다공질 Si층위에서 분리되었고, 에피택셜층과 다공질 Si층이 웨이퍼로부터 분리되어 접착막상에 남겨졌다.
그리고 막위에 잔류하는 다공질 Si는 49%불화수소산과 30%과산화수소의 혼합액을 교반해서 선택에칭되었다. 그 결과, 단결정 Si는 에칭되지 않고 남고, 다공질 Si는 에칭정지재료로서 단결정 Si를 이용해서 선택에칭함으로써 완전히 제거할 수 있었다.
투과전자현미경에 의해 단면을 관찰한 결과, Si층에는 새로운 결정결함이 도입되지 않았고, 양호한 결정성이 유지되고 있는 것이 확인되었다.
또한 제 1기판상에 잔류하는 다공질 Si는 49%불화수소산과 30%과산화수소의 혼합액을 교반해서 선택에칭함으로써 제거되었다. 수소어닐링 또는 표면연마 등의 표면처리후, 웨이퍼는 고농도 P+층의 확산공정에서 제 1기판으로서 사용할 수 있었다.
[예 5]
H+이온주입이 40keV에서 5 × 1016이온/㎠의 농도로 단결정 Si기판의 표면상에서 행해졌다. 단결정 구조가 표면으로부터 약 0.2㎛에 대해 유지되었다. 이온주입으로 인한 표면거침을 피하기 위해서 SiO2층이 표면에 미리 형성되는 것이 바람직하다.
그리고 예 1에서와 같은 점착막이 Si기판의 표면에 적용되었고, 접착막은 예 1에서와 같이 웨이퍼로부터 박리되었다.
그결과, 웨이퍼는 이온주입층에서 경계를 가지고 분할되었으며, SiO2층과 단결정 Si층은 접착막위에 남겨졌다.
그리고 막위에 잔류하는 이온주입층은 49%불화수소산과 30% 과산화수소의 혼합액을 교반해서 선택에칭되었다. 그 결과, 단결정 Si는 에칭되지 않고 남고, 다공질 Si는 에칭정지재료로서 단결정 Si를 이용해서 선택에칭함으로써 완전히 제거할 수 있었다.
투과전자현미경에 의해 단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되어 있지 않고, 양호한 결정성이 유지되고 있는 것이 확인되었다.
또한 제 1기판상에 잔류하는 이온주입층은 49%불화수소산과 30%과산화수소의 혼합액을 교반해서 선택에칭함으로써 제거되었다. 수소어닐링 또는 표면연마 등의 표면처리후, 웨이퍼는 이 공정에서 제 1기판으로 사용할 수 있었다.
[예 6]
H+이온주입이 20keV에서 5 × 1016이온/㎠의 농도로 단결정 Si기판의 표면상에서 행해졌다. 단결정구조는 표면으로부터 약 0.1㎛에 대해 유지되었다. 이온주입으로 인한 표면거침을 피하기 위해서 SiO2층은 표면상에 미리 형성되는 것이 바람직하다. 표면보호 SiO2층의 박리후, 단결정 Si는 다음 조건하에서 단결정 Si상에 CVD(화학증착)에 의해 0.3㎛의 두께로 에피택셜 성장했다.
소스가스: SiH2Cl2/H2
가스유량: 0.5/180ℓ/min
가스압력: 80Torr
온도: 950℃
성장속도: 0.3㎛/min
그리고 예 1에서와 같은 점착막이 표면에 적용되었고, 그후 점착막은 예 1에서와 같이 웨이퍼로부터 박리되었다.
그 결과, 웨이퍼는 경계로서의 이온주입층상에서 분할되었고, 그리고 단결정 Si층과 이온주입층은 접착막상에 남겨졌다.
그리고 이 막위의 이온주입층은 49%불화수소산과 30%과산화수소의 혼합액을 교반해서 선택에칭되었다.
그 결과, 단결정 Si는 에칭되지 않고 남고, 다공질 Si는 에칭정지재료로서 단결정 Si를 이용해서 선택에칭함으로써 완전히 제거할 수 있었다.
투과전자현미경에 의해 단면을 관찰한 결과, Si층에는 새로운 결정결함이 도입되지 않았고, 양호한 결정성이 유지되고 있는 것이 확인되었다.
또한 제 1 기판위에 잔류하는 이온주입층은 49%불화수소산과 30%과산화수소의 혼합액을 교반해서 선택에칭함으로써 제거되었다. 수소어닐링 또는 표면연마등의 표면처리후, 웨이퍼는 이 공정에서 제 1기판으로서 사용할 수 있었다.
[예 7]
제 1단결정 Si기판상에 단결정 Si층이 다음 조건하에서 CVD(화학증착)에 의해 0.3㎛의 두께로 에피택셜성장했다.
소스가스: SiH2Cl2/H2
가스유량: 0.5/180ℓ/min
가스압력: 80Torr
온도: 950℃
성장속도: 0.3㎛/min
그리고 H+이온주입이 40keV에서 5 × 1016이온/㎠의 농도로 에피택셜 Si층의 표면상에서 행해졌다. 단결정구조는 표면으로부터 약 0.2㎛에 대해 유지되었다. 이온주입으로 인한 표면거침을 피하기 위해서 SiO2층은 표면상에 미리 형성되는 것이 바람직하다.
그리고 예 2에서와 같은 점착막이 표면에 적용되었고, 그후 점착막은 예 2에서와 같이 웨이퍼로부터 박리되었다.
그 결과, 웨이퍼는 경계로서의 이온주입층위에서 분할되었고, SiO2층, 단결정 Si층, 이온주입층이 접착막상에 남겨졌다.
다음에, 막위의 이온주입층은, 49%불산과 30%과산화수소의 혼합액을 교반하여 선택에칭되었다. 그 결과, 단결정 Si는 에칭되지 않고 남아있고, 이 단결정Si를 에칭정지재료로서 이용하여, 상기 다공질Si가 선택에칭에 의해 완전히 제거될 수 있었다.
투과전자현미경에 의해 단면을 관찰한 결과, Si층에는 새로운 결정결함이 도입되어 있지 않고 양호한 결정성을 유지한 것을 확인하였다.
또한 제 1기판에 잔존하는 이온주입층은, 49%불산과 30%과산화수소수의 혼합액을 교반하여 선택에칭됨으로써, 제거되었다. 수소어닐링이나 표면연마등의 표면처리후에 해당 웨이퍼는 상기 공정에서 제 1기판으로 사용될 수 있었다.
[예 8]
제 1단결정Si웨이퍼기판의 표면층은 다음의 조건하에서 HF용액에 양극화성처리되었다.
전류밀도: 7(mA/㎠)
양극화성욕: HF:H2O:C2H5OH=1:1:1
시간: 11분
다공질 Si층의 두께: 12㎛
다음에, 이 기판을 산소분위기에서 400℃로 1시간동안 산화하였고, 이에 의해 다공질Si의 구멍의 내벽은 열산화막으로 피복되었다. 다공질 Si층상에 CVD법에 의해 단결정Si를 0.15㎛의 두께만큼 아래의 조건하에서 에피택셜성장하였다.
소스가스: SiH2Cl2/H2
가스유량: 0.5/180ℓ/min
가스압력: 80Torr
온도: 950℃
성장속도: 0.3㎛/min
다음에 열산화에 의해 에피택셜Si층의 표면에 100nm두께의 SiO2을 형성하였다.
다음에 예 2에서와 마찬가지의 접착막의 표면에 도포되고, 다음에 이 접착막은 예 2에서와 같이 웨이퍼로부터 박리되었다.
그 결과, 웨이퍼는 경계인 다공성 Si층에서 분리되고, SiO2층, 에피택셜층 및 다공질 Si층은 점착막에 남아있었다.
다음에, 이면막표면의 다공질층이 에폭시접착제로 아크릴층에 접착된 후에, 해당막은 에칭제거되었다. 다음에 SiO2층의 노출된 표면은 별도로 제조된 Si기판(제2기판)의 표면에 접착되었다. SiO2표면과 Si기판의 표면이 상단히 평탄하기 때문에, 실온에서 가압만에 의해서도 강한 접착성을 얻었다.
본 예는 지지부재로서 아크릴기판을 사용하였지만 접착력이 자외선조사(즉 니혼덴꼬사제의 장비에 의한 자외선조사)에 의해 약화된 막을 사용하는 것이, 또한 가능하고, 따라서 제 1기판으로부터 단층구조나 다층구조를 박리하고 또한 별도의 지지부재에 전사할때에 초기에 높은 접착력을 이용하고, 자외선조사에 의해 접착력이 약해져서 이 구조로부터 막을 박리할 수 있다.
또한, 자외선조사에 의해 접착력을 약화시킨 후에 에칭액에 박막을 용해하거나 또는 상기 설명한 바와 같이 자외선에 의해 접착력이 약화된 막을 박리하고, 다음에 남아있는 다층구조를 메시나 네트형상으로 형성하고 이 다층구조를 제 2기판 위에 놓음으로써, 별도의 지지부재를 이용하지 않아도 다층구조의 비다공질층의 표면쪽을 제 2기판에 접착하는 것이 가능하다.
다음에, 다공질Si층을 박리함으로써 제 2기판에 잔류하는 아크릴기판을 제거한 후에, 다공질Si층은 49%불산과 30%과산화수소수의 혼합액을 교반함으로써 선택에칭되었다. 그 결과, 단결정Si는 에칭되지 않고 남아있었고, 단결정Si를 에칭정지재료로서 사용하여 다공질Si는 선택에칭에 의해 완전히 제거되었다.
이런방식으로 0.1㎛두께의 단결정Si층은 Si산화막상에 형성되었다. 형성된 단결정Si층의 막두께를 전체 웨이퍼에서 100개의 점을 측정한 바, 막두께는 101nm±3nm의 범위내에서 균일하였다.
다음에 수소분위기에서 1100℃로 1시간동안 열처리를 실시하였다. 표면거칠기를 원자력현미경으로 평가한 바, 5㎛사각의 영역내에서 평균평방거칠기는 약 0.2nm이었고, 통상 시판되고 있는 Si웨이퍼의 대응값과 대략 동등하였다.
투과전자현미경에 의해 단면을 관찰한 결과, Si층에는 새로운 결정결함이 도입되어 있지 않고 양호한 결정성이 유지되고 있는 것을 확인하였다.
에피택셜층의 표면대신에, 제 2기판의 표면이나 양쪽표면위에 해당 산화막이 형성될 수 있고, 그 결과는 마찬가지이다.
또한 제 1기판에 잔존하는 다공질Si층은, 49%불산과 30%과산화수소수의 혼합액을 교반하여 선택에칭됨으로써, 제거되었다. 수소어닐링이나 표면연마등의 표면처리후에 해당 웨이퍼는 공정에서 제 1기판이나 제 2기판으로 사용될 수 있다.
[예 9]
제 1단결정Si웨이퍼기판의 표면층은 HF용액에서 아래의 조건하에서 양극화성 처리되었다.
전류밀도: 7(mA/㎠)
양극화성욕: HF:H2O:C2H5OH=1:1:1
시간: 4분
다공질 Si층의 두께: 4.5㎛
다음에;
전류밀도: 30(mA/㎠)
양극화성욕: HF:H2O:C2H5OH=1:1:1
시간: 1분
다공질 Si층의 두께: 약 4㎛
30mA/㎠의 전류밀도의 양극화성시에, 다공률이 높고 구조적으로 취약한 다공질Si층이 형성되었다.
다음에 이기판을 산소분위기에서 400℃로 1시간동안 산화하였고, 이에 의해 다공질Si의 구멍의 내벽은 열산화막으로 피복되었다. 다공질Si층상에 CVD법에 의해 단결정Si를 0.3㎛의 두께만큼 에피택셜성장했다. 성장조건은 이하와 같다.
소스가스: SiH2Cl2/H2
가스유량: 0.5/180ℓ/min
가스압력: 80Torr
온도: 950℃
성장속도: 0.3㎛/min
다음에 이 에피택셜Si층의 표면에 열산화에 의해 200nm두께의 SiO2층을 형성하였다.
다음에 예 8에서와 같은 점착막이 SiO2표면에 도포되었고, 이 막은 박리되었다.
그 결과, 이 웨이퍼는 경계로서 하부의 취약한 다공질Si에서 분리되어 SiO2층과 에피택셜층 및 다공질Si층은 접착막위에 남았다.
다음의 처리는 예 8과 마찬가지 방식으로 행해졌다.
이와 같은 방식으로, Si산화막상에 0.2㎛의 두께를 가진 단결정Si층을 형성하였다. 이와 같이 형성된 단결정Si층의 막두께를 웨이퍼전체의 100점에 대해서 측정한 바, 막두께는 201nm±6nm의 범위내에서 균일하였다.
다음에, 기판은, 수소분위기에서 1100℃로 1시간동안 열처리를 실시했다.
표면거칠기를 원자력현미경으로 평가한 바, 5㎛사각의 영역내에서 평균평방거칠기는 대략 0.2nm이고 통상 시판되고 있는 Si웨이퍼의 대응값과 대략 동등했다.
투과전자현미경에 의해 단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되어 있지 않고, 양호한 결정성이 유지되고 있는 것이 확인되었다.
[예 10]
명세되지 않은 전기저항을 가진 단결정시릴콘기판의 표면층에 5㎛의 두께를 가진 P+고농도층이 확산처리기술에 의한 형성되었다. 동시에 P+고농도층이 이면에 또한 형성되었다. 다음에 고농도층의 상부 표면측으로부터 HF용액에서 양극화성을 행하였다. 양극화성은 다음의 조건하에서 행하였다.
전류밀도: 7(mA/cm-2)
양극화성욕: HF:H2O:C2H5OH=1:1:1
시간: 11(분)
다공질 Si층의 두께: 12(㎛)
이와 같이 얻은 다공질실리콘층은 2층구조를 가졌고, 하부의 다공질실리콘층은, 표면층부분에 비해서, 미세하고 취약한 구조를 가졌다.
다음에, 이 기판을 산소분위기에서 400℃로 1시간동안 산화하였다. 이 산화에 의해, 다공질Si의 구멍의 내벽은 실리콘의 열산화막으로 피복되었다. 다음에 다공질Si층상에 CVD법에 의해 단결정Si를 0.3㎛의 두께만큼 에피택셜성장했다. 성장조건은 이하와 같다.
소스가스: SiH2Cl2/H2
가스유량: 0.5/180ℓ/min
가스압력: 80Torr
온도: 950℃
성장속도: 0.3㎛/min
다음에 이 에피택셜Si층의 표면에 열산화에 의한 200nm두께의 SiO2층을 형성하였다.
다음에 점착막은 예 8에서와 같이 표면에 도포되었고 이 웨이퍼로부터 박리되었다.
그 결과, 이 웨이퍼는 경계로서 하부의 취약한 다공질Si에서 분리되어 SiO2층과 에피택셜층 및 다공질Si층은 점착막위에 남았다.
이 SOI기판은 예 8에서와 마찬가지의 다음 공정에 의해 제작되었다.
이와 같은 방식으로, Si산화막상에 0.2㎛의 두께를 가진 단결정Si층을 형성하였다. 이와 같이 형성된 단결정Si층의 막두께를 웨이퍼전체의 100점에 대해서 측정한 바, 막두께는 101nm±6nm의 범위내에서 균일하였다.
다음에, 수소분위기에서 1100℃로 1시간동안 열처리를 실시했다. 표면거칠기를 원자력현미경으로 평가한 바, 5㎛사각의 영역내에서 평균평방거칠기는 대략 0.2nm이고 통상 시판되고 있는 Si웨이퍼의 대응값과 대략 동등했다.
투과전자현미경에 의한 단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되어 있지 않고, 양호한 결정성이 유지되고 있는 것이 확인되었다.
에피택셜층의 표면 대신에 제 2기판의 표면이나 양쪽표면 모두에 산화막을 형성함으로써 마찬가지의 결과를 얻을 수 있었다.
또한 제 1기판에 남아있는 다공질Si층은 49%불산과 30%과산화수소수의 혼합액을 교반하여 선택에칭함으로써, 제거되었다. 그 결과, 단결정Si는 에칭되지 않고 남았고, 단결정Si를 에칭정지재로써 사용하여 다공질Si는 선택에칭에 의해 완전히 제거될 수 있었다. 이 웨이퍼는 제 1기판이나 제 2기판으로서 고농도 P+층의 확산처리에 사용될 수 있다.
[예 11]
40KeV에서 5×1016ion/㎠농도로 제 1단결정Si기판의 표면에 H+이온주입을 행하였다. 이 단결정구조는 표면으로부터 약 0.2㎛로 유지되었다. 다음에 열산화막(SiO2)이 표면에 형성되었다.
다음에, 점착막은 예 8에서와 같이 SiO2표면에 도포되고, 예 8에서와 같이 웨이퍼로부터 박리되었다.
그 결과, 이 웨이퍼는 이온주입층에서 경계로 분리되었고, SiO2층, 단결정Si층 및 이온주입층은 접착막에 남았다.
다음의 처리를 예 8과 마찬가지 방식으로 행하였다.
이와 같은 방식으로, Si산화막상에 0.2㎛의 두께를 가진 단결정Si층을 형성하였다. 이와 같이 형성된 단결정Si층의 막두께를 웨이퍼전체의 100점에 대해서 측정한 바, 막두께는 101nm±6nm의 범위내에서 균일하였다.
다음에, 수소분위기에서 1100℃로 1시간동안 열처리를 실시했다. 표면거칠기를 원자력현미경으로 평가한 바, 5㎛사각의 영역내에서 평균평방거칠기는 대략 0.2nm이고 통상 시판되고 있는 Si웨이퍼의 대응값과 대략 동등했다.
투과전자현미경에 의해 단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되어 있지 않았고, 양호한 결정성이 유지되었던 것이 확인되었다.
에피택셜층이 표면 대신에 제 2기판의 표면이나 양쪽표면 모두에 산화막을 형성함으로써, 마찬가지의 결과를 얻을 수 있었다.
[예 12]
20KeV에서 5×1016ion/㎠농도로 제 1단결정Si기판의 표면에 H+이온주입을 행하였다. 단결정구조는 표면으로부터 약 0.1㎛로 유지되어있다. 이온주입C로부터 초래되는 표면거칠기를 피하기 위해서는 SiO2층을 미리 표면에 형성하는 것이 바람직하다.
표면보호의 SiO2층의 박리후에, 단결정Si층은 단결정Si층위에 CVD법에 의해 0.3㎛두께로 에피택셜성장되었다. 그 조건은 아래와 같다.
소스가스: SiH2Cl2/H2
가스유량: 0.5/180ℓ/min
가스압력: 80Torr
온도: 950℃
성장속도: 0.3㎛/min
다음에 200nm두께의 SiO2층은 에피택셜 Si츠으이 표면에 열산화에 의해 형성되었다.
다음에 점착막은 예 8과 마찬가지 방식으로 표면에 도포되었고, 예 8에서와 같이 웨이퍼로부터 박리되었다.
그 결과, 이 웨이퍼는 경계로서 이온주입층에서 분리되었고, SiO2층, 단결정Si층 및 이온주입층은 접착막위에 남았다.
다음의 처리를 예 8과 동일한 방식으로 행하였다.
이와 같은 방식으로, Si산화막상에 0.2㎛의 두께를 가진 단결정Si층을 형성 하였다. 이와 같이 형성된 단결정Si층의 막두께를 웨이퍼전체의 100점에 대해서 측정한 바, 막두께는 201nm±6nm의 범위내에서 균일하였다.
다음에, 수소분위기에서 1100℃로 1시간동안 열처리를 실시했다. 표면거칠기를 원자력현미경으로 평가한 바, 5㎛사각의 영역내에서 평균평방거칠기는 대략 0.2nm이었고 통상 시판되고 있는 Si웨이퍼의 대응값과 대략 동등하였다.
투과전자현미경에 의한 단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되어 있지 않았고, 양호한 결정성이 유지되고 있었던 것이 확인되었다.
에피택셜층의 표면 대신에 제 2기판의 표면이나 양쪽표면 모두에 산화막을 형성함으로써 마찬가지의 결과를 얻을 수 있었다.
또한 제 1기판에 남아있는 이온주입층은, 49%불산과 30%과산화수소수의 혼합액을 교반하여 선택에칭함으로써, 제거되었다. 수소어닐링이나 표면연마등의 표면처리를 한 후에, 이 웨이퍼는 이 공정에서 제 1기판이나 제 2기판으로 사용될 수 있다.
[예 13]
제 1단결정Si기판에 단결정Si층이 아래의 조건하에서 CVD법에 의해 0.3㎛두께로 에피택셜성장되었다.
소스가스: SiH2Cl2/H2
가스유량: 0.5/180ℓ/min
가스압력: 80Torr
온도: 950℃
성장속도: 0.3㎛/min
다음에 40KeV, 5×1016ion/㎠농도로 에피택셜Si층의 표면에 H+이온주입을 행하였다. 이 단결정구조는 표면으로부터 약 0.2㎛로 유지되었다. 이온주입으로부터 초래되는 표면거칠기를 방지하기 위하여, SiO2층이 미리 표면에 바람직하게 형성되었다.
다음에, 200nm두께의 SiO2층은 에피택셜Si층의 표면에 열산화에 의해 형성되었다.
다음에, 점착막은 예 8과 마찬기지 방식으로 SiO2표면에 도포되었고, 다음에 예 8에서와 같이 웨이퍼로부터 박리되었다.
그 결과, 이 웨이퍼는 경계로서 이온주입층에서 분리되었고, SiO2층, 단결정Si층 및 이온주입층은 접착막에 남았다.
다음의 처리를 실시예 8과 동일한 방식으로 행하였다.
이와 같은 방식으로, Si산화막상에 0.2㎛의 두께를 가진 단결정Si층을 형성하였다. 이와 같이 형성된 단결정Si층의 막두께를 웨이퍼전체의 100점에 대해서 측정한 바, 막두께는 201nm±6nm의 범위내에서 균일하였다.
다음에, 수소분위기에서 1100℃로 1시간동안 열처리를 실시하였다. 표면거칠기를 원자력현미경으로 평가한 바, 5㎛사각의 영역내의 평균평방거칠기는 대략 0.2nm이었고 통상 시판되고 있는 Si웨이퍼의 대응값과 대략 동등했다.
투과전자현미경에 의해 단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되어 있지 않았고, 양호한 결정성이 유지되고 있었던 것이 확인되었다.
에피택셜층의 표면 대신에 제 2기판의 표면이나 양쪽표면 모두에 산화막을 형성함으로써, 마찬가지의 결과를 얻을 수 있었다.
또한 제 1기판에 남아있는 이온주입층은, 49%불산과, 30%과산화수소수의 혼합액을 교반하여 선택에칭함으로써, 제거되었다. 수소어닐링이나 표면연마 등의 표면처리를 한 후에 이 웨이퍼는 이 공정에서 제 1기판이나 제 2기판으로 사용될 수 있었다.
[예 14]
제 1단결정Si웨이퍼 기판의 표면층은 아래의 조건하에서 HF용액에서 양극화성처리되었다.
전류밀도: 7(mA·㎠)
양극화성욕: HF:H2O:C2H5OH=1:1:1
시간: 11(분)
다공질 Si층의 두께: 12(㎛)
다음에 이 기판을 산소분위기에서 400℃로 1시간동안 산화함으로써, 다공질Si층 구멍의 내벽은 열산화막에 의해 도포되었다. 다음에 다공질Si층에 단결정 GaAs를 아래의 조건하에 MOCVD(metal organic chemical vapor deposition)법에 의해 0.5㎛두께로 에피택셜성장하였다.
소스가스: TMG/AsH2/H2
가스압력: 80Torr
온도: 700℃
다음에 예 1과 동일한 점착막을 표면에 도포되었고, 실시예 1에서와 같이 웨이퍼로부터 박리되었다.
그 결과, 경계로서, 다공질Si에서 이 웨이퍼가 분리되었고, 에피택셜층과 다공질Si층을 접착막위에 남았다. 다음에 막의 이면쪽에서의 다공질층은 에폭시접착제에 의해 아크릴기판에 접착되었고, 이 막은 에칭에 의해 제거되었다. 에피택셜층의 노출된 표면은 별도로 제작된 Si기판(제 2기판)의 표면에 부착되었다. 아크릴기판이 연마에 의해 제거된 후에, 제 2 기판의 표면은 에탤렌디아민, 피로카테콜 및 왁스(17㎖:5g:8㎖)의 혼합물로 110℃에서 에칭되었다.
이 단결정GaAs는 에칭되지 않은 반면에 에칭정지재료로서 단결정GaAs를 이용하여 이온주입층과 제1의 Si기판의 잔류물은 선택에칭에 의해 완전히 제거되었다.
이와 같은 방식으로 0.5㎛두께의 단결정GaAs층은 Si기판에 형성될 수 있었다. 이와 같이 형성된 단결정GaAs층의 두께는 전체웨이퍼의 100개점에서 측정된 바 504±16㎜의 범위내에서 균일하였다.
원자력현미경으로 평가한 바, 표면거칠기는 50㎛사각의 영역내에서 평균평방거칠기는 약 0.3㎚이었고, 통상 시판되고 있는 Si웨이퍼의 대응값과 대략 동등하였다.
투과전자현미경에 의해 단면을 관찰한 바, GaAs층에는 새로운 결정결함은 도입되지 있지 않았고, 양호한 결정성이 유지되고 있었던 것이 확인되었다.
마찬가지의 결과가 다른 화합물 반도체물질에서도 얻을 수 있었다.
또한, SiO2층과 교차하는 제 2기판에 부착성을 얻는 것이 가능하다.
또한 제 1기판에 잔류하는 다공질Si는 49%불산과 30%과산화수소의 혼합액을 교반하여 선택에칭함으로써, 제거되었다. 수소어닐링이나 표면연마 등의 표면처리를 행한 후에 이 기판은 이 공정에서 제 1기판이나 제 2기판으로 다시 사용될 수 있었다.
[예 15]
제 1단결정Si웨이퍼 기판의 표면층을 아래의 조건하에서 HF용액에서 양극화성처리하였다.
전류밀도: 7(㎃/㎠)
양극화성욕: HF:H2O:C2H5OH=1:1:1
시간: 11분
다공질Si두께: 12㎛
다음에 이 기판을 산소분위기에서 400℃로 1시간동안 산화하였다. 이 산화에 의해, 다공질Si의 구멍의 내벽은 실리콘의 열산화막으로 덮였다. 다음에 다공질Si층상에 CVD법에 의해 단결정Si를 0.15㎛의 두께만큼 에피택셜설장했다. 성장 조건은 이하와 같다.
소스가스: SiH2Cl2/H2
가스유량: 0.5/180ℓ/분
가스압력: 80Torr
온도: 950℃
성장속도: 0.3㎛/min
다음에 100㎚두께의 SiO2층은 에피택셜Si층에 열산화에 의해 형성되었다.
다음에 예 3과 마찬가지의 점착막을 SiO2표면에 도포되었고 다음에 마찬가지 방식으로 웨이퍼로부터 박리되었다.
그 결과, 이 웨이퍼는 경계로서 다공질Si에서 분리되었고, SiO2층, 에피택셜층 및 다공질Si층은 접착막위에 남았다. 다음에 막에 잔존하는 다공질Si는 49%불산과 30%과산화수소수의 혼합액을 교반하여 선택에칭되었다. 그 결과, 다공질Si는 에칭되지 않고 남아있고, 에칭정지재료로서 단결정Si를 이용하여 다공질Si는 선택에칭에 의해 완전히 제거될 수 있었다.
따라서, 0.1㎛두께의 단결정Si층과 0.1㎛두께의 SiO2층은 막위에 형성될 수 있었다.
상기 언급한 다층구조는 막으로부터 박리되었고, 별도로 제작된 Si기판(제 2기판)의 표면에 접착되었다.
이와 같은 방식으로 Si산화막상에 0.1㎛두께를 가진 단결정Si층을 형성하였다.
이와 같이 형성된 단결정Si층의 막두께를 기판의 면전체에 분포된 100점에 대해서 측정한 바, 막두께는 101㎚±3㎜의 범위내에서 균일하였다.
다음에, 기판은, 수소분위기에서 1100℃로 1시간동안 열처리를 실시했다. 표면거칠기를 원자력현미경으로 평가한 바, 5㎛사각의 영역내에서 평균평방거칠기는 대략 0.2㎚이고 통상 시판되고 있는 Si웨이퍼의 대응값과 대략 동등하였다.
투과전자현미경에 의해 단면을 관찰한 바, Si층에는 새로운 결정결함은 도입되어 있지 않았고, 양호한 결정성이 유지되고 있었던 것이 확인되었다.
에피택셜층의 표면 대신에 제 2기판의 표면이나 양쪽표면 모두에 산화막을 형성함으로써 마찬가지의 결과를 얻을 수 있었다.
또한 제 1기판에 남아있는 다공질Si층은, 49%불산과 30%과산화수소수의 혼합용액을 교반하여 선택에칭함으로써, 제거되었다. 수소어닐링이나 표면연마 등의 표면처리를 행한 후에, 이 웨이퍼는 이 공장에서 제 1기판이나 제 2기판으로 사용될 수 있었다.
[예 16]
제 1단결정Si웨이퍼기판의 표면층을 아래의 조건하에서 HF용액에서 양극화성 처리하였다.
전류밀도: 7(㎃/㎠)
양극화성욕: HF:H2O:C2H5OH=1:1:1
시간: 11분
다공질Si두께: 12㎛
다음에 이 기판을 산소분위기에서 400℃로 1시간동안 산화하였다. 이 산화에 의해, 다공질Si의 구멍의 내벽은 열산화막으로 덮였다. 다공질Si층상에 CVD법에 의해 단결정Si를 0.15㎛의 두께만큼 에피택셜설장했다. 성장 조건은 이하와 같다.
소스가스: SiH2Cl2/H2
가스유량: 0.5/180ℓ/분
가스압력: 80Torr
온도: 950℃
성장속도: 0.3㎛/min
다음에, 100㎚두께의 SiO2층은 에피택셜Si층의 표면에 열산화에 의해 형성되었다.
다음에, 100KeV, 3×1016ion/㎠농도로 SiO2층의 표면에 H+이온주입을 행하였고, 이에 의해 프로젝트된 스트로크범위정도내에서 양극화성다공질Si층의 다공률은 증가되었다.
다음에 예 3과 마찬가지의 방식으로 점착막이 표면에 도포되었고, 다음에 예 3에서와 같이 웨이퍼로부터 박리되었다.
이와 같은 방식으로, 이 웨이퍼는 경계로서 고다공률의 다공질Si에서(프로젝트된 스트로크범위정도에서)분리되었고 SiO2층, 에피택셜층 및 다공질Si층은 막위에 남았다. 다음의 스텝은 예 8과 마찬가지의 방식으로 행해졌다.
따라서, Si산화막상에 0.1㎛의 두께를 가진 단결정Si층을 형성하였다. 이와 같이 형성된 단결정Si층의 막두께를 기판의 면전체에 분포된 100점에 대해서 측정한 바, 막두께는 101㎚±3㎚의 범위내에서 균일하였다.
다음에, 기판은, 1100℃로 1시간동안 열처리를 실시했다. 표면거칠기를 원자력현미경으로 평가한 바, 5㎛사각의 영역내에서 평균평방거칠기는 대략 0.2㎚이 었고 통상 시판되고 있는 Si웨이퍼의 대응값과 대략 동등하였다.
투과전자현미경에 의해 단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되어 있지 않았고, 양호한 결정성이 유지되고 있었던 것이 확인되었다.
에피택셜층의 표면 대신에, 제 2기판의 표면이나 양쪽표면 모두에 산화막을 형성함으로써, 마찬가지의 결과를 얻을 수 있었다.
또한, 제 1기판위에 남아있는 다공질Si층은, 49%불산과 30%과산화수소의 혼합액을 교반하여 선택에칭함으로써, 제거되었다. 수소어닐링이나 표면연마 등의 표면처리를 한 후에, 웨이퍼는 이 공정에서 제 1기판이나 제 2기판으로 사용될 수 있었다.
[예 17]
본 예는 도 11에서 표시한 공정으로 폴리이미드막에 단결정 실리콘층을 전사시킴으로써 태양전지의 제작을 나타낸다.
500㎛두께의 단결정실리콘웨이퍼의 표면에는 열확산원으로서 BCl3를 이용하여 1200℃에서 불소를 열확산하여 약 3㎛의 P+확산층을 형성하였다(도 11(A)참조). 다음에 표 1에 표시된 조건하에서 HF용액에서 양극화성처리를 행하여 웨이퍼위에 다공질실리콘층을 형성하였다(도 11(B)참조). 이 양극화성은 2.5분동안 5㎃/㎠의 저전류밀도로 개시되었고, 다음에 전류는 점차 증가되었고, 전류가 30초후에, 30㎃/㎠에 도달할때에 양극화성처리를 종료하였다.
[표 1]
양극화성욕: HF:H2O:C2H5OH=1:1:1
전류밀도: 5→30㎃/㎠
양극화성시간: 2.5분→(30초)→0초
다공질실리콩층의 표면은 통상의 열CVD장치에서 표 2의 조건하에서 에피택셜성장을 행하여 단결정실리콘층의 두께를 30㎛로 형성하였다.
[표 2]
가스유량비기판온도압력성장시간
SiH2Cl2/H2=0.5/(ℓ/min)1050℃대기압30분
성장시에, 소량의 B2H6(분수 ppm 내지 수 ppm)가 첨가되어 P_층의 실리콘층을 성장시키고, 성장의 마지막단계에서 B2H6의 양은 수백 ppm으로 증가되어 P+층을 얻었다(도 11(C)와 도 11(D)참조).
50㎛두께의 포리이미드막위에는, 구리페이스트가 10∼30㎛두께로 스크린인쇄에 의해 도포되었고, 그 표면은 상기 언급한 웨이퍼의 P+실리콘층과 밀착되어 유지되었다.
이 상태에서 오븐내에서 360℃로 20분동안 열처리를 행하여 구리페이스트를 소결시켜서 폴리이미드막과 웨이퍼를 고착하였다(도 11(E)참조).
폴리이미드막에 고착된 웨이퍼의 노출면은 진공척(도시되지않음)에 의해 고정되었고, 폴리이미드막의 유연성을 이용하여 폴리이미드막의 단부를 당겨서 웨이퍼로부터 막을 점차적으로 박리하였다. 이와 같은 방식으로 실리콘층은 웨이퍼로부터 박리되었고 폴리이미드막으로 전사되었다(도 11(F)참조).
실리콘웨이퍼로부터 박리된 실리콘층위에 잔존하는 다공질층은 불산, 과산화수소수 및 탈이온화수의 혼합액을 교반함으로써 선택에칭되었다. 실리콘층은 에칭되지 않고 남아있었고, 한편 다공질층만이 완전히 제거되었다.
비다공질단결정Si의 에칭속도는 상기 언급한 에칭용액에서 극히 낮았고, 다공질층에 대한 에칭비율과 비교하여 105만큼 높은 선택성을 나타내었고, 따라서 비다공질층에서의 에칭량은 실제로 무시할 수 있는 막두께의 손실의 범위내에서(수십옹그스트롬의 오더로) 잔존하였다.
투과전자현미경에 의해 단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되어 있지 않았고, 양호한 결정성이 유지되고 있었던 것이 확인되었다.
폴리이미드막에서 얻은 실리콘층의 표면을 불산/염산의 혼합액으로 에칭하여 세정하였고, 이 실리콘층에서 n-형 μc-Si층은 통상의 플라즈마CVD장치에 의해 표 3에 표시한 조건하에 200Å두께로 퇴적되었다(도 11(G)참조). μc-Si의 다크전도성은 약 5S(Siemens)/㎝이고, 여기서 Simens는 ohm(Ω)의 역수이다.
[표 3]
가스유량비기판온도압력배출전력
SiH2Cl2/H2=1cc/20cc250℃0.5Torr20W
PH3/SiH4=2.0×10-3
마지막으로 μc-Si층에는, EB(전자빔)에 의해 ITO투명도전막(82㎚)/전류콜렉터전극(Ti/Pd/Ag(400㎚/200㎚/1㎛))이 형성되어 태양전지를 얻었다(도 11(H)참조).
폴리이미드막위에 이와 같이 얻은 박막단결정실리콘태양전지는 AM 1.5(100㎽/㎠)의 광으로 조사하여 EV특성을 측정하였다. 6㎠의 셀영역에 의해, 16.6%의 에너지 변환효율과 함께, 0.6V의 개회로전압, 35㎃/㎠의 단락광전류, 0.79의 필요소(fill factor)를 얻었다.
박리후에, 실리콘웨이퍼에 잔존하는 다공질층은 상기 언급한 방식으로 에칭에 의해 제거되었고, 이에 의해 평활한 표면이 노출되었다(도 11(J)참조). 이와 같이 얻은 재생웨이퍼는 상기 언급한 공정을 반복적으로 행하여 고품질의 반도체층을 가지는 박막단결정태양전지의 복수유니트를 얻었다.
[예 18]
이 실시예는 도 11에서 표시한 공정에 의해 폴리이미드막에 단결정 실리콘층을 전사시킴으로써 태양전지를 제조한 것을 나타낸다.
1㎚두께의 캐스트실리콘(cast silicon)(폴리실리콘)의 표면으로 열확산원으로서 BCl3를 이용하여 붕산가 1200℃에서 열확산되어 약 3㎛의 P+확산층을 형성하였다(도 11(A)참조). 다음에 표 4에 표시된 조건하에서 HF용액에서 양극화성처리를 행하여 웨이퍼에 다공질실리콘층을 형성하였다(도 11(B)참조). 2.5분동안 5㎃/㎠의 저전류밀도로 양극화성처리를 개시하였고, 다음에 전류가 100㎃/㎠로 급격히 증가되었고, 8초후에, 양극화성처리를 종료하였다.
[표 4]
양극화성욕: HF:H2O:C2H5OH=1:1:1
전류밀도: 5→30㎃/㎠
양극화성시간: 2.5분→8초
다공질실리콩층의 표면은 통상의 열CVD장치에서 표 5의 조건하에서 에피택셜성장을 행하여 단결정실리콘층의 두께를 30㎛로 형성하였다.
성장시에, PH3의 소량(수 ppm에 대한 소수부)이 첨가되어 n_층의 실리콘층을 성장시켰고, 성장의 마지막단계에서 PH3의 양은 수백 ppm으로 증가되어 n+층을 얻었다(도 11(C)와 도 11(D)참조).
[표 5]
가스유량비기판온도압력성장시간
SiH2Cl2/H2=0.4/(ℓ/min)1050℃100Torr25분
50㎛두께의 폴리이미드막위에는, 구리페이스트가 10∼30㎛두께로 스크린인쇄에 의해 도포되었고, 그 표면은 상기 언급한 웨이퍼의 n+실리콘층과 밀착된 상태로 유지되었다.
이 상태에서 오븐내에서 360℃로 20분동안 열처리를 행하여 구리페이스트를 소결시켰고, 폴리이미드막과 웨이퍼를 고착하였다(도 11(E)참조).
폴리이미드막에 고착된 웨이퍼의 노출면은 진공척(도시되지않음)에 의해 고정되고, 폴리이미드막의 유연성을 이용하여 폴리이미드막의 단부면을 당겨서 웨이퍼로부터 막을 점차적으로 박리하였다. 이와 같은 방식으로 실리콘층은 웨이퍼로부터 박리되었고 폴리이미드막으로 전사되었다(도 11(F)참조).
실리콘웨이펄로부터 박리된 실리콘층위에 잔존하는 다공질층을 불산, 과산화수소수 및 탈이온화수의 혼합액을 교반함으로써 선택에칭하였다. 실리콘층은 에칭되지 않고 잔존한 반면에, 다공질층만이 완전히 제거되었다.
비다공질단결정Si의 에칭속도는 상기 언급한 에칭용액에서 극히 낮았고, 다공질층의 에칭속도와 비교하여 105만큼 높은 선택성을 나타내었고, 비다공질층의 에칭량은 실제로 무시할 수 있는 막두께의 손실의 범위내에서(수십오그스트롬의 오더로) 잔조하였다.
투과전자현미경에 의해 단면을 관찰한 결과, Si층에는 새로운 결정결함은 도입되어 있지 않았고, 양호한 결정성이 유지되고 있었던 것이 확인되었다.
폴리이미드막위에 얻은 실리콘층의 표면을 불산/염산의 혼합물로 에칭에 의해 세정하였고, 또한 이 실리콘층위에 p_형 μc-Si층을 통상의 플라즈마CVD장치에 의해 표 6에 표시한 조건하에서 200Å두께로 퇴적되어 있다. μc-Si의 다크전도성은 약 5S/㎝이었다.
[표 6]
가스유량비기판온도압력방전전력
SiH4/H2=1cc/20cc250℃0.5Torr20W
P2H3/SiH4=2.0×10-3
최종적으로 μc-Si층에는, EB(전자빔)에 의해 ITO투명도전막(82㎚)/전류콜렉터전극(Ti/Pd/Ag(400㎚/200㎚/1㎛))을 형성하여 태양전지를 얻었다(도 11(H)참조).
폴리이미드막위에 이와 같은 얻은 박막다결정실리콘태양전지는 AM 1.5(100㎽/㎠)의 광으로 조사하여 EV특성의 측정을 행하였다. 6㎠의 셀영역에 의해, 14.9%의 에너지 변환효율과 함께, 0.58V의 개회로전압, 33㎃/㎠의 단락광전류, 0.78의 필요소를 얻었다.
박리후에, 실리콘웨이퍼에 잔존하는 다공질층을 상기 언급한 방식으로 에칭에 의핸 제거하였고, 이에 의해 평활한 표면이 노출되었다(도 11(J)참조). 이와 같은 얻은 재생웨이퍼는 상기 설명한 공정을 반복적으로 행하여 고품질의 반도체층을 가지는 박막단결정태양전지의 복수유니트를 얻었다.
[예 19]
본 실시예는 폴리이미드막에 화합물 반도체층을 전사시킴으로써 태양전지를 제작하는 것을 나타낸다.
500㎛두께의 단결정실리콘웨이퍼의 표면상에, 열확산원으로서 BCl3을 이용해서 1200℃에서 붕소를 열확산시켜 약 3㎛의 P+확산층을 형성하였다(도 12(A)). 다음에 표 7에 표시된 조건하에서 HF용액중에서 양극화성을 행하여 웨이퍼상에 다공질실리콘층을 형성하였다(도 12(B)). 상기 양극화성은 5㎃/㎠의 저전류밀도에서 2분 및 2.5분간 개시한 후, 전류를 점차 증가시켜, 20초후 전류밀도가 40㎃/㎠에 이르렀을 때 해당 양극화성을 종료하였다.
[표 7]
양극화성욕: HF:H2O:C2H5OH=1:1:1
전류밀도: 1→5→30㎃/㎠
양극화성시간: 2분→2.5분→(20초)→0초
다공질실리콘층의 표면을 수소분위기하 1050℃에서 7분간 어닐링한 후 도 12에 도시한 바와 같은 텐덤구조의 GaAs/AlGaAs(단결정)층의 퇴적을 행하였다(도 12(C). 도 12에 있어서의 성분(1306),(1303) 및 (1304)이 도 13에 있어서의 (1403) 내지 (1413)으로 대체되어 있다. 즉, 도 13에 있어서는, 결정성기판(1401); 다공질층(1402); n+-GaAs(1403); n+-AlxGa1-xAs(1404); n-Al0.37Ga0.63As(1405);p-Al0.37Ga63As(1406);p+-AlxGa!-xAs(1407);p-Al0.37Ga0.63As(1408);n+-AlxGa1-xAs(1409);n-Al0.37Ga0.63As(1410);n+-Al0.9Ga0.1As(1411);n-GaAs(1412);및 p-GaAs(1413)가 표시되어 있다.
성장된 p-GaAs층의 최외표면상에, EV증발에 의해 Pd/Au를 형성한 후, 두게 50㎛의 폴리이미드막상에, 구리페이스트를 두게 10∼30㎛로 스크린인쇄하고 그 표면을 상기 웨이퍼의 GaAs/AlGaAs층에 밀착시켜 유지하였다.
이 상태에서, 오븐속에서 370℃, 20분간 열처리를 행하여 구리페이스트를 소결하고 폴리이미드막과 웨이퍼를 고착하였다(도 12(D)).
폴리이미드막에 고착된 웨이퍼의 노출면을 진공척(도시생략)에 의해 고정하고, 상기 폴리이미드막의 가요성을 이용해서, 해당 폴리이미드막의 한쪽 끝을 당겨 해당막을 웨이포로부터 점차로 박리하였다. 이와 같이 해서 다공질층을 파괴시켜 웨이퍼로부터 GaAs/AlGaAs층을 박리하여 폴리이미드막상에 전사하였다(도 12(E)).
실리콘웨이퍼로부터 박리된 실리콘층상에 남아있는 다공질층을, 에틸렌디아민, 피로카테콜 및 탈이온수의 혼합액에 의해 110℃에서 선택에칭하였다. 그 결과, GaAs/AlGaAs층은 에칭되지 않고 남은 한편, 다공질층만이 완전히 제거되었다(도 12(F)).
단결정GaAs의 에칭속도는 상기 에칭액중에서 극히 낮으므로, 비다공질층에 있어서의 에칭량은 실질적으로 무시할 수 있는 막두께손실량내에 있게 된다.
투과전자현미경에 의한 단면관찰결과, GaAs/AlGaAs층에는 새로운 결정결함은 도입되어 있지 않아, 양호한 결정성이 유지되고 있는 것이 확인되었다.
폴리이미드막상에 얻어진 GaAs/AlGaAs층의 최외 n+-GaAs층을 격자패턴으로 에칭하여 n+-AlxGa1-xAs층을 노출시킨 후, 격자패턴화된 n+-GaAs층상에만 EB증발법 및 포토리소그래피법에 의해 표면전극(Au/Ge/Ni/Au)을 형성하고, TiO2/MgO반사방지막을 플라즈마CVD에 의해 퇴적시켜 태양전지를 얻었다.
이와 같이 해서 얻어진 폴리이미드막상의 박막단결정GaAs/AlGaAs 태양전지에 대해 AM1.5(100㎽/㎠)의 광에 의한 조사하여 I-V특성측정을 행한 바, 4㎠의 전지면적에 대해서, 에너지변환효율 23.8%, 개로전압 2.3V, 단락광전류 12.8㎃/㎠ 및 충전인자 0.81이 얻어졌다.
또, 박리후의 실리콘웨이퍼상에 남아 있는 다공질층을 예 17 및 18에서와 마찬가지로 에칭에 의해 제거함으로써 평활한 표면이 노출되었다(도 12(H)). 이와 같이 해서 얻어진 재생웨이퍼에 상기 처리를 반복해서 행하여 고품질의 반도체층을 지닌 복수 유닛의 박막화합물반도체의 태양전지가 얻어졌다.
[예 20]
제 1단결정Si웨이퍼기판의 표면층을 HF용액속에 있어서 하기 조건하에서 양극화성을 행하였다.
전류밀도: 7(㎃/㎠)
양극화성욕: HF:H2O:C2H5OH=1:1:1
시간: 11분
다공질Si두께: 12㎛
다음에, 이 기판을 산소분위기에서 400℃로 1시간동안 산화함으로써 다공질Si층의 구멍의 내벽은 열산화막으로 덮였다. 다음에, 상기 다공질Si층상에 CVD(Chemical Vapor Deposition)법에 의해 하기 조건하에서 단결정Si를 0.15㎛두께로 에피택셜성장했다.
소스가스: SiH2Cl2/H2
가스유량: 0.5/180ℓ/분
가스압력: 80Torr
온도: 950℃
성장속도: 0.3㎛/min
또, 이 에피택셜Si층 표면에 열산화에 의해 20㎚두께의 SiO2층을 형성했다. 이 산화막은, 접착막을 접차가기 위하여 보호용으로 형성한 것이다.
다음에, 예 1에 있어서와 마찬가지로 접착막을 도포한 후, 웨이퍼로부터 박리하였다.
그 결과, 다공질Si층에서 박리가 일어나서, SiO2층, 에피택셜층 및 다공질Si층이 웨이퍼로부터 분리되어, 접착막상에 남았다.
그후, 상기 막상에 남은 다공질Si를 49%불산과 30%과산화수소수의 혼합액에 의해서 계속 교반하면서 선택에칭을 했다. 그 결과, 단결정Si는 에칭되지 않고 남아, 에칭스토퍼로서 작용해서, 다공질Si가 선택에칭되어, 완전히 제거되었다.
에칭에 의해 노출된 단결정Si표면을, 상부에 200㎚두께의 산화막을 지니고 있는 Si기판의 표면에 접착시켰다.
상기 막을 에칭에 의해 제거한 후, 제 2기판상에 0.1㎛두께의 단결정Si을 형성하였다. 이와 같이 형성된 단결정Si층의 두께를, 웨이퍼전체에 대해서 100점을 측정한 바, 101±3㎚의 범위내에서 균일하였다.
다음에, 수소분위기중, 1100℃에서 1시간 열처리를 실시하고, 표면거칠기를 원자력현미경으로 관측한 바, 5㎛평방영역에서의 평균제곱거칠기는 대략 0.2㎚로, 통상 시판되고 있는 웨이퍼의 값과 대략 동등했다.
투과전자현미경에 의한 단면관찰결과, Si층에는 새로운 결정결함은 도입되어 있지 않아, 양호한 결정성이 유지되고 있는 것이 확인되었다.
또, 제 1기판상에 남아있는 다공질Si도 49%불산과 30%과산화수소수의 혼합액중에서, 이 혼합액을 계속 교반하면서 선택에칭하고, 수소어닐링 또는 표면연마 등의 표면처리후, 이 웨이퍼는, 상기 공정에 있어서 제 1 또는 제 2기판으로서 이용할 수 있었다.
[예 21]
제 1단결정Si기판의 표면상에 40KeV에서 5×1016이온/㎠의 농도로 H+이온주입을 행한 바, 해당 표면으로부터 0.2㎛정도의 단결정구조가 유지되었다. 이온주입으로 인한 표면거칠어짐을 피하기 위하여, 미리 표면상에 SiO2층을 형성하는 것이 바람직하다.
다음에, 예 3과 마찬가지 방법으로 상기 표면에 접착막을 도포한 후, 실시예 3과 마찬가지로 해서 웨이퍼로부터 박리시켰다.
그 결과, 웨이퍼가 이온주입층의 경계면과 분리되어, SiO2층, 단결정Si층 및 이온주입층이 접착막상에 남았다.
그후, 상기 막상에 남은 이온주입층을 49%불산과 30%과산화수소수의 혼합액에 의해서 계속 교반하면서 선택에칭을 했다. 그 결과, 단결정Si는 에치되지 않고 남아, 에칭스토퍼로서 작용해서, 다공질Si가 선택에칭되어, 완전히 제거되었다.
에칭에 의해 노출된 단결정Si표면을 별도로 준비한 제 2기판의 표면에 부착하였다. 2종류의 제 2기판, 즉, 200㎚두께의 표면산화막을 지닌 Si기판과 석영기판이 이용되었다.
상기 막을 박리 또는 에칭에 의해 제거한 후, 제 2기판상에 0.2㎛두께의 단결정Si층을 형성하였다. 이와 같이 해서 형성된 단결정Si층의 두께를, 웨이퍼전체에 대해서 100점을 측정한 바, 201±6㎚의 범위내에서 균일하였다.
다음에, 수소분위기중, Si기판의 경우에는 1100℃에서 1시간, 또 석영기판의 경우에는 900℃에서 4시간 열처리를 실시하고, 그 표면거칠기를 원자력현미경으로 관측한 바, 5㎛평방영역에서의 평균제곱거칠기는 대략 0.2㎚로, 통상 시판되고 있는 웨이퍼의 값과 대략 동등했다.
투과전자현미경에 의한 단면관찰결과, Si층에는 새로운 결정결함은 도입되어 있지 않아, 양호한 결정성이 유지되고 있는 것이 확인되었다.
또, 제 1기판상에 남아있는 이온주입층도 49불산과 30%과산화수소수의 혼합액중에서, 이 혼합액을 계속 교반하면서 선택에칭하여 제거하고, 수소어닐링 또는 표면연마 등의 표면처리후, 이 웨이퍼는, 상기 공정에 있어서 제 1또는 제 2기판으로서 이용할 수 있었다.
[예 22]
단결정Si기판의 표면상에 20KeV에서 5×1016이온/㎠의 농도로 H+이온주입을 행한 바, 해당 표면으로부터 0.1㎛정도의 단결정구조가 유지되었다. 이온주입으로 인한 표면거칠어짐을 피하기 위하여, 미리 표면상에 SiO2층을 형성하는 것이 바람직하다.
표면보호용의 SiO2층의 박리후, 단결정Si상에, 이하의 조건하에서, CVD(chemical vapor deposition)법에 의해 단결정Si를 0.3㎛두께로 에피택셜성장시켰다.
소스가스: SiH2Cl2/H2
가스유량: 0.5/180ℓ/분
가스압력: 80Torr
온도: 950℃
성장속도: 0.3㎛/min
또, 이 에피택셜Si층 표면에 열산화에 의해 20㎚두께의 SiO2층을 형성했다. 이 층은 접착막을 접착하기 위한 보호층으로 형성된 것이다.
다음에, 예 3에 있어서와 마찬가지로 상기 표면에 접착막을 도포한 후, 마찬가지 방법으로 웨이퍼로부터 박리하였다.
그 결과, 웨이퍼가 경계로서의 이온주입층상에서 박리되어, SiO2층, 단결정 Si층 및 이온주입층이 접착막상에 남았다.
그후, 상기 막상에 남은 이온주입층을 49%불산과 30%과산화수소수의 혼합액에 의해서 계속 교반하면서 선택에칭을 했다. 그 결과, 단결정Si는 에칭되지 않고 남아, 에칭스토퍼로서 작용해서, 다공질Si가 선택에칭되어, 완전히 제거되었다.
에칭에 의해 노출된 단결정Si표면을 별도로 준비한 두께의 석영기판의 표면에 부착시켰다.
상기 막을 박리 또는 에칭에 의해 제거한 후, 제 2기판상에 0.2㎛두께의 단결정Si층을 형성하였다. 이와 같이 해서 형성된 단결정Si층의 두께를, 웨이퍼전체에 대해서 100점을 측정한 바, 201±6㎚의 범위내에서 균일하였다.
다음에, 수소분위기중, 900℃에서 4시간 열처리를 실시하고, 그 표면거칠기를 원자력현미경으로 관측한 바, 5㎛평방영역에서의 평균제곱거칠기는 대략 0.2㎚로, 통상 시판되고 있는 웨이퍼의 값과 대략 동등했다.
투과전자현미경에 의한 단면관찰결과, Si층에는 새로운 결정결함은 도입되어 있지 않아, 양호한 결정성이 유지되고 있는 것이 확인되었다.
또, 제 1기판상에 남아있는 이온주입층도 49불산과 30%과산화수소수의 혼합액중에서, 이 혼합액을 계속 교반하면서 선택에칭에 의해 제거하고, 수소어닐링 또는 표면연마 등의 표면처리후, 이 웨이퍼는, 상기 공정에 있어서 제 1또는 제 2기판으로서 이용할 수 있었다.
[예 23]
제 1단결정Si기판상에, 이하의 조건하에서 CVD(chemial vapor deposition)법에 의해 단결정Si층을 0.3㎛두께로 에피택셜성장시켰다.
소스가스: SiH2Cl2/H2
가스유량: 0.5/180ℓ/분
가스압력: 80Torr
온도: 950℃
성장속도: 0.3㎛/min
에피택셜Si층의 표면상에 40KeV에서 5×1016이온/㎠의 농도로 H+이온주입을 행한 바, 해당 표면으로부터 0.2㎛정도의 단결정구조가 유지되었다. 이온주입으로 인한 표면거칠어짐을 피하기 위하여, 미리 표면상에 SiO2층을 형성하는 것이 바람직하다.
또, 이 에피택셜Si층 표면에 열산화에 의해 20㎚두께의 SiO2층을 형성했다. 이 층은, 접착막을 접착하기 위한 보호층으로 형성한 것이다.
다음에, 예 3에서와 마찬가지 방법으로 상기 표면에 접착막을 도포한 후, 마찬가지 방법으로 웨이퍼로부터 박리하였다.
그 결과, 웨이퍼가 경계로서의 이온주입상에서 분리되어, SiO2층, 단결정Si층 및 이온주입층이 접착막상에 남았다.
이후의 공정을 예 22와 마찬가지 방법으로 행하였다.
이와 같이 해서 얻어진 기판의 표면거칠기를 원자력 현미경으로 관측한 바, 5㎛평방의 영역에서의 평균제곱거칠기는 대략 0.2㎚로, 통상 시판되고 잇는 웨이퍼의 값과 대략 동등했다.
투과전자현미경에 의한 단면관찰결과, Si층에는 새로운 결정결함은 도입되어 있지 않아, 양호한 결정성이 유지되고 있는 것이 확인되었다.
또, 제 1기판상에 남아있는 이온주입층도 49%불산과 30%과산화수소수의 혼합액중에서, 이 혼합액을 계속 교반하면서 선택에칭에 의해 제거하고, 수소어닐링 및 또는 표면연마 등의 표면처리후, 이 웨이퍼는, 상기 공정에 있어서 제 1 또는 제 2 기판으로서 이용할 수 있었다.
[예 24]
제 1단결정Si기판의 표면상에 40KeV에서 5×1016이온/㎠의 농도로 H+이온주입을 행한 바, 해당 표면으로부터 0.2㎛정도의 단결정구조가 유지되었다. 이온주입으로 인한 표면거칠어짐을 피하기 위하여, 미리 표면상에 SiO2층을 형성하는 것이 바람직하다.
다음에, 예 3과 마찬가지 방법으로 상기 표면에 접착막을 도포한 후, 예 3과 마찬가지로 해서 웨이퍼로부터 박리시켰다.
그 결과, 웨이퍼가 경계면으로서의 이온주입층상에서 분리되어, SiO2층, 단결정Si층 및 이온주입층이 접착막상에 남았다.
그후, 상기 막상에 남은 이온주입층 49%불산과 30%과산화수소수의 혼합액에 의해서 계속 교반하면서 선택에칭을 했다. 그 결과, 단결정Si는 에칭되지 않고 남아, 에칭스토퍼로서 작용해서, 다공질Si가 선택에칭되어, 완전히 제거되었다.
접착막의 박리후, 노출된 SiO2표면을 별도로 준비한 Si(제 2)기판에 표면에 부착하였다.
이와 같이 해서, Si산화막상에 0.2㎛두께의 단결정Si층을 형성하였다. 이와 같이 해서 형성된 단결정Si의 두께를, 웨이퍼전체에 대해서 100점을 측정한 바, 201±6㎚의 범위내에서 균일하였다.
다음에, 수소분위기중, 1100℃에서 1시간 열처리를 실시하고, 표면거칠기를 원자력현미경으로 관측한 바, 5㎛평방영역에서 평균제곱거칠기는 대략 0.2㎚로, 통상 시판되고 있는 웨이퍼의 값과 대략 동등했다.
투과전자현미경에 의한 단면관찰의 결과, Si층에는 새로운 결정결함은 도입되어 있지 않아, 양호한 결정성이 유지되고 있는 것이 확인되었다.
제 1기판의 표면 대신에 제 2기판의 표면상에 또는 양자의 표면상에 산화막을 형성하는 것에 의해서도 마찬가지 결과를 얻을 수 있었다.
또, 제 1기판상에 남아있는 이온주입층도 49%불산과 30%과산화수소수의 혼합액중에서, 이 혼합액을 계속 교반하면서 선택에칭하고, 수소어닐링 또는 표면연마 등의 표면처리후, 이 웨이퍼는, 상기 공정에 있어서 제 1 또는 제 2기판으로서 이용할 수 있다.
[예 25]
단결정Si기판의 표면상에 20KeV에서 5×1016이온/㎠의 농도로 H+이온주입을 행한 바, 해당 표면으로부터 0.2㎛정도의 단결정구조가 유지되었다. 이온주입으로 인한 표면거칠어짐을 피하기 위하여, 미리 표면상에 SiO2층을 형성하는 것이 바람직하다.
표면보호용의 SiO2층의 박리후, 단결정Si상에, 이하의 조건하에서, CVD(chemial vapor deposition)에 의해 단결정Si를 0.3㎛두께로 에피택셜성장시켰다.
소스가스: SiH2Cl2/H2
가스유량: 0.5/180ℓ/분
가스압력: 80Torr
온도: 950℃
성장속도: 0.3㎛/min
또, 이 에피택셜Si층 표면에 열산화에 의해 200㎚의 SiO2층을 형성했다.
다음에, 예 2에 있어서와 마찬가지로 상기 표면에 접착막을 도포한 후 예 2와 마찬가지로 웨이퍼로부터 박리하였다.
그 결과, 웨이퍼가 경계로서의 이온주입층상에서 박리되어, SiO2층, 단결정Si층 및 이온주입층이 접착막상에 남았다. 이후의 공장을, 예 24와 마찬가지로 방법으로 행하였다. 이와 같이 해서, Si산화막상에 0.2㎛두께의 단결정Si층을 형성하였다. 이와 같이 해서 형성된 단결정Si층의 두께를, 웨이퍼전체에 대해서 100점을 측정한 바, 201±6㎚의 범위에서 균일하였다.
투과전자현미경에 의한 단면관찰결과, Si층에는 새로운 결정결함은 도입되어 있지 않아, 양호한 결정성이 유지되고 있는 것이 확인되었다.
[예 26]
제 1단결정Si기판상에, 이하의 조건하에서 CVD(chemial vapor deposition)법에 의해 단결정Si층을 0.3㎛두께로 에피택셜성장시켰다.
소스가스: SiH2Cl2/H2
가스유량: 0.5/180ℓ/분
가스압력: 80Torr
온도: 950℃
성장속도: 0.3㎛/min
에피택셜Si층의 표면상에 40KeV에서 5×1016이온/㎠의 농도로 H+이온주입을 행한 바, 해당 표면으로부터 0.2㎛정도의 단결정구조가 유지되었다. 이온주입으로 인한 표면거칠어짐을 피하기 위하여, 미리 표면상에 SiO2층을 형성하는 것이 바람직하다.
또, 이 에피택셜Si층 표면에 열산화에 의해 200㎚두께의 SiO2층을 형성했다.
다음에, 예 2에서와 마찬가지 방법으로 상기 표면에 접착막을 도포한 후, 마찬가지 방법으로 웨이퍼로부터 박리하였다.
그 결과, 웨이퍼가 경계로서의 이온주입층상에서 분리되어, SiO2층, 단결정Si층 및 이온주입층이 접착막상에 남았다. 이후의 공정을, 예 24와 마찬가지 방법으로 행하였다. 이와 같이 해서, Si산화막상에 0.2㎛두께의 단결정Si층을 형성하였다. 이와 같이 해서 형성된 단결정Si층의 두께를, 웨이퍼전체에 대해서 100점을 측정한 바, 201±6㎚의 범위내에서 균일하였다.
다음에, 수소분위기중, 1100℃에서 1시간 열처리를 실시하고, 그 표면거칠기를 원자력현미경으로 관측한 바, 5㎛평방영역에서의 평균제공거칠기는 대략 0.2㎚로, 통상 시판되고 있는 Si웨이퍼의 값과 대략 동등했다.
투과전자현미경에 의한 단면관찰결과, Si층에는 새로운 결정결함은 도입되어 있지 않아, 양호한 결정성이 유지되고 있는 것이 확인되었다.
[예 27]
이 실시예는 테프젤막(DuPont De nemeurs사 제품의 투명막)상에 도 14에 도시한 방법으로 단결정 실리콘층을 전사함으로써 태양전지를 제조하는 것이다.
500㎛두께의 단결정실리콘웨이퍼를 표면상에, 열확산원으로서 BCl3을 이용해서 1200℃에서 붕소를 열확산시켜 약 3㎛의 p+확산층을 형성하였다(도 14(A)). 다음에 표 8에 표시된 조건하에서 HF용액중에서 양극화성을 행하여 웨이퍼상에 다공질실리콘층을 형성하였다(도 14(B)). 상기 양극화성은 5㎃/㎠의 저전류밀도에서 2.5분간 개시한 후, 전류를 점차 증가시켜, 30초후 전류밀도가 30㎃/㎠에 이르렀을 때 해당 양극화성을 종료하였다.
[표 8]
양극화성욕: HF:H2O:C2H5OH=1:1:1
전류밀도: 5→30㎃/㎠
양극화성시간: 2.5분→(30초)→0초
다음에, 다공질실리콘층의 표면에, 통상의 열CVD장치에서 표 9의 조건하에서 에피택셜성장을 행하여 단결정실리콘층의 두께를 30㎛로 하였다.
[표 9]
가스유량비기판온도압력성장시간
SiH2Cl2/H21050℃ 대기압 30분
=0.5/100(ℓ/min)
성장과정중에, 수백ppm의 양의 B2H6을 첨가하여 p+층의 실리콘층을 성장시킨 후, B2H6의 양이 수분의 1ppm내지 수ppm정도로 저감시켜 p_층을 얻고, 성장의 종말상에 있어서, B2H6대신 수백ppm의 양이 PH3를 도입하여 0.2㎛의 n+층을 형성함으로써, 접합부를 형성하였다(도 14(C)).
성장후, n+층상에 EB증발법에 의해 ITO투명도전막(82㎚)/집전전극(Ti/Pd/Ag(400㎚/200㎚/1㎛))을 형성함으로써 태양전지구조를 제작하였다(도 14(D)). 다음에, 80㎛두께의 테프젤막상에, 구리페이스트를 10∼30㎛두께로 스크린인쇄하여 그 도포막을 상기 웨이퍼의 투명도전막/집전전극표면에 밀착시켜 유지하였다(도 14(E)).
접착제를 충분히 세트한 후, 테프젤막에 고착된 웨이퍼노출면을 진공척(도시생략)에 의해 고정하고, 테프젤막의 가요성을 이용해서, 테프젤막의 일단부를 당겨, 웨이퍼로부터 해당 막을 점차로 박리시켰다. 이와 해서 해서, 웨이퍼로부터 실리콘층을 박리하여 테프젤막상에 전사하였다(도 14(F)).
실리콘웨이퍼로부터 박리된 실리콘층상에 남아 있는 다공질층을, 불화수소산, 과산화수소 및 탈이온수의 혼합액에 의해 교반하에 선택에칭하였다. 그 결과, 실리콘층은 에칭되지 않고 남은 한편, 다공질층만이 완전히 제거되었다.
테프젤막상의 실리콘층의 이면상에 A1을 0.1㎛두께로 스퍼터링하여 이면전극을 형성하였다(도 14(G)).
이와 같이 해서 얻어진 테프젤막상의 박막단결정실리콘태양전지에 대해 AM 1.4(100㎽/㎠)의 광에 의해 조사하에 I-V특성측정을 행한 바, 6㎠의 전지면적에 대해서, 에너지변환효율 15.8%, 개로전압 0.59V, 단락광전류 34㎃/㎠ 및 충전인자 0.79가 얻어졌다.
또, 박리후의 실리콘웨이퍼상에 남아 있는 다공질층을 상기 설명한 방법으로 에칭에 의해 제거함으로써 평활한 표면이 노출되었다(도 14(H)). 이와 같이 해서 얻어진 재생웨이퍼에, 상기 처리를 반복해서 행하여 고품질의 반도체층을 지닌 복수 유닛의 박막단결정태야전지가 얻어졌다.
[예 28]
이 예는 도 15에 도시한 방법으로 수지막상에 단결정실리콘층을 전사하고, 재차 제 2기판상에 해당 실리콘층을 전사함으로써 태양전지를 제조하는 것이다.
500㎛두께의 단결정실리콘웨이퍼를 표면상에, 열확산원으로서 BCl3을 이용해서 1200℃에서 붕소를 열확산시켜 약 3㎛의 p+확산층을 형성하였다(도 15(A)). 다음에 표 10에 표시된 조건하에서 HF용액중에서 양극화성을 행하여 웨이퍼상에 다공질실리콘층을 형성하였다(도 15(B)). 상기 양극화성은 5㎃/㎠의 저전류밀도에서 2.5분간 개시한 후, 전류를 점차 증가시켜, 30초후 전류밀도가 30㎃/㎠에 이르렀을 때 해당 양극화성을 종료하였다.
[표 10]
양극화성욕: HF:H2O:C2H5OH=1:1:1
전류밀도: 5→30㎃/㎠
양극화성시간: 2.5분→(30초)→0초
다음에, 다공질실리콘층의 표면에, 통상의 열CVD장치에서 표 11의 조건하에서 에피택셜성장을 행하여 단결정실리콘층의 두께를 40㎛로 하였다.
[표 11]
가스유량비기판온도압력성장시간
SiH2Cl2/H21050℃ 대기압 40분
=0.5/100(ℓ/min)
성장과정중에, 수백ppm의 양의 B2H6을 첨가하여 1㎛두께의 p+층의 실리콘층을 성장시킨 후, B2H6의 양을 수분의 1ppm∼수ppm정도로 저감시켜 p_층을 얻고, 성장의 종말상에 있어서, B2H6대신 수백ppm의 양이 PH3를 도입하여 0.2㎛의 n+층을 형성함으로써, 접합부를 형성하였다(도 15(C)).
다음에 상기 웨이퍼의 n+층에 90㎛두께의 UV경화성 접착테이프의 접착면을 접착시켰다(도 15(D)).
접착막에 고착된 웨이퍼의 표면을 진공척(도시생략)에 의해 고정하고, 접착막의 가요성을 이용해서, 접착막의 일단부를 당겨, 웨이퍼로부터 해당 막을 점차로 박리시켰다. 이와 같이 해서, 웨이퍼로부터 실리콘층을 박리하여 접착막상에 전사하였다(도 15(E)).
실리콘웨이퍼로부터 박리된 실리콘상에 남아있는 다공질층을, 불화수소산, 과산화수소 및 탈이온수의 혼합액에 의해 교반하에 선택에칭하였다. 그 결과, 실리콘층은 에칭되지 않고 남은 한편, 다공질층만이 완전히 제거되었다.
접착막상의 실리콘층의 이면상에, Ag를 0.1㎛두께로 스퍼터링하여 이면전극을 형성하였다(도 15(F)). 상부에 주석/아연땜납을 지닌 스테인레스강지지판을 상기 실리콘층의 이면전극과 접촉시킨상태에서 가열하여 상기 땜납을 용융시킴으로써 상기 지지판을 상기 실리콘층에 고착시켰다(도 15(G)).
최후로, 상기 실리콘층의 표면상의 접착막을 자외선조사후 박리시켜 접착력을 저감시키고, n+층상에 ITO투명도전막(82㎚)/집전전극(Ti/Pd/Ag(400㎚/200㎚/1㎛))를 EB(전자빔)증발법에 의해 형성하였다(도 15(H)).
이중전사에 의해 얻어진 박막단결정태양전지에 대해 AM 1.5(100㎽/㎠)의 광에 의해 조사하에 I-V특성측정을 행한 바, 6㎠의 전지면적에 대해서, 에너지변환효율 15.9%, 개로전압 0.6V, 단락광전류 34㎃/㎠ 및 충전인자 0.78가 얻어졌다.
또, 박리후의 실리콘웨이퍼상에 남아 있는 다공질층을 상기 설명한 방법으로 에칭에 의해 제거함으로써 평활한 표면이 노출되었다(도 15(I)). 이와 같이 해서 얻어진 재생웨이퍼에, 상기 처리를 반복해서 행하여 고품질의 반도체층을 지닌 복수 유닛의 박막단결정태야전지가 얻어졌다.
[예 29]
이 실시예는 폴리이미드막상에 도 11에 도시한 공정에 의해 금속급실리콘기판상에 형성된 실리콘층을 전사함으로써 태양전지를 제조하는 것이다.
여기서, 금속급 실리콘이란 불순물 농도가 1ppm∼2%정도인 실리콘을 의미한다.
순소 98%의 금속급실리콘으로부터 CZ(Czochralski)법에 의해 잉곳(ingot)을 제조한 후, 0.5㎜두께의 웨이퍼로 잘라 경면연마하여 급속급 실리콘기판을 얻었다. 표 12는 이와 같이 해서 제작된 금속급 실리콘기판의 표면영역에 있어서의 원소분석결과를 표시한 것이다.
[표 12]
불순물금속급 실리콘기판
B8ppm
Al2ppm
Ni5ppm
Fe1ppm
Cr0.6ppm
Mn0.2ppm
Ti0.1ppm
상기 금속급 실리콘기판은 수㎜∼수㎝의 결정입자크기로 지님과 동시에, 0.05Ω㎝의 비저항(p형)을 지닌다(도 11(A)).
다음에, 표 13에 표시한 조건하에서 HF용액중에서 양극화성을 행하여 상기 금속급 실리콘상에 다공질실리콘층을 형성한다(도 11(B)). 상기 양극화성은 2㎃/㎠의 저전류밀도에서 2분간 개시한 후, 전류를 점차 25㎃/㎠까지 증가시켜, 이 전류레벨이 6초간 유지된 후 해당 양극화성을 종료하였다.
[표 13]
양극화성욕: HF:H2O:C2H5OH=1:1:1
전류밀도: 2→25㎃/㎠
양극화성시간: 2분→(1초)→6초
다음에, 상기 다공질실리콘의 표면에, 통상의 열CVD장치에서 표 14의 조건하에서 결정성장을 행하여 다결정실리콘층의 두께를 30㎛로 하였다.
성장과정중에, 소량의 B2H6(수분의 1ppm내지 수ppm)을 첨가하여 p_층의 실리콘층을 성장시킨 후, 성장의 종말상에 있어서, B2H6의 양을 수백ppm으로 증가시켜 p+층을 얻었다(도 11(C) 및 11(D)).
[표 14]
가스유량비기판온도압력성장시간
SiH4/H21050℃ 100Torr 25분
=0.4/100(ℓ/min)
두께 50㎛의 폴리이미드막상에, 구리페이스트를 10∼30㎛두께로 스크린인쇄하고, 그 표면을 상기 웨이퍼의 p+실리콘층에 밀착시켜 유지하였다.
이 상태에서, 오븐속에서 360℃, 20분간 열처리를 행하여 구리페이스트를 소결하여 폴리이미드막과 웨이퍼를 고착시켰다(도 11(E)).
상기 폴리이미드막에 고착된 웨이퍼의 노출면을 진공척(도시생략)에 의해 고정하고, 폴리이미드막의 가요성을 이용해서, 폴리이미드막의 일단부를 당겨, 웨이퍼로부터 해당 막을 점차로 박리시켰다. 이와 같이 해서, 금속급 실리콘웨이퍼로 부터 실리콘층을 박리하여 폴리이미드막상에 전사하였다(도 11(F)).
금속급 실리콘웨이퍼로부터 박리된 실리콘층상에 남아있는 다공질층을, 불화수소산, 과산화수소 및 탈이온수의 혼합액에 의해 교반하에 선택에칭하였다. 그 결과, 실리콘층을 에칭되지 않고 남은 한편, 다공질층만이 완전히 제거되었다.
투과전자현미경에 의한 단면관찰결과, Si층에는 새로운 결정결함은 도입되어 있지 않아, 양호한 결정성이 유지되고 있는 것이 확인되었다.
폴리이미드막상에 얻어진 실리콘층의 표면을 불화수소산/질산혼합액에 의한 에칭에 의해 청정화하고, 해당 실리콘층상에, 통상의 플라즈마CVD장치중에서 상기 표 13에 표시한 조건하에서 n형 μc-Si층을 200Å두께로 퇴적하였다(도 11(G)).
최후로, μc-Si층상에 EB(전자빔)증발법에 의해 ITO투명도전막(82㎚)/집전전극(Ti/Pd/Ag(400㎚/200㎚/1㎛))를 형성하여 태양전지를 얻었다(도 11(H)).
이와 같이 해서 얻어진 폴리이미드막상의 박막단결정태양전지에 대해 AM 1.4(100㎽/㎠)의 광에 의해 조사하에 I-V특성측정을 행한 바, 6㎠의 전지면적에 대해서, 에너지변환효율 14%, 개로전압 0.57, 단락광전류 32㎃/㎠ 및 충전인자 0.77이 얻어졌다.
또, 박리후의 실리콘웨이퍼상에 남아있는 다공질층을 전술한 방법으로 에칭에 의해 제거함으로써 평활한 표면이 노출되었다(도 11(I)). 이와 같이 해서 얻어진 재생웨이퍼에 상기 처리를 반복하여 행하여 고품질의 반도체층을 지닌 복수 유닛의 박막화합물반도체태양전지가 얻어졌다.
[예 30]
제 1단결정Si기판의 표면층을 HF용액속에 있어서 하기 조건하에서 양극화성을 행하였다.
전류밀도: 7(㎃/㎠)
양극화성욕: HF:H2O:C2H5OH=1:1:1
시간: 4분
다공질Si층의 두께: 4.5㎛
또,
전류밀도: 30(㎃/㎠)
양극화성욕: HF:H2O:C2H5OH=1:1:1
시간: 1분
다공질Si층의 두께: 약 4㎛
전류밀도 30㎃/㎠에서의 상기 양극화성에 있어서, 보다 다공률이 큰 구조적으로 취성을 지닌 다공질Si층이 형성되었다.
다음에, 상기 기판을 산소분위기중에서 400℃로 1시간 산화시킴으로써, 다공질Si층의 구멍의 내벽은 열산화막으로 덮였다.
이 열처리는, 미리 저온에서 구멍의 측벽상에 얇은 산화막을 형성함으로써(다공질층의 단결정성을 유지하면서), 구멍의 재밸열을 피함과 동시에 다공질층의 구조를 안정화시키기 위한 것이다.
다음에, 상기 기판상의 다공질층의 최외표면을 1.25%HF용액중에 침적시킴으로써, 해당 치외표면상의 얇은 산화막을 제거하였다. 이와 같이 해서 얻어진 기판에 대해, H2유량 230ℓ/min, 1050℃ 및 760Torr의 조건하에서 1분간 열처리를 행한 후, SiH4유량 50sccm에서 5분간 열처리를 행하였다.
이 처리는, 막형성실내에 미량의 실리콘함유원료가스를 공급함으로써 매우 서서히 실리콘막을 형성하여, 다공질실리콘층의 구멍의 최외표면을 밀봉하기 위한 것이다.
다음에, 다공질Si상에, 하기 조건하에서 CVD(chemial vapor deposition)법에 의해 단결정Si를 0.3㎛두께로 에피택셜설장시켰다.
소스가스: SiH2Cl2/H2
가스유량: 0.5/180ℓ/분
가스압력: 80Torr
온도: 950℃
성장속도: 0.3㎛/min
이이서, 이 에피택셜Si층의 표면에 열산화에 의해 200㎚두께의 SiO2층을 형성하였다.
다음에, 상기 SiO2표면에 접착막을 도포한 후, 예 8과 마찬가지 방법으로 웨이퍼로부터 접착막을 박리하였다.
그 결과, 웨이퍼가 경계로서의 보다 높은 다공률을 지닌 낮은 취성의 다공질 Si층상에서 분리되어, SiO2층, 에피택셜층 및 다공질Si층이 상기 접착막상에 남았다.
이후의 공정을 예 8과 마찬가지 방법으로 행하였다.
이와 같이 해서 Si산화막상에 0.2㎛두께의 단결정Si층이 형성되었다. 이와 같이 해서 형성된 단결정Si층의 두께를, 웨이퍼전체에 대해서 100점을 측정한 바, 201±6㎚범위내에서 균일하였다.
다음에, 수소분위기중, 1100℃에서 1시간 열처리를 실시하고, 그 표면거칠기를 원자력현미경으로 관찰한 바, 5㎛평방영역에서의 평균제곱거칠기는 대략 0.2㎚, 통상 시판되고 있는 웨이퍼의 값과 대략 동등했다.
투과전자현미경에 의한 단면관찰결과, Si층에는 새로운 결정결함은 도입되어 있지 않아, 양호한 결정성이 유지되고 있는 것이 확인되었다.
본 발명에 있어서는 비다공질반도체층을 분리하고 제 1기판으로부터 남아있는 다공질층을 제거함으로써 재생된 기판은 제 1기판의 재료로써 다시 사용될 수 있다. 기판의 재사용은 기판으로부터 다공질층이 분리되는 실시예에 있어서도 가능하다.
본 발명의 반도체부재의 제조방법에 있어서, 기판은 다공질반도체층의 취약성(fragility)을 이용해서 분리된다. 또, 본 발명에 있어서, 기판으로부터 막을 박리하는 방향으로 막에 힘을 가해서 기판의 다공질층에서 막이 분리된다. 기판의 분리는 박리부의 앞에 박리력을 집중시키도록 기판의 가장자리부터 막을 서서히 박리함으로써 용이하게 행할 수 있다. 반면에, 종래 방법에서의 간단한 기계적인 분리에 의해서는 웨이퍼의 파손을 야기할 수 있다. 본 발명의 제조방법에 있어서는, 웨이퍼가 파손되는 일은 드물다.
본 발명에서는 다공질층의 취약성을 간단히 이용함으로써 분리를 행하기 때문에, 제조의 최적화를 위해서 열처리에 있어서의 기포의 유착등의 복잡한 물리적인 현상을 고려할 필요가 없다. 따라서, 기판을 간단한 방법으로 효과적으로 분리할 수 있다.
본 발명에 따르면, 기판상의 층(또는 층들)은 기판으로부터 막상으로 전사할 수 있다. 이 방법은 여러 가지 용도에 적용할 수 있다.
또, 본 발명의 반도체부재의 제조방법은 재료의 효율적인 이용을 위하여 기판을 반복적으로 재사용하고, SOI기판과 같은 반도체부재 및 태양전지를 저렴한 가격으로 제공한다.

Claims (78)

  1. 다공질 반도체층을 가진 기판상에 막을 접합하는 단계와, 박리방향으로 막에 힘을 가해서 기판의 다공질 반도체층에서 기판으로부터 막을 분리하는 단계로 이루어진 것을 특징으로 하는 반도체부재의 제조방법.
  2. 제 1항에 있어서, 상기 막은 수지막을 포함한 이루어진 것을 특징으로 하는 반도체부재의 제조방법.
  3. 제 1항에 있어서, 상기 막을 도전막으로 이루어진 것을 특징으로 하는 반도체부재의 제조방법.
  4. 제 1항에 있어서, 상기 막은 점착성이 있는 것을 특징으로 하는 반도체부재의 제조방법.
  5. 제 1항에 있어서, 상기 막은 접착제를 개재해서 상기 기판에 접합되어 있는 것을 특징으로 하는 반도체부재의 제조방법.
  6. 제 1항에 있어서, 상기 막은 5㎛∼3㎝범위의 두께를 가지는 것을 특징으로 하는 반도체부재의 제조방법.
  7. 제 6항에 있어서, 상기 막은 10㎛∼1㎝범위의 두께를 가지는 것을 특징으로 하는 반도체부재의 제조방법.
  8. 제 1항에 있어서, 상기 기판은 하나의 단결정기판을 부분적으로 다공질로 하는 것에 의해 제작되는 것을 특징으로 하는 반도체부재의 제조방법.
  9. 제 8항에 있어서, 상기 기판은 양극화성에 의해 다공질로 되는 것을 특징으로 하는 반도체부재의 제조방법.
  10. 제 1항에 있어서, 막을 분리한 후에 기판쪽에 남아 있는 다공질층을 제거한 후에 별도의 다공질반도체층이 기판에 형성되고, 상기 기판에 별도의 막이 다시 접합되는 것을 특징으로 하는 반도체부재의 제조방법.
  11. 제 1항 내지 제 10항중 어느한 항에 기재된 반도체부재의 제조방법에 의해 제조된 반도체부재.
  12. 다공질반도체층과 비다공질반도체층을 가진 제 1기판상에 막을 접합하는 단계와, 박리방향으로 막에 힘을 가함으로써 제 1기판의 다공질반도체층에서 비다공질 반도체층을 분리하는 단계로 이루어진 것을 특징으로 하는 반도체부재의 제조방법.
  13. 제 12항에 있어서, 상기 막은 수지막을 포함하는 것을 특징으로 하는 반도체부재의 제조방법.
  14. 제 12항에 있어서, 상기 막은 도전막을 포함하는 것을 특징으로 하는 반도체물품의 제조방법.
  15. 제 12항에 있어서, 상기 막은 점착성이 있는 것을 특징으로 하는 반도체부재의 제조방법.
  16. 제 12항에 있어서, 상기 막은 접착제를 개재해서 상기 기판에 접합되어 있는 것을 특징으로 하는 반도체부재의 제조방법.
  17. 제 12항에 있어서, 상기 막은 5㎛∼3㎝범위의 두께를 가지는 것을 특징으로 하는 반도체부재의 제조방법.
  18. 제 17항에 있어서, 상기 막은 10㎛∼3㎝범위의 두께를 가지는 것을 특징으로 하는 반도체부재의 제조방법.
  19. 제 12항에 있어서, 상기 제 1기판은 실리콘기판으로부터 형성되는 것을 특징으로 하는 반도체부재의 제조방법.
  20. 제 19항에 있어서, 상기 실리콘기판은 단결정실리콘기판인 것을 특징으로 하는 반도체부재의 제조방법.
  21. 제 20항에 있어서, 상기 제 1기판은, 단결정실리콘기판을 부분적으로 다공질로 해서 다공질의 반도체층을 형성하고, 상기 다공질의 반도체층에 비다공질 반도체층을 형성함으로써 제작되는 것을 특징으로 하는 반도체부재의 제조방법.
  22. 제 21항에 있어서, 상기 비다공질 반도체층을 실리콘으로부터 형성되는 것을 특징으로 하는 반도체부재의 제조방법.
  23. 제 21항에 있어서, 상기 비다공질 반도체층은 화합물반도체로부터 형성되는 것을 특징으로 하는 반도체부재의 제조방법.
  24. 제 21항에 있어서, 상기 비다공질 반도체층은 에피택셜성장에 의해 형성되는 것을 특징으로 하는 반도체부재의 제조방법.
  25. 제 20항에 있어서, 상기 제 1기판은 단결정실리콘기판의 내부에 이온을 주입해서 이온주입면을 비다공질로 하고 내부에 다공질층을 형성해서 이루어지는 것을 특징으로 하는 반도체부재의 제조방법.
  26. 제 25항에 있어서, 상기 이온은 희소가스, 수소 및 질소의 이온군으로부터 선택되는 것을 특징으로 하는 반도체부재의 제조방법.
  27. 제 25항에 있어서, 상기 단결정실리콘기판상에 절연층이 형성되고, 상기 이온은 절연층쪽으로부터 주입되는 것을 특징으로 하는 반도체부재의 제조방법.
  28. 제 12항에 있어서, 상기 다공질층은 양극화성에 의해 형성되는 것을 특징으로 하는 반도체부재의 제조방법.
  29. 제 28항에 있어서, 상기 다공질층은 양극화성시에 전류밀도를 변화시킴으로써 다층구조로 형성하여 다공률을 변화시키는 것을 특징으로 하는 반도체부재의 제조방법.
  30. 제 12항에 있어서, 상기 반도체부재의 제조방법은, 태양전지의 제조에 적용되는 반도체부재의 제조방법.
  31. 제 30항에 있어서, 실리콘기판을 부분적으로 다공질로 해서 다공질의 반도체층을 형성하고, 이 다공질의 반도체층위에 비다공질 반도체층을 형성하는 것에 의해 제 1기판을 제작하는 단계와, 비다공질 반도체층위에 막을 접합하는 단계와, 상기 제 1기판으로부터 막을 박리하는 방향으로 힘을 가해서 비다공질 반도체층을 분리하는 단계로 이루어진 것을 특징으로 하는 반도체부재의 제조방법.
  32. 제 31항에 있어서, 상기 분리단계후에 제 1기판에 남아 있는 다공질반도체층을 제거해서 얻어진 기판이 제 1기판의 재료로써 재사용되는 것을 특징으로 하는 반도체부재의 제조방법.
  33. 제 31항에 있어서, 막쪽에 남아 있는 다공질반도체층을 제거해서 노출된 비다공질 반도체층상의 층을 분리한 후에 반도체접합이 형성되는 것을 특징으로 하는 반도체부재의 제조방법.
  34. 제 31항에 있어서, 다공질반도체층상에 비다공질반도체층을 형성하는 단계에서 반도체접합이 형성되는 것을 특징으로 하는 반도체부재의 제조방법.
  35. 제 31항에 있어서, 실리콘기판의 전면과 이면은 모두 다공질로 이루어지고, 상기 양면상에 그 다음의 단계가 행해지는 것을 특징으로 하는 반도체부재의 제조방법.
  36. 제 31항에 있어서, 상기 실리콘기판은 단결정실리콘을 포함하는 것을 특징으로 하는 반도체부재의 제조방법.
  37. 제 31항에 있어서, 상기 실리콘기판은 다결정실리콘을 포함하는 것을 특징으로 하는 반도체부재의 제조방법.
  38. 제 31항에 있어서, 상기 실리콘기판은 금속급 실리콘을 포함하는 것을 특징으로 하는 반도체부재의 제조방법.
  39. 제 31항에 있어서, 상기 비다공질 반도체층으로써 실리콘이 재사용되는 것을 특징으로 하는 반도체부재의 제조방법.
  40. 제 31항에 있어서, 상기 비다공질 반도체층으로써 화합물반도체가 재사용되는 것을 특징으로 하는 반도체부재의 제조방법.
  41. 제 31항에 있어서, 상기 막으로서 내열막이 사용되는 것을 특징으로 하는 반도체부재의 제조방법.
  42. 제 41헝에 있어서, 상기 막은 400℃이하의 온도에서 내열성이 있는 것을 특징으로 하는 반도체부품의 제조방법.
  43. 제 31항에 있어서, 상기 내열막은 고중합체막인 것을 특징으로 하는 반도체부재의 제조방법.
  44. 제 31항에 있어서, 상기 비다공질 반도체와 상기 막을 도전성페이스트를 개재해서 접합되는 것을 특징으로 하는 반도체부재의 제조방법.
  45. 제 44항에 있어서, 상기 도전성페이스트는 소성되는 것을 특징으로 하는 반도체부재의 제조방법.
  46. 청구항 12항 내지 제 45항중 어느한 항에 기재된 반도체부재의 제조방법에 의해 제조된 반도체부재.
  47. 다공질반도체층과 비다공질 반도체층을 가지는 제 1기판상에 막을 접합하는 단계와, 상기 막에 박리방향으로 힘을 가해서 상기 제 1기판의 다공질 반도체층에서 비다공질반도체층을 분리하는 단계와, 상기 분리된 비다공질 반도체층을 제 2기판상에 접합하는 단계로 이루어진 것을 특징으로 하는 반도체부재의 제조방법.
  48. 제 47항에 있어서, 상기 막는 수지막을 포함하는 것을 특징으로 하는 반도체부재의 제조방법.
  49. 제 47항에 있어서, 상기 막은 도전성막을 포함하는 것을 특징으로 하는 반도체부재의 제조방법.
  50. 제 47항에 있어서, 상기 막은 점착성이 있는 것을 특징으로 하는 반도체부재의 제조방법.
  51. 제 47항에 있어서, 상기 막은 상기 기판에 접착제를 개재해서 접합되는 것을 특징으로 하는 하는 반도체부재의 제조방법.
  52. 제 47항에 있어서, 상기 막은 5㎛∼3㎝범위의 두께를 가지는 것을 특징으로 하는 반도체부재의 제조방법.
  53. 제 52항에 있어서, 상기 막은 10㎛∼10㎝범위의 두께를 가지는 것을 특징으로 하는 반도체부재의 제조방법.
  54. 제 47항에 있어서, 상기 제 1기판은 실리콘기판으로부터 형성되는 것을 특징으로 하는 반도체부재의 제조방법.
  55. 제 54항에 있어서, 상기 실리콘기판은 단결정실리콘기판인 것을 특징으로 하는 반도체부재의 제조방법.
  56. 제 55항에 있어서, 상기 제 1기판은 상기 단결정실리콘기판을 부분적으로 다공질로 해서 다공질반도체층을 형성하고, 상기 다공질반도체층상에서 비다공질 반도체층을 형성함으로써 제작되는 것을 특징으로 하는 반도체부재의 제조방법.
  57. 제 56항에 있어서, 상기 비다공질 반도체층은 실리콘으로부터 형성되는 것을 특징으로 하는 반도체부재의 제조방법.
  58. 제 56항에 있어서, 상기 비다공질 반도체층은 화합물반도체로부터 형성되는 것을 특징으로 하는 반도체부재의 제조방법.
  59. 제 56항에 있어서, 상기 비다공질 반도체층은 에피택셜성장에 의해 형성되는 것을 특징으로 하는 반도체부재의 제조방법.
  60. 제 56항에 있어서, 상기 비다공질 반도체층이 표면에는 절연층이 형성되고, 상기 막은 상기 절연층의 표면에 접합되는 것을 특징으로 하는 반도체부재의 제조방법.
  61. 제 55항에 있어서, 상기 제 1기판은 단결정실리콘 기판의 내부에 이온을 주입해서 이온주입 표면을 비다공질로 하고 내부에 다공질층을 형성함으로써 이루어지는 것을 특징으로 하는 반도체부재의 제조방법.
  62. 제 61항에 있어서, 상기 이온은 희소가스, 수소 및 질소의 이온군으로부터 선택되는 것을 특징으로 하는 반도체부재의 제조방법.
  63. 제 61항에 있어서, 상기 단결정 실리콘기판상에 절연층이 형성되고, 상기 이온은 절연층쪽으로부터 주입되는 것을 특징으로 하는 반도체부재의 제조방법.
  64. 제 63항에 있어서, 상기 막은 상기 절연층에 접합되는 것을 특징으로 하는 반도체부재의 제조방법.
  65. 제 47항에 있어서, 상기 제 2기판으로서 실리콘기판이 사용되는 것을 특징으로 하는 반도체부재의 제조방법.
  66. 제 65항에 있어서, 상기 제 2기판으로서 위에 절연층이 형성된 실리콘기판이 사용되는 것을 특징으로 하는 반도체부재의 제조방법.
  67. 제 47항에 있어서, 상기 제 2기판으로써 광투과성기판이 사용되는 것을 특징으로 하는 반도체부재의 제조방법.
  68. 제 47항에 있어서, 상기 분리된 막위의 비다공질 반도체층은 지지부재에 접합되고, 또한 지지부재가 접합된 상태에서 제 2기판에 다시 접합되는 것을 특징으로 하는 반도체부재의 제조방법.
  69. 제 68항에 있어서, 상기 분리된 막위에 지지되고 상기 비다공질층의 표면으로부터 남아 있는 다공질층을 제거함으로써 노출된 상기 비다공질층이 지지부재에 접합되는 것을 특징으로 하는 반도체부재의 제조방법.
  70. 제 68항에 있어서, 상기 분리된 막위의 비다공질 층의 표면에 남아 있는 다공질층이 지지부재에 접합되는 것을 특징으로 하는 반도체부재의 제조방법.
  71. 제 68항에 있어서 상기 제 2기판상에 비다공질 반도체층을 접합한 후에 상기 지지부재가 제거되는 것을 특징으로 하는 반도체부재의 제조방법.
  72. 제 47항에 있어서, 상기 비다공질층이 상기 제 2기판에 접합된 후에 상기 막이 제거되는 것을 특징으로 하는 반도체부재의 제조방법.
  73. 제 56항에 있어서, 상기 다공질층은 양극화성에 의해 형성되는 것을 특징으로 하는 반도체부재의 제조방법.
  74. 제 73항에 있어서, 상기 다공질층은 양극화성시에 전류밀도를 변화시켜서 다층구조로 형성하여 다공질층의 다공률을 변화시키는 것을 특징으로 하는 반도체부재의 제조방법.
  75. 제 56항에 있어서, 상기 실리콘기판의 전면과 이면은 모두 다공질로 이루어지고, 그 양면에 그 다음의 단계가 행해지는 것을 특징으로 하는 반도체부재의 제조방법.
  76. 제 47항에 있어서, 상기 분리단계후에 상기 제 1기판상에 남아 있는 다공질 반도체층을 제거함으로써 얻어진 기판은 상기 제 1기판의 재료로써 재사용되는 것을 특징으로 하는 반도체부재의 제조방법.
  77. 제 47항에 있어서, 상기 분리단계후에 상기 제 1기판상에 남아 있는 다공질반도체층을 제거함으로써 얻어진 기판은 상기 제 2기판의 재료로써 재사용되는 것을 특징으로 하는 반도체부재의 제조방법.
  78. 청구항 47항 내지 77항중에서 어느 한항에 기재된 반도체부재의 방법에 의해 제조된 반도체부재.
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