JP2005210062A - 半導体部材とその製造方法、及び半導体装置 - Google Patents

半導体部材とその製造方法、及び半導体装置 Download PDF

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Abstract

【課題】 歪み誘起多孔質シリコン上に、高品質な単結晶歪みシリコン層を有する半導体部材および、その半導体部材を用い、移設法（貼り合わせ、分離）を利用した歪みＳＯＩ基板の製造方法を提供する。
【解決手段】 シリコン基板１１上にＳｉＧｅ層１２を積層成長させ、ＳｉＧｅ層１２を陽極化成によってＳｉＧｅ層１２、或いはシリコン基板１１とＳｉＧｅ層１２を多孔質化し、歪み誘起多孔質層１２’或いは多孔質シリコン層と歪み誘起多孔質層１２’とし、その上にＳｉＧｅ層１４及び歪みシリコン層１５を形成する。積層成長工程でのＳｉＧｅ層は多孔質層の最表面にあればいいため、低欠陥密度、高濃度のＳｉＧｅ層の形成が可能であり、歪み誘起多孔質層上のＳｉＧｅ層は格子不整合がなく低欠陥密度が達成できるため、高品質かつ高歪みシリコン層１５層を有する半導体基板が得られる。
【選択図】 図３

Description

本発明は、歪みシリコンを有する半導体部材とそれらを用いて形成された半導体部材の製造方法、及び半導体装置に関する。
正孔移動度の高速化を図るための半導体装置（デバイス）を形成するための基板として、歪みシリコン層(strained silicon layer)を有する基板が注目されている。シリコン(Si)とゲルマニウム(Ge)からなる層（SiGe層）をシリコン基板上に成長させ、その上にシリコン単結晶層を成長させると、該シリコン層に歪みが加わり、歪みシリコン層が得られる。この歪みは、シリコンとゲルマニウムからなる層の格子定数がシリコン単結晶層の格子定数よりも僅かに大きいことにより発生する。
また、シリコン基板にSiGe、GaAs、GaP、GaNを含む層を作製し、陽極化成によって多孔質層を形成した後、その上に半導体薄膜を形成することによって、半導体薄膜層が容易に分離できる半導体基板ならびにその製造方法が報告されている（特許文献１）。
特開平１１−１９５５６２号公報
上記の歪みシリコン作製技術は、基板上に緩和したSiGe層を形成することを１つの特徴とする。SiGe層の緩和に、基板との界面の結晶欠陥を利用するため、最表面のシリコン層にも欠陥が伝播し、高品質のシリコン層を得るのが困難である。またSiGe層の緩和には数μmの厚い層が必要となるため、製造コストが高いという問題を抱えている。
また上記の田舎中（発明者）の技術は、SiGe、GaAs、GaP、GaNを含む多孔質層を半導体薄膜層の分離層として利用することを１つの特徴としており、本発明の歪み誘起層としての多孔質層利用という観点とは異なる。
本発明は、上記の背景に鑑みてなされたものであり、SiGe層の陽極化成によって多孔質層を形成することによってSiGe層の歪みを緩和し、高品質の歪みシリコン層を得るための新規な技術を提供することを目的とする。
本発明による半導体部材は、歪み誘起材料からなる多孔質半導体層と、該多孔質半導体層上に形成された歪み半導体層と、を有することを特徴とする半導体部材である。
また本発明による半導体部材は、半導体基板上に、歪み誘起材料からなる第１の多孔質半導体層と、該第１の多孔質半導体層上に形成された第２の多孔質半導体層と、該第２の多孔質半導体層上に形成された歪み半導体層と、を有することを特徴とする半導体部材である。
また本発明によって得られた半導体部材を用いて、歪みＳＯＩを作製することができる。ＳＯＩは一般的にはSilicon on insulator の略であるが、本願においてはより広義にSemiconductor on insulatorの略を意味するものとする。
歪みＳＯＩの製造方法は、ａ）歪み誘起材料（半導体材料と付加材料）を含む半導体層（又は歪み誘起材料を含む第１の半導体層と該第１の半導体層上の第２の半導体層）を陽極化成等により多孔質化し、その上に実質的にシリコン等の半導体からなる層（歪み半導体層）を有し、さらに歪み半導体層の表面に絶縁層を形成する工程を含む第１の部材を準備する準備工程と、ｂ）前記第1の部材と第2の部材とを絶縁層を介して貼り合わせ、前記第１の部材から前記歪み半導体層及び絶縁層を前記第2の部材に移設する移設工程とを含むことを特徴とする。ここで、前記絶縁層は、少なくとも前記第1の部材側又は前記第2の部材側のいずれか一方にあればよい。勿論、前記絶縁層は、前記第1の部材側及び前記第2の部材の両方に形成されていてもよい。
本発明の好適な実施の形態によれば、前記準備工程は、前記付加材料を含む層を陽極化成した後、その上に前記シリコン層を形成する積層工程を含み、前記製造方法が、前記第１の部材の前記シリコン層の上に前記絶縁層を形成する絶縁層形成工程を含み、前記積層工程、前記絶縁層形成工程及び前記移設工程は、前記積層工程、前記絶縁層形成工程、前記移設工程の順に実施されることが好ましい。
本発明の好適な実施の形態によれば、前記第１の部材は前記多孔質シリコン層の下にシリコン層を有し、前記移設工程では、前記第１の部材より、前記歪みシリコン層から前記絶縁層までの部分を、前記第２の部材に移設することが好ましい。
また、本発明の好適な実施の形態によれば、前記付加材料は、ゲルマニウムを含むことが好ましい。
また、本発明の好適な実施の形態によれば、前記絶縁層は、シリコン酸化膜であることが好ましい。
また、本発明の好適な実施の形態によれば、前記第１の部材は、前記歪み誘起多孔質層内部、前記歪み誘起多孔質層とシリコン多孔質層の界面、あるいは前記歪み誘起層とシリコン基板との界面の少なくともいずれかに分離層を有し、前記移設工程では、前記絶縁層形成工程で絶縁層が形成された前記第１の部材に前記第２の部材を貼り合わせ、その後、貼り合わせにより形成された部材を前記分離層の部分で分離することが好ましい。
また、本発明の好適な実施の形態によれば、前記第１の部材の前記付加材料を含む層及び前記歪みシリコン層は、ＣＶＤ法により形成されたものであることが好ましい。
また、本発明の好適な実施の形態によれば、前記第１の部材の前記付加材料を含む層は、前記付加物質を供給する原料ガスの流量或いは濃度を徐々に又は段階的に変更しながら、１つのＣＶＤ工程において連続的に形成されたものであってもよい。
また、本発明の好適な実施の形態によれば、前記第1の部材は、シリコン基板上にシリコン多孔質層、歪み誘起多孔質層、及び前記歪みシリコン層を有し、且つ、前記歪み誘起多孔質層内部、前記歪み誘起多孔質層とシリコン多孔質層の界面、あるいは前記歪み誘起層とシリコン基板との界面の少なくともいずれかに分離層を有することが好ましい。
本発明によれば、結晶欠陥の少ない歪み誘起多孔質半導体層を形成し、歪み誘起多孔質半導体層上に単結晶半導体層を形成することで低欠陥密度の歪み半導体層を有する部材を提供することができる。
本発明の好適な実施の形態によれば、第１の部材の表面に、歪み誘起材料を含む半導体層を形成し、歪み誘起材料を含む半導体層の表面側から陽極化成法等によって多孔質層を形成し、その上に実質的にシリコンからなる層（好適には単結晶シリコン層）を形成する。
この方法によれば、多孔質層の少なくとも最表面に歪み誘起材料を含む半導体層があれば歪みシリコン層が形成できるので、歪み誘起材料を含む半導体層は薄くてもよいため、高品質化、高濃度化も可能となる。
以下、本発明の好適な実施例を説明する。
［第１の実施例］
図１〜図３を参照しながら本発明の第１の実施例に係る半導体基板（部材）の製造方法を説明する。
図１に示す工程（積層工程）では、シリコン基板１１上にシリコンとゲルマニウム（付加材料）からなる層１２をエピタキシャル成長させる。
まず、単結晶シリコン基板１１上にシリコン及びゲルマニウム（付加材料）を含む層（SiGe層：例えば、Ge＝３０％）をランプ加熱によるＣＶＤ法によりエピタキシャル成長させる。この条件は、好ましくは次の通りである。
・キャリアガス：Ｈ２
Ｈ２の流量は、好ましくは２５〜４５リットル／分であり、典型的には３０リットル／分である。
・第１の原料ガス：ＳｉＨ４
ＳｉＨ４の流量は、好ましくは５０〜３００ｓｃｃｍであり、典型的には１００ｓｃｃｍである。
・第２の原料ガス：２％ＧｅＨ４
２％ＧｅＨ４の流量は、好ましくは２０〜５００ｓｃｃｍであり、典型的には３００ｓｃｃｍである。
・チャンバ圧力
チャンバ圧力は、好ましくは１０〜１００Ｔｏｒｒであり、典型的には１００Ｔｏｒｒである。
・温度
温度は、好ましくは６５０〜６８０℃である。
・成長速度
成長速度は、好ましくは１０〜５０ｎｍ／分である。
ＧｅＨ４ガスの流量或いは濃度を徐々に又は段階的に変更しながら連続的に形成されることが望ましい。すなわち、Geの組成比を原料ガスの混合比によって変える。単結晶シリコン基板への成長初期は低Ge比率でエピタキシャル成長の進行とともに濃度を上昇させて最終的にX=0.1〜0.5にすることが好ましい。
次いで、図２に示すように、前記エピタキシャル成長によって作製したSiGe層の陽極化成を実施する。陽極化成は、典型的には、白金電極対を有する化成槽にフッ化水素(HF)を含む溶液を満たし、該電極対間にSiGeエピタキシャル成長層を含むシリコン基板を配置し、該電極対間に電流を流すことによりなされ得る。この工程によって形成される多孔質SiGe層１２’、多孔質シリコン層１３は、脆弱な構造の層であって、後の分離工程において分離層として機能する。SiGe層の陽極化成の条件は、基本的には例えば特開平７−３０２８８９号等に開示されているＳｉの多孔質化の条件に基づいて決定され、Ｇｅ濃度に応じて適宜設定される。
なお、シリコン基板は必ずしも多孔質化する必要はなく、多孔質シリコン層１３はなくてもよい。また、SiGe層の多孔質化は必ずしも層全体に行わなくてもよく、SiGe層の表面領域のみ行われても良い。
また、SiGe層１２は、陽極化成による多孔質化によって、格子緩和することができる。図４中の（a）、（b）はそれぞれ、陽極化成前、後のXRDチャートであるが、多孔質化によって、SiGeピーク強度が強くなっており、SiGe層の格子緩和が進んだことを表している。
なお、多孔質層の内部孔表面に酸化膜等の保護膜を形成してもよい。また、化成液、あるいは電流を制御して、互いに多孔度の異なる複数の層としてもよい。例えば、単結晶シリコン基板１１側から第1の多孔質層、そしてその上に当該第1の多孔質層よりも多孔度の低い第2の多孔質層を形成することができる。また、SiGe層とシリコン層との多孔質構造の違いを利用して、同一条件での陽極化成によって多孔質SiGe層１２’と多孔質シリコン層１３との界面を分離層として利用することもできる。
なお、SiGe層１２の多孔質化の後に、例えば水素雰囲気中などで熱処理を施すことも好ましい。
SiGe層１２は多孔質化によって、内在していた格子歪みは緩和されるが（図４の（b））、さらに、熱処理工程を加えることによって、格子歪みは更に緩和され（図４の（c））、後に積層する単結晶シリコン層に、より効果的に歪みを伝播することができる。なお、図４はXRD測定によるチャートであるが、熱処理工程後のチャートはSiGeピーク強度が強くなっており、より多孔質層の緩和が進行したことを意味している。
歪み誘起多孔質層の緩和を促進する熱処理条件は、以下の通りである。
・キャリアガス：Ｈ2
水素の流量は、好ましくは１５〜４５リットル/分であり、典型的には30リットル/分である。
・チャンバ圧力
チャンバ圧力は、好ましくは１０〜６００Torrであり、典型的には３０Torrである。
・熱処理温度
熱処理温度は、好ましくは６５０℃〜１０００℃であり、典型的には６５０℃である。
次いで、歪み誘起多孔質層１２’上にＣＶＤ法により単結晶SiGe層１４をエピタキシャル成長させる。
この条件は、好ましくは次の通りである。
・キャリアガス：Ｈ２
Ｈ２の流量は、好ましくは２５〜４５リットル／分であり、典型的には３０リットル／分である。
・第１の原料ガス：ＳｉＨ４
ＳｉＨ４の流量は、好ましくは５０〜３００ｓｃｃｍであり、典型的には１００ｓｃｃｍである。
・第２の原料ガス：２％ＧｅＨ４
２％ＧｅＨ４の流量は、好ましくは２０〜５００ｓｃｃｍであり、典型的には３００ｓｃｃｍである。
・チャンバ圧力
チャンバ圧力は、好ましくは１０〜１００Ｔｏｒｒであり、典型的には１００Ｔｏｒｒである。
・温度
温度は、好ましくは６５０〜６８０℃である。
・成長速度
成長速度は、好ましくは１０〜５０ｎｍ／分である。
なお、単結晶SiGe層１４はなくてもよいが、後のエピタキシャル成長工程あるいはデバイス作製工程での熱処理に伴う多孔質層の構造変化によって歪みシリコン層の歪みが緩和してしまう可能性があるため、歪みシリコン層安定化には単結晶SiGe層１４があったほうがよい。以下の工程では、図３（Ａ）を用いて単結晶SiGe層１４を設けない場合について説明するが、単結晶SiGe層１４を設ける場合は図３（Ｂ）に示すような断面構成となる。
次いで、歪み誘起多孔質層１２’上にＣＶＤ法により単結晶シリコン層１５をエピタキシャル成長させる。
単結晶シリコン層１５の成長条件は、以下の通りである。
・キャリアガス：Ｈ2
水素の流量は、好ましくは１５〜４５リットル/分であり、典型的には30リットル/分である。
・原料ガス：SiH2Cl2
原料ガスの流量は、好ましくは５０〜２００SCCMであり、典型的には１００SCCMである。
・チャンバ圧力
チャンバ圧力は、好ましくは１０〜１００Torrであり、典型的には８０Torrである。
・成長温度
成長温度は、好ましくは６５０℃〜１０００℃であり、典型的には９００℃である。
なお、単結晶シリコン層の成長に先だって、上記多孔質層表面を水素雰囲気中で熱処理（プリベーク）することも好ましい。プリベークの場合において、水素の流量は、好ましくは１５〜４５リットル/分（典型的には、３０リットル/分）、温度は、好ましくは７００〜１０００℃（典型的には９５０℃）、チャンバ内圧力は、好ましくは１０〜７６０Torr（典型的には、６００Torr）である。更に、単結晶シリコン層の成長初期段階において50nm/min以下の低成長速度で成長させることも好ましいものである。
以上の工程により、図３に模式的に示すような第１の基板（部材）１０が得られる。
［第２の実施例］
上記方法によって得られた、歪みシリコン層を有する半導体部材を用いて、移設法により絶縁層上に歪みシリコン層を有する歪みＳＯＩを作製することができる。なお既に述べたように本願において、ＳＯＩはSemiconductor on insulatorの略を意味するが、本実施例ではSemiconductor（半導体）としてシリコンを取り上げて説明する。ここで、移設法とは、脆弱な構造の分離層の上に移設対象層（２層以上で構成される）を有する第１の部材を該移設対象層を挟むようにして第２の部材に貼り合わせ、その後、貼り合わせによって形成された複合部材（貼り合わせ部材）を分離層の部分で分離する方法である。
この方法によれば、第１の部材に形成された移設対象層のうち下側の層が第２の部材の上側の層となり、第１の部材に形成された移設対象層のうち上側の層が第２の部材の下側の層となるように、移設対象層が第１の部材から第２の部材に移設される。すなわち、この方法によれば、第１の部材に順に積み上げられた層が、第２の部材上においては、その積み上げの順番と逆の順番で第２の基板に積み上げられた構造となる。
本発明の好適な実施の形態によれば、シリコン基板上に付加材料を含む層をエピタキシャル成長によって作製し、陽極化成によって多孔質層を形成し、その上に実質的にシリコンからなる層（好適には単結晶シリコン層）を形成し、更にその上に熱酸化法等により絶縁層を形成する。次いで、絶縁層を挟むようにして、第１の部材に第２の部材を貼り合わせる。次いで、貼り合わせによって形成された複合部材を分離層の部分で分離する。
この方法において、歪みシリコン層としての単結晶シリコン層は、その上に良質な絶縁層を形成するために有利に機能する。これは、シリコン層を熱酸化法により酸化させることにより絶縁層を形成することができるからである。なお、当業者に周知のように、熱酸化法によれば、良質の熱酸化膜を形成することができる。
また、上記の製造方法において、分離工程は、種々の方法によって実現され得るが、例えば、貼り合わせによって形成された複合部材の分離層に対して流体を打ち込み、該流体により該複合部材を２枚の部材に分離する方法が好適である。流体としては、水等の液体の他、空気等の気体を採用し得る。流体として水又はその混合物を採用する技術は、ウォータージェット法として知られている。
具体的な実施例を図５〜図８を用いて説明する。なお以下に説明する工程では、単結晶SiGe層１４を設けない場合について説明するが、単結晶SiGe層１４を設ける場合は図９〜図１２に示すような断面構成となる。
図３に示す工程に次いで、図５に示す工程（絶縁層形成工程）では、図３に示す第１の基板１０の表面に絶縁層２１を形成する。この工程では、典型的には、熱酸化法により図３に示す第１の基板１０の表面の歪みシリコン層（単結晶シリコン層）１５を熱酸化することにより絶縁膜（この場合、SiO2膜）を形成する。ここで、熱酸化法に代えてＣＶＤ法等により絶縁層２１を形成してもよい。なお絶縁膜の形成は必須ではなく、後述するように第2の基板表面に形成しても良い。また、第2の基板が光透過性のガラスなどの絶縁材料であれば省略することもできる。
図５に示す工程に次いで、図６に示す工程（貼り合わせ工程）では、絶縁層２１が形成された第１の基板（部材）１０’の単結晶シリコン層１５あるいは絶縁層２１側に第２の基板（部材）３０を貼り合わせる。ここで、第１の基板１０’と第２の基板３０とを単に密着させるだけでもよいし、密着させた後に両基板の結合を強固にするために陽極接合、あるいは熱処理等を施してもよい。第２の基板３０は、典型的には、シリコン基板３１の表面にSiO2層等の絶縁層３２を形成した基板である。ただし、絶縁層３２は必須ではないし、また、第２の基板３０がシリコン基板で構成されることも必須ではない。例えば、第２の基板３０は、ガラス基板等であってもよい。
図６に示す工程に次いで、図７に示す工程（分離工程）では、貼り合わせによって形成された基板（貼り合わせ基板）を歪み誘起多孔質層１２’、あるいは多孔質シリコン層１３の部分で２枚の基板に分離する。すなわち、図６に示す貼り合わせ工程及び図７に示す分離工程により移設工程が実施される。分離工程は、例えば、貼り合わせ基板をその軸を中心として回転させながら、その分離層１３に流体を打ち込むことにより実施され得る。なお、符号１３’、１３”は、分離後に両基板に残留する多孔質層を模式的に示している。
ここで、液体や気体などの流体を利用する分離方法に代えて、引っ張り、圧縮、せん断等の応力を利用する分離方法を採用してもよいし、これらを併用してもよい。分離後の第２の基板３０’上に歪み誘起多孔質層１２’あるいは多孔質シリコン層１３’が残留する場合には、当該残留多孔質層をエッチング、研磨、研削、水素を含む還元性雰囲気中での熱処理等により除去することが好ましい。勿論、残留物が無い場合や非常に少ない場合、または後工程において問題とならない場合には必ずしも除去工程を実施する必要はない。
分離工程における分離は、歪み誘起多孔質シリコン層内部、シリコン基板を多孔質化した多孔質シリコン層内部、あるいはシリコン基板又はシリコン基板を多孔質化した多孔質シリコン層と歪み誘起多孔質シリコン層との界面で行うことができる。また、分離を前記歪み誘起多孔質シリコン層とシリコン基板を多孔質化した多孔質シリコン層との界面の欠陥発生部位で行うことができる。
上記工程を経て得られた基板（部材）３０”中の歪みシリコン層１５を利用して回路素子を形成することにより、高速かつ低消費電力のデバイスを得ることができる。なお、必要に応じて表面を研磨あるいは水素アニールにより平坦化しても良い。
以上説明した各実施例では、付加材料（歪み誘起材料の構成材料）としてゲルマニウムを取り上げたが、ガリウムと砒素を含む材料、ガリウムと燐とを含む材料、ガリウムと窒素とを含む材料のうちのいずれかを用いても良い。
［第３の実施例］
図１３〜図１５を参照しながら本発明の第３の実施例に係る半導体基板（部材）の製造方法を説明する。
図１３に示す工程（積層工程）では、シリコン基板３１１上にシリコンとゲルマニウム（付加材料）からなる層３１２および層３１３を連続してエピタキシャル成長させる。
まず、単結晶シリコン基板３１１上にシリコン及びゲルマニウム（付加材料）を含む層３１２（SiGe層：例えば、Ge＝３０％）をランプ加熱によるＣＶＤ法によりエピタキシャル成長させる。この条件は、好ましくは次の通りである。
・ キャリアガス：H2
H2の流量は、好ましくは25〜45リットル／分であり、典型的には30リットル／分である。
・ 第１の原料ガス：SiH4
SiH4の流量は、好ましくは50〜300sccmであり、典型的には100sccmである。
・ 第２の原料ガス：2％GeH4
2％GeH4の流量は、好ましくは20〜500sccmであり、典型的には300sccmである。
・ ドーピングガス：0.01％B2H6（H2希釈）
0.01％B2H6の流量は、好ましくは10〜100sccmであり、典型的には30sccmである。
・ チャンバ圧力
チャンバ圧力は、好ましくは10〜700Torrであり、典型的には30〜600Torrである。
・ 温度
温度は、好ましくは500〜900℃である。
・ 成長速度
成長速度は、好ましくは5〜50nm／分である。
GeH4ガスの流量或いは濃度を徐々に又は段階的に変更しながら連続的に形成されることが望ましい。すなわち、Geの組成比を原料ガスの混合比によって変える。単結晶シリコン基板への成長初期は低Ge比率でエピタキシャル成長の進行とともに濃度を上昇させて最終的にX=0.1〜0.5にすることが好ましい。
さらに、連続して上記と同様にして層３１２上に層３１３（SiGe層：例えば、Ge=20〜30％）をエピタキシャル成長させる。この条件は、好ましくは次の通りである。
・ キャリアガス：H2
H2の流量は、好ましくは25〜45リットル／分であり、典型的には30リットル／分である。
・ 第１の原料ガス：SiH4
SiH4の流量は、好ましくは50〜300sccmであり、典型的には100sccmである。
・ 第２の原料ガス：2％GeH4
2％GeH4の流量は、好ましくは20〜500sccmであり、典型的には300sccmである。
・ チャンバ圧力
チャンバ圧力は、好ましくは10〜700Torrであり、典型的には30〜600Torrである。
・ 温度
温度は、好ましくは500〜900℃である。
・ 成長速度
成長速度は、好ましくは5〜50nm／分である。
層３１３は層３１２と異なり、ドーピングなしかあるいは微量に抑えて高抵抗化させ、かつ薄層とすることで後の陽極化成時に低多孔度の多孔質層となるので、その上に成長させるエピタキシャル層の膜質向上に有利に働く。
次いで、図１４に示すように、前記エピタキシャル成長によって作製したSiGe層３１２、３１３の陽極化成を実施する。陽極化成は、典型的には、白金電極対を有する化成槽にフッ化水素（HF）を含み溶液を満たし、該電極対間にSiGeエピタキシャル成長層３１２,３１３を含むシリコン基板を配置し、該電極対間に電流を流すことによりなされ得る。この工程によって形成される多孔質SiGe層３１２’、３１３’は陽極化成前のエピタキシャル成長時のドーピング濃度に従って構造が変化しており、層３１３’は層３１２’よりも多孔度（ポロシティ）は低く、後にその上にSiエピタキシャル層を成長させるのに好適である。これらSiGe層の陽極化成の条件は、基本的には例えば特開平7-302889号等に開示されているSiの多孔質化の条件に基づいて決定され、Ge濃度に応じて適宜設定される。また後に形成されるSiエピタキシャル層を含む層を分離する目的でシリコン基板の一部を多孔質化して脆弱な多孔質シリコン層３１４を同時に形成することも可能である。またこれら多孔質化するエピタキシャルSiGe層３１２、３１３の組成・膜厚等の層構成および陽極化成条件を適宜選ぶことにより、エピタキシャル成長後には歪みが掛かっていたSiGe層３１２、３１３を陽極化成後に歪み緩和した多孔質SiGe層３１２’、３１３’に変化させることもできる。
陽極化成による歪み緩和条件は例えば以下の通りである。
・ 電流密度
1mA/cm2
・化成液
HF：42.5％、IPA：9.2％水溶液
・ 化成時間
30秒
SiGe層の多孔質化は必ずしも層全体に行わなくてもよく、SiGe層の一部の領域のみ行われてもよい。なお、多孔質層の内部孔表面に酸化膜等の保護膜を形成してもよい。さらに、必要に応じて多孔質SiGe層３１３’上にSiGeエピタキシャル層を成長させることも可能で、これにより多孔質SiGe層３１２’、３１３’およびSiGeエピタキシャル層の全体で次に成長させるシリコン層に有効に歪みを加えることができる。
次いで、歪み誘起多孔質層３１２’、３１３’上にCVD法により単結晶シリコン層３１５をエピタキシャル成長させる。
以上の工程により、図１５に模式的に示すような第１の基板（部材）３００が得られる。
［第４の実施例］
上記方法によって得られた、歪みシリコン層を有する半導体部材を用いて、移設法により絶縁層上に歪みシリコン層を有する歪みＳＯＩを作製することができる。なお既に述べたように本願において、ＳＯＩはSemiconductor on insulatorの略を意味するが、本実施例ではSemiconductor（半導体）としてシリコンを取り上げて説明する。ここで、移設法とは、脆弱な構造の分離層の上に移設対象層（２層以上で構成される）を有する第１の部材を該移設対象層を挟むようにして第２の部材に貼り合わせ、その後、貼り合わせによって形成された複合部材（貼り合わせ部材）を分離層の部分で分離する方法である。
この方法によれば、第１の部材に形成された移設対象層のうち下側の層が第２の部材の上側の層となり、第１の部材に形成された移設対象層のうち上側の層が第２の部材の下側の層となるように、移設対象層が第１の部材から第２の部材に移設される。すなわち、この方法によれば、第１の部材に順に積み上げられた層が、第２の部材上においては、その積み上げの順番と逆の順番で第２の基板に積み上げられた構造となる。
本発明の好適な実施の形態によれば、シリコン基板上に付加材料を含む層をエピタキシャル成長によって連続的に作製し、陽極化成によってこれらのエピタキシャル層を多孔質化し、その上に実質的にシリコンからなる層（好適には単結晶シリコン層）を形成し、更にその上に熱酸化法等により絶縁層を形成する。次いで、絶縁層を挟むようにして、第１の部材に第２の部材を貼り合わせる。次いで、貼り合わせによって形成された複合部材を分離層の部分で分離する。
この方法において、歪みシリコン層としての単結晶シリコン層は、その上に良質な絶縁層を形成するために有利に機能する。これは、シリコン層を熱酸化法により酸化させることにより絶縁層を形成することができるからである。なお、当業者に周知のように、熱酸化法によれば、良質の熱酸化膜を形成することができる。
また、上記の製造方法において、分離工程は、種々の方法によって実現され得るが、例えば、貼り合わせによって形成された複合部材の分離層に対して流体を打ち込み、該流体により該複合部材を２枚の部材に分離する方法が好適である。流体としては、水等の液体の他、空気等の気体を採用し得る。流体として水又はその混合物を採用する技術は、ウォータージェット法として知られている。
具体的な実施例を図１６〜図１９を用いて説明する。
図１５に示す工程に次いで、図１６に示す工程（絶縁層形成工程）では、図１５に示す第１の基板３００の表面に絶縁層３１６を形成する。この工程では、典型的には、熱酸化法により図１５に示す第１の基板３００の表面の歪みシリコン層（単結晶シリコン層）３１５を熱酸化することにより絶縁膜（この場合、SiO2膜）を形成する。ここで、熱酸化法に代えてＣＶＤ法等により絶縁層３１６を形成してもよい。なお絶縁膜の形成は必須ではなく、後述するように第2の基板表面に形成しても良い。また、第2の基板が光透過性のガラスなどの絶縁材料であれば省略することもできる。
図１６に示す工程に次いで、図１７に示す工程（貼り合わせ工程）では、絶縁層３１６が形成された第１の基板（部材）３００’の単結晶シリコン層３１５あるいは絶縁層３１６側に第２の基板（部材）３０１を貼り合わせる。ここで、第１の基板３００’と第２の基板３０1とを単に密着させるだけでもよいし、密着させた後に両基板の結合を強固にするために陽極接合、あるいは熱処理等を施してもよい。第２の基板３０１は、典型的には、シリコン基板３１７の表面にSiO2層等の絶縁層３１８を形成した基板である。ただし、絶縁層３１８は必須ではないし、また、第２の基板３０１がシリコン基板で構成されることも必須ではない。例えば、第２の基板３０１は、ガラス基板等であってもよい。
図１７に示す工程に次いで、図１８に示す工程（分離工程）では、貼り合わせによって形成された基板（貼り合わせ基板）を歪み誘起多孔質層３１２’、あるいは多孔質シリコン層３１４、または両者の界面の部分で２枚の基板に分離する。すなわち、図１７に示す貼り合わせ工程及び図１８に示す分離工程により移設工程が実施される。分離工程は、例えば、貼り合わせ基板をその軸を中心として回転させながら、その分離層部分３１２’、３１４に流体を打ち込むことにより実施され得る。
ここで、液体や気体などの流体を利用する分離方法に代えて、引っ張り、圧縮、せん断等の応力を利用する分離方法を採用してもよいし、これらを併用してもよい。分離後の第２の基板３０１’上に歪み誘起多孔質層３１２’、３１３’あるいは多孔質シリコン層３１４’が残留する場合には、当該残留多孔質層をエッチング、研磨、研削、水素を含む還元性雰囲気中での熱処理等により除去することが好ましい。勿論、残留物が無い場合や非常に少ない場合、または後工程において問題とならない場合には必ずしも除去工程を実施する必要はない。
分離工程における分離は、歪み誘起多孔質層内部、シリコン基板を多孔質化した多孔質シリコン層内部、あるいはシリコン基板又はシリコン基板を多孔質化した多孔質シリコン層と歪み誘起多孔質層との界面で行うことができる。また、分離を前記歪み誘起多孔質層とシリコン基板を多孔質化した多孔質シリコン層との界面の欠陥発生部位で行うことができる。
上記工程を経て得られた基板（部材）３０１”中の歪みシリコン層３１５を利用して回路素子を形成することにより、高速かつ低消費電力のデバイスを得ることができる。なお、必要に応じて表面を研磨あるいは水素アニールにより平坦化しても良い。また上記工程において、必要に応じて多孔質SiGe層３１３’上にSiGeエピタキシャル層を成長させて、これにより多孔質SiGe層３１２’、３１３’およびSiGeエピタキシャル層の全体で次に成長させるシリコン層に有効に歪みを加えた状態で、歪みSOIを作製することができる。
以上説明した各実施例では、付加材料（歪み誘起材料の構成材料）としてゲルマニウムを取り上げたが、ガリウムと砒素を含む材料、ガリウムと燐とを含む材料、ガリウムと窒素とを含む材料のうちのいずれかを用いても良い。
以上本発明の半導体部材及びその製造方法について説明したが、次の本実施例の半導体部材を用いた半導体装置について説明する。
［半導体装置の例１］
図２０〜図２３は、例示的に第１の実施例に示す工程で作製された基板の半導体層１４の近傍を示したものである。なお、ここでは、単結晶SiGe層１４を設けない場合について説明するが、単結晶SiGe層１４を設ける場合は図２４〜図２７に示すような断面構成となる。
まず、半導体層１４の表面に素子分離領域５４、ゲート絶縁膜５６を形成する（図２０を参照）。ゲート絶縁膜５６の材料としては、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化チタン、酸化スカンジウム、酸化イットリウム、酸化ガドリニウム、酸化ランタン、酸化ジルコニウム、及びこれらの混合物ガラス等が好適である。ゲート酸化膜５６は、例えば、半導体層１４の表面を酸化させたり、ＣＶＤ法又はＰＶＤ法により半導体層１４の表面に該当する物質を堆積させたりすることにより形成され得る。
次いで、ゲート絶縁膜５６上にゲート電極５５を形成する。ゲート電極５５は、例えば、Ｐ型又はＮ型不純物がドープされた多結晶シリコンや、タングステン、モリブデン、チタン、タンタル、アルミニウム、銅などの金属又はこれらの少なくとも１種を含む合金や、モリブデンシリサイド、タングステンシリサイド、コバルトシリサイドなどの金属珪化物や、チタンナイトライド、タングステンナイトライド、タンタルナイトライドなどの金属窒化物などで構成され得る。ゲート電極５５は、例えばポリサイドゲートのように、互いに異なる材料からなる複数の層を積層して形成されてもよい。ゲート電極５５は、例えば、サリサイド（セルフアラインシリサイド）と呼ばれる方法で形成されてもよいし、ダマシンゲートプロセスと呼ばれる方法で形成してもよいし、他の方法で形成してもよい。以上の工程により図２０に示す構造体が得られる。
次いで、燐、砒素、アンチモンなどのＮ型不純物又はボロンなどのＰ型不純物を半導体層１４に導入することにより、比較的低濃度のソース、ドレイン領域５８を形成する（図２１を参照）。不純物は、例えば、イオン打ち込み及び熱処理などにより導入することができる。
次いで、ゲート電極５５を覆うようにして絶縁膜を形成した後に、これをエッチバックすることにより、ゲート電極５５の側部にサイドウォール５９を形成する。
次いで、再び上記と同一の導電型の不純物を半導体層１４に導入し、比較的高濃度のソース、ドレイン領域５７を形成する。以上の工程により図２１に示す構造体が得られる。
次いで、ゲート電極５５の上面並びにソース及びドレイン領域５７の上面に金属珪化層６０を形成する（図２２参照）。金属珪化層６０の材料としては、例えば、ニッケルシリサイド、チタンシリサイド、コバルトシリサイド、モリブデンシリサイド、タングステンシリサイドなどが好適である。これらの珪化物は、ゲート電極５５の上面並びにソース及びドレイン領域５７の上面を覆うように金属を堆積させて、その後、熱処理を施すことによって、該金属とその下部のシリコンとを反応させた後に、該金属のうち未反応部分を硫酸などのエッチャントで除去することによって形成することができる。ここで、必要に応じて、珪化物層の表面を窒化させてもよい。以上の工程により図２２に示す構造体が得られる。
次いで、シリサイド化したゲート電極の上面並びにソース及びドレイン領域の上面を覆うように絶縁膜６１を形成する（図２３参照）。絶縁膜６１の材料としては、燐及び／又はボロンを含む酸化シリコンなどが好適である。
次いで、必要に応じて、ＣＭＰ（chemical mechanical polishing）法により表面を平坦化した後に、絶縁膜６１にコンタクトホールを形成する。ＫｒＦエキシマレーザ、ＡｒＦエキシマレーザ、Ｆ2エキシマレーザ、電子ビーム、Ｘ線等を利用したフォトリソグラフィー技術を適用すると、一辺が０.２５ミクロン未満の矩形のコンタクトホール、又は、直径が０.２５ミクロン未満の円形のコンタクトホールを形成することができる。
次いで、コンタクトホール内に導電体を充填する。導電体の充填方法としては、バリアメタル６２となる高融点金属やその窒化物の膜をコンタクトホールの内壁に形成した後に、タングステン合金、アルミニウム、アルミニウム合金、銅、銅合金などの導電体６３を、ＣＶＤ法、ＰＶＤ（physical vapor deposition）法、めっき法などを利用して堆積させる方法が好適である。ここで、絶縁膜６１の上面よりも高く堆積した導電体をエッチバック法やＣＭＰ法により除去してもよい。また、導電体の充填に先立って、コンタクトホールの底部に露出したソース及びドレイン領域の珪化物層の表面を窒化させてもよい。以上の工程により基板にＦＥＴ（field effect transistor）等のトランジスタを作り込むことができ、図２３に示す構造のトランジスタを有する半導体装置が得られる。
以上のように、本実施例によれば、歪みシリコン層を利用することによって、半導体層のキャリア移動度を向上させることができるため、半導体層に形成されたトランジスタ等のデバイスを高速駆動させることができる。
［半導体装置の例２］
次いで、実施例２に示された製造方法によって作製された半導体基板を利用した半導体装置（デバイス）及びその製造方法について図２８〜図３１を参照しながら説明する。
まず、第２の実施例として例示的に説明した半導体基板（部材）の製造方法を適用して半導体基板を製造する。この半導体基板は、前述のように、埋め込み酸化膜（絶縁膜）上に歪みＳｉ層を有する。このような歪みＳｉ／絶縁層の構造を有する半導体基板（以下、歪みＳＯＩ基板）はＳｉ単結晶／絶縁層の構造を有する通常のＳＯＩ基板に比べて、より高速かつ低消費電力のデバイスが得られるとして注目されている。これは、歪みを有しないＳｉ層に対する歪みＳｉ層の優位性による。
図２８に示す工程では、まず、準備した歪みSOI基板に、トランジスタを形成すべき活性領域１１０３’及び素子分離領域１０５４を形成する。具体的には、例えば、埋め込み絶縁膜１１０４上の歪みSi層１１０５を島状にパタニングする方法、ＬＯＣＯＳ酸化法、トレンチ法等により、活性領域１１０３’及び素子分離領域１０５４を形成することができる。
次いで、歪みSi層１１０５の表面にゲート絶縁膜１０５６を形成する。ゲート絶縁膜１０５６の材料としては、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化チタン、酸化スカンジウム、酸化イットリウム、酸化ガドリニウム、酸化ランタン、酸化ジルコニウム、及びこれらの混合物ガラス等が好適である。ゲート酸化膜１０５６は、例えば、歪みSi層１１０５の表面を酸化させたり、歪みSi層１１０５上にＣＶＤ法又はＰＶＤ法により絶縁物質を堆積させたりすることにより形成され得る。
次いで、ゲート絶縁膜１０５６上にゲート電極１０５５を形成する。ゲート電極１０５５は、例えば、Ｐ型又はＮ型不純物がドープされた多結晶シリコンや、タングステン、モリブデン、チタン、タンタル、アルミニウム、銅などの金属又はこれらの少なくとも１種を含む合金や、モリブデンシリサイド、タングステンシリサイド、コバルトシリサイドなどの金属珪化物や、チタンナイトライド、タングステンナイトライド、タンタルナイトライドなどの金属窒化物などで構成され得る。ゲート電極１０５５は、例えばポリサイドゲートのように、互いに異なる材料からなる複数の層を積層して形成されてもよい。ゲート電極１０５５は、例えば、サリサイド（セルフアラインシリサイド）と呼ばれる方法で形成されてもよいし、ダマシンゲートプロセスと呼ばれる方法で形成されてもよいし、他
の方法で形成されてもよい。以上の工程により図２８に示す構造体が得られる。
次いで、図２９に示す工程では、まず、燐、砒素、アンチモンなどのＮ型不純物又はボロンなどのＰ型不純物を活性領域１１０３’に導入することにより、比較的低濃度のソース、ドレイン領域１０５８を形成する。不純物は、例えば、イオン打ち込み及び熱処理などにより導入することができる。
次いで、ゲート電極１０５５を覆うように絶縁膜を形成した後に、これをエッチバックすることにより、ゲート電極１０５５の側部にサイドウォール１０５９を形成する。
次いで、再び上記と同一の導電型の不純物を活性領域１１０３’に導入し、比較的高濃度のソース、ドレイン領域１０５７を形成する。以上の工程により図２９に示す構造体が得られる。
次いで、図３０に示す工程では、ゲート電極１０５５の上面並びにソース及びドレイン領域１０５７の上面に金属珪化物層１０６０を形成する。金属珪化物層１０６０の材料としては、例えば、ニッケルシリサイド、チタンシリサイド、コバルトシリサイド、モリブデンシリサイド、タングステンシリサイドなどが好適である。これらの珪化物は、ゲート電極１０５５の上面並びにソース及びドレイン領域１０５７の上面を覆うように金属を堆積させて、その後、熱処理を施すことによって、該金属とその下部のシリコンとを反応させた後に、該金属のうち未反応部分を硫酸などのエッチャントで除去することによって形成することができる。ここで、必要に応じて、珪化物層の表面を窒化させてもよい。以上の工程により図３０に示す構造体が得られる。
次いで、図３１に示す工程では、まず、シリサイド化したゲート電極の上面並びにソース及びドレイン領域の上面を覆うように絶縁膜１０６１を形成する。絶縁膜１０６１の材料としては、燐及び／又はボロンを含む酸化シリコンなどが好適である。
次いで、必要に応じて、ＣＭＰ法により表面を平坦化した後に、絶縁膜１０６１にコンタクトホールを形成する。ＫｒＦエキシマレーザ、ＡｒＦエキシマレーザ、Ｆ２エキシマレーザ、電子ビーム、Ｘ線等を利用したフォトリソグラフィー技術を適用すると、一辺が０．２５ミクロン未満の矩形のコンタクトホール、又は、直径が０．２５ミクロン未満の円形のコンタクトホールを形成することができる。
次いで、コンタクトホール内に導電体を充填する。導電体の充填方法としては、必要に応じてバリアメタル１０６２となる高融点金属やその窒化物の膜をコンタクトホールの内壁に形成した後に、タングステン合金、アルミニウム、アルミニウム合金、銅、銅合金などの導電体１０６３を、ＣＶＤ法、ＰＶＤ法、めっき法などを利用して堆積させる方法が好適である。ここで、絶縁膜１０６１の上面よりも高く堆積した導電体をエッチバック法やＣＭＰ法により除去してもよい。また、導電体の充填に先立って、コンタクトホールの底部に露出したソース及びドレイン領域の珪化物層の表面を窒化させてもよい。以上の工程により歪みSOI基板上の歪みSi層にＦＥＴ等のトランジスタを作り込むことができ、図３１に示す構造のトランジスタを有する半導体装置が得られる。
ここで、ゲート電極に電圧を印加したときにゲート絶縁膜下に広がる空乏層が埋め込み絶縁膜１０１４の上面に届くように活性層（歪みSi層）１１０３’の厚さ及び不純物濃度を定めると、形成されたトランジスタは、完全空乏型トランジスタとして動作する。また、空乏層が埋め込み酸化膜１０１４の上面に届かないように活性層（歪みSi層）１１０３’の厚さ及び不純物濃度を定めると、形成されたトランジスタ（絶縁ゲート型電界効果トランジスタ）は、部分空乏型トランジスタとして動作する。
なお、図２８〜図３１では、１つのトランジスタの領域のみが示されているが、所望の機能を達成する半導体装置を得るために、歪みSOI基板上に多数のトランジスタその他の回路素子を形成し、これらに配線を形成し得ることは言うまでもない。
［半導体装置の例３］
図３２〜図３５は、例示的に第３の実施例に示す工程で作製された基板の半導体層３１５の近傍を示したものである。まず、半導体層３１５の表面に素子分離領域３５４、ゲート絶縁膜３５６を形成する（図３２を参照）。ゲート絶縁膜３５６の材料としては、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化チタン、酸化スカンジウム、酸化イットリウム、酸化ガドリニウム、酸化ランタン、酸化ジルコニウム、及びこれらの混合物ガラス等が好適である。ゲート酸化膜３５６は、例えば、半導体層３１５の表面を酸化させたり、ＣＶＤ法又はＰＶＤ法により半導体層３１５の表面に該当する物質を堆積させたりすることにより形成され得る。
次いで、ゲート絶縁膜３５６上にゲート電極３５５を形成する。ゲート電極３５５は、例えば、Ｐ型又はＮ型不純物がドープされた多結晶シリコンや、タングステン、モリブデン、チタン、タンタル、アルミニウム、銅などの金属又はこれらの少なくとも１種を含む合金や、モリブデンシリサイド、タングステンシリサイド、コバルトシリサイドなどの金属珪化物や、チタンナイトライド、タングステンナイトライド、タンタルナイトライドなどの金属窒化物などで構成され得る。ゲート電極３５５は、例えばポリサイドゲートのように、互いに異なる材料からなる複数の層を積層して形成されてもよい。ゲート電極３５５は、例えば、サリサイド（セルフアラインシリサイド）と呼ばれる方法で形成されてもよいし、ダマシンゲートプロセスと呼ばれる方法で形成してもよいし、他の方法で形成してもよい。以上の工程により図３２に示す構造体が得られる。
次いで、燐、砒素、アンチモンなどのＮ型不純物又はボロンなどのＰ型不純物を半導体層３１５に導入することにより、比較的低濃度のソース、ドレイン領域３５８を形成する（図３３を参照）。不純物は、例えば、イオン打ち込み及び熱処理などにより導入することができる。
次いで、ゲート電極３５５を覆うようにして絶縁膜を形成した後に、これをエッチバックすることにより、ゲート電極３５５の側部にサイドウォール３５９を形成する。
次いで、再び上記と同一の導電型の不純物を半導体層３１５に導入し、比較的高濃度のソース、ドレイン領域３５７を形成する。以上の工程により図３３に示す構造体が得られる。
次いで、ゲート電極３５５の上面並びにソース及びドレイン領域３５７の上面に金属珪化層３６０を形成する（図３４参照）。金属珪化層３６０の材料としては、例えば、ニッケルシリサイド、チタンシリサイド、コバルトシリサイド、モリブデンシリサイド、タングステンシリサイドなどが好適である。これらの珪化物は、ゲート電極３５５の上面並びにソース及びドレイン領域３５７の上面を覆うように金属を堆積させて、その後、熱処理を施すことによって、該金属とその下部のシリコンとを反応させた後に、該金属のうち未反応部分を硫酸などのエッチャントで除去することによって形成することができる。ここで、必要に応じて、珪化物層の表面を窒化させてもよい。以上の工程により図３４に示す構造体が得られる。
次いで、シリサイド化したゲート電極の上面並びにソース及びドレイン領域の上面を覆うように絶縁膜３６１を形成する（図３５参照）。絶縁膜３６１の材料としては、燐及び／又はボロンを含む酸化シリコンなどが好適である。
次いで、必要に応じて、ＣＭＰ（chemical mechanical polishing）法により表面を平坦化した後に、絶縁膜３６１にコンタクトホールを形成する。ＫｒＦエキシマレーザ、ＡｒＦエキシマレーザ、Ｆ2エキシマレーザ、電子ビーム、Ｘ線等を利用したフォトリソグラフィー技術を適用すると、一辺が０.２５ミクロン未満の矩形のコンタクトホール、又は、直径が０.２５ミクロン未満の円形のコンタクトホールを形成することができる。
次いで、コンタクトホール内に導電体を充填する。導電体の充填方法としては、バリアメタル３６２となる高融点金属やその窒化物の膜をコンタクトホールの内壁に形成した後に、タングステン合金、アルミニウム、アルミニウム合金、銅、銅合金などの導電体３６３を、ＣＶＤ法、ＰＶＤ（physical vapor deposition）法、めっき法などを利用して堆積させる方法が好適である。ここで、絶縁膜３６１の上面よりも高く堆積した導電体をエッチバック法やＣＭＰ法により除去してもよい。また、導電体の充填に先立って、コンタクトホールの底部に露出したソース及びドレイン領域の珪化物層の表面を窒化させてもよい。以上の工程により基板にＦＥＴ（field effect transistor）等のトランジスタを作り込むことができ、図３５に示す構造のトランジスタを有する半導体装置が得られる。
以上のように、本実施例によれば、歪みシリコン層を利用することによって、半導体層のキャリア移動度を向上させることができるため、半導体層に形成されたトランジスタ等のデバイスを高速駆動させることができる。
本発明は歪み半導体層に絶縁ゲート型トランジスタ等の回路素子を形成するための半導体部材とその製造方法やかかる回路素子が形成された半導体装置に用いられる。
第１及び第２の実施例の付加材料積層工程を示す図である。 第１及び第２の実施例の陽極化成工程を示す図である。 第１及び第２の実施例の積層工程を示す図である。 多孔質SiGe層の格子緩和を示すXRDチャートである。 第２の実施例の絶縁層形成工程を示す図である。 第２の実施例の貼り合わせ工程（移設工程の前段）を示す図である。 第２の実施例の分離工程（移設工程の後段）を示す図である。 第２の実施例の除去工程を示す図である。 第２の実施例の変形例の絶縁層形成工程を示す図である。 第２の実施例の変形例の貼り合わせ工程（移設工程の前段）を示す図である。 第２の実施例の変形例の分離工程（移設工程の後段）を示す図である。 第２の実施例の変形例の除去工程を示す図である。 第３及び第４の実施例の付加材料積層工程を示す図である。 第３及び第４の実施例の陽極化成工程を示す図である。 第３及び第４の実施例の積層工程を示す図である。 第４の実施例の絶縁層形成工程を示す図である。 第４の実施例の貼り合わせ工程（移設工程の前段）を示す図である。 第４の実施例の分離工程（移設工程の後段）を示す図である。 第４の実施例の除去工程を示す図である。 半導体装置及びその製造方法の第１の例を示す図である。 半導体装置及びその製造方法の第１の例を示す図である。 半導体装置及びその製造方法の第１の例を示す図である。 半導体装置及びその製造方法の第１の例を示す図である。 半導体装置及びその製造方法の第１の例の変形例を示す図である。 半導体装置及びその製造方法の第１の例の変形例を示す図である。 半導体装置及びその製造方法の第１の例の変形例を示す図である。 半導体装置及びその製造方法の第１の例の変形例を示す図である。 半導体装置及びその製造方法の第２の例を示す図である。 半導体装置及びその製造方法の第２の例を示す図である。 半導体装置及びその製造方法の第２の例を示す図である。 半導体装置及びその製造方法の第２の例を示す図である。 半導体装置及びその製造方法の第３の例を示す図である。 半導体装置及びその製造方法の第３の例を示す図である。 半導体装置及びその製造方法の第３の例を示す図である。 半導体装置及びその製造方法の第３の例を示す図である。
符号の説明
１１ シリコン基板
１２ シリコンとゲルマニウムから成る層
１２’歪み誘起多孔質層
１３ シリコン多孔質層
１４ シリコンとゲルマニウムから成る層
１５ 歪みシリコン層
３１１ シリコン基板
３１２、３１３ シリコンとゲルマニウムから成る層
３１２’、３１３’ 歪み誘起多孔質層
３１４ シリコン多孔質層
３１５ 歪みシリコン層

Claims (38)

  1. 半導体基板上に、歪み誘起材料からなる多孔質半導体層と、該多孔質半導体層上に形成された歪み半導体層と、を有することを特徴とする半導体部材。
  2. 前記歪み誘起材料はＳｉＧｅである請求項１記載の半導体部材。
  3. 前記歪み誘起材料からなる多孔質半導体層と前記半導体基板との間に該半導体基板と同一材料の多孔質半導体層を有する請求項１又は２に記載の半導体部材。
  4. 半導体基板上の歪み誘起材料を含む半導体層を多孔質化して歪み誘起多孔質半導体層を形成する第１工程と、該歪み誘起多孔質半導体層上に歪み半導体層を形成する第２工程と、を含むことを特徴とする半導体部材の製造方法。
  5. 前記第１工程は、前記歪み誘起半導体層を形成した後、陽極化成による多孔質化によって該歪み誘起多孔質半導体層に内在する格子歪みを緩和する工程を含むことを特徴とする請求項４に記載の半導体部材の製造方法。
  6. 前記第１工程は、前記歪み誘起多孔質半導体層を形成した後、熱処理によって該歪み誘起多孔質半導体層に内在する格子歪みを緩和する工程を含むことを特徴とする請求項４に記載の半導体部材の製造方法。
  7. 半導体基板上の歪み誘起材料を含む半導体層を多孔質化して歪み誘起多孔質半導体層を形成する第１工程と、前記歪み誘起多孔質半導体層上にさらに、歪み誘起材料を積層して歪み誘起半導体層を形成する第２工程と、該歪み誘起半導体層上に歪み半導体層を形成する第３工程と、を含むことを特徴とする半導体部材の製造方法。
  8. 前記歪み誘起材料は、シリコンと付加材料とを含み、該付加材料はゲルマニウムあるいは、ガリウムと砒素とを含む材料、あるいはガリウムと燐とを含む材料、あるいはガリウムと窒素とを含む材料などのシリコンとは異なる材料のいずれかであることを特徴とする請求項４から７のいずれか１項に記載の半導体部材の製造方法。
  9. 前記第１工程は、基板上に歪み誘起材料を含む半導体層の積層工程、該半導体層を多孔質化して前記歪み誘起多孔質半導体層を形成する多孔質化工程とを含むことを特徴とする請求項４から７のいずれか１項に記載の半導体部材の製造方法。
  10. 前記歪み誘起多孔質半導体層は、前記歪み誘起材料を含む半導体層を陽極化成法を用いて多孔質化することで形成されることを特徴とする請求項４から９のいずれか１項に記載の半導体部材の製造方法。
  11. 前記歪み誘起材料を含む半導体層の多孔質化とともに、前記歪み誘起材料を含む半導体層と前記半導体基板の界面下の前記半導体基板を多孔質化して多孔質半導体層を形成する請求項４から１０のいずれか１項に記載の半導体部材の製造方法。
  12. 前記歪み誘起材料を含む半導体層及び前記歪み半導体層は、ＣＶＤ法により形成されたものであることを特徴とする請求項４から１１のいずれか１項に記載の半導体部材の製造方法。
  13. 前記歪み誘起材料を含む半導体層は、歪み誘起材料を供給する原料ガスの流量或いは濃度を徐々に又は段階的に変更しながら、ＣＶＤ工程において連続的に形成されたものであることを特徴とする請求項４から１１のいずれか１項に記載の半導体部材の製造方法。
  14. 請求項４から１３のいずれか１項に記載の製造方法を用いて作製された半導体部材の歪み半導体層上に絶縁層を形成した第１の部材を用意する工程と、
    前記第１の部材と第２の部材とを前記絶縁層が内側に位置するように貼り合わせ、前記第１の部材から前記絶縁層及び歪みシリコン層を前記第２の部材に移設する移設工程とを含むことを特徴とする半導体部材の製造方法。
  15. 請求項４から１３のいずれか１項に記載の製造方法により作製された半導体部材からなる第１の部材を用意する工程と、
    前記第１の部材と少なくとも表面が絶縁性材料からなる第２の部材とを前記第１の部材の前記歪み半導体層が内側に位置するように貼り合わせ、前記第１の部材から前記歪み半導体層を前記第２の部材に移設する工程と、を含むことを特徴とする半導体部材の製造方法。
  16. 前記移設工程は、前記歪み誘起多孔質半導体層で分離されることで行われることを特徴とする請求項１４又は１５に記載の半導体部材の製造方法。
  17. 前記分離は、前記歪み誘起多孔質半導体層内部、前記半導体基板を多孔質化した多孔質半導体層内部、あるいは前記半導体基板又は前記半導体基板を多孔質化した多孔質半導体層と前記歪み誘起多孔質半導体層との界面で行われることを特徴とする請求項１４又は１５記載の半導体部材の製造方法。
  18. 前記分離は、前記歪み誘起多孔質層と前記半導体基板を多孔質化した多孔質半導体層との界面の欠陥発生部位で行われることを特徴とする請求項１４又は１５記載の半導体部材の製造方法。
  19. 請求項１から３のいずれか１項に記載の半導体部材の歪み半導体層に絶縁ゲート型電界効果トランジスタを形成した半導体装置。
  20. 半導体基板上に、歪み誘起材料からなる第１の多孔質半導体層と、該第１の多孔質半導体層上に形成された第２の多孔質半導体層と、該第２の多孔質半導体層上に形成された歪み半導体層と、を有することを特徴とする半導体部材。
  21. 前記第２の多孔質半導体層と前記歪み半導体層との間にさらに前記歪み誘起材料と同一材料の半導体層を有することを特徴とする請求項２０に記載の半導体部材。
  22. 前記歪み誘起材料はＳｉＧｅであることを特徴とする請求項２０又は２１に記載の半導体部材。
  23. 前記第２の多孔質半導体層の材料はＳｉまたはＳｉＧｅであることを特徴とする請求項２０から２２のいずれか１項に記載の半導体部材。
  24. 前記第１の多孔質半導体層が歪み緩和していることを特徴とする請求項２０から２３のいずれか１項に記載の半導体部材。
  25. 前記歪み誘起材料からなる第１の多孔質半導体層と前記半導体基板との間に該半導体基板と同一材料の第３の多孔質半導体層を有する請求項２０から２４のいずれか１項に記載の半導体部材。
  26. 半導体基板上に歪み誘起材料を含む第１の半導体層と該第１の半導体層上に第２の半導体層を積層する第１工程と、該歪み誘起材料を含む第１の半導体層と第２の半導体層とを多孔質化して歪み誘起材料からなる第１の多孔質半導体層と第２の多孔質半導体層とを形成する第２工程と、該第２の多孔質半導体層上に歪み半導体層を形成する第３工程と、を含むことを特徴とする半導体部材の製造方法。
  27. 半導体基板上に歪み誘起材料を含む第１の半導体層と該第１の半導体層上に第２の半導体層を積層する第１工程と、該歪み誘起材料を含む第１の半導体層と第２の半導体層とを多孔質化して歪み誘起材料からなる第１の多孔質半導体層と第２の多孔質半導体層とを形成する第２工程と、該第２の多孔質半導体層上にさらに前記歪み誘起材料と同一材料の半導体層と歪み半導体層とを積層する第３工程と、を含むことを特徴とする半導体部材の製造方法。
  28. 前記歪み誘起材料は、シリコンと付加材料とを含み、該付加材料はゲルマニウムあるいは、ガリウムと砒素とを含む材料、あるいはガリウムと燐とを含む材料、あるいはガリウムと窒素とを含む材料などのシリコンとは異なる材料のいずれかであることを特徴とする請求項２６または２７に記載の半導体部材の製造方法。
  29. 前記歪み誘起材料からなる第１の多孔質半導体層と第２の多孔質半導体層は、前記歪み誘起材料を含む第１の半導体層と該第１の半導体層上に積層された第２の半導体層とを陽極化成法を用いて多孔質化することで形成されることを特徴とする請求項２６から２８のいずれか１項に記載の半導体部材の製造方法。
  30. 前記歪み誘起材料を含む第１の半導体層および第２の半導体層の多孔質化とともに、前記歪み誘起材料を含む第１半導体層と前記半導体基板の界面下の前記半導体基板を多孔質化して第３の多孔質半導体層を形成する請求項２６から２９のいずれか１項に記載の半導体部材の製造方法。
  31. 前記歪み誘起材料を含む第１の半導体層および第２の半導体層、および前記歪み半導体層は、ＣＶＤ法により形成されたものであることを特徴とする請求項２６から３０のいずれか１項に記載の半導体部材の製造方法。
  32. 前記歪み誘起材料を含む第１の半導体層は、歪み誘起材料を供給する原料ガスの流量或いは濃度を徐々に又は段階的に変更しながら、ＣＶＤ工程において連続的に形成されたものであることを特徴とする請求項２６から３１のいずれか１項に記載の半導体部材の製造方法。
  33. 請求項２６から３２のいずれか１項に記載の製造方法を用いて作製された半導体部材の歪み半導体層上に絶縁層を形成した第１の部材を用意する工程と、
    前記第１の部材と第２の部材とを前記絶縁層が内側に位置するように貼り合わせ、前記第１の部材から前記絶縁層及び歪みシリコン層を前記第２の部材に移設する移設工程とを含むことを特徴とする半導体部材の製造方法。
  34. 請求項２６から３１のいずれか１項に記載の製造方法により作製された半導体部材からなる第１の部材を用意する工程と、
    前記第１の部材と少なくとも表面が絶縁性材料からなる第２の部材とを前記第１の部材の前記歪み半導体層が内側に位置するように貼り合わせ、前記第１の部材から前記歪み半導体層を前記第２の部材に移設する工程と、を含むことを特徴とする半導体部材の製造方法。
  35. 前記移設工程は、前記歪み誘起材料からなる第１の多孔質半導体層で分離されることで行われることを特徴とする請求項３３又は３４に記載の半導体部材の製造方法。
  36. 前記分離は、前記歪み誘起材料からなる第１の多孔質半導体層内部、前記半導体基板を多孔質化した第３の多孔質半導体層内部、あるいは前記半導体基板又は前記半導体基板を多孔質化した第３の多孔質半導体層と前記歪み誘起材料からなる第１の多孔質半導体層との界面で行われることを特徴とする請求項３３又は３４に記載の半導体部材の製造方法。
  37. 前記分離は、前記歪み誘起材料からなる第１の多孔質層と前記半導体基板を多孔質化した第３の多孔質半導体層との界面の欠陥発生部位で行われることを特徴とする請求項３３又は３４に記載の半導体部材の製造方法。
  38. 請求項２０から２５のいずれか１項に記載の半導体部材の歪み半導体層に絶縁ゲート型電界効果トランジスタを形成した半導体装置。
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