KR100476901B1 - 소이 반도체기판의 형성방법 - Google Patents

소이 반도체기판의 형성방법 Download PDF

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Abstract

소이 반도체기판의 형성방법과 그에 의해 형성된 소이 반도체기판을 제공한다. 이 형성방법은 반도체 기판 상에 매몰 산화층, 확산방지막 및 소이층을 차례로 형성하는 단계를 구비한다. 확산방지막은 매몰 산화층에 비하여 불순물의 확산도가 낮은 절연막으로 형성한다. 이로 인하여, 소이층에 주입되는 불순물들이 매몰 산화층 또는 반도체기판으로 확산되는 것을 방지할 수 있다. 그 결과, 소이층에 형성되는 트렌지스터의 특성열화를 개선할 수 있다.

Description

소이 반도체기판의 형성방법 {Method of forming SOI(Silicon-On-Insulator) semiconductor substrate}
본 발명은 반도체 소자의 형성방법 및 그에 의해 형성된 반도체 소자에 관한 것으로, 특히 소이 반도체기판의 형성방법 및 그에 의해 형성된 소이 반도체기판에 관한 것이다.
반도체 소자를 구성하는 요소 중 반도체기판의 활성영역에 형성되는 불순물 확산층은 트랜지스터의 소오스/드레인 영역 역할을 한다. 일반적으로, 상기 소오스/드레인 영역은 상기 반도체기판과 PN접합을 이루고 있다. 이로 인하여, 상기 반도체기판과 상기 소오스/드레인 영역 사이에 역바이어를 인가함으로써, 전기적인 절연이 이루어진다.
한편, 반도체소자의 고집적화 경향에 따라, 상기 소오스/드레인 영역의 깊이는 점점 줄어들고 있다. 이로 인하여, 상기 소오스/드레인 영역을 통하여 상기 반도체기판으로 누설되는 누설전류가 심각한 문제로 대두 되고 있다. 이를 해결하기 위한 방안으로, 소이(SOI;silicon-on-insulator)층을 갖는 반도체기판이 제안된 바 있다. 상기 소이 기판은 반도체기판의 표면으로 부터 소정의 깊이에 매몰 산화층(buried oxide layer)이 배치된 구조를 갖는다. 상기 매몰 산화층으로 인하여, 상기 소오스/드레인 영역을 통한 누설전류를 방지할 수 있다. 하지만, 상기 소오스/드레인 영역을 형성하는 불순물이 보론(boron)일 경우, 상기 보론이 상기 매몰 산화층으로 확산될 수 있다.
도 1은 종래의 소이 반도체기판에 형성된 트랜지스터를 설명하기 위한 단면도이고, 도 2는 도 1의 I-I'을 따라 취해진 불순물 농도를 보여주는 그래프이다. 도 2의 가로축은 소이층의 표면으로 부터 반도체기판의 깊이를 나타내고, 세로축은 반도체기판의 깊이에 따른 불순물의 농도를 나타낸다.
도 1 및 도 2를 참조하면, 반도체기판(1) 전면 상에 매몰 산화층(2) 및 소이층(3)이 차례로 적층된다. 상기 소이층(3)의 활성영역 상에 상기 활성영역을 가로지르는 게이트 패턴(6)이 배치된다. 상기 게이트 패턴(6)은 상기 활성영역 상에 차례로 적층된 게이트절연막(4) 및 게이트 전극(5)으로 구성된다. 상기 게이트 패턴(6) 양측의 활성영역에 불순물확산층(7)이 배치된다. 상기 불순물확산층(7)은 소오스/드레인 영역에 해당하며, 주입된 불순물들은 보론(boron)들이다. 이로 인해, 상기한 구조를 갖는 트랜지스터는 피모스(PMOS) 트랜지스터임을 알 수 있다.
도 2에 도시된 선(A)는 상기 반도체기판의 깊이에 따른 상기 보론들의 농도를 나타낸다. 상기 선(A)에 나타난 바와 같이, 상기 보론들은 상기 매몰 산화층(2)에 대한 가용성(solubility) 및 확산도로 인하여 상기 매몰 산화층(2)으로 확산될 수 있다. 이에 더하여, 상기 보론들은 상기 매몰 산화층(2)을 통과하여 상기 반도체기판(1)으로 확산될 수 있다. 이로 인하여, 상기 불순물확산층(7)의 저항이 증가하게 되어 트랜지스터의 특성이 열화될 수 있다.
또한, 상기 트랜지스터가 엔모스(NMOS) 트랜지스터 일 경우, 문턱전압을 조절하기 위하여 소오스영역과 드레인 영역 사이의 채널영역에 보론들을 주입하기도 한다.(미도시함) 이 경우에도, 상기 보론들이 상기 매몰 산화층(2) 또는 상기 반도체기판(1)으로 확산될 수 있다. 이로 인하여, 주입된 보론의 농도가 줄어들게 되어 상기 엔모스 트랜지스터의 문턱전압이 변화될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 소이층에 주입되는 불순물들이 매몰 산화층 또는 반도체기판으로 확산되는 것을 방지할 수 있는 소이 반도체기판의 형성방법 및 그에 의해 형성된 소이 반도체기판을 제공하는데 있다.
상술한 기술적 과제를 해결하기 위하여 소이 반도체기판의 형성방법 및 그에 의해 형성된 소이 반도체기판을 제공한다. 본 발명에 따른 형성방법은 서포트 기판(support substrate) 상에 다공성 실리콘층을 형성하는 단계를 포함한다. 상기 다공성 실리콘층 상에 에피택시얼층(epitaxial layer) 및 확산 방지막(diffusion barrier layer)을 차례로 형성한다. 핸들 기판(handle substrate) 상에 매몰 산화층(buried oxide layer)을 형성한다. 상기 확산 방지막과 상기 매몰 산화층을 접촉시켜 본딩(bonding)한다. 상기 확산 방지막을 갖는 상기 서포트 기판을 상기 다공성 실리콘층이 노출될때까지 식각하고, 상기 다공성 실리콘층을 상기 에피택시얼층이 노출될때까지 식각한다. 상기 확산방지막은 상기 매몰 산화층에 비하여 불순물의 확산도가 낮은 절연막으로 형성하며, 상기 에피택시얼층은 소이층이다. 상기 확산 방지막으로 인하여 소이층에 주입되는 불순물들이 상기 매몰 산화층 또는 상기 핸들 기판으로 확산되는 것을 방지할 수 있다.
더 구체적으로, 상기 확산 방지막을 형성하기 전에, 상기 에피택시얼층 상에 버퍼절연막을 더 형성할 수 있다.
본 발명의 다른 실시예에 따른 형성방법은 서포트 기판 내에 수소이온들을 주입하여 상기 서포트 기판의 표면으로 부터 소정의 깊이로 이격된 마이크로버블층을 형성하여 상기 마이크로버블층 상에 소이층을 형성하는 단계를 포함한다. 상기 소이층 상부에 확산방지막을 형성한다. 핸들 기판 상에 매몰 산화층을 형성한다. 상기 확산방지막과 상기 매몰 산화층을 접촉시켜 본딩한다. 본딩된 상기 서포트 기판 및 핸들 기판에 열공정을 진행하여, 상기 서포트 기판을 상기 마이크로 버블층을 기준으로 상기 소이층으로 부터 분리한다. 이때, 상기 확산 방지막은 상기 매몰 산화층에 비하여 불순물의 확산도가 낮은 절연막으로 형성한다.
이에 더하여, 상기 확산 방지막을 형성하기 전에, 상기 소이층 상에 버퍼절연막을 더 형성할 수 있다.
본 발명의 또 다른 실시예에 따른 형성방법은 반도체기판에 산소 이온들을 주입하여 상기 반도체기판의 표면으로 부터 소정의 깊이로 이격된 산소 주입층을 형성하는 단계를 포함한다. 상기 산소 주입층을 갖는 상기 반도체기판에 원소 이온들을 주입하여 상기 산소주입층 상부면과 접촉하고, 상기 반도체기판의 표면으로 부터 상기 소정의 깊이 보다 적은 깊이로 이격된 원소 주입층을 형성한다. 상기 원소 주입층을 갖는 반도체기판에 열공정을 진행하여 매몰 산화층, 확산 방지막 및 소이층을 형성한다. 이때, 상기 산소 주입층은 상기 매몰 산화층으로 형성되고, 상기 원소 주입층은 확산 방지막으로 형성되고, 상기 확산방지막 상부의 상기 반도체기판의 일부는 소이층으로 형성된다.
상술한 기술적 과제를 해결하기 위한 본 발명에 따른 소이 반도체기판은 반도체기판 및 반도체 기판 상에 적층된 매몰 산화층을 포함한다. 상기 매몰 산화층 상에 적층된 소이층이 배치되고, 상기 매몰 산화층과 상기 소이층 사이에 확산 방지막이 개재된다. 상기 확산방지막은 상기 매몰 산화층에 비하여 불순물의 확산도가 낮은 절연막으로 형성한다.
더 구체적으로, 상기 확산 방지막과 상기 소이층 사이에 버퍼절연막이 더 개재될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어 진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우는 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재 될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.
(실시예1)
도 3 내지 도 6은 본 발명의 바람직한 일 실시예에 따른 소이 반도체기판의 형성방법을 설명하기 위한 단면도들이다.
도 3 및 도 4를 참조하면, 단결정 실리콘으로 형성된 서포트 반도체기판(101, support semicondector substrate, 이하 서포트기판으로 표시함) 상에 다공성 실리콘층(102, porous silicon layer)을 형성한다.
상기 다공성 실리콘층(102)을 형성하는 방법은 양극화 방법(anodizing method)을 사용할 수 있다.
상기 양극화 방법을 간략히 설명하면, 먼저, 상기 서포트기판(101)의 표면을 불산(HF)을 포함하는 액상 매개체에 노출시킨다. 상기 서포트기판(101)에 음의 전압을 인가하고, 상기 액상 매개체에 양의 전압을 인가한다. 이로 인하여, 상기 서포트기판(101)의 표면은 부분적으로 산화하고, 상기 산화된 부분들은 상기 불산에 의해 식각된다. 그 결과, 상기 서포트기판(101)의 표면에 구멍이 많은 다공성 실리콘층(102)이 형성된다. 상기 다공성 실리콘층(102)을 형성되는 시간 또는 상기 다공성 실리콘층(102)의 밀도는 상기 전압간에 흐르는 전류의 량 또는 액상 매개체의 농도와 관련이 있다.
상기한 방법으로 형성된 다공성 실리콘층(102)은 상기 서포트기판(101)에 대하여 낮은 밀도를 갖는 반면에, 상기 서포트기판(101)과 같은 단결정의 구조를 갖는다. 상기 다공성 실리콘층(102)은 낮은 밀도로 인하여, 상기 서포트기판(101)에 대하여 식각선택비를 갖는다.
상기 다공성 실리콘층(102) 상에 에피택시얼층(105)를 형성한다. 상기 에피택시얼층(102)은 단결정 구조를 갖는 실리콘층이다. 이는 상기 다공성 실리콘층(102)이 단결정 구조를 갖음에 기인한다. 상기 에피택시얼층(102)은 상기 다공성 실리콘층(102)에 비하여 높은 밀도를 갖는다. 이로 인하여, 상기 다공성 실리콘층(102)은 상기 에피택시얼층(102)에 대하여도 식각 선택비를 갖는다.
상기 에피택시얼층(105) 상에 버퍼절연막(110)을 형성하는 것이 바람직하다. 상기 버퍼절연막(110)은 열산화막으로 형성하는 것이 바람직하며, 이에 더하여, 상기 버퍼절연막(110)은 CVD 실리콘산화막으로 형성할 수도 있다. 상기 버퍼절연막(110) 상에 확산 방지막(115)을 형성한다.
한편, 핸들 반도체 기판(150, handle semiconductor substrate, 이하 핸들기판으로 표시함) 상에 매몰 산화층(155)을 형성한다. 상기 매몰 산화층(155)은 열산화막으로 형성할 수 있다. 이에 더하여, CVD 실리콘 산화막으로 형성할 수 있다.
본 발명의 특징인 상기 확산 방지막(115)은 상기 매몰 산화층(155)에 비하여 불순물 확산도가 낮은 절연막으로 형성한다. 예를 들면, 보론들의 확산도가 낮은 절연막으로 형성하는 것이 바람직하다. 상기 확산방지막(115)은 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 중 선택된 적어도 하나로 형성할 수 있다.
상기 버퍼절연막(110)은 상기 확산방지막(115)과 상기 에피택시얼층(110) 사이의 열팽창 계수 차이에 의한 스트레스를 완화시키는 역활을 한다.
도 5 및 도 6을 참조하면, 상기 서포트기판(101) 상에 배치된 상기 확산 방지막(115)과 상기 핸들기판(150) 상에 배치된 매몰 산화층(155)을 접촉시켜 본딩(bonding)한다. 이때, 본딩된 결합체의 최상부에 상기 서포트기판(101)이 배치되고, 상기 본딩된 결합체의 최하부에 상기 핸들기판(150)이 배치될 수 있다.
이후, 상기 다공성 실리콘층(102)이 상기 서포트기판(101)에 대하여 식각선택비를 갖는 성질을 이용하여, 상기 서포트기판(101)을 상기 다공성 실리콘층(102)이 노출될때까지 식각한다. 이때, 상기 서포트기판(101)을 식각하는 방법은 반응성 이온 식각(Reactive Ion Etch) 방법을 사용할 수 있다.
상기 노출된 다공성 실리콘층(102)을 상기 에피택시얼층(105)이 노출될때까 지 식각한다. 상기 에피택시얼층(105)을 노출시킨 후, 상기 노출된 에피택시얼층(105)의 표면을 평탄화하기 위하여 폴리싱 공정을 더 진행할 수 있다.
이로 인하여, 상기 에피택시얼층(105)과 상기 핸들기판(150)) 사이에 차례로 적층된 상기 매몰 산화층(155), 상기 확산 방지막(115) 및 상기 버퍼절연막이 배치된다. 이때, 상기 에피택시얼층(105)은 소이층(SOI layver; Silicon On Insulator layer) 역할을 한다. 그 결과, 상기한 구조를 갖는 소이층 반도체기판이 형성된다. 상기 확산 방지막(115)으로 인하여, 상기 소이층(105)에 주입되는 불순물들, 예컨대 보론(boron)들이 상기 매몰 산화층(155) 또는 상기 핸들 기판(150)으로 확산되는 것을 방지할 수 있다. 그 결과, 상기 불순물들이 주입하여 형성하는 트랜지스터의 특성열화를 개선할 수 있다.
(실시예 2)
도 7 내지 도 11는 본 발명의 다른 실시예에 따른 소이 반도체기판의 형성방법을 설명하기 위한 단면도들이다.
본 발명의 다른 실시예에 따른 형성방법을 설명하는데 있어서, 상술한 실시예의 구성요소와 같은 성질 또는 기능을 갖는 구성요소는 같은 부호와 명칭을 사용하였다.
도 7, 도 8 및 도 9를 참조하면, 서포트 기판(101)에 수소이온들을 주입(H)하여, 상기 서포트기판(101)의 표면으로 부터 소정의 깊이로 이격된 마이크로버블층(117, microbubbles layer)을 형성한다. 이때, 상기 마이크로 버블층(117) 상의 상기 서포트기판(101)의 일부는 소이층(120)이 된다.
상기 마이크로버블층(117)이 형성되는 과정을 간략히 설명하면, 상기 수소이온들을 주입(H)할때, 소정의 온도에서 진행한다. 예를 들면, 약 500℃로 진행할 수 있다. 상기 수소이온들은 상기 서포트기판(101)으로 부터 이탈할려는 성질이 강하다. 이로 인하여, 상기 주입된 수소 이온들은 상기 소정의 온도에 의하여 얻은 열에너지를 이용하여 상기 서포트기판(101)으로 부터 이탈할려고 한다. 그 결과, 상기 수소이온들이 주입된 장소에 마이크로버블층(117)이 형성된다.
상기 소이층(120) 상에 버퍼절연막(110)을 형성하는 것이 바람직하며, 상기 버퍼절연막(110) 상에 확산방지막(115)을 형성한다.
상기 버퍼절연막(110)은 열산화막으로 형성하는 것이 바람직하다. 이에 더하여, CVD 실리콘 산화막으로 형성할 수도 있다. 상기 버퍼절연막(110)은 상기 확산방지막(115)과 상기 소이층(120) 사이의 스트레스를 완화시키는 역할을 한다.
본 발명의 특징인 상기 확산방지막(115)은 상기 매몰 산화층(155)에 비하여, 불순물들의 확산도가 낮은 절연막으로 형성한다. 예를 들면, 보론들의 확산도가 낮은 절연막으로 형성하는 것이 바람직하다. 상기 확산방지막(115)은 실리콘 질화막(SiN) 및 실리콘 산화 질화막(SiON)중 선택된 적어도 하나로 형성하는 것이 바람직하다.
상기 제1 실시예와 동일한 방법을 사용하여 형성된 핸들기판(150) 상의 매몰 산화층(155)과 상기 확산방지막(115)을 접촉시켜 본딩한다. 이로 인하여, 상기 서포트기판(101)과 상기 핸들기판(150)이 결합된다.
도 10 및 도 11을 참조하면, 결합되어 있는 상기 서포트기판(101)과 상기 핸 들 기판(155)에 또 다른 소정의 온도로 열공정을 진행한다. 이로 인하여, 상기 마이크로 버블층(117) 내의 수소가스들이 열에너지를 얻게 되고, 그 결과, 상기 마이크로버블들이 합쳐진다. 이 과정에서, 상기 서포트기판(101)은 상기 마이크로버블층(117)을 기준으로 상기 소이층(120)으로 부터 분리된다. 이 후, 상기 소이층(120)의 표면을 평탄화 하기 위한 폴리싱 공정을 진행하는 것이 바람직하다.
상술한 형성방법에 의하여, 상기 소이층(120)과 상기 매몰 산화층(155) 사이에 차례로 적층된 확산방지막(115) 및 버퍼절연막(110)이 개재된다. 상기 확산 방지막(115)으로 인하여, 상기 소이층에 주입된 불순물들, 예컨대 보론들이 상기 매몰 산화층(155) 또는 상기 핸들기판(150)으로 확산되는 것을 방지 할 수 있다. 이로 인하여, 상기 불순물들을 주입하여 형성하는 트랜지스터의 특성열화를 방지할 수 있다.
(실시예 3)
도 12 내지 도 14는 본 발명의 또 다른 실시예에 따른 소이 반도체기판의 형성방법을 설명하기 위한 단면도들이다.
도 12, 도 13 및 도 14를 참조하면, 반도체기판(201)에 산소 이온들을 주입(Ia)하여, 상기 반도체기판(201)의 표면으로부터 소정의 깊이로 이격된 산소주입층(205)을 형성한다. 상기 산소 주입층(205)을 갖는 반도체기판(201)에 원소 이온들(element ions)을 주입(Ib)하여, 상기 산소 주입층(205)과 접촉하고, 상기 반도체기판(201)의 표면으로 부터 상기 소정의 깊이 보다 적은 깊이로 이격된 원소 주입층(210)을 형성한다. 이때, 상기 원소 주입층(210) 상에 위치하는 상기 반도체기판(201)의 일부는 소이층(215)을 형성한다.
상기 원소 주입층(210) 및 상기 산소 주입층(205)을 갖는 반도체기판(201)을 소정의 온도로 열공정을 진행한다. 이로 인하여, 매몰 산화층(205a) 및 확산 방지막(210a)이 형성된다. 이때, 상기 산소 주입층(205)은 상기 매몰 산화층(205a)으로 형성되고, 상기 원소 주입층(210)은 상기 확산 방지막(210a)으로 형성된다. 이에 더하여, 상기 소이층(215)은 상기 이온들을 주입(Ia, Ib)할때, 손상된 격자들이 치유될 수 있다.
상기 확산 방지막(210a)은 상기 매몰 산화층(205a)에 비하여 불순물들의 확산도가 낮은 절연막으로 형성한다. 예컨대, 보론들의 확산도가 낮은 절연막으로 형성하는 것이 바람직하다. 상기 확산 방지막(210a)은 실리콘질화막(SiN) 및 실리콘 산화질화막(SiON)중 선택된 적어도 하나로 형성할 수 있다.
상기 확산 방지막(210a)이 실리콘질화막 일 경우, 질소 이온들을 상기 원소 주입층(210)에 주입하는 것이 바람직하며, 상기 확산 방지막(210a)이 실리콘산화 질화막 일 경우, 질소 이온들 및 산소 이온들을 상기 원소 주입층(210)에 주입하는 것이 바람직하다.
상기 확산 방지막(210a)으로 인하여, 상기 소이층(215)에 주입되는 불순물들, 예컨대, 보른들이 상기 매몰 산화층(205) 또는 상기 반도체기판(201)으로 확산되는 것을 방지할 수 있다. 그 결과, 상기 소이층(215)에 형성되는 트랜지스터의 특성 열화를 개선할 수 있다.
도 15는 본 발명에 따른 소이 반도체기판을 설명하기 위한 개략도이다.
본 발명에 따른 반도체 소자는 반도체기판인 핸들 기판(150) 기판 상에 차례로 적층된 매몰 산화층(155), 확산방지막(115), 버퍼절연막(110) 및 소이층(105)을 포함한다.
상기 매몰 산화층(155)은 열산화막으로 이루어지는 것이 바람직하며, 이에 더하여, CVD 실리콘산화막으로 이루어질 수 있다. 상기 확산 방지막(115)은 상기 매몰 산화층(155)에 비하여 불순물들의 확산도가 낮은 절연막으로 형성한다. 예를 들면, 보론들의 확산도가 낮은 절연막을 형성하는 것이 바람직하다. 상기 확산 방지막(115)은 실리콘 질화막 및 실리콘 산화질화막 중 선택된 적어도 하나로 이루어질 수 있다.
상기 확산 방지막(115)으로 인하여, 상기 소이층(105)에 주입된 불순물들, 예컨대, 보론들이 상기 매몰 산화층(155) 또는 상기 핸들 기판(150)으로 확산되는 것을 방지할 수 있다. 그 결과, 상기 소이층(105)에 형성되는 트랜지스터들의 특성 열화를 개선할 수 있다.
상기 버퍼절연막(110)은 열산화막으로 이루어지는 것이 바람직하며, 이에 더하여, CVD 실리콘 산화막으로 이루어질 수도 있다. 상기 버퍼절연막(110)은 상기 소이층(105)과 상기 확산 방지막(115) 사이의 열팽창계수 차이로 인한 스트레스를 방지한다.
상기 소이층(105)은 에피택시얼층으로 이루어질 수 있다. 또한, 서포트 기판의 일부분으로 이루어질수 있다.
상술한 바와 같이 본 발명에 따르면, 반도체기판 상에 차례로 형성된 매몰 산화층과 소이층 사이에 확산방지막을 형성하여, 상기 소이층에 주입되는 불순물들이 상기 매몰 산화층 또는 상기 반도체기판으로 확산되는 것을 방지할 수 있다. 이로 인하여, 상기 소이층에 형성되는 트렌지스터의 특성이 열화되는 현상을 개선할 수 있다.
도 1은 종래의 소이 반도체기판에 형성된 트랜지스터를 설명하기 위한 단면도이다.
도 2는 도 1의 I-I'을 따라 취해진 불순물의 농도를 보여주는 그래프이다.
도 3 내지 도 6은 본 발명의 바람직한 실시예에 따른 소이 반도체기판의 형성방법을 설명하기 위한 단면도들이다.
도 7 내지 도 11는 본 발명의 다른 실시예에 따른 소이 반도체기판의 형성방법을 설명하기 위한 단면도들이다.
도 12 내지 도 14는 본 발명의 또 다른 실시예에 따른 소이 반도체기판의 형성방법을 설명하기 위한 단면도들이다.
도 15는 본 발명에 따른 소이 반도체기판을 설명하기 위한 개략도이다.

Claims (26)

  1. 서포트 기판(support substrate) 상에 다공성 실리콘층을 형성하는 단계;
    상기 다공성 실리콘층 상에 에피택시얼층(epitaxial layer) 및 확산방지막을 차례로 형성하는 단계;
    핸들 기판(handle substrate) 상에 매몰 산화층을 형성하되, 상기 매몰 산화층은 열산화막 또는 CVD 실리콘 산화막으로 형성하는 단계;
    상기 확산방지막과 상기 매몰 산화층을 접촉시켜 본딩(bonding)하는 단계;
    상기 확산 방지막을 갖는 서포트 기판을 상기 다공성 실리콘층이 노출될때까지 식각하는 단계; 및
    상기 다공성 실리콘층을 상기 에피택시얼층이 노출될때까지 식각하는 단계를 포함하되, 상기 확산 방지막은 상기 매몰 산화층에 비하여 불순물들의 확산도가 낮은 절연막인 실리콘질화막 및 실리콘 산화질화막 중에 선택된 적어도 하나로 형성하고, 상기 에피택시얼층은 소이층인 것을 특징으로 하는 소이 반도체기판의 형성방법.
  2. 제 1 항에 있어서,
    상기 다공성 실리콘층은 일반적인 실리콘 반도체기판에 비하여 식각선택비를 갖는 실리콘층인 것을 특징으로 하는 소이 반도체기판의 형성방법.
  3. 제 1 항에 있어서,
    상기 에피택시얼층은 단결정 실리콘층인 것을 특징으로 하는 소이 반도체기 판의 형성방법.
  4. 제 1 항에 있어서,
    상기 확산 방지막을 형성하기 전에,
    상기 에피택시얼층 상에 버퍼절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 소이 반도체기판의 형성방법.
  5. 제 4 항에 있어서,
    상기 버퍼절연막은 열산화막 또는 CVD 실리콘 산화막으로 형성하는 것을 특징으로 하는 소이 반도체기판의 형성방법.
  6. 제 1 항에 있어서,
    상기 확산방지막은 상기 매몰 산화층에 비하여 보론(boron)들의 확산도가 낮은 절연막으로 형성하는 것을 특징으로 소이 반도체기판의 형성방법.
  7. 삭제
  8. 삭제
  9. 제 1 항에 있어서,
    상기 다공성 실리콘층을 식각한 후에,
    상기 소이층의 표면을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 소이 반도체기판의 형성방법.
  10. 서포트 기판 내에 수소이온들을 주입하여 상기 서포트 기판의 표면으로 부터 소정의 깊이로 이격된 마이크로버블층을 형성하여, 상기 마이크로 버블층 상에 소이층을 형성하는 단계;
    상기 소이층 상에 확산방지막을 형성하는 단계;
    핸들 기판 상에 매몰 산화층을 형성하되, 상기 매몰 산화층은 열산화막 또는 CVD 실리콘 산화막으로 형성하는 단계;
    상기 확산 방지막과 상기 매몰 산화층을 접촉시켜 본딩(bonding)하는 단계; 및
    상기 확산방지막을 갖는 서포트 기판을 열공정을 진행하여 상기 마이크로버블층을 기준으로 상기 소이층으로 부터 분리시키는 단계를 포함하되, 상기 확산방지막은 상기 매몰 산화층에 비하여 불순물들의 확산도가 낮은 절연막인 실리콘질화막 및 실리콘 산화질화막 중에 선택된 적어도 하나로 형성하는 것을 특징으로 하는 소이 반도체기판의 형성방법.
  11. 제 10 항에 있어서,
    상기 확산방지막을 형성하기 전에,
    상기 소이층 상에 버퍼절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 소이 반도체기판의 형성방법.
  12. 제 11 항에 있어서,
    상기 버퍼절연막은 열산화막 또는 CVD 실리콘산화막으로 형성하는 것을 특징으로 하는 소이 반도체기판의 형성방법.
  13. 제 10 항에 있어서,
    상기 확산방지막은 상기 매몰 산화층에 비하여 보론들의 확산도가 낮은 절연막으로 형성하는 것을 특징으로 하는 소이 반도체기판의 형성방법.
  14. 삭제
  15. 삭제
  16. 제 10 항에 있어서,
    상기 서포트 기판을 분리하는 단계 후에,
    상기 소이층의 표면을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 소이 반도체기판의 형성방법.
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US10/397,447 US7183172B2 (en) 2002-05-22 2003-03-26 Method of forming silicon-on-insulator (SOI) semiconductor substrate and SOI semiconductor substrate formed thereby
JP2003102997A JP2003347525A (ja) 2002-05-22 2003-04-07 Ｓｏｉ半導体基板の形成方法及びそれにより形成されたｓｏｉ半導体基板
US11/623,384 US20070117300A1 (en) 2002-05-22 2007-01-16 Method of forming silicon-on-insulator (soi) semiconductor substrate and soi semiconductor substrate formed thereby
US11/673,865 US20070128742A1 (en) 2002-05-22 2007-02-12 Method of forming silicon-on-insulator (soi) semiconductor substrate and soi semiconductor substrate formed thereby

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100987794B1 (ko) 2008-12-22 2010-10-13 한국전자통신연구원 반도체 장치의 제조 방법

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7045432B2 (en) * 2004-02-04 2006-05-16 Freescale Semiconductor, Inc. Method for forming a semiconductor device with local semiconductor-on-insulator (SOI)
JP4814498B2 (ja) * 2004-06-18 2011-11-16 シャープ株式会社 半導体基板の製造方法
US7172930B2 (en) * 2004-07-02 2007-02-06 International Business Machines Corporation Strained silicon-on-insulator by anodization of a buried p+ silicon germanium layer
US7115955B2 (en) * 2004-07-30 2006-10-03 International Business Machines Corporation Semiconductor device having a strained raised source/drain
US10374120B2 (en) * 2005-02-18 2019-08-06 Koninklijke Philips N.V. High efficiency solar cells utilizing wafer bonding and layer transfer to integrate non-lattice matched materials
US8101498B2 (en) * 2005-04-21 2012-01-24 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
JP4677331B2 (ja) 2005-11-30 2011-04-27 エルピーダメモリ株式会社 島状の分散構造を備えた半導体チップおよびその製造方法
US7566630B2 (en) * 2006-01-18 2009-07-28 Intel Corporation Buried silicon dioxide / silicon nitride bi-layer insulators and methods of fabricating the same
JP2007273919A (ja) 2006-03-31 2007-10-18 Nec Corp 半導体装置及びその製造方法
KR101244895B1 (ko) * 2006-04-06 2013-03-18 삼성디스플레이 주식회사 박막 트랜지스터 표시판의 제조 방법
EP1858071A1 (en) * 2006-05-18 2007-11-21 S.O.I.TEC. Silicon on Insulator Technologies S.A. Method for fabricating a semiconductor on insulator type wafer and semiconductor on insulator wafer
ATE486366T1 (de) * 2006-12-26 2010-11-15 Soitec Silicon On Insulator Verfahren zum herstellen einer halbleiter-auf- isolator-struktur
US7846817B2 (en) * 2007-03-26 2010-12-07 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20080248629A1 (en) * 2007-04-06 2008-10-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate
US7732301B1 (en) 2007-04-20 2010-06-08 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
JP2008288499A (ja) * 2007-05-21 2008-11-27 Panasonic Corp 半導体装置及びその製造方法
US20090278233A1 (en) * 2007-07-26 2009-11-12 Pinnington Thomas Henry Bonded intermediate substrate and method of making same
FR2919427B1 (fr) * 2007-07-26 2010-12-03 Soitec Silicon On Insulator Structure a reservoir de charges.
US7955950B2 (en) * 2007-10-18 2011-06-07 International Business Machines Corporation Semiconductor-on-insulator substrate with a diffusion barrier
JP2009135453A (ja) * 2007-10-30 2009-06-18 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法、半導体装置及び電子機器
JP5548351B2 (ja) * 2007-11-01 2014-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20110180896A1 (en) * 2010-01-25 2011-07-28 International Business Machines Corporation Method of producing bonded wafer structure with buried oxide/nitride layers
FR2972564B1 (fr) * 2011-03-08 2016-11-04 S O I Tec Silicon On Insulator Tech Procédé de traitement d'une structure de type semi-conducteur sur isolant
US9583414B2 (en) 2013-10-31 2017-02-28 Qorvo Us, Inc. Silicon-on-plastic semiconductor device and method of making the same
US9812350B2 (en) 2013-03-06 2017-11-07 Qorvo Us, Inc. Method of manufacture for a silicon-on-plastic semiconductor device with interfacial adhesion layer
US9824951B2 (en) 2014-09-12 2017-11-21 Qorvo Us, Inc. Printed circuit module having semiconductor device with a polymer substrate and methods of manufacturing the same
US10085352B2 (en) 2014-10-01 2018-09-25 Qorvo Us, Inc. Method for manufacturing an integrated circuit package
US9530709B2 (en) 2014-11-03 2016-12-27 Qorvo Us, Inc. Methods of manufacturing a printed circuit module having a semiconductor device with a protective layer in place of a low-resistivity handle layer
US9613831B2 (en) 2015-03-25 2017-04-04 Qorvo Us, Inc. Encapsulated dies with enhanced thermal performance
US9960145B2 (en) 2015-03-25 2018-05-01 Qorvo Us, Inc. Flip chip module with enhanced properties
US20160343604A1 (en) * 2015-05-22 2016-11-24 Rf Micro Devices, Inc. Substrate structure with embedded layer for post-processing silicon handle elimination
US10276495B2 (en) 2015-09-11 2019-04-30 Qorvo Us, Inc. Backside semiconductor die trimming
US10020405B2 (en) 2016-01-19 2018-07-10 Qorvo Us, Inc. Microelectronics package with integrated sensors
US10090262B2 (en) 2016-05-09 2018-10-02 Qorvo Us, Inc. Microelectronics package with inductive element and magnetically enhanced mold compound component
US10468329B2 (en) 2016-07-18 2019-11-05 Qorvo Us, Inc. Thermally enhanced semiconductor package having field effect transistors with back-gate feature
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
US10103080B2 (en) 2016-06-10 2018-10-16 Qorvo Us, Inc. Thermally enhanced semiconductor package with thermal additive and process for making the same
CN116884928A (zh) 2016-08-12 2023-10-13 Qorvo美国公司 具有增强性能的晶片级封装
EP3497719B1 (en) 2016-08-12 2020-06-10 Qorvo Us, Inc. Wafer-level package with enhanced performance
JP7022112B2 (ja) 2016-08-12 2022-02-17 コーボ ユーエス，インコーポレイティド 性能を向上させたウェーハレベルパッケージ
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
US10090339B2 (en) 2016-10-21 2018-10-02 Qorvo Us, Inc. Radio frequency (RF) switch
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
US10755992B2 (en) 2017-07-06 2020-08-25 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US10366972B2 (en) 2017-09-05 2019-07-30 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US10784233B2 (en) 2017-09-05 2020-09-22 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
FR3079533B1 (fr) * 2018-03-28 2021-04-09 Soitec Silicon On Insulator Procede de fabrication d'une couche monocristalline de materiau lno et substrat pour croissance par epitaxie d'une couche monocristalline de materiau lno
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
US11069590B2 (en) 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
CN109860097B (zh) * 2018-12-28 2021-05-04 中国科学院微电子研究所 一种绝缘体上硅材料及其抗总剂量辐射的加固方法
WO2020154440A1 (en) 2019-01-23 2020-07-30 Qorvo Us, Inc. Rf semiconductor device and manufacturing method thereof
US11387157B2 (en) 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923313B2 (en) 2019-01-23 2024-03-05 Qorvo Us, Inc. RF device without silicon handle substrate for enhanced thermal and electrical performance and methods of forming the same
US20200235040A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07249749A (ja) * 1994-03-11 1995-09-26 Canon Inc Ｓｏｉ基板の作製方法
KR0171067B1 (ko) * 1994-12-05 1999-03-30 문정환 단결정 soi웨이퍼 제조방법
JPH11186187A (ja) * 1997-12-22 1999-07-09 Mitsubishi Materials Silicon Corp Ｓｏｉ基板の製造方法
KR19990063515A (ko) * 1997-12-26 1999-07-26 미따라이 하지메 기판처리방법 및 장치와 soi기판
JPH11251563A (ja) * 1997-12-26 1999-09-17 Canon Inc Ｓｏｉ基板の熱処理方法及び熱処理装置並びにそれを用いたｓｏｉ基板の作製方法
KR19990076227A (ko) * 1998-03-30 1999-10-15 윤종용 소이 제조 방법
JP2002026299A (ja) * 2000-07-04 2002-01-25 Fujitsu Ltd 半導体基板及びその製造方法、並びに半導体装置及びその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5362667A (en) * 1992-07-28 1994-11-08 Harris Corporation Bonded wafer processing
JP3416163B2 (ja) * 1992-01-31 2003-06-16 キヤノン株式会社 半導体基板及びその作製方法
JP3237888B2 (ja) * 1992-01-31 2001-12-10 キヤノン株式会社 半導体基体及びその作製方法
KR100304161B1 (ko) * 1996-12-18 2001-11-30 미다라이 후지오 반도체부재의제조방법
US6159824A (en) * 1997-05-12 2000-12-12 Silicon Genesis Corporation Silicon-on-silicon wafer bonding process using a thin film blister-separation method
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
JP2000012864A (ja) * 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP4313874B2 (ja) * 1999-02-02 2009-08-12 キヤノン株式会社 基板の製造方法
US6468923B1 (en) * 1999-03-26 2002-10-22 Canon Kabushiki Kaisha Method of producing semiconductor member
US6541861B2 (en) * 2000-06-30 2003-04-01 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method including forming step of SOI structure and semiconductor device having SOI structure
JP2002305293A (ja) * 2001-04-06 2002-10-18 Canon Inc 半導体部材の製造方法及び半導体装置の製造方法
KR100456526B1 (ko) * 2001-05-22 2004-11-09 삼성전자주식회사 식각저지막을 갖는 에스오아이 기판, 그 제조방법, 그위에 제작된 에스오아이 집적회로 및 그것을 사용하여에스오아이 집적회로를 제조하는 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07249749A (ja) * 1994-03-11 1995-09-26 Canon Inc Ｓｏｉ基板の作製方法
KR0171067B1 (ko) * 1994-12-05 1999-03-30 문정환 단결정 soi웨이퍼 제조방법
JPH11186187A (ja) * 1997-12-22 1999-07-09 Mitsubishi Materials Silicon Corp Ｓｏｉ基板の製造方法
KR19990063515A (ko) * 1997-12-26 1999-07-26 미따라이 하지메 기판처리방법 및 장치와 soi기판
JPH11251563A (ja) * 1997-12-26 1999-09-17 Canon Inc Ｓｏｉ基板の熱処理方法及び熱処理装置並びにそれを用いたｓｏｉ基板の作製方法
KR19990076227A (ko) * 1998-03-30 1999-10-15 윤종용 소이 제조 방법
JP2002026299A (ja) * 2000-07-04 2002-01-25 Fujitsu Ltd 半導体基板及びその製造方法、並びに半導体装置及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100987794B1 (ko) 2008-12-22 2010-10-13 한국전자통신연구원 반도체 장치의 제조 방법

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