JP5047609B2 - 除去構造を含んでなるウェハーの、その薄層を除去した後の、機械的手段による循環使用 - Google Patents

除去構造を含んでなるウェハーの、その薄層を除去した後の、機械的手段による循環使用 Download PDF

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Description

発明の分野
発明の分野
本発明は、半導体材料の層を除去した後にドナーウェハーを循環使用（再利用）する方法であって、循環使用が、除去を行った側でドナーウェハーの一部を包含する物質を除去することを含んでなる方法、に関する。
発明の背景
除去する前、そのようなドナーウェハーは、基材、および基材上にエピタキシャル堆積させた、除去すべき層を含んでなる。
除去後、除去された層は、大部分、特にマイクロエレクトロニクス、光学、またはオプトエレクトロニクスの分野で、部品が形成される構造と一体化される。
従って、除去すべき層は、一つ以上の特別な基準により決定される高い品質レベルを達成しなければならない。
除去すべき層の品質は、成長担体に、すなわち層をエピタキシャル堆積させる基材の品質に大きく左右される。
そのような高品質基材の形成は、複雑であることが多く、技術的な困難さおよび経済的なコストの上昇が関与する特別な注意を必要とする。
この後者の点は、除去すべき、複合半導体材料、例えば合金、からなる層を考えるとさらに確かであり、エピタキシー基材は、実施が困難で経費がかかることが多い構造を示す必要もある。
従って、緩衝層を含んでなる基材は、そのような実施の困難さを特に示す。
「緩衝層」とは、一般的に第一の結晶性構造、例えば支持基材、と第二の結晶性構造との間の、第一機能として材料の特性、例えば構造的、化学量論的特性または表面原子再結合、を調整する移行層と理解される。
緩衝層の特殊な場合では、緩衝層は、格子パラメータが支持基材のそれと実質的に異なっている第二の結晶性構造を得ることができる。
緩衝層を形成する第一の技術では、厚さの中で組成が漸進的に変化する構造を形成し、それによって緩衝層の成分のゆるやかな変化が格子パラメータのゆるやかな変化と直接関連するように、連続する層を成長させる。
緩衝層上に形成される層、または重なり合った層は、ドナーウェハーから取り外し、受容基材上に移行させ、十分に限定された構造を形成することができる。
緩衝層上に形成された薄い層を移行させる技術の主な用途の一つは、弾性的に応力のかかったシリコンの層を形成することであり、特に、シリコンに張力で応力がかかっている場合であるが、これは、その特性のどれか、例えば材料中の電子移動度、が明らかに改善されるためである。
他の材料、例えばＳｉＧｅ、も実質的に類似の除去を行うことができる。
そのような層を受容基材上に、特に当業者には公知のSmart-Cut（商品名）と呼ばれる方法により移行させることにより、ＳｅＯＩ（絶縁体上の半導体）構造のような構造を形成することができる。
例えば、ＳｉＧｅの弾性的に弛緩した層を除去した後、除去された層を含む、得られた構造は、弛緩したＳｉＧｅ層により張力下に置かれるシリコンのための成長支持体として使用できる。
例として、そのような方法の一例が、L.J. Huang et al.のＩＢＭ文書（「SiGe-On-Insulator prepared by wafer bonding and layer transfer for high-performance field-effect transistors」、Applied Physics Letters, 26/02/2001, Vol. 78, No.9）に記載されており、そこではＳｉ／ＳＧＯＩ構造を形成する方法が記載されている。
緩衝層上成長の他の応用、特にIII−Ｖ族半導体による応用も可能である。
このように、ＧａＡｓを基材とする、またはＩｎＰを基材とするトランジスターも一般的に形成されている。
電子的性能に関して、ＩｎＰはＧａＡｓに対してかなりの優位性を有する。
主にコストおよび実行可能性の理由から、選択される技術は、ＧａＡｓ支持基材上の緩衝層上に成長させることにより得たＩｎＰの除去層を受容基材上に移行させることである。
ある種の除去方法、例えば「エッチ−バック」型の方法、では、除去の際に、支持基材の残りの部分および緩衝層が破壊される。
他の除去方法の中には、支持基材は循環使用されるが、緩衝層は失われるものがある。
緩衝層の形成技術は複雑である。
その上、その結晶学的欠陥の密度を最少に抑えるために、緩衝層の厚さは一般的に非常に大きく、典型的には１〜数マイクロメートルである。
従って、そのような緩衝層の製造は、実行が長く、困難で、経費のかかるものになる。
緩衝層の第二の製造技術は、特に文献第ＷＯ００／１５８８５号明細書に開示されており、その主目的は、Ｇｅ緩衝層により応力がかかったＧｅ層を弾性的に弛緩させることである。
この技術は、特に温度、時間、および化学組成のパラメータに関連する、特殊なエピタキシー条件に基づいている。
第一の技術に対して、この方法には、簡単で、短時間に実行でき、経費がかからないという利点がある。
その上、最終的に得られる緩衝層は、第一の技術により形成される緩衝層程厚くない。
緩衝層を形成する第三の技術は、B. Hoellander et al.により、特に「Strain relaxation of pseudomorphic Si１−ｘGeｘ/Si(100) heterostructures after hydrogen or helium ion implantaion for virtual substrate fabrication」(in Nuclear and Instruments and Methods in Physics Research B 175-177 (2001) 357-367)に開示されている。
この技術では、除去すべき層の中に存在する弾性応力を、水素またはヘリウムを深く注入することにより、弛緩させる。
従って、この観点から、この第三の技術は、前の２つの技術の一方（実施の需要が実質的に少ない）により製造される緩衝層と近い結果を与えることができる。
この方法は、具体的には圧縮で応力がかかったＳｉＧｅ層の弛緩を記載しており、この層はＳｉ基材上に形成されている。
使用する技術では、Ｓｉ基材中の応力のかかった層の表面を通して水素またはヘリウムイオンを特定の深さに注入し、注入された区域より上にあるＳｉの厚さ（この厚さが緩衝層を形成する）中に混乱を発生させ、熱処理の下で、ＳｉＧｅ層の特定の弛緩を引き起こす。
この技術は、短時間で、容易に実行でき、緩衝層を形成する第一の技術よりも経費がかからないと思われる。
この技術を使用する利点は、この弛緩した、または疑似弛緩した層を、後で、特にエレクトロニクスまたはオプトエレクトロニクス用の部品を製造するための構造に一体化することであろう。
しかし、緩衝層を形成するための第一の技術と同様に、最後の２通りの技術の一方により製造される緩衝層は、ドナーウェハーを除去後に循環使用する公知の技術の際に、除去される。
それを実行する際、実施の技術的な困難さが残っている。
発明の概要
発明の概要
本発明は、第一の態様により、半導体材料から選択された材料を含んでなる有用な層を除去した後、ドナーウェハー（該ドナーウェハーは、順に基材および除去構造を含んでなり、該除去構造は、除去前は、除去すべき有用な層を含んでなる）を循環使用するための、除去が行われる側にある物質を除去することを含んでなる方法であって、物質の除去が、物質を除去した後、除去構造の少なくとも一部が残り、この除去構造の少なくとも一部が、少なくとも一個の他の有用な層（該層は、有用な層を再形成する補充工程無しに、循環使用の後に除去できる）を包含するように、機械的手段を使用することを含んでなることを特徴とする、方法を提案することにより、この状況を改善することを目的とする。
第二の態様により、本発明は、ドナーウェハーから有用な層を、該有用な層を受容基材に移行させることにより、除去する方法であって、
（ａ）ドナーウェハーを、除去すべき有用な層の側で、受容基材に結合させること、
（ｂ）ドナーウェハーの除去構造(I)中に含まれる有用な層を剥離すること、
（ｃ）該循環使用をする方法により、ドナーウェハーを循環使用すること
を含んでなることを特徴とする、方法を提案する。
第三の態様により、本発明は、ドナーウェハーから有用な層を周期的に除去する方法であって、有用な層を除去する工程の連続を含んでなり、これらの工程のそれぞれが、請求項１７〜２３のいずれか一項に記載を循環使用する方法に従うことを特徴とする方法を提案する。
第四の態様により、本発明は、先行する請求項のいずれか一項に記載の周期的に除去する方法、または請求項１７〜２３のいずれか一項に記載の方法を、受容基材および有用な層を含んでなり、有用な層が下記の材料、すなわちＳｉＧｅ、Ｓｉ、III−Ｖ族に属する合金［該合金の組成は、（Ａｌ、Ｇａ、Ｉｎ）−（Ｎ、Ｐ、Ａｓ）の可能な組合せの中からそれぞれ選択される］の少なくとも一種、を含んでなる構造の形成に応用することを提案する。
第五の態様により、本発明は、除去により有用な層を備えており、請求項１〜１６のいずれか一項に記載の方法により循環使用することができるドナーウェハーであって、順に基材および除去構造の、有用な層を備えた残りの部分を含んでなることを特徴とし、除去後、除去構造の残りの部分が、少なくとも一個の他の除去すべき有用な層を含むのに十分に厚いことを特徴とするドナーウェハーを提案する。
本発明の他の態様、目的および優位性は、以下に添付の図面を参照しながら、非限定的な例として記載する、本発明の好ましい実施態様の説明を読むことにより、明らかである。
発明の詳細な説明
本発明の主目的は、除去構造を含んでなるウェハーを、少なくとも一個の有用な層（すなわち、除去しているドナーウェハーの一部）を半導体構造中に一体化するために除去した後、循環使用することであり、循環使用は、有用な層を再形成する工程、例えばエピタキシーによる結晶成長工程、を行わずに、除去構造の残りの部分が、その後の、循環使用後の除去で有用な層を再度与えることができるように、実施する。
循環使用は、具体的には、除去構造の、有用な層が含まれている部分の劣化を引き起こさず、それを循環使用した後に、有用な層をなお除去できるような、好適な処理を含んでなるべきである。
特別な配置では、除去できる幾つかの有用な層があり、従って、幾つかの連続した除去を行い、その間に本発明を循環使用する方法を有利に使用できる。
図１ａおよび１ｂに関して、ドナーウェハー１０は、基材および除去構造Ｉから構成されている。
基材１の第一の配置では、基材１は、第一格子パラメータを有する単結晶材料から構成されている。
基材１の第二の配置では、基材１は、支持基材および除去構造Ｉと界面を形成する緩衝構造により構成される「疑似基材」である。
緩衝層として挙動する構造はすべて「緩衝構造」と呼ぶ。
緩衝構造は、表面に、実質的に弛緩した、および／またはかなりの数の構造欠陥を含まない結晶学的構造を有するのが有利である。
緩衝層は、下記の２つの機能、すなわち
−上側層における欠陥密度の低下、
−異なった格子パラメータを有する２つの結晶学的構造の間の格子パラメータを適合させること
の少なくとも一つを有するのが有利である。
第二の機能を果たすために、緩衝層は、その面の一方の近くに、支持基材の格子パラメータと実質的に等しい第一の格子パラメータを有し、他方の面の近くに、除去構造の、緩衝構造のすぐ上にある層の格子パラメータと実質的に等しい第二の格子パラメータを有する。
緩衝層の第一配置では、緩衝層は単一の緩衝層から構成されている。
支持基材上に位置する緩衝層により、その表面に、支持基材の格子パラメータと実質的に異なった格子パラメータを与えることができ、従って、同じドナーウェハー１０上に、支持基材の格子パラメータと異なった格子パラメータを有する層を有することができる。
ある種の用途では、緩衝層により、上にある層が、高密度の欠陥を含むこと、および／またはかなりの応力を受けることを避けることができる。
緩衝層により、ある種の用途では、上にある層が良好な表面状態を有することができる。
緩衝構造を形成する第一技術により、かなりの厚さにわたって格子パラメータを全体的に漸進的に変化させ、２種類の格子パラメータ間で移行させるための、緩衝層を形成する。
そのような層は、一般的に変成層(metamorphic layer)と呼ばれる。
格子パラメータの調整は、緩衝層の厚さ中で連続的な様式で行う。
あるいは、格子パラメータの調整は、「段階的に」行うことができ、各段階は、その下にある段階の格子パラメータとは異なった、実質的に一定の格子パラメータを有する薄い層であり、格子パラメータを段階毎に分離した様式で変化させる。
格子パラメータの調整は、より複雑な形態を有する、例えば組成が様々な率で変化する、率の記号が逆転する、あるいは組成が不連続的にジャンプする、こともできる。
緩衝層中における格子パラメータの進行は、支持基材から出発して、そこにある少なくとも一種の、支持基材中には含まれない原子状元素の濃度を、実質的に漸進的に増加することにより行うのが有利である。
例えば、一元材料の支持基材上に形成される緩衝層は、二元、三元、四元、またはそれ以上の材料からなることができる。緩衝層は、例えば公知の技術、例えばＣＶＤおよびＭＢＥ（それぞれ「化学蒸着」および「分子線エピタキシー」の略号）を使用するエピタキシーにより、支持基材上に成長させて形成するのが有利である。
一般的に、緩衝層は、他の公知の方法のいずれかにより形成し、例えば様々な原子状元素の合金から構成された緩衝層を得ることができる。
必要であれば、緩衝層の下にある支持基材を表面仕上げするための、例えばＣＭＰ研磨による、軽い工程を、緩衝層を形成する前に行うことができる。
別の配置では、第一技術により形成された緩衝層が、緩衝層（第一配置の緩衝層と実質的に同等の）および追加の層により構成される緩衝構造を構成する。
追加の層は、支持基材と緩衝層の間、または緩衝層の上に存在することができる。
第一の特別な場合、この追加層は、第二の緩衝層、例えば欠陥を閉じ込め、それによって緩衝構造上に形成される除去構造Ｉの結晶品質を向上させることができる緩衝層、を構成することができる。
この追加層は、好ましくは一定の材料組成を有する半導体材料から形成する。
その場合、そのような形成すべき追加層の選択された組成および厚さは、この特性を得るための特に重要な基準である。
例えば、エピタキシャル層中の構造的欠陥は、通常、この層の厚さ中で徐々に減少する。
第二の特別な場合、追加層は、緩衝層上に位置し、弛緩した材料の一定組成を有する。
従って、追加層は第二格子パラメータを固定することができる。
追加層は、幾つかの機能、例えばこれら最後の２つの特別な場合の中から選択された機能、も有することができる。
有利な配置では、追加層は緩衝層上に位置し、支持基材の格子パラメータとは実質的に異なった格子パラメータを有する。
この有利な配置の特別な場合、追加層は、緩衝層により弛緩した材料から形成される。
追加層は、例えばＣＶＤまたはＭＢＥによるエピタキシーにより、緩衝層上に成長させることにより形成するのが有利である。
第一実施態様では、追加層の成長は、下にある緩衝層形成のすぐ後に続いてその場で行われ、緩衝層も、この場合における層成長により形成されるのが有利である。
第二の実施態様では、追加層の成長は、下にある緩衝層の、例えばＣＭＰ研磨、熱処理、または他の平滑にする技術による軽い表面仕上げ工程の後に、行う。
緩衝構造を形成する第二技術は、支持基材上に層を表面的に堆積させる技術に基づいており、この表面層は、支持基材表面の隣接する材料の格子パラメータとは実質的に異なった公称格子パラメータを有する。
表面層の堆積は、堆積した層が実質的に塑性欠陥、例えば転位、を含まないように行う。
この表面層は、完成した時に、
−支持基材と接触している、塑性欠陥を閉じ込める第一部分、および
−第一部分により弛緩した、または疑似弛緩した、塑性欠陥をほとんど、または全く含まない第二部分
を有するように形成する。
これによって、堆積した表面層の第一部分は、
・塑性欠陥を閉じ込め、表面層の第二部分を保存し、
・表面層の格子パラメータを基材の格子パラメータに適合させる
ので、緩衝層の役目を果たす。
「閉じ込める」とは、塑性欠陥の大部分が第一部分の中に見られることを意味する。表面層の第二部分は、欠陥を全く含まない訳ではないが、その濃度はマイクロエレクトロニクス用途に許容される。
そのような緩衝層の形成に使用される堆積技術は、堆積の温度および化学組成時間の変化を含むのが有利である。
従って、第一技術により形成される緩衝層と対照的に、厚さ全体にわたって実質的に一定な化学組成を有する緩衝層を形成することができる。
しかし、緩衝層と表面層の第二部分との間には、一つ以上の層を挿入することができる。
緩衝層はさらに、第一技術により形成される緩衝層の最小厚さよりも小さい厚さを有することができる。
文献国際特許第ＷＯ００／１５８８５号明細書は、この最後の技術によりそのような緩衝層を形成する例を開示しており、ＳｉＧｅまたはＧｅを単結晶Ｓｉ支持基材上に堆積させている。
そのような堆積方法は、例えば、下記の工程、すなわち
・第一の予め決められた、安定化した温度４００℃〜５００℃、好ましくは４３０℃〜４６０℃、で、単結晶シリコン支持基材の温度を安定化させる工程、
・該第一の決定された温度で、支持基材上に、所望の最終的な厚さ未満の予め決められた厚さを有するＧｅのベース層が得られるまで、Ｇｅを化学蒸着（ＣＶＤ）させる工程、
・Ｇｅ化学蒸着温度を、予め決められた第一温度から、７５０℃〜８５０℃、好ましくは８００℃〜８５０℃の予め決められた第二温度まで、増加させる工程、および
・該予め決められた第二温度で、単結晶Ｇｅの表面層に所望の最終的な厚さが得られるまで、Ｇｅ化学蒸着を行う工程
により、単結晶Ｇｅを単結晶Ｓｉ支持基材上に堆積させる様式により行うこともできる。
緩衝層は、堆積した層の、支持基材と界面を接する部分であり、ある厚さにわたって伸びており、そこでは結晶学的欠陥の率が限界値よりも高い。
この緩衝層の厚さは、特に０．５〜１ミクロンのオーダーにあり、これは第一技術により形成される緩衝層の厚さよりも小さい。
この層の他の部分は、除去構造Ｉの少なくとも一部である。
そのような堆積方法は、別の方法、例えば文献国際特許第ＷＯ００／１５８８５号明細書により開示されている方法によっても、同様に、行うことができる。
このようにして、ドナーウェハー１０の基材１が形成されており、基材１は、該支持基材および該緩衝層を含んでなる。
緩衝層を形成する第三の技術は、基材１および基材１の上に堆積した層を含んでなる構造に使用される。
この層を構成するのに選択される材料は、基材１の表面の格子パラメータとは実質的に異なった公称格子パラメータを有する材料であり、基材１による圧縮または張力で弾性応力を受けなければならない。
応力がかかった層は、応力がかかった材料の一般的な構造を有するが、弛緩した、または疑似弛緩した材料の一つ以上の厚さも含むことができ、それらの材料は、合計した厚さが応力がかかった層の厚さよりはるかに小さいので、応力がかかった層は、全体的に応力がかかった状態を維持する。
すべての場合で、応力がかかった層は、基材１上に結晶成長、例えば公知の技術を使用するエピタキシー、例えばＣＶＤおよびＭＢＥ、により形成するのが有利である。
結晶学的欠陥、例えば点欠陥または転位のような伸びた欠陥、が多すぎないそのような応力がかかった層を得るには、基材１および応力がかかった層（基材１との界面の近くにある）が、それらの第一および第二公称格子パラメータ間に十分に低い差を示すように、基材１および応力がかかった層を構成する結晶性材料を選択するのが有利である。
例えば、格子パラメータの差は、典型的には約０．５％〜約１．５％であるが、より大きな値を有することもできる。
例えば、III−Ｖ族材料で、Ｇｅは、公称格子パラメータがＳｉのそれよりも約４．２％大きく、従って、Ｇｅ３０％を含むＳｉＧｅは、公称格子パラメータがＳｉのそれよりも約１．１５％大きい。
他方、応力がかかった層は、実質的に一定の固有特性を有するように、および／または将来、受容基材に対して結合（図１ｂに示すように）し易いように、実質的に一定の厚さを有するのが好ましい。
応力がかかった層の弛緩または塑性型内部応力の出現を避けるために、該層の厚さは、さらに、弾性応力の臨界厚さ未満にとどまるべきである。
この弾性応力の臨界厚さは、原則的に、応力がかかった層を構成するように選択する主要材料、および格子パラメータの基材１からの該差によって異なる。
当業者には現状技術水準から、基材１に使用する材料の上に形成される応力がかかった層に使用される弾性応力の臨界厚さが分かる。
形成された後、応力がかかった層は、その成長基材１の格子パラメータに実質的に近い格子パラメータを有し、圧縮または張力下で内部弾性応力を有する。
構造が形成された後、緩衝構造を構成形成する第三の技術は、基材１中に混乱区域を特定の深さで形成する第一工程を含んでなる。
混乱区域とは、周囲の部分に構造的な混乱を形成することができる内部応力を有する区域として定義される。
この混乱区域は、基材１の実質的にすべての表面上に、基材１の表面に対して平行に形成するのが有利である。
そのような脆化区域を形成する方法は、基材１中に原子状化学種を、該特定深さに、特定の注入エネルギーおよび特定の原子状化学種線量で、注入することを含んでなる。
注入の特別な実施態様では、注入される原子状化学種は水素および／またはヘリウムを含んでなる。
これによって、注入により形成されるそのような混乱区域は、その混乱区域に隣接する結晶性網目中にある注入された原子状化学種によりもたらされる内部応力を、あるいは結晶学的欠陥までも、含んでなる。
次いで、これらの内部応力は、上にある区域中に結晶学的混乱を造り出すことができる。
この目的には、この第三の技術より、第二工程を行う際に、
・混乱区域の上にある区域における混乱の出現を促進し、
・この上にある区域におけるこれらの混乱の程度を増加し、
・混乱の出現に続いて、応力がかかった層の少なくとも弾性弛緩を引き起こす
ための好適なパラメータに調節したエネルギーを適切に供給することにより、緩衝区域を形成する。
従って、そのようなエネルギー供給の主目的は、弛緩した応力がかかった層を形成するために、応力がかかった層の弾性応力の少なくとも相対的な弛緩を引き起こすことである。
基材１中の、混乱区域と応力がかかった層の間に含まれる中間区域は、
・転位型の欠陥を閉じ込め、
・基材１の格子パラメータを応力がかかった層の公称格子パラメータに適合させる。
従って、この中間区域は、ここでは緩衝層と考えることができる。
これらの構造変性を引き起こすのに十分な該エネルギー供給を発生するために、熱処理（そのパラメータが好適であれば）を行うのが有利である。
該熱処理は、臨界温度（これを越えると、膨大な数の注入された原子状化学種が脱気される）より実質的に低い温度で行うのが有利である。
これによって、混乱区域における内部応力から出発して、局所的な結晶学的混乱が造り出される。
特に、応力がかかった層の区域における弾性エネルギーを最少に抑えるために、これらの混乱は、主として緩衝層に現れ、熱処理の影響下で振幅が増加する。
これらの混乱が十分に大きくなると、これらの混乱は応力がかかった層に作用し、少なくとも相対的にそこにある弾性応力を弛緩させ、これらの弛緩した応力は、主として、応力がかかった層の材料のそれぞれの公称格子パラメータと基材１の格子パラメータとの間の格子不適合応力である。
しかし、応力がかかった層の弛緩は、該層の厚さにおける非弾性型結晶欠陥、例えば横断転位、によっても達成することができる。
その場合、好適な処理、例えば熱処理、を行い、これらの欠陥の数を減少させることができる。
例えば、転位の密度を、２つの限界値（これらの限界値は、転位密度の間隔を限定し、その中で転位の少なくとも一部が消滅する）の間に入るまで増加することができる好適な処理を使用できる。
いずれの場合も、弛緩した、または疑似弛緩した層が最終的に得られ、この層は、その公称格子パラメータが、成長基材１の公称格子パラメータとは実質的に異なっており、弛緩した応力がかかった層中にマイクロエレクトロニクス部品を形成するのに有害な転位の量が少ない。
この弛緩した、または疑似弛緩した層は、除去構造Ｉの少なくとも一部を構成することができる。
より詳しくは、B. Hoellander et al.の、「Strain relaxation of pseudomorphic Si１−ｘGeｘ/Si(100) heterostructures after hydrogen or helium ion implantaion for virtual substrate fabrication」(in Nuclear and Instruments and Methods in Physics Research B 175-177 (2001) 357-367)と題する文献を参照するとよい。
こうして、緩衝構造を形成するためのこの第三の技術により形成された緩衝層は、上記の緩衝層を形成するこの第三の技術と同様に基材１を構成する。
緩衝層から構成形成する第四の技術は、形成すべき緩衝構造の、表面がレリーフになっている支持基材、および支持基材上への、緩衝構造を構成する元素の堆積に基づいている。
支持基材表面が平らではない場合、緩衝構造を構成する元素の堆積は、形成される緩衝構造に特殊な特性を与える選択的な成長効果および局所的な融着による異方性様式で行われる。
緩衝構造を形成するこの第四の様式は、得られる緩衝構造の特性が、結晶学的欠陥を閉じ込める特性に対応し、緩衝構造上に形成される形成される除去構造が高品質の固有構造を有するように、特殊な技術およびパラメータを実行する。
支持基材の輪郭を選択することは、そのような結果を得るための不可欠なデータの一つである。
特に、輪郭は、ウェハーの全表面に対する影響を均質化するために、支持基材の全表面にわたって周期的に反復するパターンで選択するのが好ましい。
例えば、支持基材は、特定の距離を置いて分離した帯を示すことができる。
そのような帯状の輪郭には、特定の堆積条件下で、帯の近く、特に帯の角部で、エピタキシャル層の転位を濃縮することができる。
その場合、層の、転位の主要部分が濃縮されている厚さが、緩衝層を構成する。
支持基材の全表面にわたって周期的に間隔を置いて配置された帯状の、この特殊な支持基材の表面輪郭に関して、帯は、基材上に形成され、従って、後で堆積させる材料に対してマスクを構成する絶縁材料により構成されるのが有利である。
その上、固体基材とレリーフ構造との間に、緩衝層のための成長基材として作用する結晶材料の中間層を挿入することができ、その場合、絶縁レリーフ構造は、その下にある成長基材上の緩衝構造の成長続行をかき乱さないように十分に細かくする。
この技術は、エピタキシャル側面過成長または(「ＥＬＯＧ」)とも呼ばれ、主としてＭＯＣＶＤ（金属有機化学蒸着）エピタキシーによる窒化物被膜体積に応用される。
基礎として、例えばthe Bulletin of the "Materials Research Community" of May 1998, Volume 23, No. 5, の、Shuji Nakamuraによる「InGaN/GaN/AlGaN-Based Laser Diodes with an Estimated Lifetime of Longer than 10,000 hours」と題する記事を使用できるであろうが、そこではＳｉＯ２の帯形成した構造上でのＧａＮの成長を特に記載している。
このＥＬＯＧによる緩衝構造形成の第四の技術により形成されるＧａＮ構造は、本明細書で例９に記載する。
基材１（緩衝構造を含むか、または含まない）の構造配置が何であれ、該構造は結晶性材料により構成され、除去構造Ｉとの界面の区域で、結晶学的欠陥をほとんど、または全く示さない。
除去構造Ｉを構成する様々な層の少なくとも一部は、基材１上での、例えばＣＶＤまたはＭＢＥによるエピタキシーによる成長により形成するのが有利である。
第一実施態様では、これらの層の少なくとも一部の成長は、それぞれこれらの層の下にある層の形成と連続して直接、その場で行われ、これらの層も、この場合、層成長により形成されるのが有利である。
第二の実施態様では、これらの層の少なくとも一部の成長は、それぞれこれらの層の下にある層の、例えばＣＭＰ研磨、熱処理、または他の平滑化処理による軽い表面仕上げ工程の後に行う。
結晶性材料を含んでなる除去構造Ｉが最後に得られる。
除去構造Ｉは、循環使用の前は、少なくとも２個の有用な層と等しいか、またはそれより大きい厚さを有する。
しかし、除去構造Ｉは、有用な層を除去する際の大部分の時間で形成された欠陥を無くすために循環使用の際に行われる処理中に除去される材料の厚さを含まないようにするために、２個の有用な層よりも大きな厚さを有するのが非常に有利である。
実際、ドナーウェハー１０の表面で、除去後の構造（図１ｃ参照）で直面するのと同様に、粗さ、厚さの不均質、構造的欠陥および／または他の種類の欠陥を発見するのが通常である。
例えば、除去後に、残っているドナーウェハー１０の除去表面の区域で、突起および／または粗い部分が現れることがある。
これらの、除去構造Ｉの表面上に現れる表面レリーフ部分は、除去様式および使用する除去技術によって異なる。
例えば、現在工業界で使用されている種類の除去では、有用な層を、ドナーウェハー１０の表面全体にわたってではなく、ドナーウェハーの一部（一般的に、実質的に中央部分）からのみ除去し、ドナーウェハー１０の表面上の突起部分は残している。これらの突起部分は、一般的に一体的であり、ドナーウェハー１０の表面上の周辺部に位置し、工業界では突起部分をまとめて「除去クラウン」と呼んでいる。
例えば、公知の除去技術、例えば以下に考察する技術、例えばすでに述べたSmart-Cut（商品名）技術、は表面粗さを引き起こすことがある。
従って、除去前の除去構造Ｉは、除去すべき少なくとも２個の有用な層の厚さ、および循環使用の際に除去される最少材料に相当する余裕厚さに等しいか、またはそれより大きな厚さを有するべきである。
従って、余裕厚さは、Smart-Cut（商品名）型除去（以下に考察する）の後に循環使用する場合、典型的にはミクロンのオーダーである。
しかし、この余裕厚さは、効率的な循環使用技術、例えば選択的化学的エッチング、を使用することにより、低減できよう。
本発明による循環使用の際に行われる主要な処理は、除去構造Ｉの、循環使用の後に除去できる、少なくとも一個の別の有用な層を包含する部分を保存するのに適した物質除去処理である。
この／これらの材料除去は、ドナーウェハー１０に対して、すなわち除去構造Ｉの、除去後に残る自由表面で行う。
本発明の状況では、物質の除去はすべて、機械的手段を使用して材料を除去すること（すなわち研磨またはラッピング）を包含する。
この処理は、表面に対して行い、有用な層が除去されている除去構造Ｉの表面部分を除去するのに使用され、特に、除去の際に現れた表面欠陥、例えば転位または点欠陥型の結晶学的混乱、を含む表面厚さを除去することができる。
この処理は、有利なことに、使用した除去技術が除去構造Ｉの厚さの、深い所に存在する欠陥を生じた特殊な場合に、深く実行することができる。
現在使用されている研磨型の機械的手段により物質を除去する技術では、ドナーウェハー１０を研磨ヘッドと、駆動軸を中心にして回転し得る研磨板との間に配置する。
研磨ヘッドおよび研磨板のそれぞれの主要表面は、実質的に平行である。
研磨ヘッドに加えられる力は、ドナーウェハー１０を板の上側面に押し付ける。
次いで、板に対するドナーウェハー１０の回転運動が、ドナーウェハー１０の片面を摩擦し、この面を研磨する。
好ましい様式では、ドナーウェハー１０を取り付けた研磨ヘッドは、研磨を最も均質に行うために、特定の経路に沿って研磨板の上側表面上に配置される。この運動は、例えば特定の軸に沿った往復平行移動でも、あるいはらせん運動でもよい。
研磨板は、構造化された、または織り上げた材料で被覆するのが有利である。
ドナーウェハーに対する板の摩擦作用を潤滑できる研磨溶液を注入するのが有利である。
研磨に続いて、一般的に注入した脱イオン水で、研磨後のウェハー表面の洗浄を行うことができる。
研磨後のすすぎは、研磨と洗浄の間に、一般的に好適な界面活性剤を含む溶液を注入して行うことができる。界面活性剤の第一の機能は、スライスの表面を浸食し続けることがある残留粒子をすすぎ溶液中に最大限に分散させ、それによって粒子の表面上への堆積を少なくし、排出し易くすることである。
これらの溶液の一種以上を注入し、板を覆う布地を湿らせることにより、板は溶液をドナーウェハー１０の表面全体にわたって配分する。
板の第一実施態様では、研磨、すすぎおよび洗浄板の該機能は、単一の板だけで行う。
しかし、方法全体の生産性を向上させるためには、幾つかの板を有する装置が好ましい。
板の第二実施態様では、研磨機能は研磨板で行い、すすぎおよび洗浄の機能は、すすぎ／洗浄板と呼ばれる単一の板で行う。研磨をすすぎ／洗浄から分離したこの実施態様は、すすぎに、板に付着して残ることがある粒子残留物が全く「付いていない」板を使用することにより、すすぎの品質を向上させる。
板の第三の実施態様では、研磨板、すすぎ板、および洗浄板が個別の板である。この実施態様は、第二の実施態様に対して、すすぎを洗浄から分離しており、従って、すすぎ板に付着して残ることがある粒子残留物が全く付いていない板を洗浄に使用することにより、スライス表面の最終的な清浄さを改良する。
研磨に加えて、摩耗粒子、例えばシリカ、を導入して材料の攻撃を改良することができる。
研磨に加えて、化学薬剤を導入し、研磨板により行われる機械的攻撃と、化学的攻撃を併用することができる。
ドナーウェハー１０から物質を除去する有利な実施態様では、やはりＣＭＰと呼ばれるメカノ−ケミカルプラナリゼーションを使用するが、その原理は、研磨板の研磨表面と、摩耗粒子および化学攻撃剤を包含する研磨液を併用することである。
その場合、研磨液は、機械的研磨に加えて、研磨すべきドナーウェハー１０の表面の、攻撃剤による化学的エッチングおよび摩耗粒子による機械的エッチングを共同して行う。
やはり、物質の除去に続いて、ドナーウェハー１０の研磨した表面のすすぎおよび／または洗浄を行う。
すすぎは、場合により、残留する摩耗研磨粒子をより急速に除去するのみならず、化学的研磨作用も行うことに注意する。
事実、研磨の際に使用する化学攻撃剤が塩基性ｐＨを有する場合、研磨溶液に界面活性剤（一般的に酸性）を加えることにより、研磨溶液の化学作用を急停止させることができる。
ある種の半導体材料、例えばシリコン、には、機械的作用よりも、化学作用の方が優勢である（そのような半導体材料の表面研磨の際に使用する摩耗粒子はサイズが小さい）。
そのような酸性界面活性剤によるすすぎは、特にすぐ上の段落に記載する材料には、研磨作用を大きく停止させ、そのスライスに対する影響を制御することができる。このようにして、研磨後の厚さは確保され、再生可能になる。
このようにして、研磨停止の制御、従って、除去される厚さのより正確な制御を行うことができる。
さらに、すすぎ溶液は漸進的に注入するのが好ましく、注入が急速過ぎると、研磨溶液のｐＨが急速に低下し、シリコンのような半導体材料の場合、凝集により摩耗粒子のサイズが増加し、これらの凝集した大きな粒子のために摩耗損傷を引き起こす危険性がある。
層のプラナリゼーションを使用する実施態様の例は、ここでは平面化すべき層が少なくとも部分的にシリコンを包含する場合で記載する。
シリコンの研磨に好適な溶液は、一般的にｐＨが７〜１０、好ましくは８〜１０である塩基性溶液であり、その場合、薬剤は窒素系塩基、例えばアンモニア、である。
摩耗粒子は、好ましくは粒子径が１０分の１ミクロンのオーダーのシリカ分子である。
すすぎを行う場合、界面活性剤を、好ましくはｐＨ３〜５、さらには約４で、ＣＭＣ（臨界ミセル濃度）約０．１％以下で使用する。
すすぎ工程の時間は、研磨時間の５０％のオーダーにあるのが有利である。
これらの機械的またはメカノ−ケミカル手段は、本発明の状況下で、除去する材料の量を制御し、除去構造Ｉの少なくとも一部を保存するのに特に有利である。
しかし、ドナーウェハー１０から物質を除去するのに、材料を攻撃するためのどのような機械的手段、例えばラッピングまたは原子状化学種による爆撃、でも使用できる。
この物質除去は、必要であれば、除去すべき表面をさらに平滑にすることができる熱処理を先行させることができる。
図１ｃに関して、元の緩衝構造の、物質除去の後に残る部分を記号Ｉ’で示す。
場合により、ドナーウェハー１０の、第一循環使用工程の際に物質除去を行った区域における表面状態の仕上げを行い、物質除去の際に生じることがある粗さを除去するのが好ましい。
この目的には、例えば熱処理を行う。
循環使用の後に薄い層を除去し、ドナーウェハー１０を循環使用することを含んでなる全体的な除去方法の一例を図１ａ〜１ｄに示す。
図１ａに関して、前に述べたように、除去構造Ｉは、２個の有用な層と等しいか、またはそれより大きい厚さを有する。
薄い層を除去する方法は図１ｂおよび１ｃに示す。
本発明の好ましい第一の除去工程は、後で剥離させ、所望の層を除去するために、除去構造Ｉ中に脆化区域を造り出す。
そのような脆化区域を造り出すために実行できる幾つかの技術をここで記載する。
当業者には公知のSmart-Cut（商品名）（その説明はウェハー縮小に関する多くの研究に見られる）と呼ばれる第一の技術では、その第一工程で、脆化区域を造り出すための特定のエネルギーを有する原子状化学種（例えば水素イオン）の注入を行う。
第二の技術では、例えばヨーロッパ特許第ＥＰ−Ａ−０８４９７８８号明細書に記載されているように、少なくとも一個の多孔質層を造り出すことにより、脆い界面を形成する。
図１ｂに関して、薄い層の除去に関する第二工程では、受容基材２をドナーウェハー１０の表面に取り付ける。
受容基材２は、第二層３（その一部はドナーウェハー１０から除去されることになる）を支持し、それを外部から来る可能性がある機械的応力から保護するのに十分な剛性を有する機械的支持体を構成する。
この受容基材２は、例えばシリコン、石英、サファイア、ＳｉＣ、または他の種類の材料でよい。
受容基材２は、除去構造Ｉと緊密に接触して配置し、結合させ、その際、基材２と除去構造Ｉとの間に分子結合させるのが有利である。
この結合技術、ならびに代替技術、は、特にQ.Y. Tong, U. GoeseleおよびWileyによる「Semiconductor Wafer Bonding」(Science and Technology, Interscience Technology)と題する文献に記載されている。
この結合には、必要であれば、結合させるべきそれぞれの表面の予備処理および／または熱エネルギーの供給および／または補助的な結合剤の使用を行う。
例えば、結合の最中または直後に熱処理することにより、結合を堅くすることができる。結合は、除去構造Ｉと受容基材２との間に挿入され、特に強力な分子結合を可能にする結合層、例えばシリカ、により制御することもできる。
受容基材２の結合面を構成する材料および／または形成される結合層の材料は、必要であれば、除去される層から出発するＳｅＯＩ構造を形成するために電気的に絶縁性であるのが有利であり、その場合、ＳｅＯＩ構造の半導体層が除去構造Ｉの除去される部分（すなわち有用な層）である。
受容基材２を結合した後、予め形成された脆化区域で剥離させることにより、ドナーウェハー１０の部分を除去する。
該第一技術（Smart-Cut（商品名））では、注入された区域（脆化区域を形成する）に、第二工程で、熱的および／または機械的処理、または他のエネルギー供給、を行い、脆化区域の部分で剥離させる。
該第二技術の場合、脆い層を機械的処理または他のエネルギー供給にかけ、脆化区域の部分で剥離させる。
これら２通りの技術の一つにより脆化区域の部分で剥離させることにより、ウェハー１０の主要部分を除去し、除去された除去構造Ｉの残りの部分（従って、ここでは有用な層を代表する）、可能な結合層、および受容基材２を含んでなる構造を得ることができる。
除去後の構造Ｉ’は、除去構造Ｉの、除去後に残る部分を構成し、ウェハー全体は、後の層を除去する際に再使用するために、循環使用に送られるドナーウェハー１０’を形成する。
そのようなドナーウェハー１０’の循環使用の結果を図１ｄに示す。
循環使用では、すでに上に記載した方法の一つにより、除去後の構造Ｉ’の機械的またはメカノ−ケミカル攻撃を行い、除去後の構造Ｉ’の一部を除去する。
特に除去後の構造Ｉ’が様々な起源の幾つかの層を含んでなる場合、様々な機械的手段により物質除去を行う幾つかの技術もここで実行することができ、例えばＣＭＰによる、および単純な研磨による連続的な攻撃を行うことができる。
材料の機械的攻撃の前および／または後に、表面処理、例えば化学的エッチング、熱処理、または平滑化、を行うことができる。
図１ｄに関して、循環使用後に得られた除去構造Ｉ”は、除去構造Ｉと実質的に同等であり、除去された層および循環使用の際に除去された材料の中間の厚さに近い厚さだけ縮小されている。本発明により、この厚さは、除去できる有用な層を含んでなるのに十分である。
これで、ドナーウェハー１０”は、他の補充工程、例えば結晶成長工程、を行わずに、後になって行う除去の際に、除去構造Ｉ”中で除去される有用な層を与えるのに好適である。
除去前のドナーウェハー１０の特別な配置では、該ウェハーは、除去できる複数の有用な層を含んでなる。
この特別な配置で、本発明の循環使用工程間で幾つかの有用な層を除去できる、本発明の除去構造Ｉに関して、有利な状況下では、有用な層を本発明のドナーウェハー１０から除去する周期的方法を使用し、
・除去工程、および
・本発明の循環使用工程
を順次、繰り返し行う。
周期的に除去する方法を実施する前に、上記基材１の上に薄い層を形成する一つ以上の技術により、本発明のドナーウェハー１０を形成する方法を行うことができる。
本発明の数回除去する方法は、ドナーウェハー１０から出発し、基材１の上に形成された同じ構造Ｉで、補充層を形成する必要無く、および／または基材１の少なくとも一部を回収するための処理を行う必要無く、除去方法全体を実施する時間を節約し、この方法を容易に実行し、先行技術の様々な方法と比較して経済的なコストを大幅に下げることができる。
除去構造Ｉに特定回数の除去および循環使用を行った後、除去回数と除去構造Ｉの厚さとの関係で、残っている除去構造Ｉは、最早、除去すべき有用な層を含むのに十分な厚さではなくなる。
その場合、ドナーウェハー１０は、ほとんど基材１だけで構成されている。
第一の場合、ドナーウェハー１０を廃棄するが、特に基材１が緩衝構造を包含する場合、製造が複雑で、長く、経費がかかることがある基材１の全体が失われる。
第二の、より有利な場合、基材１の少なくとも一部を、循環使用をする方法を実施して回収する。
基材１が緩衝構造を包含する場合、３種類の基材１の循環使用を実施することができる。
−緩衝構造の全体を除去するが、支持基材の、少なくとも緩衝構造が形成されている部分を保存できる循環使用。この循環使用は、基材１の、一般的に形成するのが最も困難で、最も経費がかかる部分が常に失われ、例えば循環使用前の基材と同等の基材１を再形成するのが望ましい場合、緩衝構造を再形成する補足工程を実施する必要がある。
−緩衝構造の一部を除去し、緩衝構造が形成されている支持基材、および緩衝構造の一部、例えば製造に経費がかかる緩衝層、を保存できる循環使用。循環使用の際、例えば、有利なことに、緩衝構造中に用意周到に配置された停止層により停止される物質の選択的除去を行うことができ、循環使用前の基材と同等の基材１を再形成するのが望ましい場合、緩衝構造を再形成する補足工程を実施するのが有利である。
−本来の除去構造Ｉの残っている部分の、少なくとも一部を除去し、基材１の全体を保存できる循環使用。循環使用の際に、除去構造Ｉの残っている部分を表面仕上げする工程（例えばＣＭＰ、熱処理、犠牲酸化、爆撃、または他の平滑化技術により）を行う、および／または例えば除去構造Ｉと基材１との間に用意周到に配置された停止層により停止される、物質の選択的除去を行うことができる。
基材１を循環使用した後、新しい除去構造Ｉを再形成するが、その際、幾つかの有用な層を本発明の方法により除去することができる。
この新しい除去構造Ｉは、循環使用前の除去構造と実質的に同等でよい。
この新しい除去構造Ｉは、形成の特定パラメータを僅かに変えることにより、循環使用前の除去構造Ｉと僅かに異なった構造を有することができる。例えば、材料中の特定の化合物の濃度を僅かに変化させる。
いずれの場合も、除去構造は層成長、例えばＣＶＤまたはＭＢＥによるエピタキシー、により形成するのが有利である。
第一の場合、除去構造Ｉの中に含まれる層の少なくとも一つの成長は、下にある支持層の形成と連続して直接、その場で行われ、これらの層も、この場合、層成長により形成されるのが有利である。
第二の場合、これらの層の少なくとも一つの成長は、下にある支持層の、例えばＣＭＰ研磨、熱処理、または他の平滑化技術による軽い表面仕上げ工程の後に行う。
本明細書の以下の部分で、我々は、幾つかの層を含む構造Ｉを含んでなる、本発明の方法により使用できるドナーウェハー１０の配置の例を提供する。
具体的には、我々は、そのようなドナーウェハー１０に有利に使用できる材料を提供する。
詳細に説明する特定の例に関して、基材１は緩衝構造および支持基材を含んでなり、緩衝構造は支持基材上に形成される。
その場合、緩衝構造は、問題とする例で、その支持基材の区域で第一の格子パラメータ、およびその、上にある除去構造Ｉとの界面の近くで第二の格子パラメータを有する。
そのような緩衝構造は、そのような格子パラメータの適合を行える緩衝層を含んでなる。
この特性を有する緩衝層を得るのに最も頻繁に使用される、緩衝構造（上に記載したような）を形成する第一の方法は、
・支持基材の組成物中に見られる少なくとも一種の原子状元素、および
・支持基材の組成物中にはほとんど、または全く見られない、緩衝層の厚さで漸進的に濃度増加する、少なくとも一種の原子状元素
を含んでなる、幾つかの原子状元素から構成された緩衝層を有することである。
緩衝層中におけるこの元素の等級付けられた濃度は、緩衝層中の格子パラメータが変成様式で漸進的に進行することの第一の要因である。
従って、この配置では、緩衝層は主として合金である。
緩衝基材用の支持基材および緩衝層の組成に選択される原子状元素は、IV属型の、例えばＳｉまたはＧｅでよい。
例えば、この場合、Ｓｉの支持基材およびＳｉＧｅの緩衝層が存在でき、Ｇｅ濃度が、厚さと共に、支持基材との界面における０に近い値から、緩衝層の他方の面における特定値の間で漸進的に増加する。
ここで示す別の場合には、支持基材および／または緩衝層の組成物は、III−Ｖ族の原子状元素の対、例えば可能な組合せ（Ａｌ、Ｇａ、Ｉｎ）−（Ｎ、Ｐ、Ａｓ）の中から選択された対を含んでなることができる。
例えば、この場合、ＡｓＧａの支持基材、およびＡｓおよび／またはＧａを、少なくとも一種の他の元素と共に含んでなり、後者の元素が厚さと共に、支持基材との界面における０に近い値から、緩衝層の他方の面における特定値に漸進的に増加する緩衝層が存在し得る。
支持基材および／または緩衝層の組成物は、II−VI族の原子状元素の対、例えば可能な組合せ（Ｚｎ、Ｃｄ）−（Ｓ、Ｓｅ、Ｔｅ）の中から選択された対、を含んでなることができる。
以下に、そのような配置の幾つかの例を記載する。
最初の３例は、特に、Ｓｉの基材１およびＳｉＧｅの緩衝層および他の、ＳｉおよびＳｉＧｅの層を含んでなるドナーウェハー１０に関する。
これらのウェハー１０は、ＳｉＧｅの除去層および／またはＳＧＯＩ、ＳＯＩ、またはＳｉ／ＳＧＯＩ構造を形成するための応力がかかったＳｉの場合に特に有用である。
以下に、そのような配置の幾つかの例を記載する。
例１ ドナーウェハー１０は、
−基材１（該基材１は、
・Ｓｉの支持基材、
・緩衝構造形成の該第一技術により形成された、緩衝層および追加層を含んでなる、ＳｉＧｅの緩衝構造
から構成されている）、
−除去構造Ｉ（該除去構造Ｉは、ＳｉＧｅおよび場合により弾性応力がかかったＳｉの一個以上の薄い層を含んでなる）
から構成されている。
緩衝層は、好ましくはＧｅ濃度が支持基材との界面から漸進的に増加し、ＳｉＧｅの格子パラメータを上記のように進行させる。
厚さは、表面で良好な構造的弛緩を達成し、格子パラメータの差に関連する欠陥が閉じ込められ、埋め込まれるように、典型的には１〜３マイクロメートルである。
追加層は、ＳｉＧｅの層であり、緩衝層により実質的に弛緩しており、Ｇｅ濃度が一様で、それらの界面の近くで緩衝層のそれと実質的に同等であるのが有利である。
弛緩したＳｉＧｅ層内部のシリコン中のゲルマニウム濃度は、典型的には１５％〜３０％である。
この３０％の限界は、本技術の典型的な限界を代表しているが、これから数年の間に進歩するであろう。
追加層の厚さは、場合により大きく変化することができ、典型的には０．５〜１ミクロンである。
例２ ドナーウェハー１０は、
−基材１（該基材１は、
・Ｓｉの支持基材、
・緩衝構造形成の該第一技術により形成された、ＳｉＧｅの緩衝層および追加のＧｅ層を含んでなる、緩衝構造
から構成されている）、
−除去構造Ｉ（該除去構造Ｉは、除去前は、ＡｓＧａおよび／またはＡｌＧａＡｓを含んでなる）
から構成されている。
緩衝層は、好ましくはＧｅ濃度が支持基材との界面から漸進的に増加し、格子パラメータをＳｉ支持基材の格子パラメータとＧｅ追加層の格子パラメータとの間で進行させる。
この目的には、緩衝層中のＧｅ濃度が、２種類の材料の格子と理論的に完全に一致するように、約０〜約１００％、より正確には約９８％で進行する。
例３ ドナーウェハー１０は、
−Ｓｉにより構成される基材１、
−除去構造Ｉ（該除去構造Ｉは、除去前は、Ｓｉおよび場合により弾性的に応力がかかったＳｉＧｅの一個以上の薄い層を含んでなる）
から構成されている。
例４ ドナーウェハー１０は、
−基材１から構成され、該基材１は、
・Ｓｉの支持基材、
・緩衝層［該緩衝層は、上記の、および国際特許第ＷＯ００／１５８８５号明細書に記載されている、緩衝構造を形成する該第二の特殊技術、すなわち
ＧｅまたはＳｉＧｅの第一層の堆積（上記の、および国際特許第ＷＯ００／１５８８５号明細書に記載されている、緩衝構造を形成する該第二の特殊技術による）、
場合により続いて、所望により使用する、上にある層の結晶学的品質を改良することができる、国際特許第ＷＯ００／１５８８５号明細書に記載されている第二層の堆積（該第二層は、
○緩衝層の第一層がＧｅである場合、ＳｉＧｅ（５０／５０）、
○緩衝層の第一層がＳｉＧｅである場合、応力がかかったＳｉ、
である）
により形成される］、
・除去構造Ｉ（該除去構造Ｉは、下記の材料、すなわちＧｅ、ＳｉＧｅ、Ｓｉの少なくとも一種を含んでなる）
から構成されている。
除去構造Ｉにおける除去は、除去構造Ｉの一連の層または単一層に行うことができる。
この例による除去の後に得られる構造は、埋め込まれた区域でも、転位型の欠陥を含まないことが分かる。
得られるこの種の構造は、補充層（例えばＳｉＧｅ、Ｇｅ、またはＳｉの層上の、応力がかかったシリコンの）をエピタキシャル成長させるのに使用できる。
例５ ドナーウェハー１０は、
−基材１から構成され、該基材１は、
・Ｓｉの支持基材、
・Ｓｉの緩衝層（緩衝構造を形成する該第三の技術により形成される）、
・除去構造Ｉ（該除去構造Ｉは、下記の材料、すなわちＳｉＧｅ、Ｓｉの少なくとも一種を含んでなる）
から構成されている。
このドナーウェハー１０は、緩衝構造を形成する該第三の技術により緩衝層を形成した後に得られるウェハーである。
この緩衝層の第一の実施態様では、除去構造Ｉは、緩衝層の形成前に存在している。
除去前の除去構造は、欠陥、例えば転位、の密度が約１０７ｃｍ−２未満である。
Ｇｅ１５％を含むＳｉＧｅの除去前の除去構造の典型的な厚さ、およびＧｅ３０％を含むＳｉＧｅの除去前の除去構造の典型的な厚さは、それぞれ約２５０ｎｍおよび約１００ｎｍであり、従って、弾性応力のそれぞれの最終的な臨界厚さよりも下にある。
上記のことから、緩衝層は、２つの主要工程、すなわち
・原子状化学種、例えばＨまたはＨｅ、の注入による、Ｓｉの支持基材中における混乱区域の形成、
・除去構造中で弾性応力の少なくとも相対的な弛緩を引き起こすための熱処理
により形成される。
第一工程の際、使用するＨまたはＨｅの注入エネルギー範囲は、典型的には１２〜２５ｋｅＶである。
ＨまたはＨｅの注入量は、典型的には１０１４〜１０１７ｃｍ−２である。
従って、例えば、Ｇｅ１５％を含む除去構造には、Ｈは、約２５ｋｅＶのエネルギーで約３・１０１６ｃｍ−２の注入量で使用するのが好ましい。
従って、例えば、Ｇｅ３０％を含む除去構造には、Ｈは、約１８ｋｅＶのエネルギーで約２・１０１６ｃｍ−２の注入量で使用するのが好ましい。
その場合、基材１における原子状化学種の注入深さは、典型的には約５０ｎｍ〜１００ｎｍである。
第二工程の際に行われる熱処理は、混乱区域と除去構造との間に位置する区域における混乱の数および振幅を著しく増加するのに適しているべきである。
次いで、この混乱が生じる区域が該緩衝層を形成するのである。
次いで、緩衝層における転位により、除去構造の全体的な弛緩が引き起こされる。
熱処理は、好ましくは不活性雰囲気中で行う。
しかし、熱処理は、別の雰囲気、例えば酸化性雰囲気、中で行うこともできる。
従って、この種のドナーウェハー１０に対して行う特別な熱処理は、典型的には４００℃〜１，０００℃の温度で、３０ｓ〜６０分間、特に約５分間〜約１５分間行う。
緩衝層の第二の実施態様では、緩衝構造Ｉが緩衝層の形成前には存在せず、その場合、ドナーウェハーは、下記の形態、すなわち
−Ｓｉの基材１、
−ＳｉＧｅの層（少なくとも１５％のＧｅを含み、ＳｉＧｅが弾性的な応力を受けている）
で現れるのが有利である。
このＳｉＧｅ層を弛緩させる技術およびパラメータは、緩衝層の第一実施態様における技術およびパラメータと実質的に同等である。
緩衝層を形成した後、除去構造Ｉを構成する層は、弛緩した層全体または一連の層を含んでなる。
こうして、この例で提案した第一実施態様と対照的に、除去構造Ｉは緩衝層の後に形成される。
そのような実験的技術に関して、より詳しくは、B. Hoellander et al.の、特に「Strain relaxation of pseudomorphic Si１−ｘGeｘ/Si(100) heterostructures after hydrogen or helium ion implantaion for virtual substrate fabrication」(in Nuclear and Instruments and Methods in Physics Research B 175-177 (2001) 357-367)と題する文献を参照するとよい。
ウェハー１０を受容基材５に結合させた後、上に記載した一種以上の公知の技術により、中間結合層を含めて、または含まずに、除去を行い、次いでウェハーを本発明により循環使用する。
例６ ドナーウェハー１０は、
−基材１［該基材１は、
・支持基材（該支持基材は、上にある緩衝構造との界面の区域にＡｓＧａの少なくとも一つの部分を含んでなる）、
・緩衝構造を形成する該第一技術により形成されたIII−Ｖ族材料の緩衝構造
から構成されている］、
−除去前にIII−Ｖ族材料を含んでなる除去構造Ｉ
から構成される。
この緩衝構造の主目的は、除去構造Ｉの、界面の近くにおける材料の格子パラメータ（例えばＩｎＰの場合には公称値約５．８７オングストローム）を、ＡｓＧａの格子パラメータ（公称値約５．６５オングストローム）に適合させることである。
固体のIII−Ｖ族材料では、そのような緩衝構造の実際的な重要性は、例えば異なった材料、例えば固体ＩｎＰおよび固体ＡｓＧａを比較する場合に現れ、固体ＡｓＧａは、固体ＩｎＰよりも、すでに公知の背面接触技術の実施で、より大きなサイズ（固体ＩｎＰの４インチの代わりに典型的には６インチ）で、例えばより安価であり、半導体市場でより入手し易く、機械的脆さがより低い。
しかし、ＩｎＰの電子的性能は、原則的に、ＡｓＧａのそれよりも優れている。
従って、該ドナーウェハー１０は、例えば寸法６インチのＩｎＰ層の形成に対して、ＡｓＧａ支持基材上に形成し、緩衝構造により弛緩させたＩｎＰを含んでなる除去構造Ｉを提案することにより、解決策を与える。
従って、そのようなドナーウェハー１０が提供できるすべての優位性がここに見られる、すなわち、ドナーウェハー１０は、例えば該固体材料の実施態様で得られている特性に近い特定の品質および特性を移行させるために、III−Ｖ族材料の活性層を形成することができる。
そのようなドナーウェハー１０に含まれる緩衝構造は、厚さが典型的には１ミクロンを超え、特に本発明の循環使用をする方法により、それぞれの除去後に破壊しなくても済む場合、より厚くすることができる。
下にある緩衝構造との界面の区域で実質的に弛緩したＩｎＰを含んでなる除去構造Ｉの例では、基材１の緩衝構造は、ＩｎＧａＡｓから構成され、濃度が０〜約５３％で増加する緩衝層を含んでなるのが有利である。
緩衝構造は、III−Ｖ族材料、例えばＩｎＧａＡｓまたはＩｎＡｌＡｓ、の、原子状元素の濃度が実質的に一定している追加層をさらに含んでなることができる。
除去の特別な場合、少なくとも一つのＩｎＰ層を除去構造Ｉから除去し、受容基材２に移行させる。
これによって、可能な電気的または電子的な特性の優位性が得られる。
これは、例えば、除去した部分がＩｎＧａＡｓまたはＩｎＡｌＡｓをさらに含んでなる場合であり、後者の材料とＩｎＰとの間の電子的帯の不連続性が、除去された層における電子の移動度を大きく改善する。
ドナーウェハー１０の、他のIII−Ｖ族化合物を含んでなる他の配置も可能である。
そのような層除去の応用は、典型的にはＨＥＭＴまたはＨＢＴ（High Electron Mobility TransistorおよびHeterojunction Bipolar Transistor）の実施態様である。
例７ ドナーウェハー１０は、
−基材１［該基材１は、
・支持基材（該支持基材は、上にある緩衝構造との界面の区域にＡｓＧａを含んでなる）、
・緩衝構造を形成する該第一技術により形成された、除去構造Ｉとの界面の区域でＩｎＧａＡｓを含んでなる緩衝構造
から構成されている］、
−除去前にＩｎｘＧａ１−ｘＡｓｙＰ１−ｙを含んでなる除去構造Ｉ
から構成される。この種のドナーウェハー１０は、例６ですでに記載した。
例８ ドナーウェハー１０は、
−基材１［該基材１は、
・サファイアまたはＳｉＣまたはＳｉの支持基材、
・緩衝層を形成する該第一技術により形成された緩衝構造［該緩衝構造は、
ＡｌｘＧａ１−ｘＮ（ｘは、サファイアとの界面から出発して厚さと共に０から１に変化する）の変成緩衝層、
転位型結晶学的欠陥を閉じ込めるためのＧａＮの追加層
から構成されている］、
−窒化物の層を含んでなる除去構造Ｉ
から構成される。
III−Ｖ族窒化物ＧａＮ、ＡｌＮおよびＩｎＮは、マイクロエレクトロニクスの分野で、特に光放射装置、例えばコンパクトディスク上に高密度で記憶されたデータの読み取りおよび書込のような用途向けのレーザー、または新しいディスプレイ技術向けのＥＬダイオード、に重要である。これらの材料はすべて、高出力または高温で作動する電子部品の製造にも指定されている。
除去構造Ｉに含まれる窒化物層の形成様式は、Ｉ族の有機化合物、例えばＧａＮ、ＡｌＮおよびＩｎＮをそれぞれ堆積させるためのトリメチルガリウム、トリメチルアミンアラン(alane)、またはトリメチルインジウム、の堆積による、追加ＧａＮ層上へのエピタキシャル成長である。
本発明はで、これらの窒化物層の幾つかを同じドナーウェハー１０から移行させるために使用する場合、それぞれの層除去間に循環使用工程が関与し、別の除去のための除去構造Ｉの別の層を製造することができる。
例９ ドナーウェハー１０は、
−基材１［該基材１は、
・サファイアまたはＳｉＣまたはＳｉの支持基材、
・ＧａＮの中間層、
・ＳｉＯ２のマスク、
・ＧａＮの緩衝層、
から構成されている］、
−窒化物の層または一連の層（その中の少なくとも一つはＧａＮである）を含んでなる除去構造Ｉ
から構成される。
緩衝層の形成様式は、緩衝層を形成するための該第四の技術の説明で、すでに上に記載した様式であり、窒化物、特にここではＧａＮ、の層をＥＬＯＧ技術により連続的に異方性成長させる。
この配置で使用するＳｉＯ２マスクは、ＧａＮの中間層上に周期的に、相互に実質的に平行に配置された帯の形態を有するのが有利である。
各帯の厚さは、典型的には数１０分の１ミクロンのオーダーにあり、帯の幅は、数ミクロンのオーダーにある。
帯の分離間隔は、典型的には約１０ミクロンまたは１５ミクロンである。
例えば、帯の系は、間隔が１３ミクロン、各帯の厚さが０．２ミクロン、幅が５ミクロンでよい。
一般的な場合で上に記載したように、これらのＳｉＯ２帯は、これらの帯の自由表面の近くで、それらの上に配置されたＧａＮの層中に、局在する転位を引き起こす。
その際、これらの転位がマスクの周囲に局在するＧａＮの厚さが該緩衝層を形成する。
ＧａＮまたは他の、ＧａＮに近い格子パラメータを有する材料の層を緩衝層の上に堆積させ、該除去構造Ｉを形成する。
その場合、この除去構造Ｉは、それぞれ厚さが、除去するのが望ましい有用な層の厚さ以上である少なくとも二つの層を含んでなる。
ＬＯＧ法によるウェハーの形成様式に関して、より詳しくは、「MRS Bulletine」May 1998, Volume 23, No. 5, の、Shuji Nakamuraによる「InGaN/GaN/AlGaN-Based Laser Diodes with an Estimated Lifetime of Longer than 10,000 hours」と題する文献を参照するとよい。
ＩｎＮの層は、例８で記載したように、特にこの除去構造Ｉ中に、その形成の際に一体化することができる。
本明細書に記載する半導体層には、他の構成成分、例えば炭素も、問題とする層中の炭素濃度５０％以下で、特に５％以下で加えることができる。
最後に、本発明は、上記の例に記載した材料のドナーウェハー１０に限定するものではなく、II、III、IV、ＶまたはVI族に属する材料およびIV−VI、III−Ｖ、またはII−VI族に属する合金にも拡張できる。
合金材料の場合、選択する合金は二元、三元、四元、またはそれ以上でよい。
ドナーウェハー１０が緩衝層または緩衝構造を包含する場合、本発明は、第一の機能として、それぞれ異なった格子パラメータを有する２個の隣接する構造間の格子パラメータを適合させることを有する緩衝層または緩衝構造に限定するものではなく、本明細書で最も一般的な様式で定義するようなすべての緩衝層または緩衝構造にも関連する。
有用な層の除去から出発して最終的に得られる構造も、ＳＧＯＩ、ＳＯＩ、またはＳｉ／ＳＧＯＩ構造、トランジスター用のＨＥＭＴおよびＨＢＴ構造、あるいはレーザー用途向けの構造に限定されるものではない。
図１は、順に、薄い層をドナーウェハーから除去すること、および除去後にドナーウェハーを循環使用することを含んでなる、本発明の方法の様々な工程を示す。 図１は、順に、薄い層をドナーウェハーから除去すること、および除去後にドナーウェハーを循環使用することを含んでなる、本発明の方法の様々な工程を示す。 図１は、順に、薄い層をドナーウェハーから除去すること、および除去後にドナーウェハーを循環使用することを含んでなる、本発明の方法の様々な工程を示す。 図１は、順に、薄い層をドナーウェハーから除去すること、および除去後にドナーウェハーを循環使用することを含んでなる、本発明の方法の様々な工程を示す。

Claims (19)

  1. 基材（１）と除去構造（Ｉ）とを順に備えてなるドナーウェハー（１０）を循環使用して、前記ドナーウェハー（１０）から半導体材料から選択された材料を含んでなる有用な層を除去する段階の後、前記基材（１）を再使用する方法であって、
    前記除去構造（Ｉ）は、除去前は、除去すべき前記有用な層を備えてなり、かつ、二つの有用な層よりも厚い厚さを有してなるものであり、
    前記除去する段階は、前記除去構造（Ｉ）から前記有用な層を除去すること、及び、前記有用な層を除去することの後に、前記ドナーウェハー（１０）を循環使用するために機械的手段を使用して前記除去構造の残りの表面を除去することを含んでなり、
    前記除去する段階は、前記有用な層を再形成する補充工程を有しないものであり、
    前記基材（１）が、支持基材と前記除去構造（Ｉ）との間に位置する緩衝層を含んでなり、
    前記緩衝層は、一定の化学組成および前記支持基材との格子不適合を有する結晶性材料とであることにより、結晶学的欠陥を閉じ込めるものであり、
    停止層が前記除去構造（Ｉ）と前記緩衝層との間、又は、前記緩衝層中に配置されており、
    前記除去する段階の後に残っている除去構造が、最早、除去すべき有用な層を含むのに十分な厚さを失っている際に、前記停止層によって停止される、本来の除去構造（Ｉ）の残っている物質を選択的に除去すること、或いは、前記停止層によって停止される、本来の除去構造（Ｉ）の残っている物質及び前記緩衝構造の一部を選択的に除去すること、及び、
    二つの有用な層よりも厚い厚さを有してなる新しい除去構造（Ｉ）を再形成すること、或いは、前記緩衝構造の一部及び二つの有用な層よりも厚い厚さを有してなる新しい除去構造（Ｉ）を再形成することにより、前記基材（１）を再使用する、方法。
  2. 前記物質の除去の際に、前記機械的手段の使用が、研磨を含んでなる、請求項１に記載の方法。
  3. 前記物質の除去の際に、前記機械的手段の使用が、摩耗研磨を含んでなる、請求項１に記載の方法。
  4. 前記物質の除去の際に、前記機械的手段の使用が、化学的エッチングを伴うものである、請求項１〜３のいずれか一項に記載の方法。
  5. 前記機械的手段の使用を包含する前記物質除去が、化学的および機械的プラナリゼーション（ＣＭＰ）を含んでなる、請求項１に記載の方法。
  6. 前記機械的手段の使用の前および／または後に表面仕上げ処理を行う、請求項１〜５のいずれか一項に記載の方法。
  7. 前記表面仕上げ処理が、熱処理を含んでなる、請求項１〜６のいずれか一項に記載の方法。
  8. 前記緩衝層が、Ｓｉ、ＳｉＧｅ、Ｇｅ、または窒化物材料であり、
    前記除去構造（Ｉ）が、下記の材料：弾性的に応力がかかったＳｉ、ＳｉＧｅまたはＧｅまたは窒化物材料の少なくとも一種を含んでなる、請求項１〜７のいずれか一項に記載の方法。
  9. 前記ドナーウェハー（１０）が、炭素をさらに包含する少なくとも一個の層を備えてなり、該層中の炭素濃度が実質的に５０％以下である、請求項１〜８のいずれか一項に記載の方法。
  10. 前記ドナーウェハー（１０）が、炭素をさらに包含する少なくとも一個の層を備えてなり、該層中の炭素濃度が実質的に５％以下である、請求項１〜９のいずれか一項に記載の方法。
  11. 前記有用な層を除去することが、
    前記除去構造（Ｉ）又は前記除去構造（Ｉ）の残りの部分（Ｉ’’）において、前記有用な層の下に位置する脆化区域を形成し、
    除去すべき前記有用な層の側で、前記ドナーウェハー（１０）を受容基材（２）に結合し、
    前記ドナーウェハー（１０）から前記有用な層を含んでなる構造を剥離するために、前記脆化区域にエネルギーを供給することにより行われるものである、請求項１〜１０のいずれか一項に記載の方法。
  12. 前記除去構造（Ｉ、Ｉ’’）と、前記受容基材（２）との間に挿入される、結合層を形成することをさらに含んでなる、請求項１１に記載の方法。
  13. 前記脆化区域の形成が、原子状化学種の注入により行われる、請求項１１に記載の方法。
  14. 前記注入される原子状化学種が水素および／またはヘリウムを含んでなる、請求項１３に記載の方法。
  15. 前記脆化区域が、多孔質化により形成されてなる、請求項１１に記載の方法。
  16. 剥離する工程の後に、剥離を行う区域にある有用な層上での表面仕上げ工程を含んでなる、請求項１１〜１５のいずれか一項に記載の方法。
  17. 構造形成のために、請求項１１〜１６のいずれか一項に記載の方法を使用する方法であって、
    前記構造が、前記受容基材（２）および前記有用な層とを備えてなり、
    前記有用な層が、下記の材料：ＳｉＧｅ、Ｓｉ、III−Ｖ族に属する合金の少なくとも一種を含んでなり、
    該合金の組成が、（Ａｌ、Ｇａ、Ｉｎ）−（Ｎ、Ｐ、Ａｓ）の可能な組合せの中からそれぞれ選択されるものである、方法。
  18. 絶縁体構造上の半導体の形成のために、請求項１１〜１６のいずれか一項に記載の方法を使用する方法であって、
    前記構造が、前記受容基材（２）および前記有用な層を備えてなり、
    前記有用な層が、絶縁体構造上の半導体の半導体層の少なくとも一部である、方法。
  19. 請求項１〜１６のいずれか一項に記載の方法において使用可能な、ドナーウェハー（１０）であって、
    基材（１）と、二つの有用な層よりも厚い厚さを有してなる除去構造（Ｉ）とを順に備えてなり、
    前記基材（１）が、支持基材と、及び緩衝層とを備えてなり、
    前記緩衝層は、前記支持基材と前記除去構造との間に位置してなり、
    前記緩衝層は、結晶性材料であり、一定の化学組成及び前記支持基材との格子不適合とを有することにより、前記緩衝層が結晶学的欠陥を閉じ込めるものであり、
    停止層が前記除去構造と前記緩衝層との間、又は、前記緩衝層中に配置されている、ドナーウェハー（１０）。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9524869B2 (en) 2004-03-11 2016-12-20 Epistar Corporation Nitride-based semiconductor light-emitting device
US20140017840A1 (en) * 2004-03-11 2014-01-16 Epistar Corporation Nitride-based light-emitting device
US9011598B2 (en) 2004-06-03 2015-04-21 Soitec Method for making a composite substrate and composite substrate according to the method
DE102004062290A1 (de) * 2004-12-23 2006-07-06 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterchips
DE102005052357A1 (de) 2005-09-01 2007-03-15 Osram Opto Semiconductors Gmbh Verfahren zum lateralen Zertrennen eines Halbleiterwafers und optoelektronisches Bauelement
EP1777735A3 (fr) * 2005-10-18 2009-08-19 S.O.I.Tec Silicon on Insulator Technologies Procédé de recyclage d'une plaquette donneuse épitaxiée
FR2892230B1 (fr) * 2005-10-19 2008-07-04 Soitec Silicon On Insulator Traitement d'une couche de germamium
US7785995B2 (en) * 2006-05-09 2010-08-31 Asm America, Inc. Semiconductor buffer structures
US7608526B2 (en) * 2006-07-24 2009-10-27 Asm America, Inc. Strained layers within semiconductor buffer structures
JP4321595B2 (ja) * 2007-01-23 2009-08-26 住友電気工業株式会社 Ｉｉｉ−ｖ族化合物半導体基板の製造方法
FR2929758B1 (fr) 2008-04-07 2011-02-11 Commissariat Energie Atomique Procede de transfert a l'aide d'un substrat ferroelectrique
US20100044827A1 (en) * 2008-08-22 2010-02-25 Kinik Company Method for making a substrate structure comprising a film and substrate structure made by same method
TWI494682B (zh) * 2009-11-18 2015-08-01 Hoya Corp 基板之再生方法、光罩基底之製造方法、附多層反射膜基板之製造方法及反射型光罩基底之製造方法
US9127345B2 (en) 2012-03-06 2015-09-08 Asm America, Inc. Methods for depositing an epitaxial silicon germanium layer having a germanium to silicon ratio greater than 1:1 using silylgermane and a diluent
US9171715B2 (en) 2012-09-05 2015-10-27 Asm Ip Holding B.V. Atomic layer deposition of GeO2
US10535685B2 (en) 2013-12-02 2020-01-14 The Regents Of The University Of Michigan Fabrication of thin-film electronic devices with non-destructive wafer reuse
US9218963B2 (en) 2013-12-19 2015-12-22 Asm Ip Holding B.V. Cyclical deposition of germanium
US20180019169A1 (en) * 2016-07-12 2018-01-18 QMAT, Inc. Backing substrate stabilizing donor substrate for implant or reclamation

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5874747A (en) * 1996-02-05 1999-02-23 Advanced Technology Materials, Inc. High brightness electroluminescent device emitting in the green to ultraviolet spectrum and method of making the same
US6159825A (en) * 1997-05-12 2000-12-12 Silicon Genesis Corporation Controlled cleavage thin film separation process using a reusable substrate
FR2775121B1 (fr) 1998-02-13 2000-05-05 Picogiga Sa Procede de fabrication de substrats en film mince de materiau semiconducteur, structures epitaxiales de materiau semiconducteur formees sur de tels substrats, et composants obtenus a partir de ces structures
JP3500063B2 (ja) * 1998-04-23 2004-02-23 信越半導体株式会社 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
FR2783254B1 (fr) 1998-09-10 2000-11-10 France Telecom Procede d'obtention d'une couche de germanium monocristallin sur un substrat de silicium monocristallin,et produits obtenus
JP2000223682A (ja) * 1999-02-02 2000-08-11 Canon Inc 基体の処理方法及び半導体基板の製造方法
US6350993B1 (en) * 1999-03-12 2002-02-26 International Business Machines Corporation High speed composite p-channel Si/SiGe heterostructure for field effect devices
JP2000349266A (ja) * 1999-03-26 2000-12-15 Canon Inc 半導体部材の製造方法、半導体基体の利用方法、半導体部材の製造システム、半導体部材の生産管理方法及び堆積膜形成装置の利用方法
FR2794893B1 (fr) * 1999-06-14 2001-09-14 France Telecom Procede de fabrication d'un substrat de silicium comportant une mince couche d'oxyde de silicium ensevelie
US6500732B1 (en) * 1999-08-10 2002-12-31 Silicon Genesis Corporation Cleaving process to fabricate multilayered substrates using low implantation doses
FR2797713B1 (fr) * 1999-08-20 2002-08-02 Soitec Silicon On Insulator Procede de traitement de substrats pour la microelectronique et substrats obtenus par ce procede
US6690043B1 (en) * 1999-11-26 2004-02-10 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP3943782B2 (ja) * 1999-11-29 2007-07-11 信越半導体株式会社 剥離ウエーハの再生処理方法及び再生処理された剥離ウエーハ
FR2809867B1 (fr) * 2000-05-30 2003-10-24 Commissariat Energie Atomique Substrat fragilise et procede de fabrication d'un tel substrat
DE60125952T2 (de) * 2000-08-16 2007-08-02 Massachusetts Institute Of Technology, Cambridge Verfahren für die herstellung eines halbleiterartikels mittels graduellem epitaktischen wachsen
JP3589185B2 (ja) * 2000-08-24 2004-11-17 日亜化学工業株式会社 窒化物半導体の成長方法と窒化物半導体基板
US6524935B1 (en) * 2000-09-29 2003-02-25 International Business Machines Corporation Preparation of strained Si/SiGe on insulator by hydrogen induced layer transfer technique
US6890835B1 (en) * 2000-10-19 2005-05-10 International Business Machines Corporation Layer transfer of low defect SiGe using an etch-back process
KR20030074824A (ko) * 2001-02-14 2003-09-19 도요다 고세이 가부시키가이샤 반도체 결정의 제조 방법 및 반도체 발광 소자
US20040029365A1 (en) * 2001-05-07 2004-02-12 Linthicum Kevin J. Methods of fabricating gallium nitride microelectronic layers on silicon layers and gallium nitride microelectronic structures formed thereby
FR2838865B1 (fr) * 2002-04-23 2005-10-14 Soitec Silicon On Insulator Procede de fabrication d'un substrat avec couche utile sur support de resistivite elevee
US6953736B2 (en) 2002-07-09 2005-10-11 S.O.I.Tec Silicon On Insulator Technologies S.A. Process for transferring a layer of strained semiconductor material
EP1429381B1 (en) * 2002-12-10 2011-07-06 S.O.I.Tec Silicon on Insulator Technologies A method for manufacturing a material compound
ATE426918T1 (de) * 2003-01-07 2009-04-15 Soitec Silicon On Insulator Recycling eines wafers mit einer mehrschichtstruktur nach dem abnehmen einer dunnen schicht
FR2858875B1 (fr) * 2003-08-12 2006-02-10 Soitec Silicon On Insulator Procede de realisation de couches minces de materiau semi-conducteur a partir d'une plaquette donneuse

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