JP2009260313A - Ｓｏｉ基板の作製方法及び半導体装置の作製方法 - Google Patents

Abstract

【課題】結晶欠陥が存在する単結晶半導体基板を用いたとしても単結晶半導体層の結晶欠陥が低減されたＳＯＩ基板の作製方法を提供することを目的の一とする。
【解決手段】単結晶半導体基板に第１の酸化膜を形成し、第１の酸化膜を除去し、第１の酸化膜が除去された単結晶半導体基板の表面に対してレーザ光を照射し、単結晶半導体基板に第２の酸化膜を形成し、第２の酸化膜を介して単結晶半導体基板にイオンを照射することにより、単結晶半導体基板中に脆化領域を形成し、第２の酸化膜と半導体基板とが向かい合うように接着させ、熱処理を行うことにより、脆化領域において単結晶半導体基板を分割して、単結晶半導体層が接着された半導体基板を得る。
【選択図】図１

Description

本発明は、絶縁膜上に形成された半導体層を有するＳＯＩ基板の作製方法及び半導体装置の作製方法に関する。

近年、バルク状のシリコンウエハに代わり、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を使った集積回路が開発されている。絶縁膜上に形成された薄いシリコンウエハの特長を生かすことで、集積回路のトランジスタの半導体層を完全に分離して形成することができ、またトランジスタを完全空乏型とすることができるため、高集積、高速駆動、低消費電力など付加価値の高い半導体集積回路が実現できる。

ＳＯＩ基板として、ＳＩＭＯＸ基板、貼り合わせ基板が知られている。例えば、ＳＩＭＯＸ基板は、シリコンウエハに酸素イオンを注入し、１３００℃以上で熱処理して埋め込み酸化膜（ＢＯＸ層）を形成することにより、基板表面にシリコンウエハを形成してＳＯＩ構造を得ている。

貼り合わせ基板は、酸化膜を介して２枚のシリコンウエハ（ベース基板及びボンド基板）を貼り合わせ、一方のシリコンウエハ（ボンド基板）を裏面（貼り合わせた面ではない面）から薄膜化することにより、シリコンウエハを形成してＳＯＩ構造を得ている。研削や研磨では均一なシリコンウエハを形成することが難しいため、スマートカット（登録商標）と呼ばれる水素イオン注入を利用する技術が提案されている（例えば、特許文献１）。

このＳＯＩ基板の作製方法の概要を説明すると、イオンインプランテーション法によりシリコンウエハに水素イオンを注入することによって、シリコンウエハ表面から所定の深さに脆化領域を形成する。次に、ベース基板となる別のシリコンウエハを酸化して酸化シリコン膜を形成する。その後、水素イオンを注入したシリコンウエハとベース基板となるシリコンウエハの酸化シリコン膜とを接合させて、２枚の単結晶シリコン基板を貼り合わせる。そして、加熱処理によって、イオン注入層を劈開面としてシリコンウエハを劈開させることで、ベース基板となるシリコンウエハに薄い単結晶シリコン層が貼りつけられた基板が形成される。

イオンインプランテーション法は、真空中で試料に注入したい粒子をイオン化し、電界により加速して、試料に注入する方法である。イオン注入法を用いたイオン注入装置は、イオン源、質量分離部、加速部、ビーム操作部（静電スキャン）、注入室（エンドステーション）、及び真空排気装置から構成される。また、イオンビームの断面は不均一であるため、試料面上での均一性を得るために、イオンビームを電気的に走査する。また、注入した粒子は深さ方向にガウス分布を示す。

また、ＳＯＩ基板を用いた半導体装置の一例として、スマートカットを利用して耐熱性の高い基板を支持基板とし用いる半導体装置の作製方法を開示されている（特許文献２参照）。

特開平５−２１１１２８号公報 特開２０００−０１２８６４号公報

一般に上記のようなＳＯＩ基板の作製には、チョクラルスキー法（ＣＺ法）により製造されたシリコンウエハが用いられる。このＣＺ法によって作製されたシリコンウエハには、結晶成長時に導入された結晶欠陥が存在している。このような結晶欠陥は、ウエハの加工時、ＳＯＩ基板の製造時及び半導体装置製造の過程で様々な結晶欠陥を発生させる原因となっている。

したがって、このような結晶欠陥を有するシリコンウエハを用いてＳＯＩ基板を作製すると、結晶性の高いＳＯＩ基板を得ることが難しいという問題がある。また、ＳＯＩ基板に結晶欠陥が存在すると、半導体装置の特性に大きな影響を与えることになる。

また、単結晶シリコン層が分離された後のシリコンウエハを再利用する場合に、シリコンウエハ中や表面は、結晶欠陥や分離によるダメージが残存しており、結晶性が損なわれているため、結晶性の高いＳＯＩ基板を得ることが難しくなる。

そこで、本発明の一態様は、単結晶半導体層の結晶欠陥が低減されたＳＯＩ基板の作製方法を提供することを目的の一とする。また、このようなＳＯＩ基板を用いた優れた電気特性を有する半導体装置の作製方法を提供することを目的の一とする。

本発明の一態様に係るＳＯＩ基板の作製方法は、単結晶半導体基板に熱酸化処理を行うことにより酸化膜を形成し、該酸化膜を除去し、該酸化膜を除去した後にレーザ光を照射し、さらに単結晶半導体基板に熱酸化処理を行うことにより酸化膜を形成することを特徴としている。以下に、本発明の一態様の具体的な構成について説明する。

本発明の一態様に係るＳＯＩ基板の作製方法の一は、単結晶半導体基板に第１の熱酸化処理を行うことにより第１の酸化膜を形成し、単結晶半導体基板に形成された第１の酸化膜を除去し、第１の酸化膜が除去された単結晶半導体基板の表面に対してレーザ光を照射し、単結晶半導体基板に第２の熱酸化処理を行うことに第２の酸化膜を形成し、第２の酸化膜を介して単結晶半導体基板にイオンを照射することにより、単結晶半導体基板中に脆化領域を形成し、第２の酸化膜と半導体基板の一方の面とが向かい合うように接着させ、熱処理を行うことにより、脆化領域において単結晶半導体基板を分割して、単結晶半導体層が接着された半導体基板と単結晶半導体基板とに分離し、半導体基板に接着された単結晶半導体層に対してレーザ光を照射して、単結晶半導体層を溶融することで、単結晶半導体層を再単結晶化させることを特徴としている。

本明細書において、「単結晶」とは、結晶面、又は結晶軸が揃っている結晶であり、それを構成している原子又は分子が空間的に規則正しい配列になっているものをいう。もっとも、単結晶は原子が規則正しく配列することによって構成されるものであるが、一部にこの配列の乱れがある格子欠陥を含むもの、意図的又は意図しないに格子歪みを有するものも含まれる。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路及び電子機器は全て半導体装置である。

また、本明細書において表示装置とは、液晶表示装置や発光表示装置を含む。液晶表示装置は液晶素子を含み、発光装置は、発光素子を含む。発光素子は、電流又は電圧によって輝度が抑制される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｃｅｎｃｅ）、有機ＥＬ等が含まれる。

本発明の一態様は、ＳＯＩ基板の製造時や半導体装置の製造時において、単結晶半導体層に発生する結晶欠陥が低減されたＳＯＩ基板を製造することができる。このようなＳＯＩ基板を用いて、優れた電気特性を有する半導体装置を製造することができる。

ＳＯＩ基板の作製方法の一例を示す図。 （Ａ）計算モデル、（Ｂ）（Ａ）のＹＺ平面の断面図。 計算による構造変化の様子（ＹＺ平面の断面図）。 計算による構造変化の様子（ＹＺ平面の断面図）。 ＳＯＩ基板の構成の一例を示す図。 ＳＯＩ基板の構成の一例を示す図。 ＳＯＩ基板の構成の一例を示す図。 水素イオン種のエネルギーダイアグラムについて示す図である。 イオンの質量分析結果を示す図である。 イオンの質量分析結果を示す図である。 加速電圧を８０ｋＶとした場合の水素原子の深さ方向のプロファイル（実測値及び計算値）を示す図である。 加速電圧を８０ｋＶとした場合の水素原子の深さ方向のプロファイル（実測値、計算値、及びフィッティング関数）を示す図である。 加速電圧を６０ｋＶとした場合の水素原子の深さ方向のプロファイル（実測値、計算値、及びフィッティング関数）を示す図である。 加速電圧を４０ｋＶとした場合の水素原子の深さ方向のプロファイル（実測値、計算値、及びフィッティング関数）を示す図である。 フィッティングパラメータの比（水素原子比及び水素イオン種比）をまとめた図である。 ＳＯＩ基板の作製方法の一例を示す図。 トランジスタの作製方法の一例について説明する断面図である。 トランジスタの作製方法の一例について説明する断面図である。 トランジスタの作製方法の一例について説明する断面図である。 トランジスタの作製方法の一例について説明する平面図である。 マイクロプロセッサの構成の一例を示すブロック図。 ＲＦＣＰＵの構成の一例を示すブロック図。 （Ａ）エレクトロルミネセンス表示装置の画素の平面図。（Ｂ）Ｊ−Ｋ切断線による図２３（Ａ）の断面図。 ＳＯＩ基板を用いた電子機器の一例を示す図。 ＳＯＩ基板を用いた電子機器の一例を示す図。

以下に、本発明の実施の形態を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態では、ＳＯＩ基板の作製方法の一例に関して図面を参照して説明する。具体的には、単結晶半導体基板に熱酸化処理を行うことにより単結晶半導体基板上に酸化膜を形成し、該酸化膜を除去した後にレーザを照射する方法について説明する。

まず、単結晶半導体基板１０１を準備し、該単結晶半導体基板１０１を硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、塩酸過酸化水素水混合溶液（ＨＰＭ）、希フッ酸（ＤＨＦ）、オゾン水などを適宜使って洗浄する。単結晶半導体基板１０１は、市販の単結晶半導体基板を用いることができ、例えば、単結晶のシリコン基板やゲルマニウム基板、ガリウムヒ素やインジウムリン等の化合物半導体基板が挙げられる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１８インチ（４５０ｍｍ）サイズの円形のものが代表的である。なお、形状は円形に限られず矩形状等に加工したシリコン基板を用いることも可能である。以下の説明では、単結晶半導体基板１０１として、単結晶シリコン基板を用いる場合について説明する。

次いで、単結晶半導体基板１０１に熱酸化処理（第１の熱酸化処理とも記す）を行うことにより酸化膜１０２（第１の酸化膜とも記す）を形成する（図１（Ａ））。単結晶半導体基板の製造時や加工の過程で、金属などの不純物が単結晶半導体基板に含まれてしまう場合がある。そして、当該金属などの不純物は、最終的に形成されるＳＯＩ基板に含まれてしまうおそれがある。そこで、本実施の形態において熱酸化処理は、酸化性雰囲気中にハロゲンを添加した酸化を行うことが好ましい。酸化性雰囲気中にハロゲンを添加するためのガスとして、ＨＣｌ、ＨＦ、ＮＦ_３、ＨＢｒ、Ｃｌ_２、ＤＣＥ（ｄｉｃｈｌｏｒｏｅｔｈｙｌｅｎｅ）、ＣｌＦ_３、ＢＣｌ_３、Ｆ_２、Ｂｒ_２などから選ばれた一種又は複数種を用いることができる。本実施の形態では、酸素に対しＨＣｌを０．５〜１０体積％（好ましくは３体積％）の割合で含む雰囲気中で、９００℃〜１１５０℃の温度（代表的には１０００℃）で熱酸化処理を行うと良い。処理時間は０．１〜６時間、好ましくは０．５〜１時間とすればよい。形成される酸化膜の膜厚としては、１０ｎｍ〜１０００ｎｍ（好ましくは５０ｎｍ〜３００ｎｍ）、例えば２００ｎｍの厚さとする。また、ジクロロエチレンとしてトランス−１，２−ジクロロエチレンを用いる場合は、トランス１，２ジクロロエチレンは熱分解する温度が低いため、熱酸化処理の温度を低温で行いたい場合に有効となる。なお、トランス−１，２−ジクロロエチレンにかえて、シス−１，２−ジクロロエチレン、１，１−ジクロロエチレンや、これらの中から二種類以上のガスの混合ガスを用いてもよい。

このようにして単結晶半導体基板１０１の表面に形成された酸化膜１０２は、酸化性雰囲気に含まれるハロゲン（例えば、塩素）の作用により、酸化膜１０２中に金属などの不純物がゲッタリングされ、単結晶半導体基板１０１中の金属などの不純物の濃度が低下するか又は除去される。すなわち、ハロゲンの作用により、金属などの不純物が揮発性のハロゲン化物（例えば、塩化物）となって気相中へ離脱され、単結晶半導体基板１０１から除去される。これは、単結晶半導体基板１０１の表面を化学的機械研磨処理したものに対して有効である。さらに、熱酸化処理による酸化膜１０２の形成を、９００℃〜１１５０℃の温度範囲で行うため、単結晶半導体基板１０１の結晶性の改善が行われる。なお、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、略称：ＣＭＰ）とは、アルカリ性溶液と研磨砥粒を混合させたスラリーを用いて化学的、かつ、機械的に研磨して表面を平坦化する処理である。

次いで、当該金属などの不純物をゲッタリングした酸化膜１０２を除去する（図１（Ｂ））。酸化膜１０２を除去する手法としては、酸化膜１０２を除去できる手法であれば特に限定はないが、例えば、バッファーフッ酸、その他フッ酸系のエッチャントを用いて行うことができる。当該金属などの不純物をゲッタリングした酸化膜１０２を除去することにより、金属などの不純物が低減又は除去された単結晶半導体基板１０１を得ることができる。

酸化膜１０２を除去した後、単結晶半導体基板１０１にレーザ光を照射する（図１（Ｃ））。単結晶半導体基板１０１にレーザ光を照射することにより、単結晶半導体基板１０１を溶融させることができる。レーザ光の照射による単結晶半導体基板１０１の溶融は、部分溶融であることが好ましい。部分溶融状態とは、単結晶半導体基板１０１の上部が溶融して液体となるが、下部は溶融せずに固体のままの状態であることをいう。部分溶融状態とした後に、融液を融点以下の温度にすると、単結晶半導体基板１０１の溶融されていない固相部分（種結晶）と、溶融された液相部分（融液）との界面において、融液側の原子が種結晶に付着することにより結晶が成長していく。このようにして、結晶成長を進行させることで、単結晶半導体基板１０１中の結晶欠陥の低減とともに表面凹凸を低減させることができる。

レーザ光を発振するレーザは、連続発振レーザ、繰り返し周波数が１０ＭＨｚ以上のパルスレーザ（疑似連続発振レーザ）及びパルス発振レーザのいずれを用いることもできる。
単結晶半導体基板１０１を部分溶融状態とするには、連続発振レーザまたは疑似発振レーザを用いることが好ましい。単結晶半導体基板１０１の厚さ方向全体へ長時間加熱することが可能となり、表面にリッジと呼ばれる突起が形成されるのを防止することができる。例えば、ＫｒＦレーザなどのエキシマレーザ、Ａｒレーザ、Ｋｒレーザ、ＣＯ_２レーザ等の気体レーザがある。その他、固体レーザとして、ＹＡＧレーザ、ＹＶＯ_４レーザ、ＹＬＦレーザ、ＹＡｌＯ_３レーザ、ＧｄＶＯ_４レーザ、ＫＧＷレーザ、ＫＹＷレーザ、アレキサンドライトレーザ、Ｔｉ：サファイアレーザ、Ｙ_２Ｏ_３レーザ等がある。なお、エキシマレーザはパルス発振レーザであるが、ＹＡＧレーザなどの固体レーザには、連続発振レーザにも、疑似連続発振レーザにも、パルス発振レーザにもなるものがある。

単結晶半導体基板１０１の結晶欠陥を低減するためのレーザ光の照射強度は、単結晶半導体基板を部分溶融状態とすることができる程度の強度であることが好ましい。

レーザ光の照射雰囲気は、希ガス又は窒素雰囲気のような不活性雰囲気、又は真空状態で行うことが好ましい。窒素などの不活性雰囲気や真空状態の方が、大気雰囲気よりもクラックやリッジの発生を抑える効果が高くなるため、レーザ光の使用可能なエネルギー範囲を広くすることができる。

例えば、熱酸化処理を行わずに結晶成長時導入欠陥を低減するためにレーザ光を照射した場合、単結晶半導体基板１０１の表面及び内部に存在する金属などの不純物が単結晶半導体基板１０１中に拡散するおそれがある。上述したように、金属などの不純物が除去された単結晶半導体基板１０１にレーザ光を照射することにより、単結晶半導体基板１０１の結晶欠陥を効率よく低減することができる。また、単結晶半導体基板１０１に存在している結晶欠陥をあらかじめ低減しておくことによって、後にこの結晶欠陥に起因して発生する結晶欠陥を低減することができる。

ここで、レーザ光の照射により、単結晶半導体基板の表面凹凸及びナノスケールの結晶欠陥が回復する様子を古典分子動力学計算により説明する。具体的には、表面凹凸及びナノスケールの結晶欠陥を有する単結晶シリコン基板の上部を加熱して、当該単結晶シリコン基板を部分溶融させ、下部に残存した固相を種結晶としてシリコン原子が再配列する様子を示す。なお、本計算においては、単結晶半導体基板１０１を単結晶シリコン基板とする。

古典分子動力学法では、現実の原子の動きに合致する関数（原子間ポテンシャル）を作成し、当該関数を用いて各原子に働く力を評価し、ニュートンの運動方程式を解くことで、各原子の運動（時間発展）を追跡することができる。実際の計算手順では、以下のようなサイクルを繰り返すことになる。
（１）計算系の原子に対して、初期座標、初期速度（温度）などの初期条件を与える。
（２）原子間ポテンシャルより原子間力を求める。
（３）時間刻みΔｔ後の原子の位置、速度を求める。
（４）（２）に戻る。

上記手順により、各原子の時間軌跡を求めることができる。なお、上記計算を行うための古典分子動力学計算ソフトウェアとして、富士通株式会社製のＭａｔｅｒｉａｌｓ Ｅｘｐｌｏｒｅｒ５．０を用いた。

シリコンの原子間ポテンシャルとしては、様々なモデルが提唱されているが、本実施例では、現状、実験から求まる物性値を最も良く再現できるＴｅｒｓｏｆｆポテンシャルを用いた。なお、Ｔｅｒｓｏｆｆモデルにおける温度と、現実の温度との間には一定のずれが存在するが、これは計算上の問題に過ぎないため、融点を基準に現実の温度に換算することが可能である。シリコンの融点の実験値は約１４１４℃であり、これは、Ｔｅｒｓｏｆｆモデルでは約２３２７℃にあたる。以下において、現実のシリコンの融点を基準に換算した温度を、便宜上、換算温度と呼ぶことにする。

次に、単結晶シリコン基板（（１００）面）の平坦化及び再単結晶化の計算モデルと、その計算条件について説明する。計算に係る単位胞（計算単位胞）のサイズは、ｘ軸方向に３．２６ｎｍ、ｙ軸方向に３．２６ｎｍ、ｚ軸方向に６．５２ｎｍとした。ここで、ｘ軸及びｙ軸は、単結晶シリコン基板に平行な方向であり、ｚ軸は単結晶シリコン基板の板厚方向である。なお、計算に当たって、周期境界条件を適用することで、ｘ軸方向及びｙ軸方向に十分広い膜を想定することとした。

計算モデルとしては、表面に凹凸があり、内部にナノスケールの結晶欠陥が存在する単結晶シリコン基板として、以下の条件のものを採用した。
・単結晶シリコン基板の表面にはピラミッド型の凸部分が存在する。
・凸部分の高さ（単結晶シリコン基板表面の高低差）は１．３６ｎｍである。
・座標（１．６３、１．６３、２．１７）を中心として、半径１ｎｍ以内の領域に存在するシリコン原子（合計１９１原子）を取り除き、直径約２ｎｍの球状の結晶欠陥を形成する。なお、上記の座標の各パラメータは、原点からの距離（ｎｍ）に対応している。
・計算単位胞内のシリコン原子の数は、１７０６個である。
・単結晶シリコン基板の下側７層（合計５０４原子）は、種結晶とするため、原子の位置を固定する（固相状態を想定）。

ｙｚ平面に垂直な方向から見た上記計算モデルの様子を図２（Ａ）に示す。また、上記計算モデルにおいて、球状の結晶欠陥の中心部を通り、且つ、ｙｚ平面に平行な平面における断面図を図２（Ｂ）に示す。なお、図２（Ｂ）は、ｘ軸方向に０．６５ｎｍの厚みを持たせて上記計算モデルを示したものであり、厳密には、球状の結晶欠陥の中心部を通る断面のみを示しているわけではない。

上記の計算モデルを用い、温度の初期条件を換算温度１４５８℃（融点以上）として、古典分子動力学計算を行った。なお、本実施の形態においては、初期状態（０ｓｅｃ）から７００ｐｓｅｃまでは、温度条件を一定（換算温度１４５８℃）として計算を行っている。

単結晶シリコン基板の経時的な構造変化の様子を図３（Ａ）から図３（Ｆ）に示す。図３（Ａ）から図３（Ｆ）は、初期状態（０ｓｅｃ）から５０ｐｓｅｃ後までの単結晶シリコン基板の構造変化の様子を、１０ｐｓｅｃ間隔で示している。図３により、５０ｐｓｅｃ程度で表面の凸部分が融解し、結晶欠陥が消滅し、単結晶シリコン基板が平坦化することがわかる。

本計算では、７００ｐｓｅｃ以降、融点以下である換算温度１２７６℃に引き下げて古典分子動力学計算を行った。ここでも、７００ｐｓｅｃから１４００ｐｓｅｃまでは、温度条件を一定（１２７６℃）としている。図４には、７００ｐｓｅｃ以降の単結晶シリコン基板の経時的な構造変化の様子を示す。図４（Ａ）から図４（Ｃ）は、７００ｐｓｅｃから１４００ｐｓｅｃまでの単結晶シリコン基板の構造変化の様子を、３５０ｐｓｅｃ間隔で示すものである。

図４に示すように、時間経過とともに固液界面が単結晶シリコン基板の表面方向へと上昇しており、固相部分を種結晶として溶融シリコンが結晶シリコンへと変化することがわかる。１４００ｐｓｅｃ後には表面付近まで再単結晶化された。

本計算により、表面凹凸及びナノスケールの結晶欠陥を有する単結晶シリコン基板の上部を加熱し、溶融させることで、結晶欠陥の消滅と共に表面凹凸が低減する様子が確認された。また、下部に残存した固相を種結晶としてシリコン原子が再配列して、結晶成長が進行する様子が確認された。

上記古典分子動力学計算の結果より、直径２ｎｍ程度の結晶欠陥及び高低差１．５ｎｍ程度の表面凹凸であれば、溶融時間が５０ｐｓｅｃ程度でも十分に可能であることが分かる。また、少なくとも７００ｐｓｅｃ程度の溶融時間があれば、下部に残存した固相を種結晶としてシリコン原子の再配列（再単結晶化）が可能であることが分かる。よって、連続発振レーザ又は疑似連続発振レーザを用いることにより、十分に欠陥を修復させることができ、平坦化処理を行うことができる。また、一般に、パルスレーザ光を用いた場合の半導体膜の溶融時間は、レーザ光のパルス幅と同程度であるから、パルス幅が５０ｐｓｅｃ以上であれば、２ｎｍ程度の結晶欠陥及び高低差１．５ｎｍ程度の表面凹凸を回復させることができると言える。同様に、パルス幅が７００ｐｓｅｃ以上であれば、シリコン原子の再配列（再単結晶化）が可能であると言える。すなわち、上記の結晶欠陥の低減、表面凹凸の低減、及びシリコン原子の再配列（再単結晶化）を実現するためには、７００ｐｓｅｃ以上（例えば、２５ｎｓｅｃ）のパルス幅を有するパルスレーザ光を用いるとよい。

また、単結晶半導体基板１０１の表面に所望の平坦性が得られていない場合には、その表面を平坦化するため、化学的機械研磨（ＣＭＰ）を行うことが好ましい。単結晶半導体基板１０１の平坦性を向上させることにより、後に形成する酸化膜１０３を平坦に形成することができる。なお、レーザ光の照射により、所望の平坦性が得られるようであれば、平坦化工程は省略してもかまわない。

次いで、単結晶半導体基板１０１に熱酸化処理（第２の熱酸化処理とも記す）を行うことにより酸化膜１０３（第２の酸化膜とも記す）を形成する（図１（Ｄ））。第２の熱酸化処理は、第１の熱酸化処理と同様に行うことができる。形成される酸化膜１０３の膜厚としては、１０ｎｍ〜１０００ｎｍ（好ましくは５０ｎｍ〜３００ｎｍ）の厚さとする。熱酸化処理により得られる酸化膜１０３は、平滑性を有し親水性表面を形成することができる。

また、ハロゲンを添加して熱酸化処理を行うことにより形成される酸化膜１０３中にはハロゲンが含まれている。ハロゲンの濃度が、１×１０^１６／ｃｍ^３〜５×１０^２１／ｃｍ^３の範囲で含まれることにより、金属などの不純物を捕獲して単結晶半導体基板１０１の汚染を防止するブロッキング層としての機能を発現させることができる。また、熱酸化処理に含まれるハロゲンにより単結晶半導体基板１０１の表面の未結合手が終端されるため、酸化膜１０３と単結晶半導体基板１０１との界面の局在準位密度を低減させることができる。

なお、本実施の形態では、塩素原子を含有する酸化膜１０２及び酸化膜１０３の形成方法として、塩化水素やジクロロエチレンを含有させた酸化性雰囲気中で熱酸化処理を行う場合を示したが、これに限られない。例えば、単結晶半導体基板１０１に酸化性雰囲気で熱酸化処理を行い、単結晶半導体基板１０１表面に酸化膜１０２（例えば、ＳｉＯｘ）を形成した後（図１（Ａ）参照）、イオンドーピング装置又はイオン注入装置を用いて、電界で加速された塩素イオンを添加することにより、酸化膜１０２中に塩素原子を含有させてもよい。他にも、表面を塩化水素（ＨＣｌ）溶液で処理した後に酸化性雰囲気中で熱酸化処理を行ってもよい。

次いで、酸化膜１０３を介して、単結晶半導体基板１０１にイオンを照射することにより、イオンを単結晶半導体基板１０１に導入し、単結晶半導体基板１０１の一方の面から所定の深さの領域に脆化領域１０４を形成する（図１（Ｅ））。

脆化領域１０４が形成される深さは、イオン種、イオンの運動エネルギー、イオンの入射角によって調節することができる。運動エネルギーは加速電圧などにより調節できる。イオンの平均侵入深さとほぼ同じ深さの領域に脆化領域１０４が形成される。イオンを導入する深さで、後の工程において単結晶半導体基板１０１から分離される単結晶半導体層の厚さが決定される。脆化領域１０４が形成される深さは１０ｎｍ以上５００ｎｍ以下であり、好ましい深さの範囲は、５０ｎｍ以上２００ｎｍ以下である。

イオンを単結晶半導体基板１０１に導入するには、イオンドーピング装置を用いることができる。イオンドーピング装置は、ソースガスを励起しプラズマを生成し、プラズマ中からイオンを引き出し、イオンを質量分離せずに被処理物に導入する。イオンドーピング装置を用いることにより、単結晶半導体基板１０１に対して均一なドーピングを行うことができる。なお、質量分離装置を備えているイオンドーピング装置では、質量分離を伴うイオン注入を行うことができる。

イオンドーピング法を用いる場合、イオンの導入の際に用いるソースガスとしては、水素ガス、希ガス等があるが、本実施の形態では水素ガスを用いることが好ましい。ソースガスとして水素ガスを用いた場合、生成されるイオンは、Ｈ^＋、Ｈ_２ ^＋及びＨ_３ ^＋であるが、Ｈ_３ ^＋が最も多く導入されることが好ましい。Ｈ_３ ^＋は、Ｈ^＋、Ｈ_２ ^＋よりも導入効率が良く、導入時間の短縮を図ることができる。また、後の工程において脆化領域１０４に亀裂が生じやすくなる。

このようにして、単結晶半導体基板１０１にイオンを導入することにより、単結晶半導体基板１０１には大量の結晶欠陥が形成される。単結晶半導体基板１０１に結晶成長時に導入された結晶欠陥や、ウエハの加工時に形成された結晶欠陥が残存していると、これらの結晶欠陥を起因にして、単結晶半導体基板１０１に発生する結晶欠陥が増大する。後に、単結晶半導体層が形成される領域に、これらの結晶欠陥が大量に残存していると、良質なＳＯＩ基板が得られなくなる。本実施の形態に示す方法により、結晶成長時に導入された結晶欠陥や、ウエハの加工時に形成された結晶欠陥をあらかじめ低減することによって、イオンの導入の際に形成される結晶欠陥を低減することができる。

また、イオンドーピング法を用いる場合、イオンドーピング装置は質量分離を行わずイオンを導入するため、水素イオンの他に金属イオンも同時に単結晶半導体基板１０１へ導入される場合がある。金属イオンは質量数が大きいので、イオンが導入される側の最表面に多く分布する。本実施の形態では単結晶半導体基板１０１の表面に酸化膜１０３が形成されている。この酸化膜１０３の膜厚を金属イオンの導入される深さよりも厚く形成することで、当該金属の分布を酸化膜１０３中に止めておくことができる。酸化膜１０３にハロゲンを含ませることにより、重金属など単結晶半導体基板１０１に悪影響を与える不純物をゲッタリングする作用がある。それにより酸化膜１０３中に捕集した当該不純物を固定して単結晶半導体基板１０１の汚染を防ぐことができる。

次いで、単結晶半導体基板１０１と貼り合わせるための半導体基板１１１を準備する。半導体基板１１１は、単結晶半導体基板１０１として用いる基板と同様の基板を用いることができる。さらには、多結晶半導体基板、太陽電池の製造に用いられる太陽電池級シリコン基板（ＳＯＧ−Ｓｉ：Ｓｏｌａｒ ｇｒａｄｅ Ｓｉｌｉｃｏｎ、例えばＳｉ純度が９９．９９９９％のもの）等も用いることができる。本明細書に示す多結晶半導体基板とは、多結晶シリコン基板に加え、多結晶化合物半導体基板も含み、さらには微量にゲルマニウムを含む多結晶シリコン基板、微量にボロンを含む多結晶シリコン基板を指すものとする。

また、半導体基板１１１と酸化膜１０３との接着を良好に行うために、接合面を活性化しておいてもよい。例えば、接着する面の一方又は双方に原子ビーム若しくはイオンビームを照射する。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。その他に、プラズマ照射若しくはラジカル処理を行うことで接合面を活性化することもできる。このよう活性化処理により、４００℃以下の温度であっても単結晶半導体基板と半導体基板との接合をすることが容易となる。

次いで、酸化膜１０３と半導体基板１１１の一方の面とが向かい合うようにボンディング（接着）する（図１（Ｆ））。酸化膜１０３と半導体基板１１１とを密着させることにより、ファン・デル・ワールス力で基板同士が引き合う。そして、基板の表面にできたＳｉ−ＯＨ同士が水素結合で接着する。低温（例えば、１５０℃〜２００℃）の熱処理により脱水縮合反応が起こり、水分子が離脱してシリコン原子間に酸素原子を介した結合（Ｓｉ−Ｏ−Ｓｉ）ができる。さらに高温で熱処理（例えば６００℃）を行うことにより、酸素が拡散し界面はＳｉ同士が結合し、単結晶半導体基板１０１と半導体基板１１１との接着がより強固なものとなる。本実施の形態において、単結晶半導体基板１０１と半導体基板１１１とを接着させるための絶縁膜として、熱酸化処理により得られる酸化膜１０３を用いている。熱酸化処理により得られる酸化膜１０３は平滑性を有しているため、単結晶半導体基板１０１と半導体基板１１１との接着を良好に行うことができる。

なお、単結晶半導体基板１０１と半導体基板１１１を接着させる前に、単結晶半導体基板１０１上に形成された酸化膜１０３及び半導体基板１１１の表面処理を行うことが好ましい。表面処理としては、オゾン処理（例えば、オゾン水洗浄）、又はメガソニック洗浄及びオゾン水洗浄を行うことができる。また、オゾン水洗浄とフッ酸による洗浄を複数回繰り返し行ってもよい。このような表面処理を行うことにより、酸化膜１０３及び半導体基板１１１の表面の有機物等のゴミを除去し、酸化膜１０３の表面を親水性にすることができる。

単結晶半導体基板１０１と半導体基板１１１とを貼り合わせた後は、加熱処理を加圧処理の一方又は両方を行うことが好ましい。加熱処理や加圧処理を行うことにより単結晶半導体基板１０１と半導体基板１１１との接着強度を向上させることが可能である。加熱処理は、脆化領域１０４に導入した原子又は分子が析出しない温度とし、その加熱温度は３５０℃以下が好ましい。言い換えれば、この加熱温度は脆化領域１０４からガスが抜けない温度である。加圧処理は、接着面に対して垂直な方向に圧力が加わるように行い、単結晶半導体基板１０１及び半導体基板１１１の耐圧性を考慮して行う。

単結晶半導体基板１０１に熱処理を行うことにより、前記脆化領域１０４において前記単結晶半導体基板１０１を分割して、単結晶半導体層１１２が接着された半導体基板１１１と単結晶半導体基板１０５とに分離する（図１（Ｇ））。ここでの加熱処理には、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ハロゲンランプ若しくは赤外線ランプで加熱するＲＴＡ（ＬＲＴＡ；Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。この加熱処理で、単結晶半導体層１１２が接着された半導体基板１１１の温度が、５５０℃以上６５０℃以下の範囲となるように上昇させることが好ましい。

本実施の形態では、抵抗加熱を有する縦型炉を用いた加熱処理を行う。単結晶半導体基板１０１が貼りつけられた半導体基板１１１を縦型炉のボートに載置する。ボートを縦型炉のチャンバーに搬入する。単結晶半導体基板１０１の酸化を抑制するため、まずチャンバー内を排気して真空状態とする。真空度は、５×１０^−３Ｐａ程度とする。真空状態にした後、窒素をチャンバー内に供給して、チャンバー内を窒素雰囲気にする。この間、温度を２００℃に上昇させる。

チャンバー内を窒素雰囲気にした後、温度２００℃で２時間加熱する。その後、１時間かけて４００℃に温度上昇させる。加熱温度４００℃の状態が安定したら、１時間かけて６００℃に温度上昇させる。加熱温度６００℃の状態が安定したら、６００℃で２時間加熱処理する。その後、１時間かけて４００℃まで下げ、１０分〜３０分間後に、チャンバー内からボートを搬出する。大気雰囲気中で、ボート上の単結晶半導体基板１０１、及び単結晶半導体基板１０１が接着された半導体基板１１１を冷却する。

上記の抵抗加熱炉を用いた加熱処理は、単結晶半導体基板１０１と半導体基板１１１との結合力を強化するための加熱処理と、脆化領域１０４に分離を生じさせる加熱処理が連続して行われる。この２つの加熱処理を異なる装置で行う場合は、例えば、抵抗加熱炉において、処理温度２００℃、処理時間２時間の加熱処理を行った後、貼り合わされた半導体基板１１１と単結晶半導体基板１０１を炉から搬出する。次いで、ＲＴＡ装置で、処理温度６００℃以上７００℃以下、処理時間１分以上３０分以下の加熱処理を行い、単結晶半導体基板１０１を脆化領域１０４で分割させる。

このように、熱処理を行い脆化領域１０４において分割（劈開）することにより、半導体基板１１１上に、酸化膜１０３を介して単結晶半導体層１１２を設けることができる（図１（Ｇ））。

半導体基板１１１に接着された単結晶半導体層１１２中及び表面には、脆化領域１０４の形成及び脆化領域１０４による分離によるダメージが残存しており、結晶性や平坦性が損なわれている。そこで、得られた単結晶半導体層１１２に対して平坦化処理を行うことが好ましい（図１（Ｈ））。平坦化処理を行うことにより、単結晶半導体層１１２中及び表面の結晶欠陥を低減し、結晶性を回復させ、単結晶半導体層１１２の表面を平坦化させることができる。また、平坦化処理を行うことにより、単結晶半導体層１１２を薄膜化させることができる。

平坦化処理としては、ＣＭＰ、エッチング処理、レーザ光の照射のいずれか一方又は複数の方法を組み合わせて行うことができる。例えば、ドライエッチング又はウェットエッチングの一方、又は双方を組み合わせたエッチング処理（エッチバック処理）を行った後にレーザ光を照射するとよい。

ドライエッチング処理では、エッチングガスとして、塩化硼素、塩化珪素または四塩化炭素などの塩化物ガス、塩素ガス、弗化硫黄、弗化窒素などの弗化物ガス、酸素ガスなどを用いることができる。ウェットエッチング処理では、エッチング液として、例えば、水酸化テトラメチルアンモニウム（ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ、略称；ＴＭＡＨ）溶液等を用いることができる。エッチング処理を行うことにより、単結晶半導体層１１２の表面に存在する分離によるダメージを除去することができる。また、レーザ光を照射する前に、単結晶半導体層１１２の表面に存在するダメージを除去しておくことにより、レーザ光を照射して単結晶半導体層１１２が溶融した際に、ダメージを単結晶半導体層中に取り込むことを防止することができる。

レーザ光を単結晶半導体層１１２の上面側から照射することで、単結晶半導体層１１２の上面を溶融させることができる。溶融した後、単結晶半導体層１１２が冷却、固化することによって、上面の平坦性が向上した単結晶半導体層１１２が得られる。レーザ光を用いることにより、半導体基板１１１が直接加熱されないため、該半導体基板１１１の温度上昇を抑えることができる。

なお、単結晶半導体層の欠陥を低減するためのパルスレーザの照射強度は、パルスレーザの照射による単結晶半導体層の溶融状態が、部分溶融状態、又は部分溶融状態と完全溶融状態の境界付近の状態（以下、「初期の完全溶融状態」と呼ぶ。）となるようにすることが好ましい。「初期の完全溶融状態」以外の完全溶融状態とする場合には、液体となった後の無秩序な核発生により微結晶化し、結晶性が低下する可能性が高いためである。ここで、部分溶融状態とは、この場合、単結晶半導体層の上部は溶融して液体となるが、下部は溶融せずに固体のままであることをいう。他方、完全溶融状態とは、単結晶半導体層が下部絶縁層との界面まで溶融され、液体状態になることをいう。

一方で、部分溶融状態とする場合には、溶融されていない固体の領域から結晶成長が進行するため、結晶性を保ったまま欠陥を低減することができる。また、「初期の完全溶融状態」とする場合には、下方への熱の拡散により、単結晶半導体層と下部絶縁層との界面付近から固化し、これを種結晶として、再度の単結晶化を進行させることができる。「初期の完全溶融状態」においては、原子の配列が完全にランダムになっているわけではなく、特に、温度上昇が小さい下部絶縁層との界面付近においては、原子配列は固体状態の単結晶半導体層のものと相違がない。このため、下部絶縁層との界面付近からの固化により、結晶性を低下させることなく欠陥を低減することができるものと考えられる。または、下部絶縁層との界面付近において、溶融していない固体が僅かに残存しており、これを種結晶として結晶成長が進行している可能性もある。

上記レーザ光の照射には、パルス発振レーザを用いることが好ましい。これは瞬間的に高エネルギーのパルスレーザ光を発振することができ、溶融状態を作り出すことが容易となるためである。発振周波数は、１Ｈｚ以上１０ＭＨｚ以下程度とすることが好ましい。

このようにして、平坦化処理を行うことにより、単結晶半導体層中の結晶欠陥を低減し、結晶性を回復させ、単結晶半導体層の表面を平坦化させることができる。なお、本実施の形態において、単結晶半導体層表面のダメージを除去する際に、エッチング処理を用いた場合について説明したが、本発明の一態様はこれに限られず、ＣＭＰを用いることもできる。

なお、平坦化処理を行った後に、単結晶半導体層１１２の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層１１２の薄膜化処理には、ドライエッチング又はウェットエッチングの一方、又は双方を組み合わせたエッチング処理（エッチバック処理）を適用すればよい。例えば、単結晶半導体層１１２がシリコン材料からなる層である場合、ドライエッチングとしてＳＦ_６とＯ_２をプロセスガスに用いて、単結晶半導体層１１２を薄くすることができ、所望の単結晶半導体層１１２の膜厚を得ることができる。このとき得られる単結晶半導体層１１２の膜厚は、例えば、１０ｎｍ〜１５０ｎｍ、好ましくは１０ｎｍ〜５０ｎｍとする。なお、平坦化処理を行った後に所望の単結晶半導体層１１２の膜厚が得られるようであれば、薄膜化処理を行わなくてもかまわない。

以上の工程により、半導体基板１１１上に酸化膜１０３を介して単結晶半導体層１１２が設けられたＳＯＩ基板１１３を作製することができる。本実施の形態で示した作製方法を用いることによって、単結晶半導体基板１０１に含まれる金属などの不純物を除去した後に、単結晶半導体基板１０１にレーザ光を照射することにより、単結晶半導体基板１０１に存在する結晶成長時に導入された結晶欠陥やウエハ加工時に形成された結晶欠陥を効率良く低減することができる。また、単結晶半導体基板１０１に存在している結晶欠陥をあらかじめ低減しておくことによって、その後の工程において発生する結晶欠陥を低減することができる。さらに、単結晶半導体基板１０１の分割後に、単結晶半導体層１１２中及び表面に対して平坦化処理を行うことにより、単結晶半導体層１１２中及び表面の結晶欠陥を低減し、結晶性を回復させ、表面を平坦化することができる。その結果、単結晶半導体層１１２の結晶欠陥が低減され、結晶性に優れたＳＯＩ基板を作製することができる。

また本実施の形態は図１に示した構成に限られず、例えば、図５乃至図７に示す構成としてもよい。図５に、半導体基板１１１上に絶縁膜１０６と酸化膜１０３を介して単結晶半導体層１１２を設けた構成を示す。絶縁膜１０６は、半導体基板１１１上に、酸化珪素、酸化窒化珪素、窒化珪素、窒化酸化珪素等の酸化性を有する材料を用いて形成する。絶縁膜１０６は、上記の材料を用いた単数の膜を用いたものであっても、複数の膜を積層して用いたものであってもよい。

例えば、酸化珪素を絶縁膜１０６として用いる場合、絶縁膜１０６はシランと酸素、ＴＥＯＳ（テトラエトキシシラン）と酸素等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の気相成長法によって形成することができる。絶縁膜１０６の膜厚は、１０ｎｍ〜１０００ｎｍ（好ましくは５０ｎｍ〜３００ｎｍ）の厚さとすることができる。この場合、絶縁膜１０６の表面を酸素プラズマ処理で緻密化してもよい。また、窒化珪素を絶縁膜１０６として用いる場合、シランとアンモニアの混合ガスを用い、プラズマＣＶＤ法等の気相成長法によって形成することができる。また、窒化酸化珪素膜を絶縁膜１０６として用いる場合、シランとアンモニアの混合ガス、又はシランと酸化窒素の混合ガスを用いてプラズマＣＶＤ等の気相成長法によって形成することができる。

また絶縁膜１０６として、有機シランガスを用いて化学気相成長法により作製される酸化珪素を用いていても良い。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ_２Ｈ_５）_４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ_３）_４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ_２Ｈ_５）_３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ_３）_２）_３）等のシリコン含有化合物を用いることができる。

なお、本明細書において、酸化窒化物とは、その組成として、窒素原子よりも酸素原子の数が多い物質とし、また、窒化酸化物とは、その組成として、酸素原子より窒素原子の数が多い物質とする。なお、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、Ｓｉが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、Ｓｉ及び水素の含有比率が上記の範囲内に含まれるものとする。

半導体基板１１１上に絶縁膜１０６を形成した後に、表面に酸化膜１０３が形成され、表面から所定の深さの領域に脆化領域１０４が形成された単結晶半導体基板１０１（図１（Ａ）乃至（Ｅ）参照）と半導体基板１１１とを絶縁膜１０６を介して接着する。次に、熱処理を行い脆化領域１０４において分割することにより、半導体基板１１１上に絶縁膜１０６及び酸化膜１０３を介して単結晶半導体層１１２を形成することができる。なお、該単結晶半導体層１１２に対して平坦化処理を行ってもよい。これらの方法は、図１（Ｆ）乃至（Ｈ）において示した方法を用いればよいため、詳しい説明を省略する。

以上により、図５に示すＳＯＩ基板を作製することができる。なお、絶縁膜１０６を半導体基板１１１側に設ける例を示したが、本発明の一態様はこれに限定されず、単結晶半導体基板１０１側に設けることもできる。その場合は、単結晶半導体基板１０１の表面に形成されている酸化膜１０３上に形成することができる。

熱酸化処理により得られる酸化膜は平滑性を有しているため、該酸化膜上に絶縁膜１０６を形成した場合は、絶縁膜１０６の平滑性も向上させることができる。よって、単結晶半導体基板と半導体基板との接着を良好に行うことができる。また、半導体基板１１１側に絶縁膜１０６を形成した場合は、半導体基板１１１の表面に凹凸があったとしても、平坦化する膜として機能させることができる。よって、単結晶半導体基板と半導体基板との接着を良好に行うことができる。

図６に、半導体基板１１１上に酸化膜１１４と酸化膜１０３を介して単結晶半導体層１１２を設けた構成を示す。酸化膜１１４は、酸化膜１０３と同様にして、半導体基板１１１に熱酸化処理を行うことにより形成することができる。熱酸化処理はドライ酸化で行っても良いが、酸化性雰囲気中にハロゲンを添加した酸化を行うことが好ましい。酸化性雰囲気中にハロゲンを添加するためのガスとして、ＨＣｌ、ＨＦ、ＮＦ_３、ＨＢｒ、Ｃｌ_２、ＤＣＥ（Ｄｉｃｈｌｏｒｏｅｔｈｙｌｅｎｅ）、ＣｌＦ_３、ＢＣｌ_３、Ｆ_２、Ｂｒ_２などから選ばれた一種又は複数種を用いることができる。形成される酸化膜１１４の膜厚としては、１０ｎｍ〜１０００ｎｍ（好ましくは５０ｎｍ〜３００ｎｍ）とする。

このようにして半導体基板１１１の表面に形成された酸化膜１１４は、酸化性雰囲気に含まれるハロゲンの作用により、酸化膜１１４中に金属などの不純物がゲッタリングされ、半導体基板１１１中の金属などの不純物の濃度が低下するか又は除去される。すなわち、ハロゲンの作用により、金属などの不純物が揮発性の塩化物となって気相中へ離脱され、単結晶半導体基板１０１から除去される。これは、単結晶半導体基板１０１の表面をＣＭＰしたものに対して有効である。さらに、熱酸化処理による酸化膜１１４の形成を９００℃〜１１５０℃の温度範囲で行うため、単結晶半導体基板１０１の結晶性の改善を行うことができる。

半導体基板１１１の表面に酸化膜１１４を形成した後に、表面に酸化膜１０３が形成され、表面から所定の深さの領域に脆化領域１０４が形成された単結晶半導体基板１０１（図１（Ａ）乃至（Ｅ）参照）と半導体基板１１１とを酸化膜１１４及び酸化膜１０３を介して接着する。次に、熱処理を行い脆化領域１０４において分割することにより、半導体基板１１１上に酸化膜１１４及び酸化膜１０３を介して単結晶半導体層１１２を形成することができる。なお、該単結晶半導体層１１２に対して平坦化処理を行ってもよい。これらの方法は、図１（Ｆ）乃至（Ｈ）において示した方法を用いればよいため、詳しい説明を省略する。以上により、図６に示すＳＯＩ基板を作製することができる。

単結晶半導体基板１０１及び半導体基板１１１の表面に熱酸化処理による酸化膜を形成することによって、半導体基板１１１から単結晶半導体層１１２へ不純物が拡散し、単結晶半導体層１１２が汚染することを防ぐブロッキング層として機能する。また、熱酸化処理により得られる酸化膜は平滑性を有しているため、単結晶半導体基板と半導体基板との接着を良好に行うことができる。

図７に、半導体基板１１１上に酸化膜１１４、絶縁膜１０６及び酸化膜１０３を介して単結晶半導体層１１２を設けた構成を示す。酸化膜１１４及び絶縁膜１０６は、上記に示した方法で形成することができる。なお、絶縁膜１０６は、単結晶半導体基板１０１及び半導体基板１１１のどちらか一方又は両方に設けることができる。

半導体基板１１１に酸化膜１１４を形成し、該酸化膜１１４上に絶縁膜１０６を形成した後に、図１（Ｄ）と同様にして酸化膜１０３が形成されて、脆化領域１０４が形成された単結晶半導体基板１０１と貼り合わせる。図１（Ｇ）、（Ｈ）と同様の工程を行うことにより、図７に示すＳＯＩ基板を作製することができる。

単結晶半導体基板１０１及び半導体基板１１１の表面に熱酸化処理による酸化膜を形成し、さらに絶縁膜１０６を形成することによって、半導体基板１１１から単結晶半導体層１１２へ不純物が拡散し、単結晶半導体層１１２が汚染することを防ぐブロッキング層として機能する。また、熱酸化処理により得られる酸化膜は平滑性を有しているため、該酸化膜上に絶縁膜１０６を形成することによって、絶縁膜１０６の平滑性も向上させることができる。よって、単結晶半導体基板と半導体基板との接着を良好に行うことができる。

本実施の形態では、塩素原子を含有する酸化膜１１４の形成方法として、塩化水素やジクロロエチレンを含有させた酸化性雰囲気中で熱酸化処理を行う場合を示したが、これに限られない。例えば、半導体基板１１１に酸化性雰囲気で熱酸化処理を行い、半導体基板１１１表面に酸化膜１１４（例えば、ＳｉＯｘ）を形成した後、イオンドーピング装置又はイオン注入装置を用いて、電界で加速された塩素イオンを添加することにより酸化膜１１４中に塩素原子を含有させてもよい。他にも、表面を塩化水素（ＨＣｌ）溶液で処理した後に酸化性雰囲気中で熱酸化処理を行ってもよい。

本実施の形態は、他の実施の形態と自由に組み合わせて行うことができる。

以下において、本発明の特徴の一であるイオンの照射方法について考察する。

本発明の一態様では、水素（Ｈ）に由来するイオン（以下「水素イオン種」と呼ぶ）を単結晶半導体基板に対して照射している。より具体的には、水素ガス又は水素を組成に含むガスを原材料として用い、水素プラズマを発生させ、該水素プラズマ中の水素イオン種を単結晶半導体基板に対して照射している。

（水素プラズマ中のイオン）
上記のような水素プラズマ中には、Ｈ^＋、Ｈ_２ ^＋、Ｈ_３ ^＋といった水素イオン種が存在する。ここで、各水素イオン種の反応過程（生成過程、消滅過程）について、以下に反応式を列挙する。
ｅ＋Ｈ→ｅ＋Ｈ^＋＋ｅ ・・・・・（１）
ｅ＋Ｈ_２→ｅ＋Ｈ_２ ^＋＋ｅ ・・・・・（２）
ｅ＋Ｈ_２→ｅ＋（Ｈ_２）^＊→ｅ＋Ｈ＋Ｈ ・・・・・（３）
ｅ＋Ｈ_２ ^＋→ｅ＋（Ｈ_２ ^＋）^＊→ｅ＋Ｈ^＋＋Ｈ ・・・・・（４）
Ｈ_２ ^＋＋Ｈ_２→Ｈ_３ ^＋＋Ｈ ・・・・・（５）
Ｈ_２ ^＋＋Ｈ_２→Ｈ^＋＋Ｈ＋Ｈ_２ ・・・・・（６）
ｅ＋Ｈ_３ ^＋→ｅ＋Ｈ^＋＋Ｈ＋Ｈ ・・・・・（７）
ｅ＋Ｈ_３ ^＋→Ｈ_２＋Ｈ ・・・・・（８）
ｅ＋Ｈ_３ ^＋→Ｈ＋Ｈ＋Ｈ ・・・・・（９）

図８に、上記の反応の一部を模式的に表したエネルギーダイアグラムを示す。なお、図８に示すエネルギーダイアグラムは模式図に過ぎず、反応に係るエネルギーの関係を厳密に規定するものではない点に留意されたい。なお、以下の反応式は、実験的に観測されていないため、図８では、バツ印で示している。
Ｈ_２＋Ｈ^＋→Ｈ_３ ^＋ ・・・・・ （１０）
Ｈ_２ ^＋＋Ｈ→Ｈ_３ ^＋ ・・・・・ （１１）

（Ｈ_３ ^＋の生成過程）
上記のように、Ｈ_３ ^＋は、主として反応式（５）により表される反応過程により生成される。一方で、反応式（５）と競合する反応として、反応式（６）により表される反応過程が存在する。Ｈ_３ ^＋が増加するためには、少なくとも、反応式（５）の反応が、反応式（６）の反応より多く起こる必要がある（なお、Ｈ_３ ^＋が減少する反応としては他にも（７）、（８）、（９）が存在するため、（５）の反応が（６）の反応より多いからといって、必ずしもＨ_３ ^＋が増加するとは限らない。）。反対に、反応式（５）の反応が、反応式（６）の反応より少ない場合には、プラズマ中におけるＨ_３ ^＋の割合は減少する。

上記反応式における右辺（最右辺）の生成物の増加量は、反応式の左辺（最左辺）で示す原料の密度や、その反応に係る速度係数などに依存している。ここで、Ｈ_２ ^＋の運動エネルギーが約１１ｅＶより小さい場合には（５）の反応が主要となり（すなわち、反応式（５）に係る速度係数が、反応式（６）に係る速度係数と比較して十分に大きくなり）、Ｈ_２ ^＋の運動エネルギーが約１１ｅＶより大きい場合には（６）の反応が主要となることが実験的に確認されている。

荷電粒子は電場から力を受けて運動エネルギーを得る。該運動エネルギーは、電場によるポテンシャルエネルギーの減少量に対応している。例えば、ある荷電粒子が他の粒子と衝突するまでの間に得る運動エネルギーは、その間に通過した電位差分のポテンシャルエネルギーに等しい。つまり、電場中において、他の粒子と衝突することなく長い距離を移動できる状況では、そうではない状況と比較して、荷電粒子の運動エネルギー（の平均）は大きくなる傾向にある。このような、荷電粒子に係る運動エネルギーの増大傾向は、粒子の平均自由行程が大きい状況、すなわち、圧力が低い状況で生じ得る。

また、平均自由行程が小さくとも、その間に大きな運動エネルギーを得ることができる状況であれば、荷電粒子の運動エネルギーは大きくなる。すなわち、平均自由行程が小さくとも、電位差が大きい状況であれば、荷電粒子の持つ運動エネルギーは大きくなると言える。

これをＨ_２ ^＋に適用してみる。プラズマの生成に係るチャンバー内のように電場の存在を前提とすれば、該チャンバー内の圧力が低い状況ではＨ_２ ^＋の運動エネルギーは大きくなり、該チャンバー内の圧力が高い状況ではＨ_２ ^＋の運動エネルギーは小さくなる。つまり、チャンバー内の圧力が低い状況では（６）の反応が主要となるため、Ｈ_３ ^＋は減少する傾向となり、チャンバー内の圧力が高い状況では（５）の反応が主要となるため、Ｈ_３ ^＋は増加する傾向となる。また、プラズマ生成領域における電場（又は電界）が強い状況、すなわち、ある二点間の電位差が大きい状況ではＨ_２ ^＋の運動エネルギーは大きくなり、反対の状況では、Ｈ_２ ^＋の運動エネルギーは小さくなる。つまり、電場が強い状況では（６）の反応が主要となるためＨ_３ ^＋は減少する傾向となり、電場が弱い状況では（５）の反応が主要となるため、Ｈ_３ ^＋は増加する傾向となる。

（イオン源による差異）
ここで、イオン種の割合（特にＨ_３ ^＋の割合）が異なる例を示す。図９は、１００％水素ガス（イオン源の圧力：４．７×１０^−２Ｐａ）から生成されるイオンの質量分析結果を示すグラフである。なお、上記質量分析は、イオン源から引き出されたイオンを測定することにより行った。横軸はイオンの質量である。スペクトル中、質量１、２、３のピークは、それぞれ、Ｈ^＋、Ｈ_２ ^＋、Ｈ_３ ^＋に対応する。縦軸は、スペクトルの強度であり、イオンの数に対応する。図９では、質量が異なるイオンの数量を、質量３のイオンを１００とした場合の相対比で表している。図９から、上記イオン源により生成されるイオンの割合は、Ｈ^＋：Ｈ_２ ^＋：Ｈ_３ ^＋＝１：１：８程度となることが分かる。なお、このような割合のイオンは、プラズマを生成するプラズマソース部（イオン源）と、当該プラズマからイオンビームを引き出すための引出電極などから構成されるイオンドーピング装置によっても得ることが出来る。

図１０は、図９とは異なるイオン源を用いた場合であって、イオン源の圧力がおおよそ３×１０^−３Ｐａの時に、ＰＨ_３から生成したイオンの質量分析結果を示すグラフである。上記質量分析結果は、水素イオン種に着目したものである。また、質量分析は、イオン源から引き出されたイオンを測定することにより行った。図１０は、図９と同様、横軸はイオンの質量を示し、質量１、２、３のピークは、それぞれＨ^＋、Ｈ_２ ^＋、Ｈ_３ ^＋に対応する。縦軸はイオンの数量に対応するスペクトルの強度である。図１０から、プラズマ中のイオンの割合はＨ^＋：Ｈ_２ ^＋：Ｈ_３ ^＋＝３７：５６：７程度であることが分かる。なお、図１０はソースガスがＰＨ_３の場合のデータであるが、ソースガスとして１００％水素ガスを用いたときも、水素イオン種の割合は同程度になる。

図１０のデータを得たイオン源の場合には、Ｈ^＋、Ｈ_２ ^＋及びＨ_３ ^＋のうち、Ｈ_３ ^＋が７％程度しか生成されていない。他方、図９のデータを得たイオン源の場合には、Ｈ_３ ^＋の割合を５０％以上（上記の条件では８０％程度）とすることが可能である。これは、上記考察において明らかになったチャンバー内の圧力及び電場に起因するものと考えられる。

（Ｈ_３ ^＋の照射メカニズム）
図９のような複数のイオン種を含むプラズマを生成し、生成されたイオン種を質量分離しないで単結晶半導体基板に照射する場合、単結晶半導体基板の表面には、Ｈ^＋、Ｈ_２ ^＋、Ｈ_３ ^＋の各イオンが照射される。イオンの照射からイオン導入領域形成にかけてのメカニズムを再現するために、以下の５種類のモデルを考える。
１．照射されるイオン種がＨ^＋で、照射後もＨ^＋（Ｈ）である場合。
２．照射されるイオン種がＨ_２ ^＋で、照射後もＨ_２ ^＋（Ｈ_２）のままである場合。
３．照射されるイオン種がＨ_２ ^＋で、照射後に２個のＨ（Ｈ^＋）に***する場合。
４．照射されるイオン種がＨ_３ ^＋で、照射後もＨ_３ ^＋（Ｈ_３）のままである場合。
５．照射されるイオン種がＨ_３ ^＋で、照射後に３個のＨ（Ｈ^＋）に***する場合。

（シミュレーション結果と実測値との比較）
上記のモデルを基にして、水素イオン種をＳｉ基板に照射する場合のシミュレーションを行った。シミュレーション用のソフトウェアとしては、ＳＲＩＭ（ｔｈｅ Ｓｔｏｐｐｉｎｇ ａｎｄ Ｒａｎｇｅ ｏｆ Ｉｏｎｓ ｉｎ Ｍａｔｔｅｒ：モンテカルロ法によるイオン導入過程のシミュレーションソフトウェア、ＴＲＩＭ（ｔｈｅ Ｔｒａｎｓｐｏｒｔ ｏｆ Ｉｏｎｓ ｉｎ Ｍａｔｔｅｒ）の改良版）を用いている。なお、計算の関係上、モデル２ではＨ_２ ^＋を質量２倍のＨ^＋に置き換えて計算した。また、モデル４ではＨ_３ ^＋を質量３倍のＨ^＋に置き換えて計算した。さらに、モデル３ではＨ_２ ^＋を運動エネルギー１／２のＨ^＋に置き換え、モデル５ではＨ_３ ^＋を運動エネルギー１／３のＨ^＋に置き換えて計算を行った。

なお、ＳＲＩＭは非晶質構造を対象とするソフトウェアではあるが、高エネルギー、高ドーズの条件で水素イオン種を照射する場合には、ＳＲＩＭを適用可能である。水素イオン種とＳｉ原子の衝突により、Ｓｉ基板の結晶構造が非単結晶構造に変化するためである。

図１１に、モデル１乃至モデル５を用いて水素イオン種をＳｉ基板に照射した場合（Ｈ換算で１０万個照射時）のＳｉ基板中の水素原子数の計算結果を示す。また、図９の水素イオン種を照射したＳｉ基板中の水素濃度（ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）のデータ）をあわせて示す。モデル１乃至モデル５を用いて行った計算の結果については、縦軸を水素原子の数で表しており（右軸）、ＳＩＭＳデータについては、縦軸を水素原子の密度で表している（左軸）。横軸はＳｉ基板表面からの深さである。実測値であるＳＩＭＳデータと、計算結果とを比較した場合、モデル２及びモデル４は明らかにＳＩＭＳデータのピークから外れており、また、ＳＩＭＳデータ中にはモデル３に対応するピークも見られない。このことから、モデル２乃至モデル４の寄与は、相対的に小さいことが分かる。イオンの運動エネルギーが数ｋｅＶ程度であるのに対して、Ｈ−Ｈの結合エネルギーは数ｅＶ程度に過ぎないことを考えれば、モデル２及びモデル４の寄与が小さいのは、Ｓｉ原子との衝突により、大部分のＨ_２ ^＋やＨ_３ ^＋が、Ｈ^＋やＨに分離しているためと思われる。

以上より、モデル２乃至モデル４については、以下では考慮しない。図１２乃至図１４に、モデル１及びモデル５を用いて水素イオン種を照射した場合（Ｈ換算で１０万個照射時）の計算結果を示す。また、図９の水素イオン種を照射したＳｉ基板中の水素濃度（ＳＩＭＳデータ）及び、上記シミュレーション結果をＳＩＭＳデータにフィッティングさせたもの（以下フィッティング関数と呼ぶ）を合わせて示す。ここで、図１２は加速電圧を８０ｋＶとした場合を示し、図１３は加速電圧を６０ｋＶとした場合を示し、図１４は加速電圧を４０ｋＶとした場合を示している。なお、モデル１及びモデル５を用いて行った計算の結果については、縦軸を水素原子の数で表しており（右軸）、ＳＩＭＳデータ及びフィッティング関数については、縦軸を水素原子の密度で表している（左軸）。横軸はＳｉ基板表面からの深さである。

フィッティング関数はモデル１及びモデル５を考慮して以下の計算式により求めることとした。なお、計算式中、Ｘ、Ｙはフィッティングに係るパラメータであり、Ｖは体積である。
［フィッティング関数］
＝Ｘ／Ｖ×［モデル１のデータ］＋Ｙ／Ｖ×［モデル５のデータ］

現実に照射されるイオン種の割合（Ｈ^＋：Ｈ_２ ^＋：Ｈ_３ ^＋＝１：１：８程度）を考えればＨ_２ ^＋の寄与（すなわち、モデル３）についても考慮すべきであるが、以下に示す理由により、ここでは除外して考えた。
・モデル３に示される照射過程により導入される水素は、モデル５の照射過程と比較して僅かであるため、除外して考えても大きな影響はない（ＳＩＭＳデータにおいても、ピークが現れていない）。
・モデル５とピーク位置の近いモデル３は、モデル５において生じるチャネリング（結晶の格子構造に起因する原子の移動）により隠れてしまう可能性が高い。
すなわち、モデル３のフィッティングパラメータを見積もるのは困難である。これは、本シミュレーションが非晶質Ｓｉを前提としており、結晶性に起因する影響を考慮していないことによるものである。

図１５に、上記のフィッティングパラメータをまとめる。いずれの加速電圧においても、導入されるＨの数の比は、［モデル１］：［モデル５］＝１：４２〜１：４５程度（モデル１におけるＨの数を１とした場合、モデル５におけるＨの数は４２以上４５以下程度）であり、照射されるイオン種の数の比は、［Ｈ^＋（モデル１）］：［Ｈ_３ ^＋（モデル５）］＝１：１４〜１：１５程度（モデル１におけるＨ^＋の数を１とした場合、モデル５におけるＨ_３ ^＋の数は１４以上１５以下程度）である。モデル３を考慮していないことや非晶質Ｓｉと仮定して計算していることなどを考えれば、実際の照射に係るイオン種の比（Ｈ^＋：Ｈ_２ ^＋：Ｈ_３ ^＋＝１：１：８程度）に近い値が得られていると言える。

（Ｈ_３ ^＋を用いる効果）
図９に示すようなＨ_３ ^＋の割合を高めた水素イオン種を基板に照射することで、Ｈ_３ ^＋に起因する複数のメリットを享受することができる。例えば、Ｈ_３ ^＋はＨ^＋やＨなどに分離して基板内に導入されるため、主にＨ^＋やＨ_２ ^＋を照射する場合と比較して、イオンの導入効率を向上させることができる。これにより、半導体基板の生産性向上を図ることができる。また、同様に、Ｈ_３ ^＋が分離した後のＨ^＋やＨの運動エネルギーは小さくなる傾向にあるから、薄い半導体層の製造に向いている。

なお、本明細書では、Ｈ_３ ^＋を効率的に照射するために、図９に示すような水素イオン種を照射可能なイオンドーピング装置を用いる方法について説明している。イオンドーピング装置は廉価で、大面積処理に優れているため、このようなイオンドーピング装置を用いてＨ_３ ^＋を照射することで、半導体特性の向上、大面積化、低コスト化、生産性向上などの顕著な効果を得ることができる。一方で、Ｈ_３ ^＋の照射を第一に考えるのであれば、イオンドーピング装置を用いることに限定して解釈する必要はない。

（実施の形態２）
本実施の形態では、上記実施の形態と異なるＳＯＩ基板の作製方法に関して図面を参照して説明する。具体的には、角（端部）に丸みを帯びている（エッジロールオフ（ＥＲＯ）を有する）単結晶半導体基板を用いる場合について説明する。また、単結晶半導体基板を繰り返し利用する（再利用）する場合に関して図面を参照して説明する。なお、本実施の形態において、上記実施の形態と同様の部分には同じ符号を付し、詳しい説明を省略する。

まず、表面に酸化膜１０３が設けられ、表面から所定の深さの領域に脆化領域１０４が形成された単結晶半導体基板１０１（ここでは、単結晶シリコン基板）を準備する（図１６（Ａ）参照）。図１６（Ａ）については、上述した図１（Ａ）乃至（Ｅ）において示した方法を用いればよいため、詳しい説明を省略する。

本実施の形態では、図１６（Ａ）に示すように、単結晶半導体基板１０１の角（端部）は丸みを帯びているため、当該端部の表面に酸化膜１０３が形成される。

次いで、半導体基板１１１を準備し（図１６（Ｂ））、酸化膜１０３と半導体基板１１１の一方の面とが向かい合うようにボンディング（接着）する（図１６（Ｃ））。

次いで、加熱処理を行い脆化領域１０４にて分離することにより、半導体基板１１１上に酸化膜１０３を介して単結晶半導体層１１２を形成する（図１６（Ｄ））。

以上の工程により、半導体基板１１１上に酸化膜１０３を介して単結晶半導体層１１２を形成することができる（図１６（Ｅ））。なお、単結晶半導体層１１２の表面に凹凸がある場合には、当該ＳＯＩ基板を用いてデバイスを形成する前に表面の平坦化処理を行うことが好ましい。平坦化処理は、上記図１（Ｈ）で示したようにＣＭＰ、エッチング処理、レーザ光の照射のいずれか一又は複数の方法を組み合わせて行うことができる。平坦化処理を行うことにより、単結晶半導体層１１２中及び表面の結晶欠陥を低減し、単結晶半導体層の結晶性を回復させることができる。

図１６（Ａ）乃至図１６（Ｅ）については、上述した実施の形態１において示した方法を用いれば良いため、詳しい説明を省略する。

次いで、分離された単結晶半導体基板１０５を繰り返し利用する工程（半導体基板再生処理）について説明する。

単結晶半導体基板１０１は、エッジロールオフの影響により、単結晶半導体基板１０１の端部において半導体基板１１１との貼り合わせが十分に行われない場合がある。その結果、端部において単結晶半導体基板１０５は脆化領域１０４にて分離されず、酸化膜１０３等が残存する場合がある（図１６（Ｆ））。

そこで、単結晶半導体基板１０５の端部における残渣部１０７を除去する（図１６（Ｇ））。残渣部１０７は、ウェットエッチング処理を行うことにより除去することができる。具体的には、フッ化水素酸とフッ化アンモニウムと界面活性剤を含む混合溶液（例えば、ステラケミファ社製、商品名：ＬＡＬ５００）をエッチャントとして用いてウェットエッチングを行う。

また、水素イオンが導入された脆化領域１０４は、ＴＭＡＨ（Ｔｅｔｒａ Ｍｅｔｈｙｌ Ａｍｍｏｎｉｕｍ Ｈｙｄｒｏｘｉｄｅ、テトラメチルアンモニウムヒドロキシド）に代表される有機アルカリ性水溶液を用いてウェットエッチングすることにより、除去することができる。このような処理を行うことにより、単結晶半導体基板１０５の端部における残渣物による段差が緩和される。

次いで、単結晶半導体基板１０５をハロゲン雰囲気中で酸化することにより、酸化膜１０８を形成し（図１６（Ｈ））、その後当該酸化膜１０８を除去する。ハロゲンとしてはＨＣｌを用いることができる。このように熱酸化処理により酸化膜１０８を形成した後、当該酸化膜１０８の除去を行うことによって、ハロゲン元素によるゲッタリング効果を得ることができる。ゲッタリング効果としては、ＳＯＩ基板作製時に導入された金属などの不純物を除去する効果が得られる。すなわち、塩素の作用により、金属などの不純物が揮発性の塩化物となって気相中へ離脱して除去される。

次いで、単結晶半導体基板に平坦化処理を行う。平坦化処理としては、ＣＭＰ、ドライエッチング処理、またはウェットエッチング処理、レーザ光の照射、のいずれか一、又は複数の方法を組み合わせて行うことができる。本実施の形態では、単結晶半導体基板１０５にレーザ光の照射を行う（図１６（Ｉ））。単結晶半導体基板１０５にレーザ光を照射することにより、単結晶半導体基板１０５を溶融させることができる。単結晶半導体基板１０５は、レーザ光によって溶融された部分が冷却し、固化するため、平坦性が向上される。また、レーザの照射により平坦性の向上とともに、単結晶半導体基板１０５の結晶欠陥が減少し、単結晶半導体基板１０５の結晶性を向上させることができる（図１６（Ｊ））。

単結晶半導体基板１０５にレーザ光を照射する具体的な方法は、図１（Ｃ）と同様にして行うことができるため説明を省略する。但し、単結晶半導体基板１０５に、単結晶半導体層の分離と再生処理を繰り返し行うことにより、単結晶半導体基板１０５の厚みは徐々に薄くなっていく。そこで、図１６（Ｉ）に示すレーザ光照射工程において、単結晶半導体基板の厚みに最適な波長、つまり単結晶半導体基板への光の侵入長が単結晶半導体基板の板厚と同程度の波長を有するＣＷレーザ光に適宜変更する。波長可変のレーザを用いると、単結晶半導体基板の膜厚が徐々に薄くなっていっても、一台のレーザで単結晶半導体基板の板厚に対応できるため効率が良い。このように、単結晶半導体基板の板厚に適宜使用するＣＷレーザ光の波長を変更し、レーザ光の照射を行うことで、単結晶半導体基板を最大限再利用することができる。

単結晶半導体基板１０５にレーザ光を照射しても、単結晶半導体基板１０５の端部において、単結晶半導体層１１２の分離による段差が残っている場合がある。その場合には、レーザ光を照射した後に、ＣＭＰにより平坦化することが好ましい。その結果、単結晶半導体基板１０５の端部における段差を除去し、単結晶半導体基板１０５の表面を平坦にすることができる。なお、レーザ光の照射により、所望の平坦性が得られるようであれば、平坦化工程は省略してもかまわない。

以上の工程により、結晶欠陥が低減され、結晶性の高い単結晶半導体基板１０５を得ることができる。再生処理が行われた単結晶半導体基板１０５を用いてＳＯＩ基板を作製する際には、図１（Ｄ）の工程から作製することができる。

このような再生処理を行うことにより、単結晶半導体基板１０５を用いてＳＯＩ基板を作製した場合であっても、結晶欠陥が低減されたＳＯＩ基板を作製することができる。また、単結晶半導体基板の再生処理工程により単結晶半導体基板を繰り返し利用することによって、低コスト化を図ることができる。また、本実施の形態で示した単結晶半導体基板の再生面を十分に平坦化することができるため、単結晶半導体基板と半導体基板との密着性を向上させ、貼り合わせ不良を低減することができる。

本実施の形態は、他の実施の形態と自由に組み合わせて行うことができる。

（実施の形態３）
本実施の形態では、実施の形態１又は実施の形態２で作製したＳＯＩ基板を用いた半導体装置の作製方法について説明する。ここでは、半導体装置としてＣＭＯＳ構造を作製する一例を、図１７を用いて説明する。なお、本実施の形態において、上記実施の形態と同様の部分には同じ符号を付し、詳しい説明を省略する。

実施の形態１によれば、ＳＯＩ基板の単結晶半導体層１１２の厚さを１００ｎｍ又はそれ以下とすることができる。単結晶半導体層１１２の厚さを１００ｎｍ又はそれ以下とすると、トランジスタのチャネル形成領域の空乏層の最大深さより薄くなり、顕著なトランジスタの電気特性をもたらす。トランジスタのチャネル領域の十分な空乏層化により良好なＳ値、しきい値電圧などを得ることができる。さらに、ＣＭＯＳ構造を作製した場合、早いスイッチング速度を得ることができる。

まず、実施の形態１に従ってＳＯＩ基板を得た後、単結晶半導体層１１２上に素子分離絶縁層を形成するためのマスクとなる保護層２０６を形成する。この段階の工程断面図が図１７（Ａ）に相当する。保護層２０６は酸化シリコン膜や窒化シリコン膜などを用いる。

なお、しきい値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型不純物を単結晶半導体層１１２に添加しておくことが好ましい。例えば、ｐ型不純物として硼素を５×１０^１７ｃｍ^−３以上１×１０^１８ｃｍ^−３以下の濃度で添加されていてもよい。

次いで、保護層２０６をマスクとしてエッチングを行い、露呈している単結晶半導体層１１２及びその下方の酸化膜１０３の一部を除去する。次いで、ＴＥＯＳを用いて酸化シリコン膜を化学気相成長法で堆積する。この酸化シリコン膜は、単結晶半導体層１１２が埋め込まれるように厚く堆積する。次いで、単結晶半導体層１１２に重なる酸化シリコン膜を研磨により除去した後、保護層２０６を除去して、素子分離絶縁層２０７を残存させる。この段階の工程断面図が図１７（Ｂ）に相当する。

次いで、第１の絶縁膜を形成し、第１の絶縁膜上に導電材料を含むポリシリコン膜を有するゲート電極２０９を形成し、ゲート電極２０９をマスクとして第１の絶縁膜をエッチングしてゲート絶縁層２０８を形成する。ゲート絶縁層２０８は、ＰＥＣＶＤ法又はスパッタリング法等を用いて得られる酸化珪素、窒化酸化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム又は酸化タンタルを含む膜の単層、又はこれらの積層である。ゲート絶縁層２０８は、ＰＥＣＶＤ法を行うことにより単結晶半導体層１１２の表面を覆って薄い膜厚、例えば２０ｎｍの膜厚で形成することができる。また、高密度プラズマ処理により単結晶半導体層１１２の表面を酸化又は窒化することで形成してもよい。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合プラズマの励起をマイクロ波により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、単結晶半導体層１１２の表面を酸化又は窒化することにより、１〜５０ｎｍ、望ましくは５〜３０ｎｍの絶縁膜が単結晶半導体層１１２に接するように形成される。実施の形態１に示すように、平坦化処理を行うことにより、単結晶半導体層の表面が十分に平坦化されるため、厚さ２０ｎｍの絶縁膜をゲート絶縁層２０８として用いても、十分なゲート耐圧を得ることができる。この段階の工程断面図が図１７（Ｃ）に相当する。

次いで、ゲート電極２０９を覆う第２の絶縁膜２１０を形成し、ｎＦＥＴとなる領域にＡｓなどをドーピングして浅い接合深さの第１不純物領域２１１を形成し、ｐＦＥＴとなる領域にＢなどをドーピングして浅い接合深さの第２の不純物領域２１２を形成する。さらに、サイドウォール絶縁層２１３、２１４を形成する。ｐＦＥＴとなる領域のサイドウォール絶縁層２１４は、ｎＦＥＴとなる領域のサイドウォール絶縁層２１３よりも幅を広くする。この段階の工程断面図が図１７（Ｃ）に相当する。

次いで、第２の絶縁膜２１０を部分的にエッチングしてゲート電極２０９の上面と、第１不純物領域２１１及び第２不純物領域２１２とを露出させる。次いで、ｎＦＥＴとなる領域にＡｓなどをドーピングして深い接合深さの第３不純物領域２１５を形成し、ｐＦＥＴなる領域にＢなどをドーピングして深い接合深さの第４不純物領域２１６を形成する。次いで、活性化のための熱処理（８００℃〜１１００℃）を行う。次いで、シリサイドを形成するための金属膜としてコバルト膜を成膜する。次いで、ＲＴＡなどの熱処理（５００℃、１分）を行い、コバルト膜に接する部分のシリコンをシリサイド化させる。その後、コバルト膜を選択的に除去することにより、シリサイド２１７、２１８、２１９を形成する。次いで、シリサイド化の熱処理よりも高い温度で熱処理を行い、シリサイド部分の低抵抗化を図る。この段階の工程断面図が図１７（Ｄ）に相当する。

次いで、層間絶縁膜２２０を形成し、深い接合深さの第３不純物領域２１５や深い接合深さの第４不純物領域２１６に達するコンタクトプラグ２２１を形成する。こうして半導体基板１１１に接合された単結晶半導体層１１２を用いてｎＦＥＴ２２２とｐＦＥＴ２２３とが作製できる。この段階の工程断面図が図１７（Ｅ）に相当する。

これらのｎＦＥＴ２２２とｐＦＥＴ２２３を相補的に組み合わせることによってＣＭＯＳ構造を構成することができる。

このようにして、本発明の一態様に係るＳＯＩ基板を用いてトランジスタを作製することができる。本発明の一態様に係るＳＯＩ基板の単結晶半導体層は、結晶欠陥がほとんどなく、その表面が平坦化され、さらにその厚さを５０ｎｍ以下と薄膜化されている。このことにより、ＳＯＩ基板に低い駆動電圧、高い電界効果移動度、小さいサブスレッショルド値など、すぐれた特性を備えたトランジスタを作製することができる。さらに、同一基板上に特性のばらつきの少ない、高性能なトランジスタを複数基板上に形成することが可能である。すなわち、本発明の一態様に係るＳＯＩ基板を用いることによって、しきい値電圧や移動度などトランジスタ特性として重要な特性値の不均一性が抑制され、また高性能化が可能になる。なお、本実施の形態においては、半導体基板１１１上に、酸化膜１０３、及び単結晶半導体層１１２が順に設けられた構造のＳＯＩ基板を用いて説明しているが、本発明はこれに限定して解釈されるものではない。

（実施の形態４）
本実施の形態では、実施の形態３と異なる高性能及び高信頼性な半導体素子を有する半導体装置を、歩留まりよく作製することを目的とした半導体装置の作製方法の一例について説明する。なお、本実施の形態に示す半導体装置の作製方法では、半導体層と配線との接続に係る開口が自己整合的に形成されることを特徴としている。なお、本実施の形態において、上記実施の形態と同様の部分には同じ符号を付し、詳しい説明を省略する。

はじめに、実施の形態１などに示した方法を用いて作製したＳＯＩ基板を用意する。本実施の形態においては、半導体基板１１１上に、酸化膜１１４、酸化膜１０３、及び単結晶半導体層１１２が順に設けられた構造のＳＯＩ基板を用いて説明する。そして、該半導体基板における半導体層を島状にパターニングして島状半導体層６０６を形成した後、ゲート絶縁層として機能する絶縁層６０８、及びゲート電極（又は配線）として機能する導電層を順に形成する。本実施の形態では、ゲート電極として機能する導電層を二層構造で形成するが、本発明はこれに限定されるものではない。ここで、絶縁層６０８は、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素などの材料を用いて、ＣＶＤ法やスパッタリング法などにより形成することができる。絶縁層６０８の厚さは５ｎｍ以上１００ｎｍ以下程度とすれば良い。また、導電層は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等の材料を用いて、ＣＶＤ法やスパッタリング法などにより形成することができる。導電層の厚さは、１００ｎｍ以上５００ｎｍ以下程度となるようにすれば良い。なお、本実施の形態では、絶縁層６０８を酸化珪素（厚さ２０ｎｍ）にて形成し、導電層（下層）を窒化タンタル（厚さ５０ｎｍ）にて形成し、導電層（上層）をタングステン（厚さ２００ｎｍ）にて形成する場合について説明する。

なお、上記の半導体層には、トランジスタの閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型を付与する不純物や、リン、砒素などのｎ型を付与する不純物を添加しても良い。例えば、ｐ型を付与する不純物として硼素を添加する場合、５×１０^１６ｃｍ^−３以上１×１０^１７ｃｍ^−３以下の濃度で添加すれば良い。また、半導体層に対して水素化処理を行っても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。

次に、上記のゲート電極として機能する導電層をパターニングする。なお、本実施の形態における薄膜トランジスタの製造方法では、上記の導電層に対して少なくとも二度のパターニングを行うが、ここでは、そのうちの一度目のパターニングを行う。これにより、最終的に形成されるゲート電極より一回り大きい導電層６１０、及び導電層６１２が形成される。ここで、「一回り大きい」とは、二度目のパターニング工程において用いられるゲート電極形成用のレジストマスクを、導電層６１０、及び導電層６１２の位置に合わせて形成できる程度の大きさをいうものとする。なお、上記二度のパターニングは、導電層の島状半導体層６０６と重なる領域に対して行えば良いものであり、導電層全面に対して二度のパターニングを行う必要はない。

その後、上記の絶縁層６０８、導電層６１０、及び導電層６１２を覆うように、絶縁層６１４を形成する（図１８（Ａ）、図２０（Ａ）参照）。ここで、絶縁層６１４は、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウムなどの材料を用いて、ＣＶＤ法やスパッタリング法などにより形成することができる。絶縁層６１４の厚さは０．５μｍ以上２μｍ以下程度とすることが好ましい。本実施の形態では、一例として、絶縁層６１４を酸化珪素（厚さ１μｍ）にて形成する場合について説明する。

なお、図１８（Ａ）は、平面図である図２０（Ａ）のＰ−Ｑにおける断面に対応する図である。同様に、図１８（Ｂ）と図２０（Ｂ）が対応し、図１８（Ｄ）と図２０（Ｃ）が対応し、図１９（Ｃ）と図２０（Ｄ）が対応する。図２０に示す平面図では、簡単のため、対応する断面図における一部の構成要素を省略している。

次に、上記の絶縁層６１４上に、パターニング工程において用いるゲート電極形成用のレジストマスク６１６を形成する。該パターニング工程は、上記導電層に対する二度のパターニングのうち、二度目のパターニング工程に当たるものである。レジストマスク６１６は、感光性物質であるレジスト材料を塗布した後、パターンを露光することで形成できる。レジストマスク６１６の形成後には、該レジストマスク６１６を用いて、導電層６１０、導電層６１２、及び絶縁層６１４をパターニングする。具体的には絶縁層６１４を選択的にエッチングして絶縁層６２２を形成した後、導電層６１０、及び導電層６１２を選択的にエッチングしてゲート電極として機能する導電層６１８、導電層６２０を形成する（図１８（Ｂ）、図２０（Ｂ）参照）。ここで、絶縁層６１４を選択的にエッチングする際には、ゲート絶縁層として機能する絶縁層６０８の一部も同時にエッチングされる。

次に、レジストマスク６１６を除去した後、島状半導体層６０６、絶縁層６０８、導電層６１８、導電層６２０、絶縁層６２２などを覆うように、絶縁層６２４を形成する。絶縁層６２４は後のサイドウォール形成時のバリア層として機能する。絶縁層６２４は、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム、酸化タンタルなどの材料を用いて形成することができるが、バリア層として機能させるためには、後のサイドウォールに用いられる材料とエッチング時の選択比が取れる材料を用いて形成することが好ましいと言える。絶縁層６２４の厚さは１０ｎｍ以上２００ｎｍ以下程度とすれば良い。本実施の形態では、絶縁層６２４を、窒化珪素（厚さ５０ｎｍ）を用いて形成することとする。

絶縁層６２４の形成後には、導電層６１８、導電層６２０、絶縁層６２２等をマスクとして、一導電型を付与する不純物元素を島状半導体層６０６に添加する。本実施の形態では、島状半導体層６０６にｎ型を付与する不純物元素（例えばリンや砒素）を添加する。該不純物の添加により、島状半導体層６０６に不純物領域６２６が形成される（図１８（Ｃ）参照）。なお、本実施の形態においては、絶縁層６２４を形成した後に、ｎ型を付与する不純物元素を添加する構成としたが、本発明はこれに限られない。例えば、レジストマスクを除去した後、又は除去する前に上記の不純物元素を添加し、その後、絶縁層６２４を形成する構成としてもよい。また、添加する不純物元素を、ｐ型を付与する不純物元素とすることもできる。

次に、サイドウォール６２８を形成する（図１８（Ｄ）、図２０（Ｃ）参照）。サイドウォール６２８は、絶縁層６２４を覆うように絶縁層を形成し、該絶縁層に対して垂直方向を主体とした異方性エッチングを適用することで形成することができる。上記異方性エッチングにより、絶縁層が選択的にエッチングされることになるためである。絶縁層は、酸化珪素、酸化窒化珪素、窒化酸化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム、酸化タンタルなどの材料を用いて、ＣＶＤ法やスパッタリング法などにより形成することができる。また、有機材料を含む膜を、スピンコートなどにより形成しても良い。本実施の形態においては、絶縁層の材料として酸化珪素を用いることとする。すなわち、サイドウォール６２８は酸化珪素により形成される。また、上記エッチングガスとしては、例えば、ＣＨＦ_３とヘリウムの混合ガスを用いることができる。なお、サイドウォール６２８を形成する工程はこれらに限定されない。

次に、絶縁層６２２、サイドウォール６２８などをマスクとして、島状半導体層６０６に一導電型を付与する不純物元素を添加する。なお、島状半導体層６０６には、先の工程で添加した不純物元素と同じ導電型の不純物元素をより高い濃度で添加する。つまり、本実施の形態においては、ｎ型を付与する不純物元素を添加することになる。

上記不純物元素の添加により、島状半導体層６０６に、チャネル形成領域６３０と、低濃度不純物領域６３２と、高濃度不純物領域６３４が形成される。低濃度不純物領域６３２はＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域として機能し、高濃度不純物領域６３４はソース又はドレインとして機能する。

次に、絶縁層６２４をエッチングして、高濃度不純物領域に達する開口（コンタクトホール）を形成する（図１９（Ａ）参照）。本実施の形態においては、酸化珪素を用いて絶縁層６２２、及びサイドウォール６２８を形成し、窒化珪素を用いて絶縁層６２４を形成しているため、絶縁層６２４を選択的にエッチングして開口を形成することができる。

上記高濃度不純物領域に達する開口を形成した後、絶縁層６１４を選択的にエッチングすることにより、開口６３６を形成する（図１９（Ｂ）参照）。開口６３６は、高濃度不純物領域に達する開口と比較して大きく形成されることになる。これは、開口６３６は、プロセスルールやデザインルールに従ってその最小線幅が決まるのに対して、高濃度不純物領域に達する開口は、自己整合的に形成されることでより微細化されるためである。

その後、上記高濃度不純物領域に達する開口及び開口６３６を介して、島状半導体層６０６の高濃度不純物領域６３４及び導電層６２０に接する導電層を形成する。該導電層は、ＣＶＤ法やスパッタリング法等により形成することができる。材料としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、珪素（Ｓｉ）等を用いることができる。また、上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。また、上記導電層は、単層構造としても良いし、積層構造としても良い。本実施の形態においては、チタンとアルミニウムとチタンとの三層構造とする場合を示す。

上記導電層を選択的にエッチングすることにより、ソース電極又はドレイン電極（ソース配線又はドレイン配線）として機能する導電層６３８、導電層６４０及び導電層６４２、導電層６２０と接続されて配線として機能する導電層６４４、導電層６４６及び導電層６４８を形成する（図１９（Ｃ）、図２０（Ｄ）参照）。以上の工程により、島状半導体層６０６と、ソース電極又はドレイン電極として機能する導電層との接続を自己整合的に形成したトランジスタが完成する。

このようにして、本発明の一態様に係るＳＯＩ基板を用いてトランジスタを作製することができる。本発明の一態様に係るＳＯＩ基板の単結晶半導体層は、結晶欠陥がほとんどなく、ゲート電極層との界面準位密度が低減された単結晶半導体層であり、その表面が平坦化され、さらにその厚さを５０ｎｍ以下と薄膜化されている。このことにより、ＳＯＩ基板に、低い駆動電圧、高い電界効果移動度、小さいサブスレッショルド値など、優れた特性を備えたトランジスタを作製することができる。さらに、同一基板上に特性のばらつきの少ない、高性能なトランジスタを複数基板上に形成することが可能である。すなわち、本発明の一態様に係るＳＯＩ基板を用いることによって、しきい値電圧や移動度などトランジスタ特性として重要な特性値の不均一性が抑制され、また高性能化が可能になる。なお、本実施の形態においては、半導体基板１１１上に、酸化膜１１４、酸化膜１０３、及び単結晶半導体層１１２が順に設けられた構造のＳＯＩ基板を用いて説明しているが、本発明はこれに限定して解釈されるものではない。

また、本実施の形態において示した方法により、ソース電極又はドレイン電極の接続関係を自己整合的に形成することができるため、トランジスタの構造を微細化することができる。つまり、半導体素子の集積度を向上することができるようになる。また、チャネル長や低濃度不純物領域の長さを自己整合的に規定することができるため、微細化において問題となるチャネルの抵抗のばらつきを抑制することができる。すなわち、特性の優れたトランジスタを提供することができる。

従って、本発明の一態様に係るＳＯＩ基板を用いてトランジスタなど各種の半導体素子を形成することで、高付加価値の半導体装置を作製することができる。

（実施の形態５）
実施の形態３及び実施の形態４を参照してトランジスタの作製方法を説明したが、トランジスタの他、容量、抵抗などトランジスタと共に各種の半導体素子を形成することで、高付加価値の半導体装置を作製することができる。以下、図面を参照しながら半導体装置の具体的な態様を説明する。なお、本実施の形態において、上記実施の形態と同様の部分には同じ符号を付し、詳しい説明を省略する。

まず、半導体装置の一例として、マイクロプロセッサについて説明する。図２１はマイクロプロセッサ５００の構成例を示すブロック図である。

マイクロプロセッサ５００は、演算回路５０１（Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部５０２（ＡＬＵ Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部５０３（Ｉｎｓｔｒｕｃｔｉｏｎ Ｄｅｃｏｄｅｒ）、割り込み制御部５０４（Ｉｎｔｅｒｒｕｐｔ Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部５０５（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ５０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部５０７（Ｒｅｇｉｓｔｅｒ Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース５０８（Ｂｕｓ Ｉ／Ｆ）、読み出し専用メモリ５０９、およびメモリインターフェース５１０を有している。

バスインターフェース５０８を介してマイクロプロセッサ５００に入力された命令は、命令解析部５０３に入力され、デコードされた後、演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５に入力される。演算回路制御部５０２、割り込み制御部５０４、レジスタ制御部５０７、タイミング制御部５０５は、デコードされた命令に基づき様々な制御を行う。

演算回路制御部５０２は、演算回路５０１の動作を制御するための信号を生成する。また、割り込み制御部５０４は、マイクロプロセッサ５００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を処理する回路であり、割り込み制御部５０４は、割り込み要求の優先度やマスク状態を判断して、割り込み要求を処理する。レジスタ制御部５０７は、レジスタ５０６のアドレスを生成し、マイクロプロセッサ５００の状態に応じてレジスタ５０６の読み出しや書き込みを行う。

例えば、タイミング制御部５０５は、演算回路５０１、演算回路制御部５０２、命令解析部５０３、割り込み制御部５０４、およびレジスタ制御部５０７の動作のタイミングを制御する信号を生成する。例えば、タイミング制御部５０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えている。図２１に示すように、内部クロック信号ＣＬＫ２は他の回路に入力される。

このようなマイクロプロセッサ５００は、結晶欠陥が低減され、結晶方位が一定の単結晶半導体層１１２によって集積回路が形成されているので、処理速度の高速化のみならず、低消費電力化を図ることができる。

次に、非接触でデータの送受信を行う機能、および演算機能を備えた半導体装置の一例を説明する。図２２は、このような半導体装置の構成例を示すブロック図である。図２２に示す半導体装置は、無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）と呼ぶことができる。

図２２に示すように、ＲＦＣＰＵ５１１は、アナログ回路部５１２とデジタル回路部５１３を有している。アナログ回路部５１２として、共振容量を有する共振回路５１４、整流回路５１５、定電圧回路５１６、リセット回路５１７、発振回路５１８、復調回路５１９と、変調回路５２０を有している。デジタル回路部５１３は、ＲＦインターフェース５２１、制御レジスタ５２２、クロックコントローラ５２３、ＣＰＵインターフェース５２４、中央処理ユニット５２５、ランダムアクセスメモリ５２６、読み出し専用メモリ５２７を有している。

ＲＦＣＰＵ５１１の動作の概要は以下の通りである。アンテナ５２８が受信した信号は共振回路５１４により誘導起電力を生じる。誘導起電力は、整流回路５１５を経て容量部５２９に充電される。この容量部５２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部５２９は、ＲＦＣＰＵ５１１を構成する基板に集積されている必要はなく、他の部品としてＲＦＣＰＵ５１１に組み込むこともできる。

リセット回路５１７は、デジタル回路部５１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路５１８は、定電圧回路５１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路５１９は、受信信号を復調する回路であり、変調回路５２０は、送信するデータを変調する回路である。

例えば、復調回路５１９はローパスフィルタで形成され、振幅変調（ＡＳＫ）方式の受信信号を、その振幅の変動をもとに、二値化する。また、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信するため、変調回路５２０は、共振回路５１４の共振点を変化させることで通信信号の振幅を変化させている。

クロックコントローラ５２３は、電源電圧または中央処理ユニット５２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路５３０が行っている。

アンテナ５２８からＲＦＣＰＵ５１１に入力された信号は復調回路５１９で復調された後、ＲＦインターフェース５２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ５２２に格納される。制御コマンドには、読み出し専用メモリ５２７に記憶されているデータの読み出し、ランダムアクセスメモリ５２６へのデータの書き込み、中央処理ユニット５２５への演算命令などが含まれている。

中央処理ユニット５２５は、インターフェース５２４を介して読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２にアクセスする。インターフェース５２４は、中央処理ユニット５２５が要求するアドレスより、読み出し専用メモリ５２７、ランダムアクセスメモリ５２６、制御レジスタ５２２のいずれかに対するアクセス信号を生成する機能を有している。

中央処理ユニット５２５の演算方式は、読み出し専用メモリ５２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の演算処理を行い、プログラムを使って、残りの演算を中央処理ユニット５２５が処理する方式を適用できる。

このようなＲＦＣＰＵは、結晶欠陥が低減され、結晶方位が一定の単結晶半導体層１１２によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。それにより、電力を供給する容量部５２９を小型化しても長時間の動作が保証される。

（実施の形態６）
本実施の形態では、本発明の一態様に係るＳＯＩ基板を用いたエレクトロルミネセンス表示装置（以下、ＥＬ表示装置という。）について図２３を参照して説明する。図２３（Ａ）はＥＬ表示装置の画素の平面図であり、図２３（Ｂ）は、Ｊ−Ｋ切断線による図２３（Ａ）の断面図である。図２３では、上面射出型（トップエミッション型）の構成とした場合を示し、図中に示す矢印の方向に光を放出する構成としている。

図２３（Ａ）に示すように、画素は、トランジスタでなる選択用トランジスタ４０１、表示制御用トランジスタ４０２、走査線４０５、信号線４０６、及び電流供給線４０７、画素電極４０８を含む。エレクトロルミネセンス材料を含んで形成される層（ＥＬ層）が一対の電極間に挟んだ構造の発光素子が各画素に設けられている。発光素子の一方の電極が画素電極４０８である。

選択用トランジスタ４０１が有する単結晶半導体層４０３、表示制御用トランジスタ４０２が有する単結晶半導体層４０４は、本発明の一態様に係る半導体基板１１１に接着された単結晶半導体層１１２から形成された層であり、金属などの不純物が除去され、結晶欠陥の低減がなされたものである。

また、単結晶半導体層４０３は、選択用トランジスタ４０１のチャネル形成領域、ソース領域およびドレイン領域が形成されている。単結晶半導体層４０４は、表示制御用トランジスタ４０２のチャネル形成領域、ソース領域およびドレイン領域が形成されている。

選択用トランジスタ４０１において、ゲート電極は走査線４０５に含まれ、ソース電極またはドレイン電極の一方は信号線４０６に含まれ、他方は電極４１１として形成されている。表示制御用トランジスタ４０２は、ゲート電極４１２が電極４１１と電気的に接続され、ソース電極またはドレイン電極の一方は、画素電極４０８に電気的に接続される電極４１３として形成され、他方は、電流供給線４０７に含まれている。

表示制御用トランジスタ４０２はｐチャネル型のＦＥＴである。図２３（Ｂ）に示すように、単結晶半導体層４０４には、チャネル形成領域４５１、およびｐ型の不純物領域４５２が形成されている。なお、ＳＯＩ基板は、実施の形態１及び実施の形態２で作製したＳＯＩ基板が用いられている。

表示制御用トランジスタ４０２のゲート電極４１２を覆って、層間絶縁膜４２７が形成されている。層間絶縁膜４２７上に、信号線４０６、電流供給線４０７、電極４１３などが形成されている。また、層間絶縁膜４２７上には、電極４１３に電気的に接続されている画素電極４０８が形成されている。画素電極４０８は周辺部が絶縁性の隔壁層４２８で囲まれている。画素電極４０８上にはＥＬ層４２９が形成され、ＥＬ層４２９上には対向電極４３０が形成されている。補強板として対向基板４３１が設けられており、対向基板４２４は樹脂層４２５により半導体基板１１１に固定されている。

ＥＬ表示装置の階調の制御は、発光素子の輝度を電流で制御する電流駆動方式と、電圧でその輝度を制御する電圧駆動方式とがあるが、電流駆動方式は、画素ごとでトランジスタの特性値の差が大きい場合、採用することは困難であり、そのためには特性のばらつきを補正する補正回路が必要になる。しかし、本発明の一態様に係るＳＯＩ基板の作製方法により作製されたＳＯＩ基板は結晶欠陥がほとんどないため、同一基板上に特性のばらつきの少ない、高性能なトランジスタを複数基板上に形成することが可能である。従って、本発明の一態様に係るＳＯＩ基板を用いてＥＬ表示装置を作製することで、選択用トランジスタ４０１および表示制御用トランジスタ４０２は画素ごとに特性のばらつきが低減されるため、電流駆動方式を採用することができる。

（実施の形態７）
本発明の一態様に係るＳＯＩ基板を用いてトランジスタ等の半導体装置を作製し、この半導体装置を用いてさまざまな電子機器を完成することができる。本発明の一態様に係るＳＯＩ基板に設けられた単結晶半導体層は不純物濃度が低減されているため、活性層として用いることで、リーク電流が低減し、電気的特性が向上した半導体素子を製造することができる。また、当該単結晶半導体層は結晶欠陥が低減されているため、ゲート絶縁層との界面において、局在準位密度を低減させることが可能となる。さらに、単結晶半導体層が高い平坦性を有するため、単結晶半導体層上に、薄く、且つ高い絶縁耐圧を有するゲート絶縁層を形成することができ、作製される半導体素子の移動度の向上、Ｓ値の向上または短チャネル効果抑制を実現することができる。すなわち、本発明の一態様に係るＳＯＩ基板を用いることで、電流駆動能力が高く、かつ信頼性の高い半導体素子を作製することが可能になる。その結果、最終製品としての電子機器をスループット良く、良好な品質で作製することができる。この半導体素子を用いて、さまざまな半導体装置を作製することができる。本実施の形態では、図面を用いて具体的な例を説明する。なお、本実施の形態において、上記実施の形態と同様の部分には同じ符号を付し、詳しい説明を省略する。

図２４（Ａ）は表示装置であり、筐体９０１、支持台９０２、表示部９０３、スピーカ部９０４、ビデオ入力端子９０５などを含む。この表示装置は、他の実施の形態で示した作製方法により形成したトランジスタを駆動ＩＣや表示部９０３などに用いることにより作製される。なお、表示装置には液晶表示装置、発光表示装置などがあり、用途別にはコンピュータ用、テレビ受信用、広告表示用などの全ての情報表示用表示装置が含まれる。具体的には、ディスプレイ、ヘッドマウントディスプレイ、反射型プロジェクターなどを挙げることができる。

図２４（Ｂ）はコンピュータであり、筐体９１１、表示部９１２、キーボード９１３、外部接続ポート９１４、ポインティングデバイス９１５などを含む。本発明の一態様を用いて作製されたトランジスタは、表示部９１２の画素部だけではなく、表示用の駆動ＩＣ、本体内部のＣＰＵ、メモリなどの半導体装置にも適用が可能である。

また、図２４（Ｃ）は携帯電話であり、携帯用の情報処理端末の１つの代表例である。この携帯電話は筐体９２１、表示部９２２、操作キー９２３などを含む。本発明の一態様を用いて作製されたトランジスタは表示部９２２の画素部やセンサ部９２４だけではなく、表示用の駆動ＩＣ、メモリ、音声処理回路などに用いることができる。センサ部９２４は光センサ素子を有しており、センサ部９２４で得られる照度に合わせて表示部９２２の輝度コントロールを行うことや、センサ部９２４で得られる照度に合わせて操作キー９２３の照明を抑えることによって、携帯電話の消費電力を抑えることができる。

上記の携帯電話を初めとして、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ、情報携帯端末）、デジタルカメラ、小型ゲーム機、携帯型の音響再生装置などの電子機器に、本発明の一態様を用いて形成した半導体装置を用いることもできる。例えば、ＣＰＵ、メモリ、センサなどの機能回路を形成することや、これらの電子機器の画素部や、表示用の駆動ＩＣにも適用することが可能である。

また、図２４（Ｄ）、（Ｅ）はデジタルカメラである。なお、図２４（Ｅ）は、図２４（Ｄ）の裏側を示す図である。このデジタルカメラは、筐体９３１、表示部９３２、レンズ９３３、操作キー９３４、シャッターボタン９３５などを有する。本発明の一態様を用いて作製されたトランジスタは、表示部９３２の画素部、表示部９３２を駆動する駆動ＩＣ、メモリなどに用いることができる。

図２４（Ｆ）はデジタルビデオカメラである。このデジタルビデオカメラは、本体９４１、表示部９４２、筐体９４３、外部接続ポート９４４、リモコン受信部９４５、受像部９４６、バッテリー９４７、音声入力部９４８、操作キー９４９、接眼部９５０などを有する。本発明の一態様を用いて作製されたトランジスタは、表示部９４２の画素部、表示部９４２を制御する駆動ＩＣ、メモリ、デジタル入力処理装置などに用いることができる。

この他にも、ナビゲーションシステム、音響再生装置、記録媒体を備えた画像再生装置などに用いることが可能である。これらの表示部の画素部や、表示部を制御する駆動ＩＣ、メモリ、デジタル入力処理装置、センサ部などの用途に、本発明の一態様を用いて作製されたトランジスタを用いることができる。

また、図２５は、本発明の一態様を適用した携帯電話の別の一例であり、図２５（Ａ）が正面図、図２５（Ｂ）が背面図、図２５（Ｃ）が２つの筐体をスライドさせたときの正面図である。携帯電話７００は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能な所謂スマートフォンである。

携帯電話７００は、筐体７０１及び筐体７０２で構成されている。筐体７０１においては、表示部７０３、スピーカ７０４、マイクロフォン７０５、操作キー７０６、ポインティングデバイス７０７、カメラ用レンズ７０８、外部接続端子７０９及びイヤホン端子７１０等を備え、筐体７０２においては、キーボード７１１、外部メモリスロット７１２、裏面カメラ７１３、ライト７１４等により構成されている。また、アンテナは筐体７０１に内蔵されている。本発明の一態様を用いて作製された半導体素子は、表示部７０３の画素部、表示部７０３を駆動する駆動ＩＣ、メモリ、音声処理回路などに用いることができる。また、表示部７０３に、図２３で説明したＥＬ表示装置を適用することで、表示むらが少なく画質の優れた表示部とすることができる。

また、携帯電話７００には、上記の構成に加えて、非接触型ＩＣチップ、小型記録装置等を内蔵していてもよい。

重なり合った筐体７０１と筐体７０２（図２５（Ａ）に示す。）は、スライドさせることが可能であり、スライドさせることで図２５（Ｃ）のように展開する。表示部７０３とカメラ用レンズ７０８を同一の面に備えているため、テレビ電話としての使用が可能である。また、表示部７０３をファインダーとして用いることで、裏面カメラ７１３及びライト７１４で静止画及び動画の撮影が可能である。

スピーカ７０４及びマイクロフォン７０５を用いることで、携帯電話７００は、音声記録装置（録音装置）又は音声再生装置として使用することができる。また、操作キー７０６により、電話の発着信操作、電子メール等の簡単な情報入力操作、表示部に表示する画面のスクロール操作、表示部に表示する情報の選択等を行うカーソルの移動操作等が可能である。

また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード７１１を用いると便利である。更に、重なり合った筐体７０１と筐体７０２（図２５（Ａ））をスライドさせることで、図２５（Ｃ）のように展開させることができる。携帯情報端末として使用する場合には、キーボード７１１及びポインティングデバイス７０７を用いて、円滑な操作が可能である。外部接続端子７０９はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット７１２に記録媒体を挿入し、より大量のデータ保存及び移動が可能になる。

筐体７０２の裏面（図２５（Ｂ））には、裏面カメラ７１３及びライト７１４を備え、表示部７０３をファインダーとして静止画及び動画の撮影が可能である。

また、上記の機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ又はイヤホンジャック等を備えたものであってもよい。

以上のように、本発明の一態様により作製された半導体装置の適用範囲は極めて広く、本発明の一態様に係るＳＯＩ基板を材料として、あらゆる分野の電子機器に用いることができる。

１０１ 単結晶半導体基板
１０２ 酸化膜
１０３ 酸化膜
１０４ 脆化領域
１０５ 単結晶半導体基板
１０６ 絶縁膜
１０７ 残渣部
１０８ 酸化膜
１１１ 半導体基板
１１２ 単結晶半導体層
１１３ ＳＯＩ基板
１１４ 酸化膜
２０６ 保護層
２０７ 素子分離絶縁層
２０８ ゲート絶縁層
２０９ ゲート電極
２１０ 絶縁膜
２１１ 不純物領域
２１２ 不純物領域
２１３ サイドウォール絶縁層
２１４ サイドウォール絶縁層
２１５ 不純物領域
２１６ 不純物領域
２１７ シリサイド
２１８ シリサイド
２１９ シリサイド
２２０ 層間絶縁膜
２２１ コンタクトプラグ
２２２ ｎＦＥＴ
２２３ ｐＦＥＴ
４０１ 選択用トランジスタ
４０２ 表示制御用トランジスタ
４０３ 単結晶半導体層
４０４ 単結晶半導体層
４０５ 走査線
４０６ 信号線
４０７ 電流供給線
４０８ 画素電極
４１０ 電極
４１１ 電極
４１２ ゲート電極
４１３ 電極
４２４ 対向基板
４２５ 樹脂層
４２７ 層間絶縁膜
４２８ 隔壁層
４２９ ＥＬ層
４３０ 対向電極
４３１ 対向基板
４３２ 樹脂層
４５１ チャネル形成領域
４５２ 高濃度不純物領域
５００ マイクロプロセッサ
５０１ 演算回路
５０２ 演算回路制御部
５０３ 命令解析部
５０４ 制御部
５０５ タイミング制御部
５０６ レジスタ
５０７ レジスタ制御部
５０８ バスインターフェース
５０９ 専用メモリ
５１０ メモリインターフェース
５１１ ＲＦＣＰＵ
５１２ アナログ回路部
５１３ デジタル回路部
５１４ 共振回路
５１５ 整流回路
５１６ 定電圧回路
５１７ リセット回路
５１８ 発振回路
５１９ 復調回路
５２０ 変調回路
５２１ ＲＦインターフェース
５２２ 制御レジスタ
５２３ クロックコントローラ
５２４ インターフェース
５２５ 中央処理ユニット
５２６ ランダムアクセスメモリ
５２７ 専用メモリ
５２８ アンテナ
５２９ 容量部
５３０ 電源管理回路
６０６ 島状半導体層
６０８ 絶縁層
６１０ 導電層
６１２ 導電層
６１４ 絶縁層
６１６ レジストマスク
６１８ 導電層
６２０ 導電層
６２２ 絶縁層
６２４ 絶縁層
６２６ 不純物領域
６２８ サイドウォール
６３０ チャネル形成領域
６３２ 低濃度不純物領域
６３４ 高濃度不純物領域
６３６ 開口
６３８ 導電層
６４０ 導電層
６４２ 導電層
６４４ 導電層
６４６ 導電層
６４８ 導電層
７００ 携帯電話
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ スピーカ
７０５ マイクロフォン
７０６ 操作キー
７０７ ポインティングデバイス
７０８ カメラ用レンズ
７０９ 外部接続端子
７１０ イヤホン端子
７１１ キーボード
７１２ 外部メモリスロット
７１３ 裏面カメラ
７１４ ライト
９０１ 筐体
９０２ 支持台
９０３ 表示部
９０４ スピーカ部
９０５ ビデオ入力端子
９１１ 筐体
９１２ 表示部
９１３ キーボード
９１４ 外部接続ポート
９１５ ポインティングデバイス
９２１ 筐体
９２２ 表示部
９２３ 操作キー
９２４ センサ部
９３１ 筐体
９３２ 表示部
９３３ レンズ
９３４ 操作キー
９３５ シャッターボタン
９４１ 本体
９４２ 表示部
９４３ 筐体
９４４ 外部接続ポート
９４５ リモコン受信部
９４６ 受像部
９４７ バッテリー
９４８ 音声入力部
９４９ 操作キー
９５０ 接眼部

Claims (8)

1. 単結晶半導体基板に第１の熱酸化処理を行うことにより、前記単結晶半導体基板の表面に第１の酸化膜を形成し、
   前記単結晶半導体基板に形成された前記第１の酸化膜を除去し、
   前記第１の酸化膜が除去された前記単結晶半導体基板の表面に対してレーザ光を照射し、
   前記単結晶半導体基板に第２の熱酸化処理を行うことにより第２の酸化膜を形成し、
   前記第２の酸化膜を介して前記単結晶半導体基板にイオンを照射することにより、前記単結晶半導体基板中に脆化領域を形成し、
   前記第２の酸化膜と半導体基板の一方の面とが向かい合うように接着させ、
   熱処理を行うことにより、前記脆化領域において前記単結晶半導体基板を分割して、単結晶半導体層が接着された前記半導体基板と単結晶半導体基板とに分離し、
   前記半導体基板に接着された前記単結晶半導体層に対して平坦化処理を行うことを特徴とするＳＯＩ基板の作製方法。
2. 請求項１において、
   前記脆化領域の形成のためのソースガスに水素ガスを用い、
   前記水素ガスを励起して、Ｈ_３ ^＋を含むプラズマを生成し、前記プラズマに含まれるイオンを加速して、前記単結晶半導体基板に照射することで、前記脆化領域を形成することを特徴とするＳＯＩ基板の作製方法。
3. 請求項１又は請求項２において、
   前記第１の酸化膜は、酸化シリコンを主成分とすることを特徴とするＳＯＩ基板の作製方法。
4. 請求項１乃至請求項３のいずれか一において、
   前記第２の酸化膜は、酸化シリコンを主成分とすることを特徴とするＳＯＩ基板の作製方法。
5. 請求項１乃至請求項４のいずれか一において、
   前記第１の熱酸化処理は、塩素を含む雰囲気で前記単結晶半導体基板を熱酸化させることを特徴とするＳＯＩ基板の作製方法。
6. 請求項１乃至請求項５のいずれか一において、
   前記第２の熱酸化処理は、塩素を含む雰囲気で前記単結晶半導体基板を熱酸化させることを特徴とするＳＯＩ基板の作製方法。
7. 請求項１乃至請求項６のいずれか一において、
   前記半導体基板は、単結晶シリコン基板、多結晶シリコン基板、又は太陽電池級シリコン基板であることを特徴とするＳＯＩ基板の作製方法。
8. 請求項１乃至請求項７のいずれか一に記載の作製方法で作製されたＳＯＩ基板を用いて、半導体装置を作製する方法であり、
   前記半導体基板上の前記単結晶半導体層を含む半導体素子を作製することを特徴とする半導体装置の作製方法。

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