JP3821193B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、情報の記憶を電荷の蓄積によりおこなう不揮発性半導体記憶装置の製造方法に関するものであり、特に、電界効果トランジスタにより記憶素子を選択作動させる不揮発性半導体記憶装置の製造方法及びその製造方法により製造された不揮発性半導体記憶装置に関するものである。
【０００２】
【背景技術】
フローティングゲートとコントロールゲートを備えた記憶素子を有する不揮発性半導体記憶装置として、例えば、フラッシュメモリがある。フラッシュメモリには様々な型があり、電界効果トランジスタにより記憶素子を選択作動させる型がある。このような型のフラッシュメモリは、例えば、特開平６−２７５８４７号公報に開示されている。以下、特開平６−２７５８４７号公報に開示されたフラッシュメモリの製造方法を、図４４〜図５２を用いて説明する。
【０００３】
図４４に示すように、半導体基板２００の主表面の上に、順に、トンネル酸化膜となるシリコン酸化膜２０２、フローティングゲートとなるポリシリコン膜２０４を形成する。図４５に示すように、選択トランジスタ形成領域２３２上のポリシリコン膜２０４を選択的にエッチング除去し、記憶素子形成領域２３４上のポリシリコン膜２０４を残す。このポリシリコン膜２０４を以下、ポリシリコン膜２０４ａという。図４６に示すように、ポリシリコン膜２０４ａの上にＯＮＯ膜２０６、選択トランジスタ形成領域２３２上にゲート酸化膜となるシリコン酸化膜２０８をそれぞれ形成する。そしてＯＮＯ膜２０６及びシリコン酸化膜２０８の上にポリシリコン膜２１０を形成する。
【０００４】
図４７に示すように、ポリシリコン膜２１０の上にレジスト２１２を形成し、レジスト２１２をマスクとしてポリシリコン膜２１０を選択的にエッチング除去し、記憶素子形成領域２３４上のポリシリコン膜２１０を残した状態で、選択トランジスタ形成領域２３２上にゲート電極２１４を形成する。記憶素子形成領域２３４上のポリシリコン膜２１０を以下、ポリシリコン膜２１０ａという。このエッチングにより、ゲート電極２１４と後に形成されるフローティングゲートとの間にある半導体基板２００の主表面２３６の上のシリコン酸化膜２０８が露出する。図４８に示すように、レジスト２１２を除去し、レジスト２１６を記憶素子形成領域２３４及び選択トランジスタ形成領域２３２上に形成する。コントロールゲート形成のためのマスクとなるように、レジスト２１６をパターンニングする。
【０００５】
なお、レジスト２１６は、ゲート電極２１４を覆い、かつその端面２１６ａがポリシリコン膜２０４ａ，２１０ａの上に重ならないようにパターンニングされる。ゲート電極２１４を覆うのは、ゲート電極２１４はコントロールゲート及びフローティングゲートと同じ材料、すなわちポリシリコンで構成されているので、この後のコントロールゲート及びフローティングゲート形成のためのエッチングに際し、ゲート電極２１４がエッチングされるのを防ぐためである。端面２１６ａがポリシリコン膜２０４ａ、２１０ａの上に重ならないようにパターンニングするのは、端面２１６ａがポリシリコン膜２０４ａ，２１０ａの上に重なると、この後のコントロールゲート及びフローティングゲート形成のためにポリシリコン膜２１０ａ、２０４ａをエッチングする際、不必要なポリシリコン膜２１０ａ、２０４ａが半導体基板２００の主表面の上に残るからである。よって、ゲート電極２１４と後に形成されるフローティングゲートとの間にある主表面２３６の上のシリコン酸化膜２０８が露出した状態のままで、レジスト２１６はパターンニングされることになる。
【０００６】
レジスト２１６をマスクとして、まずポリシリコン膜２１０ａを選択的にエッチング除去し、コントロールゲート２１８を形成する。図４９に示すように、レジスト２１６をマスクとして、次にＯＮＯ膜２０６を選択的にエッチング除去する。このエッチングにより、露出しているシリコン酸化膜２０８もエッチングされ、ゲート電極２１４と後に形成されるフローティングゲートとの間にある主表面２３６が露出する。
【０００７】
図５０に示すように、レジスト２１６をマスクとして、さらにポリシリコン膜２０４ａを選択的にエッチング除去し、フローティングゲート２２０を形成する。主表面２３６が露出しているので、このエッチングにより、主表面２３６もエッチングされ、主表面２３６に溝部２２２が不可避的に形成される。レジスト２１６をマスクとして、次に半導体基板２００の主表面にイオン注入し、記憶素子形成領域２３４にソース／ドレイン２２４及び溝部２２２にソース／ドレイン２２４と電気的に接続する不純物領域２２６を形成する。
【０００８】
図５１に示すように、半導体基板２００の主表面にシリコン酸化膜２２８を形成し、ソース／ドレイン２２４を露出させるコンタクトホール２３８をシリコン酸化膜２２８に形成する。図５２に示すように、シリコン酸化膜２２８の上にアルミ配線２３０を形成する。アルミ配線２３０はコンタクトホール２３８内にも形成され、ソース／ドレイン２２４と電気的に接続されている。記憶素子２４２は、コントロールゲート２１８、フローティングゲート２２０及びソース／ドレイン２２４を備えている。選択トランジスタ２４４は、ゲート電極２１４及びソース／ドレイン２４０を備えている。
【０００９】
【発明が解決しようとする課題】
図５２を参照して、選択トランジスタ２４４により記憶素子２４２を選択作動させるために、選択トランジスタ２４４のソース／ドレイン２４０と記憶素子２４２のソース／ドレイン２２４とは、溝部２２２に形成された不純物領域２２６を介して電気的に接続されている。ソース／ドレイン２４０、不純物領域２２６及びソース／ドレイン２２４とで構成される配線領域は、溝部２２２で形状が変化しているので、不純物領域２２６の拡散抵抗は、この配線領域の拡散抵抗に大きな影響を及ぼす。ところで、図５０を用いて説明したように、ソース／ドレイン２２４と不純物領域２２６とは、一回のイオン注入で、かつ同時に形成されている。このイオン注入は、ソース／ドレイン２２４に要求される深さ及び不純物濃度の条件で行われるので、不純物領域２２６の深さ及び不純物濃度は、不純物領域２２６に要求される深さ及び不純物濃度となっていない。その結果、例えば不純物領域２２６の拡散抵抗が高いために、記憶素子２４２への書き込み、消去及び読み出し速度が遅くなるという影響が生じる。
【００１０】
この発明は、かかる従来の問題を解決するためになされたものであり、選択トランジスタのソース／ドレイン及び記憶素子のソース／ドレインの少なくともいずれか一つは、その要求される深さ及び不純物濃度で形成でき、かつ溝部に形成された不純物領域の拡散抵抗を下げることができる不揮発性半導体記憶装置及びその製造方法を提供することである。
【００１１】
【課題を解決するための手段】
この発明により製造される不揮発性半導体記憶装置は、記憶素子と、記憶素子を選択作動させる選択ゲートトランジスタと、を備える。記憶素子は、第１の領域及び第２の領域を含む主表面を有する半導体基板と、第１の領域の上に形成されたフローティングゲートと、フローティングゲートの上に形成されたコントロールゲートと、第１の領域に形成された第１のソース／ドレインと、フローティングゲート及びコントロールゲートを挟むように第１のソース／ドレインと間隔をあけて第１の領域に形成された第２のソース／ドレインと、を含む。選択ゲートトランジスタは、第２の領域の上に形成されたゲート電極と、第２の領域に形成され、かつ第２のソース／ドレインと電気的に接続された第３のソース／ドレインと、ゲート電極を挟むように第３のソース／ドレインと間隔をあけて第２の領域に形成された第４のソース／ドレインと、を含む。この発明の不揮発性半導体記憶装置の製造方法は、以下の工程を備える。
【００１２】
第１の領域の上にトンネル絶縁膜を形成する工程と、トンネル絶縁膜の上に、フローティングゲートとなる第１の導電体膜を形成する工程と、第１の導電体膜の上に、誘電体膜を形成する工程と、第２の領域の上に、ゲート絶縁膜を形成する工程と、誘電体膜及びゲート絶縁膜の上に、第２の導電体膜を形成する工程と、第２の導電体膜を選択的にエッチング除去し、コントロールゲート及びゲート電極を形成する工程と、第１の導電体膜を選択的にエッチング除去し、フローティングゲートを形成する工程と、を備える。
【００１３】
第１の導電体膜を選択的にエッチング除去する際、主表面のうち、フローティングゲートとゲート電極との間の部分も不可避的にエッチングされることにより、この部分には溝部が形成される。この発明の不揮発性半導体記憶装置の製造方法は、さらに、以下の工程を備える。溝部を覆うように主表面に第１のイオン注入をし、第１の不純物領域を主表面に形成する工程と、溝部を覆うように主表面に第２のイオン注入をし、第１、第２、第３及び第４のソース／ドレインの少なくともいずれか一つ並びに溝部で第１の不純物領域と重なり、かつ第１の不純物領域とによって第２のソース／ドレインと第３のソース／ドレインとを電気的に接続する第２の不純物領域を主表面に形成する工程と、を備えている。
【００１４】
この発明の不揮発性半導体記憶装置の製造方法は、溝部を覆うように主表面に第１のイオン注入をすることにより、第１の不純物領域を主表面に形成し、次に溝部を覆うように主表面に第２のイオン注入をすることにより、溝部で第１の不純物領域と重なり、かつ第１の不純物領域とによって第２のソース／ドレインと第３のソース／ドレインとを電気的に接続する第２の不純物領域を主表面に形成している。溝部の不純物領域は、溝部で重なり合う第１及び第２の不純物領域により構成されている。すなわち、溝部の不純物領域は、第１及び第２のイオン注入という二回のイオン注入により形成されるので、拡散抵抗を下げることができる。よって、記憶素子への書き込み、消去及び読み出し速度を上げることができる。一方、溝部の不純物領域は、第１及び第２のイオン注入により形成されので、第２のイオン注入は、このイオン注入で形成されるソース／ドレインに要求される深さ及び不純物濃度の条件で行なうことができる。
【００１５】
この発明の不揮発性半導体記憶装置の製造方法の好ましい態様として、第１の不純物領域は、第１のソース／ドレインが形成される第１の領域を覆い、かつその端面が前記コントロールゲートの上に位置する第１のレジスト及び第４のソース／ドレインが形成される第２の領域を覆い、かつその端面がゲート電極と溝部との間に位置する第２のレジストをマスクとして第１のイオン注入をすることにより形成される。第１、第３及び第４のソース／ドレイン並びに第２の不純物領域は、コントロールゲート及びゲート電極をマスクとして主表面に第２のイオン注入をすることにより形成される。第２のソース／ドレインは、第１及び第２のイオン注入をすることにより形成される。第１、第３及び第４のソース／ドレインは、第２のイオン注入で形成されるので、第１、第３及び第４のソース／ドレインは、ソース／ドレインに要求される深さ及び不純物濃度にすることができる。
【００１６】
また、コントロールゲートと溝部との間に第１のレジストの端面が位置していないので、コントロールゲートと溝部との間は、マスク合わせの余裕を考慮する必要がなく、コントロールゲートと溝部との間の距離を短くでき、よって、不揮発性半導体記憶装置の高密度及び高集積化を達成できる。
【００１７】
この発明の不揮発性半導体記憶装置の製造方法の好ましい他の態様として、第１の不純物領域は、第１のソース／ドレインが形成される第１の領域を覆い、かつその端面がコントロールゲートと溝部との間に位置する第３のレジスト及び第４のソース／ドレインが形成される第２の領域を覆い、かつその端面がゲート電極と溝部との間に位置する第４のレジストをマスクとして第１のイオン注入をすることにより形成される。第１、第２、第３及び第４のソース／ドレイン並びに第２の不純物領域は、コントロールゲート及びゲート電極をマスクとして主表面に第２のイオン注入をすることにより形成される。第１、第２、第３及び第４のソース／ドレインは、第２のイオン注入で形成されるので、第１、第２、第３及び第４のソース／ドレインは、ソース／ドレインに要求される深さ及び不純物濃度にすることができる。
【００１８】
この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、第１の不純物領域は、第１のソース／ドレインが形成される第１の領域を覆い、かつその端面がコントロールゲートの上に位置する第５のレジスト及び第４のソース／ドレインが形成される第２の領域を覆い、かつその端面がゲート電極の上に位置する第６のレジストをマスクとして第１のイオン注入をすることにより形成される。第１及び第４のソース／ドレイン並びに第２の不純物領域は、コントロールゲート及びゲート電極をマスクとして主表面に第２のイオン注入をすることにより形成される。第２及び第３のソース／ドレインは、第１及び第２のイオン注入をすることにより形成される。第１及び第４のソース／ドレインは、第２のイオン注入で形成されるので、第１及び第４のソース／ドレインは、ソース／ドレインに要求される深さ及び不純物濃度にすることができる。また、コントロールゲートと溝部との間に第５のレジストの端面が位置していないので、コントロールゲートと溝部との間は、マスク合わせの余裕を考慮する必要がなく、コントロールゲートと溝部との間の距離を短くできる。ゲート電極と溝部との間に第６のレジストの端面が位置していないので、ゲート電極と溝部との間は、マスク合わせの余裕を考慮する必要がなく、ゲート電極と溝部との間の距離を短くできる。よって、上記したこの発明の不揮発性半導体記憶装置の製造方法の好ましい態様より、さらに不揮発性半導体記憶装置の高密度及び高集積化を達成できる。
【００１９】
この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、第１の不純物領域は、第１のソース／ドレインが形成される第１の領域を覆い、かつその端面がコントロールゲートと溝部との間に位置する第７のレジスト及び第４のソース／ドレインが形成される第２の領域を覆い、かつその端面がゲート電極の上に位置する第８のレジストをマスクとして第１のイオン注入をすることにより形成される。第１、第２及び第４のソース／ドレイン並びに第２の不純物領域は、コントロールゲート及びゲート電極をマスクとして主表面に第２のイオン注入をすることにより形成される。第３のソース／ドレインは、第１及び第２のイオン注入をすることにより形成される。第１、第２及び第４のソース／ドレインは、第２のイオン注入で形成されるので、第１、第２及び第４のソース／ドレインは、ソース／ドレインに要求される深さ及び不純物濃度にすることができる。また、ゲート電極と溝部との間に第８のレジストの端面が位置していないので、ゲート電極と溝部との間は、マスク合わせの余裕を考慮する必要がなく、ゲート電極と溝部との間の距離を短くできる。よって、上記したこの発明の不揮発性半導体記憶装置の製造方法の好ましい態様と同様に、不揮発性半導体記憶装置の高密度及び高集積化を達成できる。
【００２０】
この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、第１及び第２のソース／ドレイン並びに第１の不純物領域は、第４のソース／ドレインが形成される第２の領域を覆い、かつその端面がゲート電極と溝部との間に位置する第９のレジスト及びコントロールゲートをマスクとして第１のイオン注入をすることにより形成される。第３及び第４のソース／ドレイン並びに第２の不純物領域は、第１のソース／ドレインが形成される第１の領域を覆い、かつその端面がコントロールゲートと溝部との間に位置する第１０のレジスト及びゲート電極をマスクとして第２のイオン注入をすることにより形成される。第１及び第２のソース／ドレインは、第１のイオン注入で形成され、第３及び第４のソース／ドレインは、第２のイオン注入で形成されるので、第１、第２、第３及び第４のソース／ドレインは、ソース／ドレインに要求される深さ及び不純物濃度にすることができる。
【００２１】
この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、トンネル絶縁膜を形成する工程の前に、第１及び２の領域側にある端部を有し、かつ記憶素子及び選択トランジスタを他の記憶素子及び選択トランジスタと分離する素子分離絶縁膜を、主表面に形成する工程をさらに備え、第１の不純物領域を形成する工程は、素子分離絶縁膜を覆い、かつその端面が素子分離絶縁膜の端部より外側に位置する第１１のレジストをマスクとして第１のイオン注入をし、第１の不純物領域を形成する工程を含む。
【００２２】
第１の不純物領域を深く形成する場合、イオンを高エネルギーで注入しなければならない。しかし、素子分離絶縁膜のみでは、イオンが素子分離絶縁膜を突き抜け半導体基板に到達するので、素子分離絶縁膜は素子分離の機能を果たさなくなる。よって、素子分離絶縁膜の上にレジストを形成し、このレジストをマスクとして第１のイオン注入をし、第１の不純物領域を形成する。第１のイオン注入の際、レジストの端面が素子分離絶縁膜の端部より内側に位置すると、第１の不純物領域は素子分離絶縁膜の端部の下にまで形成され、第１の不純物領域が他の不純物領域とパンチスルーする可能性がある。この態様は、素子分離絶縁膜を覆い、かつその端面が素子分離絶縁膜の端部より外側に位置する第１１のレジストをマスクとして、第１のイオン注入をし、第１の不純物領域を形成しているので、第１の不純物領域の端部と素子分離絶縁膜の端部との間に距離ができる。したがって、第１の不純物領域を深く形成しても、第１の不純物領域が素子分離絶縁膜の下まで拡散し、他の不純物領域とパンチスルーすることを防止することができる。第１１のレジストの端面と素子分離絶縁膜の端部との距離は、０．１μｍ以上、かつ０．３μｍ以下が好ましい。また、素子分離絶縁膜の幅が２〜３μｍ以下の場合に、この発明を適用するのが好ましい。
【００２３】
この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、第２の導電体膜を形成する工程からフローティングゲートを形成する工程は、第２の導電体膜を形成する工程の後に、第２の導電体膜の上に、第１２のレジストを形成する工程と、第１２のレジストをマスクとして第２の導電体膜を選択的にエッチング除去し、第１の領域の上に第２の導電体膜を残し、かつゲート電極を形成する工程と、ゲート電極を覆うように、かつ第１の領域の上の第２の導電体膜の上に、第１３のレジストを形成する工程と、第１３のレジストをマスクとして第２の導電体膜を選択的にエッチング除去し、コントロールゲートを形成する工程と、第１３のレジストをマスクとして第１の導電体膜を選択的にエッチング除去し、フローティングゲートを形成する工程と、を含む。
【００２４】
この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、第２の導電体膜を形成する工程からフローティングゲートを形成する工程は、第２の導電体膜を形成する工程の後に、第２の導電体膜の上に、第１の絶縁膜を形成する工程と、第１の絶縁膜の上に、第１４のレジストを形成する工程と、第１４のレジストをマスクとして第１の絶縁膜及び第２の導電体膜を選択的にエッチング除去し、コントロールゲート及びゲート電極を同時に形成する工程と、を含む。コントロールゲート及びゲート電極の上には、第１の絶縁膜が残っている。さらに、ゲート電極を覆うように、第１５のレジストを形成する工程と、コントロールゲートの上の第１の絶縁膜及び第１５のレジストをマスクとして第１の導電体膜を選択的にエッチング除去し、フローティングゲートを形成する工程と、を含む。
【００２５】
コントロールゲートとゲート電極とを別々に形成する場合、コントロールゲート形成のためのマスクとゲート電極形成のためのマスクとのマスク合わせの余裕を考慮しなければならない。したがって、コントロールゲートとゲート電極との間の距離は、マスク合わせの余裕を考慮した距離を設けなければならない。この態様は、コントロールゲートとゲート電極とを同時に形成しているので、コントロールゲート形成のためのマスクとゲート電極形成のためのマスクとのマスク合わせの余裕を考慮する必要がない。したがって、コントロールゲートとゲート電極との間の距離を小さくできるので、不揮発性半導体記憶装置の微細化を図ることができる。
【００２６】
この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、第２の導電体膜を形成する工程からフローティングゲートを形成する工程は、第２の導電体膜を形成する工程の後に、第２の導電体膜の上に、第２の絶縁膜を形成する工程と、第２の絶縁膜の上に、第１６のレジストを形成する工程と、第１６のレジストをマスクとして第２の絶縁膜を選択的にエッチング除去する工程と、第２の絶縁膜をマスクとして第２の導電体膜を選択的にエッチング除去し、コントロールゲート及びゲート電極を同時に形成する工程と、を含む。コントロールゲート及びゲート電極の上には、第２の絶縁膜が残っている。さらに、ゲート電極を覆うように、第１７のレジストを形成する工程と、コントロールゲートの上の第２の絶縁膜及び第１７のレジストをマスクとして第１の導電体膜を選択的にエッチング除去し、フローティングゲートを形成する工程と、を含む。理由は不明であるが、レジストをマスクにする場合に比べ、絶縁膜をマスクにするほうが正確にエッチングできる。この態様は、第２の絶縁膜をマスクとして、コントロールゲートを形成している。よって、レジストをマスクとしてコントロールゲートを形成する場合に比べ、コントロールゲートの形状を正確にできる。
【００２７】
この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様は、記憶素子及び選択ゲートトランジスタは複数個あり、一個の選択ゲートトランジスタは、一個の記憶素子のみを選択作動させる不揮発性半導体記憶装置に、この発明を適用している。
【００２８】
この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様は、溝部の深さは、１００〜３００ｎｍであり、第１の不純物領域を形成する工程は、第１のイオン注入が、初めに４０〜１２０ＫｅＶ、１Ｅ１４〜６Ｅ１５／ｃｍ2の条件のリンのイオン注入をし、次に３０〜８０ＫｅＶ、１Ｅ１５〜６Ｅ１５／ｃｍ2の条件のリン又はヒ素のイオン注入をすることを含み、雰囲気Ｎ2又はＮ2／Ｏ2、温度９００〜９５０度、時間３０〜１８０分の条件でイオンを熱処理し、深さ２００〜６００ｎｍ、不純物濃度１Ｅ１８〜１Ｅ２１／ｃｍ3の第１の不純物領域を形成する工程を含む。
【００２９】
第２の不純物領域を形成する工程は、第２のイオン注入が、初めに４０〜１２０ＫｅＶ、５Ｅ１２〜５Ｅ１４／ｃｍ2の条件のリンのイオン注入をし、次に３０〜８０ＫｅＶ、１Ｅ１５〜６Ｅ１５／ｃｍ2の条件のリン又ヒ素のイオン注入をすることを含み、深さ１００〜４００ｎｍ、不純物濃度１Ｅ１７〜１Ｅ２１／ｃｍ3の第２の不純物領域を形成する工程を含む。なお、イオンの熱処理は、この後の製造工程における熱処理において、同時に行う。
【００３０】
この発明に従う不揮発性半導体記憶装置は、情報の記憶を電荷の蓄積によりおこなう不揮発性半導体記憶装置であって、半導体基板、記憶素子、選択ゲートトランジスタ及び不純物領域を備えている。
【００３１】
半導体基板は、第１の領域及び第２の領域を含む主表面を有する。記憶素子は、第１の領域の上に形成されたフローティングゲートと、フローティングゲートの上に形成されたコントロールゲートと、第１の領域に形成された第１のソース／ドレインと、フローティングゲート及びコントロールゲートを挟むように第１のソース／ドレインと間隔をあけて第１の領域に形成された第２のソース／ドレインと、を含む。選択ゲートトランジスタは、第２の領域の上に形成されたゲート電極と、第２の領域に形成された第３のソース／ドレインと、ゲート電極を挟むように第３のソース／ドレインと間隔をあけて第２の領域に形成された第４のソース／ドレインと、を含み、記憶素子を選択作動させる。フローティングゲートとゲート電極との間にある主表面には、溝部が不可避的に形成されている。不純物領域は、溝部を覆うように主表面に形成され、かつ第２のソース／ドレインと第３のソース／ドレインとを電気的に接続し、第１及び第４のソース／ドレインより不純物濃度が高い。
【００３２】
この発明に従う不揮発性半導体記憶装置の好ましい態様として、不純物領域の不純物濃度は、第１及び第４のソース／ドレインの不純物濃度に対して、１．５倍以上、かつ２倍以下である。
【００３３】
この発明に従う不揮発性半導体記憶装置の好ましい他の態様として、不純物領域の不純物濃度は、第２のソース／ドレインの不純物濃度と同じであり、かつ第１、第３及び第４のソース／ドレインの不純物濃度より高い。
【００３４】
この発明に従う不揮発性半導体記憶装置の好ましいさらに他の態様として、不純物領域の不純物濃度は、前記第１、第２、第３及び第４のソース／ドレインの不純物濃度より高い。
【００３５】
この発明に従う不揮発性半導体記憶装置の好ましいさらに他の態様として、不純物領域の不純物濃度は、第２及び第３のソース／ドレインの不純物濃度と同じであり、かつ第１及び第４のソース／ドレインの不純物濃度より高い。
【００３６】
この発明に従う不揮発性半導体記憶装置の好ましいさらに他の態様として、不純物領域の不純物濃度は、第３のソース／ドレインの不純物濃度と同じであり、かつ第１、第２及び第４のソース／ドレインの不純物濃度より高い。
【００３７】
【発明の実施の形態】
以下説明する、この発明の実施の形態は、記憶素子が複数個あり、記憶素子を選択作動させる複数の選択トランジスタを備え、各選択トランジスタは１個の記憶素子のみを選択作動させる不揮発性半導体記憶装置にこの発明を適用したものである。ただし、この発明はこれに限定されることはなく、例えば、ＮＯＲ型、ＮＡＮＤ型、ＤＩＮＯＲ型のような選択トランジスタで記憶素子を選択作動させる不揮発性半導体記憶装置にもこの発明を適用することができる。
【００３８】
まず、記憶素子が複数個あり、記憶素子を選択作動させる複数の選択トランジスタを備え、各選択トランジスタは１個の記憶素子のみを選択作動させる不揮発性半導体記憶装置について、図３、４及び５を用いて説明する。図３は、このフラッシュメモリのメモリセル４００の概略図である。メモリセル４００は、選択トランジスタ４０１と記憶素子であるメモリトランジスタ４０２を有している。選択トランジスタ４０１は、ゲート４０１Ａを有し、メモリトランジスタ４０２はフローティングゲート４０３とコントロールゲート４０４を有している。選択トランジスタ４０１は、ＮチャネルＭＯＳＦＥＴであり、そのしきい値電圧は約０．７Ｖである。
【００３９】
メモリセル４００をチャネルホットエレクトロンにより、プログラムするには、正のプログラム高電圧Ｖpp、例えば５〜１２Ｖを選択トランジスタ４０１のゲート４０１Ａに、１２Ｖをメモリトランジスタ４０２のコントロールゲート４０４に印加し、同時にメモリトランジスタ４０２のソース４０８を接地電位Ｖssに保持し、選択トランジスタ４０１のドレイン４０６に、正のプログラム用パルスを印加することで達成される。例えば、約５Ｖのプログラム用パルスを、１００マイクロ秒印加する。図４において、メモリトランジスタ４０２のドレイン４０７（選択トランジスタ４０１のソースでもある）は、基板に高濃度ドーピング５１０をすることによって形成される。このドレインのイオン注入は、ドレイン４０７に近いチャネル領域５１１の部分の電界を強化する。これによって電子を加速し、電子が薄いトンネル膜を通過しフローティングゲート４０３へと移動する、電位エネルギー障壁を克服するに十分なほど活発な、高エネルギー電子の分布を生成する（例えばホットエレクトロン注入）。このドレイン４０７を高濃度にドーピングするイオン注入によって、プログラムの速度は一桁増加する。メモリトランジスタ４０２の幅が０．２５〜１．５μｍであるのに比較して、選択トランジスタ４０１の幅は典型的に、１．０〜５．０μｍであるので、選択トランジスタ４０１は、印加されたドレインのパルス電圧の微小部分を使う。
【００４０】
メモリセル４００の消去は、メモリトランジスタ４０２のソース４０８に５Ｖを印加し、その一方で、コントロールゲート４０４を−７Ｖに保持することによって達成される。図４に示すトンネル酸化膜４０５に高電界が生じ、それによりフローティングゲート４０３に集まった電子が電位エネルギー障壁を克服し、トンネル酸化膜４０５を抜けて（例えば、ファウラーノルドハイムトンネルによって）メモリトランジスタ４０２のソース４０８へと移動する。消去中は、ゲート４０１Ａには５〜１２Ｖの電圧が印加され、ドレイン４０６は浮遊状態に保たれている。
【００４１】
メモリトランジスタ４０２のソース４０８は、基板を高濃度にドーピング５１２することにより形成される。この高濃度ドーピングは、ジャンクションの絶縁破壊を増加させ、これによって消去中にフローティングゲートからの電子の移動を著しく加速する。このようにして、消去動作中にメモリトランジスタ４０２はそのしきい値電圧が負となる程度まで消去が進む。このため、メモリトランジスタ４０２はコントロールゲート４０４によってターンオフできない。しかしながら選択トランジスタ４０１は、この過剰消去がセルの作動に影響を与えることを防止する。具体的にいえば、選択トランジスタ４０１はフローティングゲートの状態によってコントロールされることがないので、選択トランジスタ４０１のしきい値電圧は約０．７Ｖに維持される。
【００４２】
上記のプログラム／消去動作以外にも、動作条件は様々に設定できる。例えば、プログラム、消去動作ともファウラーノルドハイムトンネリングによるときには、以下のような条件でもよい。プログラム時には、コントロールゲートを−８Ｖ、ソースを浮遊状態、ドレインを８Ｖ、選択トランジスタのゲートを８Ｖとする。消去時には、コントロールゲートを８Ｖ、ソースを−８Ｖ、ドレインを浮遊状態、選択トランジスタのゲートを８Ｖとする。
【００４３】
図５は、メモリセル４００Ａ−４００Ｄを含むメモリアレイ６００の概略図を示す。それぞれのメモリセルはメモリセル４００と同一である。セル４００Ａ、４００Ｂの選択トランジスタ４０１のドレイン４０６は金属のドレインビットライン６３１に結合されており、セル４００Ａ、４００Ｂのメモリトランジスタ４０２のソース４０８は金属ソースビットライン６３０に結合されている。メモリセル４００Ａとメモリセル４００Ｄの選択トランジスタ４０１のゲート４０１Ａは、ワード線５２０に結合されており、メモリセル４００Ａとメモリセル４００Ｄのコントロールゲート４０４は、コントロールライン５２１に結合されている。
【００４４】
図５において、メモリセル４００、例えばメモリセル４００Ａの読み出しを行うには、ワード線５２０を介してゲート４０１Ａ、コントロールライン５２１を介してコントロールゲート４０４にそれぞれ標準電圧Ｖcc（一般的には５Ｖ）を印加し、それと同時にドレインビットライン６３１につながれた従来のセンスアンプ（図示せず）によってメモリセル４００Ａを流れる読み出し電流を検知することによって達成することができる。もしメモリセル４００Ａが消去された場合（すなわち、フローティングゲート４０３の電荷が０あるいは相対的に正となっている場合）、選択トランジスタ４０１とメモリトランジスタ４０２は両方ともターンオンされ、センスアンプによって検知することのできる電流が、メモリセル４００Ａ中を流れる。もし、メモリセル４００Ａがプログラムされる場合（すなわち、フローティングゲート４０２が相対的に負の電荷を持っている場合）は、メモリトランジスタ４０２のしきい値電圧が供給電圧Ｖccを上回るまで上昇し、それによってメモリセル４００Ａ中に電流が流れるのを防ぐ。
【００４５】
この構成よって、ドレインのビットラインの電圧を受けるセンスアンプは、ソースのビットライン６３０へのフィードバック電圧を発生する。それによって、読み取り作動中のソースのビットライン６３０の電圧を増加させる。このようにして、ドレインのビットライン６３１の電圧降下が減速される。そのため、このメモリセルアレイによれば、従来のメモリセルアレイに比較して、次の論理状態サイクル中に検知が行えるようビットラインが、元の状態に復帰する時間が著しく減少する。
【００４６】
メモリトランジスタ４０２をスケーリングする上で主な制限となるのは、パンチスルーに対する要求である。ドレイン４０７とフローティングゲート４０３の容量接合により、メモリトランジスタ４０２は典型的にドレイン４０７との結合によってターオンする。この容量接合はチャネル長５１１（図４）のスケーラビリティを制限し、それによって５Ｖプログラミング性能に要するプログラミングスピードが向上しないよう制限してしまう。具体的には、ドレイン４０７からフローティングゲート４０３への容量接合は、メモリトランジスタ４０２のパンチスルーに対する許容度を悪化させ、そのためメモリトランジスタ４０２のドレイン電圧を扱う能力を制限してしまう。フリンジング容量、すなわち平行面容量以外の容量、の強い効果によって容量接合の効果はメモリトランジスタ４０２のゲートライン幅には比例しない。従って、このドレイン接合の効果は構造が小さくなるほど支配的になり、アクセスゲートのない従来のＥＥＰＲＯＭやフラッシュメモリにおいては、重大なスケーリング上の制約となる。ところで、プログラミングの速度は、有効チャネル長の逆数に対して指数的に増大する。
【００４７】
このメモリセルは、このスケーリングの問題を、メモリセル４００中に選択トランジスタ４０１を挿入することによって解決している。このメモリセルによれば、プログラムモードにおけるメモリトランジスタ４０２のパンチスルーを除去するので、チャネル長５１１をスケールすることができる。このスケーラビリティによって、チャネル長５１１を短くすることができ、これにより、従来に比較して、メモリセルのプログラミング速度を著しく向上することができる。さらに、ドレイン４０７にドープを施すことにより、メモリセル４００は５Ｖでのプログラム性能を十分に達成することができる。
【００４８】
（第１形態）
図１は、この発明に従う不揮発性半導体記憶装置の製造方法の第１形態により製造された不揮発性半導体記憶装置の部分断面図である。半導体基板の一例であるシリコン基板１０の主表面は、記憶素子の一例であるメモリセル１５が形成された第１の領域１１と選択ゲートトランジスタ１７が形成された第２の領域１３とに分けられている。第１の領域１１の上には、トンネル絶縁膜の一例であるシリコン酸化膜１２、シリコン酸化膜１２の上には、フローティングゲート３３、フローティングゲート３３の上には、誘電体膜の一例であるＯＮＯ膜１６、ＯＮＯ膜１６の上には、コントロールゲート３０が形成されている。第１の領域１１には、コントロールゲート３０及びフローティングゲート３３を挟むように、間隔をあけて第１のソース／ドレインの一例であるソース／ドレイン３８、第２のソース／ドレインの一例であるソース／ドレイン３５が形成されている。
【００４９】
第２の領域１３の上には、ゲート絶縁膜の一例であるゲート酸化膜２０、ゲート酸化膜２０の上には、ゲート電極２６が形成されている。第２の領域１３には、ゲート電極２６を挟むように、間隔をあけて第３のソース／ドレインの一例であるソース／ドレイン３９、第４のソース／ドレインの一例であるソース／ドレイン４０が形成されている。
【００５０】
フローティングゲート３３とゲート電極２６との間のシリコン基板１０の主表面には、不可避的に形成された溝部３２がある。溝部３２を覆うように、Ｎ+型領域３６及び４２が形成され、Ｎ+型領域３６とＮ+型領域４２とが、溝部３２で重なるように形成されている。Ｎ+型領域３６は、Ｎ+型領域４２よりシリコン基板１０中に深く形成されている。Ｎ+型領域３６が第１の不純物領域の一例であり、Ｎ+型領域４２が第２の不純物領域の一例である。第１の領域１１側にあるＮ+型領域３６及び４２で、ソース／ドレイン３５が構成されている。第２の領域１３側にあるＮ+型領域４２でソース／ドレイン３９が構成されている。シリコン基板１０の主表面は、メモリセル１５及び選択ゲートトランジスタ１７を覆うように、シリコン酸化膜４４が形成されている。シリコン酸化膜４４には、ソース／ドレイン３８を露出させるコンタクトホール４６ａ及びソース／ドレイン４０を露出させるコンタクトホール４６ｂが形成されている。シリコン酸化膜４４の上には、アルミ配線４８ａ及び４８ｂが形成されている。アルミ配線４８ａは、コンタクトホール４６ａ内にも形成され、ソース／ドレイン３８と電気的に接続されている。同様に、アルミ配線４８ｂは、コンタクトホール４６ｂ内にも形成され、ソース／ドレイン４０と電気的に接続されている。
【００５１】
図２は、図５の４００Ａの部分における不揮発性半導体記憶装置の平面図であり、図１は、図２をＡ−Ａ線矢印方向から切断した断面図である。縦方向に間隔をあけて、コントロールゲート３７、アルミ配線４８ａ、コントロールゲート３０、溝部３２、ゲート電極２６、アルミ配線４８ｂが形成されている。コントロールゲート３０、ゲート電極２６が、それぞれ図５に示すコントロールゲート４０４、ゲート４０１Ａに対応している。
【００５２】
次に、この発明に従う不揮発性半導体記憶装置の製造方法の第１形態を説明する。図６に示すように、シリコン基板１０の主表面の上に、例えば熱酸化法によって厚さ７〜１０ｎｍのトンネル絶縁膜となるシリコン酸化膜１２を形成する。シリコン酸化膜１２の上に、例えばＣＶＤ法によって、第１の導電体膜の一例である厚さ１００〜２００ｎｍのポリシリコン膜１４を形成する。
【００５３】
図７に示すように、例えばフォトエッチング法により、第２の領域１３の上のポリシリコン膜１４を選択的にエッチング除去する。そして、第１の領域１１の上にあるポリシリコン膜１４を覆うように、ＯＮＯ膜１６を、シリコン基板１０の主表面に形成する。ＯＮＯ膜１６のＯ膜の部分は、例えばＣＶＤ法又は熱酸化法により形成され、Ｎ膜の部分は、例えばＣＶＤ法により形成される。
【００５４】
図８に示すように、シリコン基板１０の主表面の上に、レジスト１８を形成する。そして、第２の領域１３上のレジスト１８を除去する。レジスト１８をマスクとして、第２の領域１３の上のＯＮＯ膜１６、シリコン酸化膜１２をエッチング除去し、シリコン基板１０の主表面を露出させる。図９に示すように、例えば熱酸化法によって、第２の領域１３の上に、厚さ５〜２０ｎｍのゲート酸化膜２０を形成する。
【００５５】
図１０に示すように、シリコン基板１０の主表面全面に、例えばＣＶＤ法を用いて、第２の導電体膜の一例である厚さ２００〜４００ｎｍのポリシリコン膜２４を形成する。なお、第２の導電体膜の他の例として、厚さ８０〜２００ｎｍのポリシリコン膜と、その上に形成された厚さ８０〜２００ｎｍのＷＳｉ2、ＭｏＳｉ2、ＣｏＳｉ2、ＴｉＳｉ2などからなるシリサイドの積層構造がある。ポリシリコン膜２４の上に、レジスト２２を形成し、所定のパターニングを施す。
【００５６】
図１１に示すように、第１２のレジストであるレジスト２２をマスクとして、ポリシリコン膜２４を選択的にエッチング除去し、第１の領域１１の上にポリシリコン膜２４の一部を残し、第２の領域１３の上にゲート電極２６を形成する。図１２に示すように、シリコン基板１０の主表面全面に、レジスト２８を形成する。そして、ポリシリコン膜２４の上にレジスト２８が残り、かつゲート電極２６を覆うようにレジスト２８が残るように、レジスト２８にパターニングを施す。このレジスト２８が第１３のレジストである。
【００５７】
図１３に示すように、レジスト２８をマスクとして、まず、ポリシリコン膜２４を選択的にエッチング除去しコントロールゲート３０を形成する。続けてＯＮＯ膜１６を選択的にエッチング除去し、コントロールゲート３０の下に位置するＯＮＯ膜１６を残す。このＯＮＯ膜１６の選択的エッチング除去により、フローティングゲートとゲート電極との間にあるシリコン基板１０の主表面の上にあるシリコン酸化膜２０もエッチングされ、シリコン基板１０の主表面１０ａが露出する。
【００５８】
レジスト２８をマスクとして、ポリシリコン膜１４を選択的にエッチング除去し、図１４に示すようにフローティングゲート３３を形成する。このエッチングにより、主表面１０ａの部分もエッチングされ、シリコン基板１０に溝部３２が形成される。溝部３２の深さは、１００〜３００ｎｍである。
【００５９】
図１５に示すように、レジスト３４をシリコン基板１０の主表面全面に形成する。レジスト３４は、第１のソース／ドレインが形成される第１の領域１１を覆い、かつその端面３４ａがコントロールゲート３０の上に位置するように及び第４のソース／ドレインが形成される第２の領域１３を覆い、かつその端面３４ｂがゲート電極２６と溝部３２との間に位置するようにパターニングされる。第１のソース／ドレインが形成される第１の領域１１を覆い、かつその端面３４ａがコントロールゲート３０の上に位置するレジスト３４が、第１のレジストである。第４のソース／ドレインが形成される第２の領域１３を覆い、かつその端面３４ｂがゲート電極２６と溝部３２との間に位置するレジスト３４が、第２のレジストである。レジスト３４をマスクとして、溝部３２を覆うようにシリコン基板１０の主表面に４０〜１２０ＫｅＶ、１Ｅ１４〜６Ｅ１５／ｃｍ2の条件でリンのイオン注入をする。次に３０〜８０ＫｅＶ、１Ｅ１５〜６Ｅ１５／ｃｍ2の条件でリン又はヒ素のイオン注入をする。これらのイオン注入が第１のイオン注入の一例である。イオン注入後、注入されたイオンを熱処理し、第１の不純物領域の一例であるＮ+型領域３６を形成する。Ｎ+型領域３６の深さは、２００〜６００ｎｍ、不純物濃度は、１Ｅ１８〜１Ｅ２１／ｃｍ3である。第１の不純物領域を形成する熱処理の条件は、雰囲気がＮ2又はＮ2／Ｏ2、温度が９００〜９５０度、時間が３０〜１８０分である。上記したイオン注入及び熱処理により、溝部３２を覆うようにシリコン基板１０の主表面には、Ｎ+型領域３６が形成される。
【００６０】
図１６に示すように、コントロールゲート３０及びゲート電極２６をマスクとして、シリコン基板１０の主表面に、４０〜１２０ＫｅＶ、５Ｅ１２〜５Ｅ１４／ｃｍ2の条件でリンのイオン注入をする。次に３０〜８０ＫｅＶ、１Ｅ１５〜６Ｅ１５／ｃｍ2の条件でリン又はヒ素のイオン注入をする。これらのイオン注入が第２のイオン注入の一例である。これらのイオン注入をし、熱処理することによりソース／ドレイン３８、Ｎ+型領域４２及びソース／ドレイン４０を形成する。Ｎ+型領域４２の深さは、１００〜４００ｎｍ、不純物濃度は、１Ｅ１７〜１Ｅ２１／ｃｍ3である。
【００６１】
図１に示すように、シリコン基板１０の主表面全面に、例えばＣＶＤ法により層間絶縁膜となるシリコン酸化膜４４を形成する。層間絶縁膜としてシリコン酸化膜の代わりに、ＰＳＧ膜、ＳＯＧ膜またはＢＰＳＧ膜を用いてもよい。ＰＳＧ膜、ＳＯＧ膜またはＢＰＳＧ膜を単独に用いた一層構造でもよいし、または、シリコン酸化膜、ＰＳＧ膜、ＳＯＧ膜またはＢＰＳＧ膜を組み合わせた多層構造でもよい。次に、パターニングされたレジストを用いて、シリコン酸化膜４４を選択的にエッチング除去し、ソース／ドレイン３８を露出させるコンタクトホール４６ａ、ソース／ドレイン４０を露出させるコンタクトホール４６ｂを形成する。そして、シリコン酸化膜４４の上に例えばスパッタリング法を用いてアルミニウム膜を形成する。このアルミニウム膜にパターニングを施し、アルミ配線４８ａ、４８ｂを形成する。なお、アルミ配線の代わりに、アルミニウムに銅等を含んだアルミ合金配線でもよい。
【００６２】
溝部３２のＮ+型領域３６及び４２から構成される不純物領域は、図１５で説明したイオン注入及び図１６で説明したイオン注入という２回のイオン注入により形成される。一方、ソース／ドレイン３８、３９及び４０は、図１６で説明したイオン注入で形成され、このイオン注入は、ソース／ドレイン３８、３９及び４０に要求される不純物濃度及び深さの条件で行われる。よって、溝部３２の不純物領域の拡散抵抗を下げつつ、かつソース／ドレイン３８、３９及び４０はそれらの要求される不純物濃度及び深さで形成することができる。また、コントロールゲート３０と溝部３２との間にレジスト３４の端面３４ａが位置していないので、コントロールゲートと溝部との間は、マスク合わせの余裕を考慮する必要がなく、コントロールゲートと溝部との間の距離を短くでき、よって、不揮発性半導体記憶装置の高密度及び高集積化を達成できる。
【００６３】
（第２形態）
図１７は、図２を矢印Ｂ−Ｂ線に沿って切断した部分断面図である。図２及び図１７を参照して、Ｎ+型領域３６とＮ+型領域５２とは、素子分離絶縁膜の一例であるフィールド酸化膜５０によって分離されている。Ｎ+型領域３６及び５２は、図１５で示すイオン注入により形成されたものである。Ｎ+型領域３６の上には、Ｎ+型領域４２が形成され、Ｎ+型領域５２の上には、Ｎ+型領域５４が形成されている。Ｎ+型領域４２及び５４は、図１６で示すイオン注入により形成されたものである。フィールド酸化膜５０の上に形成されたレジスト３４をマスクとして、シリコン基板１０にイオン注入をすることにより、Ｎ+型領域３６及び５２が形成される。このときレジスト３４の一方の端面３４ｉは、フィールド酸化膜５０の一方の端部５０ａの内側に位置し、レジスト３４の他方の端面３４ｊは、フィールド酸化膜５０の他方の端部５０ｂの内側に位置する。よって、Ｎ+型領域３６は、一方の端部５０ａの下まで回り込み、Ｎ+型領域５２は、他方の端部５０ｂの下まで回り込んでいる。従って、Ｎ+型領域３６とＮ+型領域５２との間の距離が短くなり、パンチスルーする可能性がある。この発明の第２形態はこれを防ぐものである。以下説明する。
【００６４】
図１８は、この発明に従う不揮発性半導体記憶装置の製造方法の第２形態により製造された不揮発性半導体記憶装置の部分平面図である。図１９は、図１８をＢ−Ｂ線矢印方向に沿って切断した部分断面図である。図２及び図１７で示す構造と同じ部分ついては同一符号を付すことによりその説明を省略する。図１９に示すように、第１の不純物領域の一例であるＮ+型領域５６は、フィールド酸化膜５０の一方の端部５０ａの下まで延びておらず、Ｎ+型領域５６と一方の端部５０ａとの間には一定の距離ｘがある。ｘは例えば、０．１μｍ以上、かつ０．３μｍ以下がある。Ｎ+型領域５８とフィールド酸化膜５０の他方の端部５０ｂとの間にも同様に一定の距離ｘがある。第２形態により製造された不揮発性半導体記憶装置は、以上説明したように、Ｎ+型領域５６とＮ+型領域５８との間の距離を、図１７で示す例より大きくすることができ、パンチスルーを防ぐことが可能となる。フィールド酸化膜の幅が２〜３μｍ以下の場合に、この発明を適用するのが好ましい。
【００６５】
図１９で示す構造の製造方法、図２０〜図２２を用いて説明する。図２０〜図２２中の（ａ）は、図１８をＢ−Ｂ線矢印方向に沿って切断した断面図であり、（ｂ）はＣ−Ｃ線矢印方向に沿って切断した断面図である。図２０に示すように、シリコン基板１０には、フローティングゲート形成により、溝部３２が形成されている。
【００６６】
図２１を参照して、図２１の工程は図１５の工程と同じ工程である。（ａ）、（ｂ）に示すように、第１１のレジストであるレジスト６０の一方の端面６０ａがフィールド酸化膜５０の一方の端部５０ａの外側に位置し、他方の端面６０ｂが他方の端部５０ｂの外側に位置している。端面と端部との間の距離はｘである。そしてレジスト６０をマスクとしてシリコン基板１０に第１のイオン注入をし、熱処理することによりＮ+型領域５６及び５８を形成する。イオン注入及び熱処理の条件は、第１形態と同じである。
【００６７】
図２２を参照して、図２２の工程は図１６の工程と同じ工程である。フィールド酸化膜５０をマスクとしてシリコン基板１０に第２のイオン注入をし、かつ熱処理することにより、Ｎ+型領域４２及び５４を形成する。イオン注入の条件は、第１形態と同じである。
【００６８】
（第３形態）
第３形態と第１形態との違いは、図１５に示すレジスト３４の端面３４ａ、３４ｂの位置である。以下、図２３及び図２４を用いて、第３形態について説明する。第１形態と同じ方法で図１４で示す工程を終了した後、図２３に示すように、シリコン基板１０の主表面の上にレジスト３４を形成する。レジスト３４は、第１のソース／ドレインが形成される第１の領域１１を覆い、かつその端面３４ｄがコントロールゲート３０と溝部３２との間に位置するように及び第４のソース／ドレインが形成される第２の領域１３を覆い、かつその端面３４ｃがゲート電極２６と溝部３２との間に位置するようにパターニングされる。第１のソース／ドレインが形成される第１の領域１１を覆い、かつその端面３４ｄがコントロールゲート３０と溝部３２との間に位置するレジスト３４が、第３のレジストである。第４のソース／ドレインが形成される第２の領域１３を覆い、かつその端面３４ｃがゲート電極２６と溝部３２との間に位置するレジスト３４が、第４のレジストである。レジスト３４をマスクとして、第１のイオン注入をし、熱処理することにより第１の不純物領域の一例であるＮ+型領域６２を形成する。イオン注入及び熱処理の条件は、第１形態と同じである。
【００６９】
図２４に示すように、第１形態と同じ条件でコントロールゲート３０及びゲート電極２６をマスクとしてシリコン基板１０に第２のイオン注入をし、かつ熱処理することにより、ソース／ドレイン３８、Ｎ+型領域４２、ソース／ドレイン４０を形成する。イオン注入の条件は、第１形態と同じである。あとの工程は第１形態と同じである。
【００７０】
溝部のＮ+型領域６２及び４２から構成される不純物領域は、図２３で説明したイオン注入及び図２４で説明したイオン注入という２回のイオン注入により形成される。一方、ソース／ドレイン３８、３５、３９及び４０は、図２４で説明したイオン注入で形成され、このイオン注入は、ソース／ドレイン３８、３５、３９及び４０に要求される不純物濃度及び深さの条件で行われる。よって、溝部３２の不純物領域の拡散抵抗を下げつつ、かつソース／ドレイン３８、３５、３９及び４０はそれらの要求される不純物濃度及び深さで形成することができる。
【００７１】
（第４形態）
第４形態と第１及び第３形態との違いは、図１５及び図２３に示すレジスト３４の端面３４ａ〜３４ｄの位置である。以下、図２５及び図２６を用いて第４形態について説明する。第１形態と同じ方法で図１４で示す工程を終了した後、図２５に示すように、シリコン基板１０の主表面の全面にレジスト３４を形成する。レジスト３４は、第１のソース／ドレインが形成される第１の領域１１を覆い、かつその端面３４ｆがコントロールゲート３０の上に位置するように及び第４のソース／ドレインが形成される第２の領域１３を覆い、かつその端面３４ｅがゲート電極２６の上に位置するようにパターニングされる。第１のソース／ドレインが形成される第１の領域を覆い、かつその端面３４ｆがコントロールゲート３０の上に位置するレジスト３４が、第５のレジストである。第４のソース／ドレインが形成される第２の領域１３を覆い、かつその端面３４ｅがゲート電極２６の上に位置するレジスト３４が、第６のレジストである。レジスト３４をマスクとして、シリコン基板１０に第１のイオン注入をし、熱処理することにより第１の不純物領域の一例であるＮ+型領域６４を形成する。イオン注入及び熱処理の条件は第１形態と同じである。
【００７２】
図２６に示すように、ゲート電極２６及びコントロールゲート３０をマスクとして、シリコン基板１０に第２のイオン注入をし、かつ熱処理することにより、ソース／ドレイン３８、Ｎ+型領域４２、ソース／ドレイン４０を形成する。イオン注入の条件は第１形態と同じである。以下の工程は第１形態と同じである。第４形態では、第１の領域１１側にあるＮ+型領域４２及び６４で、ソース／ドレイン３５が構成されている。そして、第２の領域１３側にあるＮ+型領域４２及び６４により、ソース／ドレイン３９が構成されている。
【００７３】
溝部３２のＮ+型領域４２及び６４は、図２５で説明したイオン注入及び図２６で説明したイオン注入という２回のイオン注入により形成される。一方、ソース／ドレイン３８及び４０は、図２６で説明したイオン注入で形成され、このイオン注入はソース／ドレイン３８及び４０に要求される不純物濃度及び深さの条件で行われる。よって溝部３２の不純物領域の拡散抵抗を下げつつ、かつソース／ドレイン３８及び４０はそれらの要求される不純物濃度及び深さで形成することができる。また、コントロールゲート３０と溝部３２との間にレジスト３４の端面３４ｆが位置していないので、コントロールゲートと溝部との間は、マスク合わせの余裕を考慮する必要がなく、コントロールゲートと溝部との間の距離を短くできる。ゲート電極２６と溝部３２との間にレジスト３４の端面３４ｅが位置していないので、ゲート電極と溝部との間は、マスク合わせの余裕を考慮する必要がなく、ゲート電極と溝部との間の距離を短くできる。よって、上記したこの発明の不揮発性半導体記憶装置の製造方法の第１形態より、さらに不揮発性半導体記憶装置の高密度及び高集積化を達成できる。
【００７４】
（第５形態）
第５形態と第１、第３及び第４形態との違いは、図１５、図２３及び図２５で示すレジスト３４の端面３４ａ〜３４ｆの位置である。以下、図２７及び図２８を用いて、第５形態について説明する。
【００７５】
第１形態と同じ方法で図１４で示す工程を終了した後、図２７に示すように、シリコン基板１０の主表面にレジスト３４を形成する。レジスト３４は、第１のソース／ドレインが形成される第１の領域１１を覆い、かつその端面３４ｈがコントロールゲート３０と溝部３２との間に位置するように及び第４のソース／ドレインが形成される第２の領域１３を覆い、かつその端面３４ｇがゲート電極２６の上に位置するようにパターニングされる。第１のソース／ドレインが形成される第１の領域１１を覆い、かつその端面３４ｈがコントロールゲート３０と溝部３２との間に位置するレジスト３４が、第７のレジストである。第４のソース／ドレインが形成される第２の領域１３を覆い、かつその端面３４ｇがゲート電極２６の上に位置するレジスト３４が第８のレジストである。レジスト３４をマスクとして、シリコン基板１０に第１のイオン注入し、熱処理することにより、第１の不純物領域の一例であるＮ+型領域６６を形成する。イオン注入及び熱処理の条件は第１形態と同じである。
【００７６】
図２８に示すように、ゲート電極２６及びコントロールゲート３０をマスクとして、シリコン基板１０に第２のイオン注入をし、かつ熱処理することにより、ソース／ドレイン３８、Ｎ+型領域４２、ソース／ドレイン４０を形成する。イオン注入の条件は、第１形態と同じである。以下の工程は第１形態と同じである。
【００７７】
第５形態では、第１の領域１１側にあるＮ+型領域４２でソース／ドレイン３５が構成されている。また、第２の領域１３側にあるＮ+型領域４２及び６６でソース／ドレイン３９が構成されている。溝部４２のＮ+型領域４２及び６６から構成される不純物領域は、図２７で説明したイオン注入及び図２８で説明したイオン注入という２回のイオン注入により形成される。一方、ソース／ドレイン３８、３５及び４０は、図２８で説明したイオン注入で形成され、このイオン注入はソース／ドレイン３８、３５及び４０に要求される不純物濃度及び深さの条件で行われる。よって、溝部３２の不純物領域の拡散抵抗を下げつつ、かつソース／ドレイン３８、３５及び４０はそれらの要求される不純物濃度及び深さで形成することができる。また、ゲート電極２６と溝部３２との間にレジスト３４の端面３４ｇが位置していないので、ゲート電極と溝部との間は、マスク合わせの余裕を考慮する必要がなく、ゲート電極と溝部との間の距離を短くできる。よって、不揮発性半導体記憶装置の高密度及び高集積化を達成できる。
【００７８】
（第６形態）
第６形態と第１、第３〜第５形態との違いは、図１５、図２３、図２５、図２７で示すレジスト３４の端面３４ａ〜３４ｈの位置である。以下、図２９及び図３０を用いて、第６形態について説明する。第１形態と同じ方法で図１４で示す工程を終了した後、図２９に示すように、シリコン基板１０の上に、レジスト６８を形成する。レジスト６８は、第４のソース／ドレインが形成される第２の領域１３を覆い、かつその端面６８ａがゲート電極２６と溝部３２との間に位置するようにパターニングされ、このパターニングされたレジストが第９のレジストである。コントロールゲート３０及びレジスト６８をマスクとして、シリコン基板１０の主表面にヒ素をイオン注入し、かつ熱処理することにより、ソース／ドレイン３８及び第１の不純物領域の一例であるＮ+型領域７０を形成する。なお、リンの代わりにヒ素をイオン注入してもよいし、リン及びヒ素のイオン注入を組み合わせてもよい。イオン注入及び熱処理の条件は第１形態と同じである。
【００７９】
図３０に示すように、シリコン基板１０の主表面に、レジスト７２を形成する。第１のソース／ドレインが形成される第１の領域１１を覆い、かつその端面７２ａがコントロールゲート３０と溝部３２との間に位置するようにレジスト７２をパターニングする。このパターニングされたレジスト７２が第１０のレジストである。レジスト７２及びゲート電極２６をマスクとして、シリコン基板１０の主表面にひ素をイオン注入し、かつ熱処理することにより、第２の不純物領域の一例であるＮ+型領域７４及びソース／ドレイン４０を形成する。イオン注入の条件は第１形態と同じである。以下の工程は第１形態と同じである。
【００８０】
第６形態では、第１の領域１１側にあるＮ+型領域７０で、ソース／ドレイン３５が構成されている。また、第２の領域１３側にあるＮ+型領域７４によって、ソース／ドレイン３９が構成されいる。溝部３２のＮ+型領域７０及び７４から構成される不純物領域は、図２９で説明したイオン注入及び図３０で説明したイオン注入という２回のイオン注入により形成される。一方、ソース／ドレイン３８、３５、３９、４０は、第３０で説明したイオン注入で形成され、このイオン注入はソース／ドレイン３８、３５、３９、４０に要求される不純物濃度及び深さの条件で行われる。よって、溝部３２の不純物領域の拡散抵抗を下げつつ、かつソース／ドレイン３８、３５、３９、４０はそれらの要求される不純物濃度及び深さで形成することができる。
【００８１】
（第７形態）
この発明の第７形態を説明する。図３１を参照して、ポリシリコン膜２４形成まで工程は第１形態と同じなので説明を省略する。ポリシリコン膜２４の上に、例えばＣＶＤ法を用いて厚さ２００〜３００ｎｍのシリコン酸化膜７６を形成する。このシリコン酸化膜７６が、第１の絶縁膜の一例である。シリコン酸化膜７６の上に、レジスト８０を形成する。レジスト８０が第１４のレジストである。そしてレジスト８０を、コントロールゲート及びゲート電極のパターンにパターニングする。
【００８２】
図３２に示すように、レジスト８０をマスクとして、シリコン酸化膜７６及びポリシリコン膜２４を順に選択的にエッチング除去し、コントロールゲート８４及びゲート電極８２を同時に形成する。
【００８３】
図３３に示すように、シリコン基板１０の主表面の上にレジスト８６を形成する。レジスト８６を、ゲート電極８２を覆うパターンにパターニングする。このレジスト８６が第１５のレジストである。
【００８４】
図３４に示すように、コントロールゲート８４の上のシリコン酸化膜７６及びレジスト８６をマスクとして、ＯＮＯ膜１６及びポリシリコン膜１４を順に選択的にエッチング除去し、フローティングゲート８８を形成する。フローティングゲート８８を形成する際、第１形態で説明した同じ理由で、フローティングゲート８８とゲート電極８２との間のシリコン基板１０の主表面に溝部９０が形成される。
【００８５】
図３５に示すように、シリコン基板１０の主表面の上にレジスト９２を形成する。レジスト９２は、第１のソース／ドレインが形成される第１の領域１１を覆い、かつその端面９２ａがコントロールゲート８４の上に位置するように及び第４ソース／ドレインが形成される第２の領域１３を覆い、かつその端面９２ｂがゲート電極８２と溝部９０との間に位置するようにパターニングされる。第１のソース／ドレインが形成される第１の領域１１を覆い、かつその端面９２ａがコントロールゲート８４の上に位置するレジスト９２が、第１のレジストである。また、第４のソース／ドレインが形成される第２の領域１３を覆い、かつその端面９２ｂがゲート電極８２と溝部９０との間に位置するレジスト９２が、第２のレジストである。レジスト９２をマスクとして、シリコン基板１０に第１のイオン注入をし、かつ熱処理することにより、溝部９０を覆う第１の不純物領域の一例であるＮ+型領域９４を形成する。イオン注入及び熱処理の条件は第１形態と同じである。
【００８６】
図３６に示すように、コントロールゲート８４の上のシリコン酸化膜７６及びゲート電極８２の上のシリコン酸化膜７６をマスクとして、シリコン基板１０に第２のイオン注入をし、かつ熱処理することにより、第１のソース／ドレインの一例であるソース／ドレイン９６、第２の不純物領域の一例であるＮ+型領域９８、第４のソース／ドレインの一例であるソース／ドレイン１００を形成する。イオン注入の条件は第１形態と同じである。第１の領域１１側にあるＮ+型領域９４及び９８で、第２のソース／ドレインの一例であるソース／ドレイン９７が構成される。第２の領域１３側にあるＮ+型領域９８で、第３のソース／ドレインの一例であるソース／ドレイン９９が形成される。
【００８７】
以下の工程は第１形態と同じである。この第７形態では、図３２に示すように、コントロールゲート８４とゲート電極８２とを同時に形成しているので、コントロールゲート８４形成のためのマスクとゲート電極８２形成のためのマスクとのマスクあわせの余裕を考慮する必要がない。このため、コントロールゲート８４とゲート電極８２との間の距離を小さくすることができ、不揮発性半導体記憶装置の微細化を図ることができる。
【００８８】
（第８形態）
この発明に従う不揮発性半導体記憶装置の製造方法の第８形態を説明する。図３７に示すように、第１形態と同じ方法でポリシリコン膜２４を形成するまでの工程を行う。そして、ポリシリコン膜２４の上に、例えばＣＶＤ法を用いて厚さ２００〜３００ｎｍのシリコン酸化膜７７を形成する。このシリコン酸化膜７７が、第２の絶縁膜の一例である。レジスト８１をパターニングする。このレジスト８１が第１６のレジストである。図３８に示すように、まずレジスト８１をマスクとして、シリコン酸化膜７７を選択的にエッチング除去する。図３９に示すように、レジスト８１を除去し、シリコン酸化膜７７をマスクとして、ポリシリコン膜２４を選択的にエッチング除去し、コントロールゲート１０４及びゲート電極１０２を同時に形成する。
【００８９】
図４０に示すように、シリコン基板１０の主表面にレジスト１０６を形成する。そしてゲート電極１０２を覆うパターンにレジスト１０６をパターニングする。このレジストが第１７のレジストである。図４１に示すように、コントロールゲート１０４の上のシリコン酸化膜７７及びレジスト１０６をマスクとして、ＯＮＯ膜１６、ポリシリコン膜１４を順に選択的にエッチング除去し、フローティングゲート１１０を形成する。第１形態で説明した同じ理由で、フローティングゲート１１０とゲート電極１０２との間のシリコン基板１０の主表面には、不可避的に溝部１０８が形成される。
【００９０】
図４２に示すように、シリコン基板１０の主表面にレジスト９２を形成する。レジスト９２は、第１のソース／ドレインが形成される第１の領域１１を覆い、かつその端面９２ａがコントロールゲート１０４の上に位置するように及び第４のソース／ドレインが形成される第２の領域１３を覆い、かつその端面９２ｂがゲート電極１０２と溝部１０８との間に位置するようにパターニングされる。第１のソース／ドレインが形成される第１の領域１１を覆い、かつその端面９２ａがコントロールゲート１０４の上に位置するレジスト９２が、第１のレジストである。第４のソース／ドレインが形成される第２の領域１３を覆い、かつその端面９２ｂがゲート電極１０２と溝部１０８との間に位置するレジスト９２が、第２のレジストである。レジスト９２をマスクとして、シリコン基板１０に第１のイオン注入をし、かつ熱処理することにより、溝部１０８を覆うＮ+型領域９４を形成する。イオン注入及び熱処理の条件は第１形態と同じである。
【００９１】
図４３に示すように、コントロールゲート１０４の上のシリコン酸化膜７７及びゲート電極１０２の上のシリコン酸化膜７７をマスクとして、シリコン基板１０の主表面に第２のイオン注入をし、かつ熱処理することにより、ソース／ドレイン９６、１００及び溝部１０８を覆うＮ+型領域９８を形成する。イオン注入の条件は第１形態と同じである。第１の領域１１側にあるＮ+型領域９４及び９８で、第２のソース／ドレインの一例であるソース／ドレイン９７が構成される。また、第２の領域１３側にあるＮ+型領域９８で第３のソース／ドレインの一例であるソース／ドレイン９９が構成される。以下の工程は第１形態と同じである。
【００９２】
図３９に示すように、第８形態は、シリコン酸化膜７７をマスクとして、コントロールゲート１０４及びゲート電極１０２を形成している。従って、レジストをマスクとしてコントロールゲート及びゲート電極を形成する場合に比べ、コントロールゲート及びゲート電極の形状を正確にすることができる。
【図面の簡単な説明】
【図１】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態により製造された不揮発性半導体記憶装置の部分断面図である。
【図２】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態により製造された不揮発性半導体記憶装置の部分平面図である。
【図３】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態を適用したフラッシュメモリのメモリセルの概略図である。
【図４】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態を適用したフラッシュメモリのメモリセルの概略断面図である。
【図５】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態を適用したフラッシュメモリのメモリセルアレイの概略断面図である。
【図６】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第１工程を説明するための部分断面図である。
【図７】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第２工程を説明するための部分断面図である。
【図８】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第３工程を説明するための部分断面図である。
【図９】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第４工程を説明するための部分断面図である。
【図１０】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第５工程を説明するための部分断面図である。
【図１１】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第６工程を説明するための部分断面図である。
【図１２】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第７工程を説明するための部分断面図である。
【図１３】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第８工程を説明するための部分断面図である。
【図１４】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第９工程を説明するための部分断面図である。
【図１５】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第１０工程を説明するための部分断面図である。
【図１６】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第１１工程を説明するための部分断面図である。
【図１７】図２のＢ−Ｂ線矢印方向から見た部分断面図である。
【図１８】この発明に従う不揮発性半導体記憶装置の製造方法の第２形態により製造された不揮発性半導体記憶装置の部分平面図である。
【図１９】図１８のＢ−Ｂ線矢印方向から見た部分断面図である。
【図２０】この発明に従う不揮発性半導体記憶装置の製造方法の第２形態の第１工程を説明するための部分断面図である。
【図２１】この発明に従う不揮発性半導体記憶装置の製造方法の第２形態の第２工程を説明するための部分断面図である。
【図２２】この発明に従う不揮発性半導体記憶装置の製造方法の第２形態の第３工程を説明するための部分断面図である。
【図２３】この発明に従う不揮発性半導体記憶装置の製造方法の第３形態の第１工程を説明するための部分断面図である。
【図２４】この発明に従う不揮発性半導体記憶装置の製造方法の第３形態の第２工程を説明するための部分断面図である。
【図２５】この発明に従う不揮発性半導体記憶装置の製造方法の第４形態の第１工程を説明するための部分断面図である。
【図２６】この発明に従う不揮発性半導体記憶装置の製造方法の第４形態の第２工程を説明するための部分断面図である。
【図２７】この発明に従う不揮発性半導体記憶装置の製造方法の第５形態の第１工程を説明するための部分断面図である。
【図２８】この発明に従う不揮発性半導体記憶装置の製造方法の第５形態の第２工程を説明するための部分断面図である。
【図２９】この発明に従う不揮発性半導体記憶装置の製造方法の第６形態の第１工程を説明するための部分断面図である。
【図３０】この発明に従う不揮発性半導体記憶装置の製造方法の第６形態の第２工程を説明するための部分断面図である。
【図３１】この発明に従う不揮発性半導体記憶装置の製造方法の第７形態の第１工程を説明するための部分断面図である。
【図３２】この発明に従う不揮発性半導体記憶装置の製造方法の第７形態の第２工程を説明するための部分断面図である。
【図３３】この発明に従う不揮発性半導体記憶装置の製造方法の第７形態の第３工程を説明するための部分断面図である。
【図３４】この発明に従う不揮発性半導体記憶装置の製造方法の第７形態の第４工程を説明するための部分断面図である。
【図３５】この発明に従う不揮発性半導体記憶装置の製造方法の第７形態の第５工程を説明するための部分断面図である。
【図３６】この発明に従う不揮発性半導体記憶装置の製造方法の第７形態の第６工程を説明するための部分断面図である。
【図３７】この発明に従う不揮発性半導体記憶装置の製造方法の第８形態の第１工程を説明するための部分断面図である。
【図３８】この発明に従う不揮発性半導体記憶装置の製造方法の第８形態の第２工程を説明するための部分断面図である。
【図３９】この発明に従う不揮発性半導体記憶装置の製造方法の第８形態の第３工程を説明するための部分断面図である。
【図４０】この発明に従う不揮発性半導体記憶装置の製造方法の第８形態の第４工程を説明するための部分断面図である。
【図４１】この発明に従う不揮発性半導体記憶装置の製造方法の第８形態の第５工程を説明するための部分断面図である。
【図４２】この発明に従う不揮発性半導体記憶装置の製造方法の第８形態の第６工程を説明するための部分断面図である。
【図４３】この発明に従う不揮発性半導体記憶装置の製造方法の第８形態の第７工程を説明するための部分断面図である。
【図４４】従来の不揮発性半導体記憶装置の製造方法の一例の第１工程を説明するための部分断面図である。
【図４５】従来の不揮発性半導体記憶装置の製造方法の一例の第２工程を説明するための部分断面図である。
【図４６】従来の不揮発性半導体記憶装置の製造方法の一例の第３工程を説明するための部分断面図である。
【図４７】従来の不揮発性半導体記憶装置の製造方法の一例の第４工程を説明するための部分断面図である。
【図４８】従来の不揮発性半導体記憶装置の製造方法の一例の第５工程を説明するための部分断面図である。
【図４９】従来の不揮発性半導体記憶装置の製造方法の一例の第６工程を説明するための部分断面図である。
【図５０】従来の不揮発性半導体記憶装置の製造方法の一例の第７工程を説明するための部分断面図である。
【図５１】従来の不揮発性半導体記憶装置の製造方法の一例の第８工程を説明するための部分断面図である。
【図５２】従来の不揮発性半導体記憶装置の製造方法の一例の第９工程を説明するための部分断面図である。
【符号の説明】
１０ シリコン基板
１１ 第１の領域
１２ トンネル酸化膜
１３ 第２の領域
１４、２４ ポリシリコン膜
１５ メモリセル
１６ ＯＮＯ膜
１７ 選択ゲートトランジスタ
２２、２８、３４、６０、６８、７２、８０、８６、９２、１０６ レジスト
２０ ゲート酸化膜
３０、３７、８４、１０４ コントロールゲート
３２、９０、１０８ 溝部
３３、８８、１１０ フローティングゲート
３５、３８、３９、４０、９６、９７、９９、１００ ソース／ドレイン
３６、４２、５２、５４、５６、５８、６２、６４、６６、７０、７４、９４、９８ Ｎ+ 型領域
５０ フィールド酸化膜
【発明の属する技術分野】
この発明は、情報の記憶を電荷の蓄積によりおこなう不揮発性半導体記憶装置の製造方法に関するものであり、特に、電界効果トランジスタにより記憶素子を選択作動させる不揮発性半導体記憶装置の製造方法及びその製造方法により製造された不揮発性半導体記憶装置に関するものである。
【０００２】
【背景技術】
フローティングゲートとコントロールゲートを備えた記憶素子を有する不揮発性半導体記憶装置として、例えば、フラッシュメモリがある。フラッシュメモリには様々な型があり、電界効果トランジスタにより記憶素子を選択作動させる型がある。このような型のフラッシュメモリは、例えば、特開平６−２７５８４７号公報に開示されている。以下、特開平６−２７５８４７号公報に開示されたフラッシュメモリの製造方法を、図４４〜図５２を用いて説明する。
【０００３】
図４４に示すように、半導体基板２００の主表面の上に、順に、トンネル酸化膜となるシリコン酸化膜２０２、フローティングゲートとなるポリシリコン膜２０４を形成する。図４５に示すように、選択トランジスタ形成領域２３２上のポリシリコン膜２０４を選択的にエッチング除去し、記憶素子形成領域２３４上のポリシリコン膜２０４を残す。このポリシリコン膜２０４を以下、ポリシリコン膜２０４ａという。図４６に示すように、ポリシリコン膜２０４ａの上にＯＮＯ膜２０６、選択トランジスタ形成領域２３２上にゲート酸化膜となるシリコン酸化膜２０８をそれぞれ形成する。そしてＯＮＯ膜２０６及びシリコン酸化膜２０８の上にポリシリコン膜２１０を形成する。
【０００４】
図４７に示すように、ポリシリコン膜２１０の上にレジスト２１２を形成し、レジスト２１２をマスクとしてポリシリコン膜２１０を選択的にエッチング除去し、記憶素子形成領域２３４上のポリシリコン膜２１０を残した状態で、選択トランジスタ形成領域２３２上にゲート電極２１４を形成する。記憶素子形成領域２３４上のポリシリコン膜２１０を以下、ポリシリコン膜２１０ａという。このエッチングにより、ゲート電極２１４と後に形成されるフローティングゲートとの間にある半導体基板２００の主表面２３６の上のシリコン酸化膜２０８が露出する。図４８に示すように、レジスト２１２を除去し、レジスト２１６を記憶素子形成領域２３４及び選択トランジスタ形成領域２３２上に形成する。コントロールゲート形成のためのマスクとなるように、レジスト２１６をパターンニングする。
【０００５】
なお、レジスト２１６は、ゲート電極２１４を覆い、かつその端面２１６ａがポリシリコン膜２０４ａ，２１０ａの上に重ならないようにパターンニングされる。ゲート電極２１４を覆うのは、ゲート電極２１４はコントロールゲート及びフローティングゲートと同じ材料、すなわちポリシリコンで構成されているので、この後のコントロールゲート及びフローティングゲート形成のためのエッチングに際し、ゲート電極２１４がエッチングされるのを防ぐためである。端面２１６ａがポリシリコン膜２０４ａ、２１０ａの上に重ならないようにパターンニングするのは、端面２１６ａがポリシリコン膜２０４ａ，２１０ａの上に重なると、この後のコントロールゲート及びフローティングゲート形成のためにポリシリコン膜２１０ａ、２０４ａをエッチングする際、不必要なポリシリコン膜２１０ａ、２０４ａが半導体基板２００の主表面の上に残るからである。よって、ゲート電極２１４と後に形成されるフローティングゲートとの間にある主表面２３６の上のシリコン酸化膜２０８が露出した状態のままで、レジスト２１６はパターンニングされることになる。
【０００６】
レジスト２１６をマスクとして、まずポリシリコン膜２１０ａを選択的にエッチング除去し、コントロールゲート２１８を形成する。図４９に示すように、レジスト２１６をマスクとして、次にＯＮＯ膜２０６を選択的にエッチング除去する。このエッチングにより、露出しているシリコン酸化膜２０８もエッチングされ、ゲート電極２１４と後に形成されるフローティングゲートとの間にある主表面２３６が露出する。
【０００７】
図５０に示すように、レジスト２１６をマスクとして、さらにポリシリコン膜２０４ａを選択的にエッチング除去し、フローティングゲート２２０を形成する。主表面２３６が露出しているので、このエッチングにより、主表面２３６もエッチングされ、主表面２３６に溝部２２２が不可避的に形成される。レジスト２１６をマスクとして、次に半導体基板２００の主表面にイオン注入し、記憶素子形成領域２３４にソース／ドレイン２２４及び溝部２２２にソース／ドレイン２２４と電気的に接続する不純物領域２２６を形成する。
【０００８】
図５１に示すように、半導体基板２００の主表面にシリコン酸化膜２２８を形成し、ソース／ドレイン２２４を露出させるコンタクトホール２３８をシリコン酸化膜２２８に形成する。図５２に示すように、シリコン酸化膜２２８の上にアルミ配線２３０を形成する。アルミ配線２３０はコンタクトホール２３８内にも形成され、ソース／ドレイン２２４と電気的に接続されている。記憶素子２４２は、コントロールゲート２１８、フローティングゲート２２０及びソース／ドレイン２２４を備えている。選択トランジスタ２４４は、ゲート電極２１４及びソース／ドレイン２４０を備えている。
【０００９】
【発明が解決しようとする課題】
図５２を参照して、選択トランジスタ２４４により記憶素子２４２を選択作動させるために、選択トランジスタ２４４のソース／ドレイン２４０と記憶素子２４２のソース／ドレイン２２４とは、溝部２２２に形成された不純物領域２２６を介して電気的に接続されている。ソース／ドレイン２４０、不純物領域２２６及びソース／ドレイン２２４とで構成される配線領域は、溝部２２２で形状が変化しているので、不純物領域２２６の拡散抵抗は、この配線領域の拡散抵抗に大きな影響を及ぼす。ところで、図５０を用いて説明したように、ソース／ドレイン２２４と不純物領域２２６とは、一回のイオン注入で、かつ同時に形成されている。このイオン注入は、ソース／ドレイン２２４に要求される深さ及び不純物濃度の条件で行われるので、不純物領域２２６の深さ及び不純物濃度は、不純物領域２２６に要求される深さ及び不純物濃度となっていない。その結果、例えば不純物領域２２６の拡散抵抗が高いために、記憶素子２４２への書き込み、消去及び読み出し速度が遅くなるという影響が生じる。
【００１０】
この発明は、かかる従来の問題を解決するためになされたものであり、選択トランジスタのソース／ドレイン及び記憶素子のソース／ドレインの少なくともいずれか一つは、その要求される深さ及び不純物濃度で形成でき、かつ溝部に形成された不純物領域の拡散抵抗を下げることができる不揮発性半導体記憶装置及びその製造方法を提供することである。
【００１１】
【課題を解決するための手段】
この発明により製造される不揮発性半導体記憶装置は、記憶素子と、記憶素子を選択作動させる選択ゲートトランジスタと、を備える。記憶素子は、第１の領域及び第２の領域を含む主表面を有する半導体基板と、第１の領域の上に形成されたフローティングゲートと、フローティングゲートの上に形成されたコントロールゲートと、第１の領域に形成された第１のソース／ドレインと、フローティングゲート及びコントロールゲートを挟むように第１のソース／ドレインと間隔をあけて第１の領域に形成された第２のソース／ドレインと、を含む。選択ゲートトランジスタは、第２の領域の上に形成されたゲート電極と、第２の領域に形成され、かつ第２のソース／ドレインと電気的に接続された第３のソース／ドレインと、ゲート電極を挟むように第３のソース／ドレインと間隔をあけて第２の領域に形成された第４のソース／ドレインと、を含む。この発明の不揮発性半導体記憶装置の製造方法は、以下の工程を備える。
【００１２】
第１の領域の上にトンネル絶縁膜を形成する工程と、トンネル絶縁膜の上に、フローティングゲートとなる第１の導電体膜を形成する工程と、第１の導電体膜の上に、誘電体膜を形成する工程と、第２の領域の上に、ゲート絶縁膜を形成する工程と、誘電体膜及びゲート絶縁膜の上に、第２の導電体膜を形成する工程と、第２の導電体膜を選択的にエッチング除去し、コントロールゲート及びゲート電極を形成する工程と、第１の導電体膜を選択的にエッチング除去し、フローティングゲートを形成する工程と、を備える。
【００１３】
第１の導電体膜を選択的にエッチング除去する際、主表面のうち、フローティングゲートとゲート電極との間の部分も不可避的にエッチングされることにより、この部分には溝部が形成される。この発明の不揮発性半導体記憶装置の製造方法は、さらに、以下の工程を備える。溝部を覆うように主表面に第１のイオン注入をし、第１の不純物領域を主表面に形成する工程と、溝部を覆うように主表面に第２のイオン注入をし、第１、第２、第３及び第４のソース／ドレインの少なくともいずれか一つ並びに溝部で第１の不純物領域と重なり、かつ第１の不純物領域とによって第２のソース／ドレインと第３のソース／ドレインとを電気的に接続する第２の不純物領域を主表面に形成する工程と、を備えている。
【００１４】
この発明の不揮発性半導体記憶装置の製造方法は、溝部を覆うように主表面に第１のイオン注入をすることにより、第１の不純物領域を主表面に形成し、次に溝部を覆うように主表面に第２のイオン注入をすることにより、溝部で第１の不純物領域と重なり、かつ第１の不純物領域とによって第２のソース／ドレインと第３のソース／ドレインとを電気的に接続する第２の不純物領域を主表面に形成している。溝部の不純物領域は、溝部で重なり合う第１及び第２の不純物領域により構成されている。すなわち、溝部の不純物領域は、第１及び第２のイオン注入という二回のイオン注入により形成されるので、拡散抵抗を下げることができる。よって、記憶素子への書き込み、消去及び読み出し速度を上げることができる。一方、溝部の不純物領域は、第１及び第２のイオン注入により形成されので、第２のイオン注入は、このイオン注入で形成されるソース／ドレインに要求される深さ及び不純物濃度の条件で行なうことができる。
【００１５】
この発明の不揮発性半導体記憶装置の製造方法の好ましい態様として、第１の不純物領域は、第１のソース／ドレインが形成される第１の領域を覆い、かつその端面が前記コントロールゲートの上に位置する第１のレジスト及び第４のソース／ドレインが形成される第２の領域を覆い、かつその端面がゲート電極と溝部との間に位置する第２のレジストをマスクとして第１のイオン注入をすることにより形成される。第１、第３及び第４のソース／ドレイン並びに第２の不純物領域は、コントロールゲート及びゲート電極をマスクとして主表面に第２のイオン注入をすることにより形成される。第２のソース／ドレインは、第１及び第２のイオン注入をすることにより形成される。第１、第３及び第４のソース／ドレインは、第２のイオン注入で形成されるので、第１、第３及び第４のソース／ドレインは、ソース／ドレインに要求される深さ及び不純物濃度にすることができる。
【００１６】
また、コントロールゲートと溝部との間に第１のレジストの端面が位置していないので、コントロールゲートと溝部との間は、マスク合わせの余裕を考慮する必要がなく、コントロールゲートと溝部との間の距離を短くでき、よって、不揮発性半導体記憶装置の高密度及び高集積化を達成できる。
【００１７】
この発明の不揮発性半導体記憶装置の製造方法の好ましい他の態様として、第１の不純物領域は、第１のソース／ドレインが形成される第１の領域を覆い、かつその端面がコントロールゲートと溝部との間に位置する第３のレジスト及び第４のソース／ドレインが形成される第２の領域を覆い、かつその端面がゲート電極と溝部との間に位置する第４のレジストをマスクとして第１のイオン注入をすることにより形成される。第１、第２、第３及び第４のソース／ドレイン並びに第２の不純物領域は、コントロールゲート及びゲート電極をマスクとして主表面に第２のイオン注入をすることにより形成される。第１、第２、第３及び第４のソース／ドレインは、第２のイオン注入で形成されるので、第１、第２、第３及び第４のソース／ドレインは、ソース／ドレインに要求される深さ及び不純物濃度にすることができる。
【００１８】
この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、第１の不純物領域は、第１のソース／ドレインが形成される第１の領域を覆い、かつその端面がコントロールゲートの上に位置する第５のレジスト及び第４のソース／ドレインが形成される第２の領域を覆い、かつその端面がゲート電極の上に位置する第６のレジストをマスクとして第１のイオン注入をすることにより形成される。第１及び第４のソース／ドレイン並びに第２の不純物領域は、コントロールゲート及びゲート電極をマスクとして主表面に第２のイオン注入をすることにより形成される。第２及び第３のソース／ドレインは、第１及び第２のイオン注入をすることにより形成される。第１及び第４のソース／ドレインは、第２のイオン注入で形成されるので、第１及び第４のソース／ドレインは、ソース／ドレインに要求される深さ及び不純物濃度にすることができる。また、コントロールゲートと溝部との間に第５のレジストの端面が位置していないので、コントロールゲートと溝部との間は、マスク合わせの余裕を考慮する必要がなく、コントロールゲートと溝部との間の距離を短くできる。ゲート電極と溝部との間に第６のレジストの端面が位置していないので、ゲート電極と溝部との間は、マスク合わせの余裕を考慮する必要がなく、ゲート電極と溝部との間の距離を短くできる。よって、上記したこの発明の不揮発性半導体記憶装置の製造方法の好ましい態様より、さらに不揮発性半導体記憶装置の高密度及び高集積化を達成できる。
【００１９】
この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、第１の不純物領域は、第１のソース／ドレインが形成される第１の領域を覆い、かつその端面がコントロールゲートと溝部との間に位置する第７のレジスト及び第４のソース／ドレインが形成される第２の領域を覆い、かつその端面がゲート電極の上に位置する第８のレジストをマスクとして第１のイオン注入をすることにより形成される。第１、第２及び第４のソース／ドレイン並びに第２の不純物領域は、コントロールゲート及びゲート電極をマスクとして主表面に第２のイオン注入をすることにより形成される。第３のソース／ドレインは、第１及び第２のイオン注入をすることにより形成される。第１、第２及び第４のソース／ドレインは、第２のイオン注入で形成されるので、第１、第２及び第４のソース／ドレインは、ソース／ドレインに要求される深さ及び不純物濃度にすることができる。また、ゲート電極と溝部との間に第８のレジストの端面が位置していないので、ゲート電極と溝部との間は、マスク合わせの余裕を考慮する必要がなく、ゲート電極と溝部との間の距離を短くできる。よって、上記したこの発明の不揮発性半導体記憶装置の製造方法の好ましい態様と同様に、不揮発性半導体記憶装置の高密度及び高集積化を達成できる。
【００２０】
この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、第１及び第２のソース／ドレイン並びに第１の不純物領域は、第４のソース／ドレインが形成される第２の領域を覆い、かつその端面がゲート電極と溝部との間に位置する第９のレジスト及びコントロールゲートをマスクとして第１のイオン注入をすることにより形成される。第３及び第４のソース／ドレイン並びに第２の不純物領域は、第１のソース／ドレインが形成される第１の領域を覆い、かつその端面がコントロールゲートと溝部との間に位置する第１０のレジスト及びゲート電極をマスクとして第２のイオン注入をすることにより形成される。第１及び第２のソース／ドレインは、第１のイオン注入で形成され、第３及び第４のソース／ドレインは、第２のイオン注入で形成されるので、第１、第２、第３及び第４のソース／ドレインは、ソース／ドレインに要求される深さ及び不純物濃度にすることができる。
【００２１】
この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、トンネル絶縁膜を形成する工程の前に、第１及び２の領域側にある端部を有し、かつ記憶素子及び選択トランジスタを他の記憶素子及び選択トランジスタと分離する素子分離絶縁膜を、主表面に形成する工程をさらに備え、第１の不純物領域を形成する工程は、素子分離絶縁膜を覆い、かつその端面が素子分離絶縁膜の端部より外側に位置する第１１のレジストをマスクとして第１のイオン注入をし、第１の不純物領域を形成する工程を含む。
【００２２】
第１の不純物領域を深く形成する場合、イオンを高エネルギーで注入しなければならない。しかし、素子分離絶縁膜のみでは、イオンが素子分離絶縁膜を突き抜け半導体基板に到達するので、素子分離絶縁膜は素子分離の機能を果たさなくなる。よって、素子分離絶縁膜の上にレジストを形成し、このレジストをマスクとして第１のイオン注入をし、第１の不純物領域を形成する。第１のイオン注入の際、レジストの端面が素子分離絶縁膜の端部より内側に位置すると、第１の不純物領域は素子分離絶縁膜の端部の下にまで形成され、第１の不純物領域が他の不純物領域とパンチスルーする可能性がある。この態様は、素子分離絶縁膜を覆い、かつその端面が素子分離絶縁膜の端部より外側に位置する第１１のレジストをマスクとして、第１のイオン注入をし、第１の不純物領域を形成しているので、第１の不純物領域の端部と素子分離絶縁膜の端部との間に距離ができる。したがって、第１の不純物領域を深く形成しても、第１の不純物領域が素子分離絶縁膜の下まで拡散し、他の不純物領域とパンチスルーすることを防止することができる。第１１のレジストの端面と素子分離絶縁膜の端部との距離は、０．１μｍ以上、かつ０．３μｍ以下が好ましい。また、素子分離絶縁膜の幅が２〜３μｍ以下の場合に、この発明を適用するのが好ましい。
【００２３】
この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、第２の導電体膜を形成する工程からフローティングゲートを形成する工程は、第２の導電体膜を形成する工程の後に、第２の導電体膜の上に、第１２のレジストを形成する工程と、第１２のレジストをマスクとして第２の導電体膜を選択的にエッチング除去し、第１の領域の上に第２の導電体膜を残し、かつゲート電極を形成する工程と、ゲート電極を覆うように、かつ第１の領域の上の第２の導電体膜の上に、第１３のレジストを形成する工程と、第１３のレジストをマスクとして第２の導電体膜を選択的にエッチング除去し、コントロールゲートを形成する工程と、第１３のレジストをマスクとして第１の導電体膜を選択的にエッチング除去し、フローティングゲートを形成する工程と、を含む。
【００２４】
この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、第２の導電体膜を形成する工程からフローティングゲートを形成する工程は、第２の導電体膜を形成する工程の後に、第２の導電体膜の上に、第１の絶縁膜を形成する工程と、第１の絶縁膜の上に、第１４のレジストを形成する工程と、第１４のレジストをマスクとして第１の絶縁膜及び第２の導電体膜を選択的にエッチング除去し、コントロールゲート及びゲート電極を同時に形成する工程と、を含む。コントロールゲート及びゲート電極の上には、第１の絶縁膜が残っている。さらに、ゲート電極を覆うように、第１５のレジストを形成する工程と、コントロールゲートの上の第１の絶縁膜及び第１５のレジストをマスクとして第１の導電体膜を選択的にエッチング除去し、フローティングゲートを形成する工程と、を含む。
【００２５】
コントロールゲートとゲート電極とを別々に形成する場合、コントロールゲート形成のためのマスクとゲート電極形成のためのマスクとのマスク合わせの余裕を考慮しなければならない。したがって、コントロールゲートとゲート電極との間の距離は、マスク合わせの余裕を考慮した距離を設けなければならない。この態様は、コントロールゲートとゲート電極とを同時に形成しているので、コントロールゲート形成のためのマスクとゲート電極形成のためのマスクとのマスク合わせの余裕を考慮する必要がない。したがって、コントロールゲートとゲート電極との間の距離を小さくできるので、不揮発性半導体記憶装置の微細化を図ることができる。
【００２６】
この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様として、第２の導電体膜を形成する工程からフローティングゲートを形成する工程は、第２の導電体膜を形成する工程の後に、第２の導電体膜の上に、第２の絶縁膜を形成する工程と、第２の絶縁膜の上に、第１６のレジストを形成する工程と、第１６のレジストをマスクとして第２の絶縁膜を選択的にエッチング除去する工程と、第２の絶縁膜をマスクとして第２の導電体膜を選択的にエッチング除去し、コントロールゲート及びゲート電極を同時に形成する工程と、を含む。コントロールゲート及びゲート電極の上には、第２の絶縁膜が残っている。さらに、ゲート電極を覆うように、第１７のレジストを形成する工程と、コントロールゲートの上の第２の絶縁膜及び第１７のレジストをマスクとして第１の導電体膜を選択的にエッチング除去し、フローティングゲートを形成する工程と、を含む。理由は不明であるが、レジストをマスクにする場合に比べ、絶縁膜をマスクにするほうが正確にエッチングできる。この態様は、第２の絶縁膜をマスクとして、コントロールゲートを形成している。よって、レジストをマスクとしてコントロールゲートを形成する場合に比べ、コントロールゲートの形状を正確にできる。
【００２７】
この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様は、記憶素子及び選択ゲートトランジスタは複数個あり、一個の選択ゲートトランジスタは、一個の記憶素子のみを選択作動させる不揮発性半導体記憶装置に、この発明を適用している。
【００２８】
この発明の不揮発性半導体記憶装置の製造方法の好ましいさらに他の態様は、溝部の深さは、１００〜３００ｎｍであり、第１の不純物領域を形成する工程は、第１のイオン注入が、初めに４０〜１２０ＫｅＶ、１Ｅ１４〜６Ｅ１５／ｃｍ2の条件のリンのイオン注入をし、次に３０〜８０ＫｅＶ、１Ｅ１５〜６Ｅ１５／ｃｍ2の条件のリン又はヒ素のイオン注入をすることを含み、雰囲気Ｎ2又はＮ2／Ｏ2、温度９００〜９５０度、時間３０〜１８０分の条件でイオンを熱処理し、深さ２００〜６００ｎｍ、不純物濃度１Ｅ１８〜１Ｅ２１／ｃｍ3の第１の不純物領域を形成する工程を含む。
【００２９】
第２の不純物領域を形成する工程は、第２のイオン注入が、初めに４０〜１２０ＫｅＶ、５Ｅ１２〜５Ｅ１４／ｃｍ2の条件のリンのイオン注入をし、次に３０〜８０ＫｅＶ、１Ｅ１５〜６Ｅ１５／ｃｍ2の条件のリン又ヒ素のイオン注入をすることを含み、深さ１００〜４００ｎｍ、不純物濃度１Ｅ１７〜１Ｅ２１／ｃｍ3の第２の不純物領域を形成する工程を含む。なお、イオンの熱処理は、この後の製造工程における熱処理において、同時に行う。
【００３０】
この発明に従う不揮発性半導体記憶装置は、情報の記憶を電荷の蓄積によりおこなう不揮発性半導体記憶装置であって、半導体基板、記憶素子、選択ゲートトランジスタ及び不純物領域を備えている。
【００３１】
半導体基板は、第１の領域及び第２の領域を含む主表面を有する。記憶素子は、第１の領域の上に形成されたフローティングゲートと、フローティングゲートの上に形成されたコントロールゲートと、第１の領域に形成された第１のソース／ドレインと、フローティングゲート及びコントロールゲートを挟むように第１のソース／ドレインと間隔をあけて第１の領域に形成された第２のソース／ドレインと、を含む。選択ゲートトランジスタは、第２の領域の上に形成されたゲート電極と、第２の領域に形成された第３のソース／ドレインと、ゲート電極を挟むように第３のソース／ドレインと間隔をあけて第２の領域に形成された第４のソース／ドレインと、を含み、記憶素子を選択作動させる。フローティングゲートとゲート電極との間にある主表面には、溝部が不可避的に形成されている。不純物領域は、溝部を覆うように主表面に形成され、かつ第２のソース／ドレインと第３のソース／ドレインとを電気的に接続し、第１及び第４のソース／ドレインより不純物濃度が高い。
【００３２】
この発明に従う不揮発性半導体記憶装置の好ましい態様として、不純物領域の不純物濃度は、第１及び第４のソース／ドレインの不純物濃度に対して、１．５倍以上、かつ２倍以下である。
【００３３】
この発明に従う不揮発性半導体記憶装置の好ましい他の態様として、不純物領域の不純物濃度は、第２のソース／ドレインの不純物濃度と同じであり、かつ第１、第３及び第４のソース／ドレインの不純物濃度より高い。
【００３４】
この発明に従う不揮発性半導体記憶装置の好ましいさらに他の態様として、不純物領域の不純物濃度は、前記第１、第２、第３及び第４のソース／ドレインの不純物濃度より高い。
【００３５】
この発明に従う不揮発性半導体記憶装置の好ましいさらに他の態様として、不純物領域の不純物濃度は、第２及び第３のソース／ドレインの不純物濃度と同じであり、かつ第１及び第４のソース／ドレインの不純物濃度より高い。
【００３６】
この発明に従う不揮発性半導体記憶装置の好ましいさらに他の態様として、不純物領域の不純物濃度は、第３のソース／ドレインの不純物濃度と同じであり、かつ第１、第２及び第４のソース／ドレインの不純物濃度より高い。
【００３７】
【発明の実施の形態】
以下説明する、この発明の実施の形態は、記憶素子が複数個あり、記憶素子を選択作動させる複数の選択トランジスタを備え、各選択トランジスタは１個の記憶素子のみを選択作動させる不揮発性半導体記憶装置にこの発明を適用したものである。ただし、この発明はこれに限定されることはなく、例えば、ＮＯＲ型、ＮＡＮＤ型、ＤＩＮＯＲ型のような選択トランジスタで記憶素子を選択作動させる不揮発性半導体記憶装置にもこの発明を適用することができる。
【００３８】
まず、記憶素子が複数個あり、記憶素子を選択作動させる複数の選択トランジスタを備え、各選択トランジスタは１個の記憶素子のみを選択作動させる不揮発性半導体記憶装置について、図３、４及び５を用いて説明する。図３は、このフラッシュメモリのメモリセル４００の概略図である。メモリセル４００は、選択トランジスタ４０１と記憶素子であるメモリトランジスタ４０２を有している。選択トランジスタ４０１は、ゲート４０１Ａを有し、メモリトランジスタ４０２はフローティングゲート４０３とコントロールゲート４０４を有している。選択トランジスタ４０１は、ＮチャネルＭＯＳＦＥＴであり、そのしきい値電圧は約０．７Ｖである。
【００３９】
メモリセル４００をチャネルホットエレクトロンにより、プログラムするには、正のプログラム高電圧Ｖpp、例えば５〜１２Ｖを選択トランジスタ４０１のゲート４０１Ａに、１２Ｖをメモリトランジスタ４０２のコントロールゲート４０４に印加し、同時にメモリトランジスタ４０２のソース４０８を接地電位Ｖssに保持し、選択トランジスタ４０１のドレイン４０６に、正のプログラム用パルスを印加することで達成される。例えば、約５Ｖのプログラム用パルスを、１００マイクロ秒印加する。図４において、メモリトランジスタ４０２のドレイン４０７（選択トランジスタ４０１のソースでもある）は、基板に高濃度ドーピング５１０をすることによって形成される。このドレインのイオン注入は、ドレイン４０７に近いチャネル領域５１１の部分の電界を強化する。これによって電子を加速し、電子が薄いトンネル膜を通過しフローティングゲート４０３へと移動する、電位エネルギー障壁を克服するに十分なほど活発な、高エネルギー電子の分布を生成する（例えばホットエレクトロン注入）。このドレイン４０７を高濃度にドーピングするイオン注入によって、プログラムの速度は一桁増加する。メモリトランジスタ４０２の幅が０．２５〜１．５μｍであるのに比較して、選択トランジスタ４０１の幅は典型的に、１．０〜５．０μｍであるので、選択トランジスタ４０１は、印加されたドレインのパルス電圧の微小部分を使う。
【００４０】
メモリセル４００の消去は、メモリトランジスタ４０２のソース４０８に５Ｖを印加し、その一方で、コントロールゲート４０４を−７Ｖに保持することによって達成される。図４に示すトンネル酸化膜４０５に高電界が生じ、それによりフローティングゲート４０３に集まった電子が電位エネルギー障壁を克服し、トンネル酸化膜４０５を抜けて（例えば、ファウラーノルドハイムトンネルによって）メモリトランジスタ４０２のソース４０８へと移動する。消去中は、ゲート４０１Ａには５〜１２Ｖの電圧が印加され、ドレイン４０６は浮遊状態に保たれている。
【００４１】
メモリトランジスタ４０２のソース４０８は、基板を高濃度にドーピング５１２することにより形成される。この高濃度ドーピングは、ジャンクションの絶縁破壊を増加させ、これによって消去中にフローティングゲートからの電子の移動を著しく加速する。このようにして、消去動作中にメモリトランジスタ４０２はそのしきい値電圧が負となる程度まで消去が進む。このため、メモリトランジスタ４０２はコントロールゲート４０４によってターンオフできない。しかしながら選択トランジスタ４０１は、この過剰消去がセルの作動に影響を与えることを防止する。具体的にいえば、選択トランジスタ４０１はフローティングゲートの状態によってコントロールされることがないので、選択トランジスタ４０１のしきい値電圧は約０．７Ｖに維持される。
【００４２】
上記のプログラム／消去動作以外にも、動作条件は様々に設定できる。例えば、プログラム、消去動作ともファウラーノルドハイムトンネリングによるときには、以下のような条件でもよい。プログラム時には、コントロールゲートを−８Ｖ、ソースを浮遊状態、ドレインを８Ｖ、選択トランジスタのゲートを８Ｖとする。消去時には、コントロールゲートを８Ｖ、ソースを−８Ｖ、ドレインを浮遊状態、選択トランジスタのゲートを８Ｖとする。
【００４３】
図５は、メモリセル４００Ａ−４００Ｄを含むメモリアレイ６００の概略図を示す。それぞれのメモリセルはメモリセル４００と同一である。セル４００Ａ、４００Ｂの選択トランジスタ４０１のドレイン４０６は金属のドレインビットライン６３１に結合されており、セル４００Ａ、４００Ｂのメモリトランジスタ４０２のソース４０８は金属ソースビットライン６３０に結合されている。メモリセル４００Ａとメモリセル４００Ｄの選択トランジスタ４０１のゲート４０１Ａは、ワード線５２０に結合されており、メモリセル４００Ａとメモリセル４００Ｄのコントロールゲート４０４は、コントロールライン５２１に結合されている。
【００４４】
図５において、メモリセル４００、例えばメモリセル４００Ａの読み出しを行うには、ワード線５２０を介してゲート４０１Ａ、コントロールライン５２１を介してコントロールゲート４０４にそれぞれ標準電圧Ｖcc（一般的には５Ｖ）を印加し、それと同時にドレインビットライン６３１につながれた従来のセンスアンプ（図示せず）によってメモリセル４００Ａを流れる読み出し電流を検知することによって達成することができる。もしメモリセル４００Ａが消去された場合（すなわち、フローティングゲート４０３の電荷が０あるいは相対的に正となっている場合）、選択トランジスタ４０１とメモリトランジスタ４０２は両方ともターンオンされ、センスアンプによって検知することのできる電流が、メモリセル４００Ａ中を流れる。もし、メモリセル４００Ａがプログラムされる場合（すなわち、フローティングゲート４０２が相対的に負の電荷を持っている場合）は、メモリトランジスタ４０２のしきい値電圧が供給電圧Ｖccを上回るまで上昇し、それによってメモリセル４００Ａ中に電流が流れるのを防ぐ。
【００４５】
この構成よって、ドレインのビットラインの電圧を受けるセンスアンプは、ソースのビットライン６３０へのフィードバック電圧を発生する。それによって、読み取り作動中のソースのビットライン６３０の電圧を増加させる。このようにして、ドレインのビットライン６３１の電圧降下が減速される。そのため、このメモリセルアレイによれば、従来のメモリセルアレイに比較して、次の論理状態サイクル中に検知が行えるようビットラインが、元の状態に復帰する時間が著しく減少する。
【００４６】
メモリトランジスタ４０２をスケーリングする上で主な制限となるのは、パンチスルーに対する要求である。ドレイン４０７とフローティングゲート４０３の容量接合により、メモリトランジスタ４０２は典型的にドレイン４０７との結合によってターオンする。この容量接合はチャネル長５１１（図４）のスケーラビリティを制限し、それによって５Ｖプログラミング性能に要するプログラミングスピードが向上しないよう制限してしまう。具体的には、ドレイン４０７からフローティングゲート４０３への容量接合は、メモリトランジスタ４０２のパンチスルーに対する許容度を悪化させ、そのためメモリトランジスタ４０２のドレイン電圧を扱う能力を制限してしまう。フリンジング容量、すなわち平行面容量以外の容量、の強い効果によって容量接合の効果はメモリトランジスタ４０２のゲートライン幅には比例しない。従って、このドレイン接合の効果は構造が小さくなるほど支配的になり、アクセスゲートのない従来のＥＥＰＲＯＭやフラッシュメモリにおいては、重大なスケーリング上の制約となる。ところで、プログラミングの速度は、有効チャネル長の逆数に対して指数的に増大する。
【００４７】
このメモリセルは、このスケーリングの問題を、メモリセル４００中に選択トランジスタ４０１を挿入することによって解決している。このメモリセルによれば、プログラムモードにおけるメモリトランジスタ４０２のパンチスルーを除去するので、チャネル長５１１をスケールすることができる。このスケーラビリティによって、チャネル長５１１を短くすることができ、これにより、従来に比較して、メモリセルのプログラミング速度を著しく向上することができる。さらに、ドレイン４０７にドープを施すことにより、メモリセル４００は５Ｖでのプログラム性能を十分に達成することができる。
【００４８】
（第１形態）
図１は、この発明に従う不揮発性半導体記憶装置の製造方法の第１形態により製造された不揮発性半導体記憶装置の部分断面図である。半導体基板の一例であるシリコン基板１０の主表面は、記憶素子の一例であるメモリセル１５が形成された第１の領域１１と選択ゲートトランジスタ１７が形成された第２の領域１３とに分けられている。第１の領域１１の上には、トンネル絶縁膜の一例であるシリコン酸化膜１２、シリコン酸化膜１２の上には、フローティングゲート３３、フローティングゲート３３の上には、誘電体膜の一例であるＯＮＯ膜１６、ＯＮＯ膜１６の上には、コントロールゲート３０が形成されている。第１の領域１１には、コントロールゲート３０及びフローティングゲート３３を挟むように、間隔をあけて第１のソース／ドレインの一例であるソース／ドレイン３８、第２のソース／ドレインの一例であるソース／ドレイン３５が形成されている。
【００４９】
第２の領域１３の上には、ゲート絶縁膜の一例であるゲート酸化膜２０、ゲート酸化膜２０の上には、ゲート電極２６が形成されている。第２の領域１３には、ゲート電極２６を挟むように、間隔をあけて第３のソース／ドレインの一例であるソース／ドレイン３９、第４のソース／ドレインの一例であるソース／ドレイン４０が形成されている。
【００５０】
フローティングゲート３３とゲート電極２６との間のシリコン基板１０の主表面には、不可避的に形成された溝部３２がある。溝部３２を覆うように、Ｎ+型領域３６及び４２が形成され、Ｎ+型領域３６とＮ+型領域４２とが、溝部３２で重なるように形成されている。Ｎ+型領域３６は、Ｎ+型領域４２よりシリコン基板１０中に深く形成されている。Ｎ+型領域３６が第１の不純物領域の一例であり、Ｎ+型領域４２が第２の不純物領域の一例である。第１の領域１１側にあるＮ+型領域３６及び４２で、ソース／ドレイン３５が構成されている。第２の領域１３側にあるＮ+型領域４２でソース／ドレイン３９が構成されている。シリコン基板１０の主表面は、メモリセル１５及び選択ゲートトランジスタ１７を覆うように、シリコン酸化膜４４が形成されている。シリコン酸化膜４４には、ソース／ドレイン３８を露出させるコンタクトホール４６ａ及びソース／ドレイン４０を露出させるコンタクトホール４６ｂが形成されている。シリコン酸化膜４４の上には、アルミ配線４８ａ及び４８ｂが形成されている。アルミ配線４８ａは、コンタクトホール４６ａ内にも形成され、ソース／ドレイン３８と電気的に接続されている。同様に、アルミ配線４８ｂは、コンタクトホール４６ｂ内にも形成され、ソース／ドレイン４０と電気的に接続されている。
【００５１】
図２は、図５の４００Ａの部分における不揮発性半導体記憶装置の平面図であり、図１は、図２をＡ−Ａ線矢印方向から切断した断面図である。縦方向に間隔をあけて、コントロールゲート３７、アルミ配線４８ａ、コントロールゲート３０、溝部３２、ゲート電極２６、アルミ配線４８ｂが形成されている。コントロールゲート３０、ゲート電極２６が、それぞれ図５に示すコントロールゲート４０４、ゲート４０１Ａに対応している。
【００５２】
次に、この発明に従う不揮発性半導体記憶装置の製造方法の第１形態を説明する。図６に示すように、シリコン基板１０の主表面の上に、例えば熱酸化法によって厚さ７〜１０ｎｍのトンネル絶縁膜となるシリコン酸化膜１２を形成する。シリコン酸化膜１２の上に、例えばＣＶＤ法によって、第１の導電体膜の一例である厚さ１００〜２００ｎｍのポリシリコン膜１４を形成する。
【００５３】
図７に示すように、例えばフォトエッチング法により、第２の領域１３の上のポリシリコン膜１４を選択的にエッチング除去する。そして、第１の領域１１の上にあるポリシリコン膜１４を覆うように、ＯＮＯ膜１６を、シリコン基板１０の主表面に形成する。ＯＮＯ膜１６のＯ膜の部分は、例えばＣＶＤ法又は熱酸化法により形成され、Ｎ膜の部分は、例えばＣＶＤ法により形成される。
【００５４】
図８に示すように、シリコン基板１０の主表面の上に、レジスト１８を形成する。そして、第２の領域１３上のレジスト１８を除去する。レジスト１８をマスクとして、第２の領域１３の上のＯＮＯ膜１６、シリコン酸化膜１２をエッチング除去し、シリコン基板１０の主表面を露出させる。図９に示すように、例えば熱酸化法によって、第２の領域１３の上に、厚さ５〜２０ｎｍのゲート酸化膜２０を形成する。
【００５５】
図１０に示すように、シリコン基板１０の主表面全面に、例えばＣＶＤ法を用いて、第２の導電体膜の一例である厚さ２００〜４００ｎｍのポリシリコン膜２４を形成する。なお、第２の導電体膜の他の例として、厚さ８０〜２００ｎｍのポリシリコン膜と、その上に形成された厚さ８０〜２００ｎｍのＷＳｉ2、ＭｏＳｉ2、ＣｏＳｉ2、ＴｉＳｉ2などからなるシリサイドの積層構造がある。ポリシリコン膜２４の上に、レジスト２２を形成し、所定のパターニングを施す。
【００５６】
図１１に示すように、第１２のレジストであるレジスト２２をマスクとして、ポリシリコン膜２４を選択的にエッチング除去し、第１の領域１１の上にポリシリコン膜２４の一部を残し、第２の領域１３の上にゲート電極２６を形成する。図１２に示すように、シリコン基板１０の主表面全面に、レジスト２８を形成する。そして、ポリシリコン膜２４の上にレジスト２８が残り、かつゲート電極２６を覆うようにレジスト２８が残るように、レジスト２８にパターニングを施す。このレジスト２８が第１３のレジストである。
【００５７】
図１３に示すように、レジスト２８をマスクとして、まず、ポリシリコン膜２４を選択的にエッチング除去しコントロールゲート３０を形成する。続けてＯＮＯ膜１６を選択的にエッチング除去し、コントロールゲート３０の下に位置するＯＮＯ膜１６を残す。このＯＮＯ膜１６の選択的エッチング除去により、フローティングゲートとゲート電極との間にあるシリコン基板１０の主表面の上にあるシリコン酸化膜２０もエッチングされ、シリコン基板１０の主表面１０ａが露出する。
【００５８】
レジスト２８をマスクとして、ポリシリコン膜１４を選択的にエッチング除去し、図１４に示すようにフローティングゲート３３を形成する。このエッチングにより、主表面１０ａの部分もエッチングされ、シリコン基板１０に溝部３２が形成される。溝部３２の深さは、１００〜３００ｎｍである。
【００５９】
図１５に示すように、レジスト３４をシリコン基板１０の主表面全面に形成する。レジスト３４は、第１のソース／ドレインが形成される第１の領域１１を覆い、かつその端面３４ａがコントロールゲート３０の上に位置するように及び第４のソース／ドレインが形成される第２の領域１３を覆い、かつその端面３４ｂがゲート電極２６と溝部３２との間に位置するようにパターニングされる。第１のソース／ドレインが形成される第１の領域１１を覆い、かつその端面３４ａがコントロールゲート３０の上に位置するレジスト３４が、第１のレジストである。第４のソース／ドレインが形成される第２の領域１３を覆い、かつその端面３４ｂがゲート電極２６と溝部３２との間に位置するレジスト３４が、第２のレジストである。レジスト３４をマスクとして、溝部３２を覆うようにシリコン基板１０の主表面に４０〜１２０ＫｅＶ、１Ｅ１４〜６Ｅ１５／ｃｍ2の条件でリンのイオン注入をする。次に３０〜８０ＫｅＶ、１Ｅ１５〜６Ｅ１５／ｃｍ2の条件でリン又はヒ素のイオン注入をする。これらのイオン注入が第１のイオン注入の一例である。イオン注入後、注入されたイオンを熱処理し、第１の不純物領域の一例であるＮ+型領域３６を形成する。Ｎ+型領域３６の深さは、２００〜６００ｎｍ、不純物濃度は、１Ｅ１８〜１Ｅ２１／ｃｍ3である。第１の不純物領域を形成する熱処理の条件は、雰囲気がＮ2又はＮ2／Ｏ2、温度が９００〜９５０度、時間が３０〜１８０分である。上記したイオン注入及び熱処理により、溝部３２を覆うようにシリコン基板１０の主表面には、Ｎ+型領域３６が形成される。
【００６０】
図１６に示すように、コントロールゲート３０及びゲート電極２６をマスクとして、シリコン基板１０の主表面に、４０〜１２０ＫｅＶ、５Ｅ１２〜５Ｅ１４／ｃｍ2の条件でリンのイオン注入をする。次に３０〜８０ＫｅＶ、１Ｅ１５〜６Ｅ１５／ｃｍ2の条件でリン又はヒ素のイオン注入をする。これらのイオン注入が第２のイオン注入の一例である。これらのイオン注入をし、熱処理することによりソース／ドレイン３８、Ｎ+型領域４２及びソース／ドレイン４０を形成する。Ｎ+型領域４２の深さは、１００〜４００ｎｍ、不純物濃度は、１Ｅ１７〜１Ｅ２１／ｃｍ3である。
【００６１】
図１に示すように、シリコン基板１０の主表面全面に、例えばＣＶＤ法により層間絶縁膜となるシリコン酸化膜４４を形成する。層間絶縁膜としてシリコン酸化膜の代わりに、ＰＳＧ膜、ＳＯＧ膜またはＢＰＳＧ膜を用いてもよい。ＰＳＧ膜、ＳＯＧ膜またはＢＰＳＧ膜を単独に用いた一層構造でもよいし、または、シリコン酸化膜、ＰＳＧ膜、ＳＯＧ膜またはＢＰＳＧ膜を組み合わせた多層構造でもよい。次に、パターニングされたレジストを用いて、シリコン酸化膜４４を選択的にエッチング除去し、ソース／ドレイン３８を露出させるコンタクトホール４６ａ、ソース／ドレイン４０を露出させるコンタクトホール４６ｂを形成する。そして、シリコン酸化膜４４の上に例えばスパッタリング法を用いてアルミニウム膜を形成する。このアルミニウム膜にパターニングを施し、アルミ配線４８ａ、４８ｂを形成する。なお、アルミ配線の代わりに、アルミニウムに銅等を含んだアルミ合金配線でもよい。
【００６２】
溝部３２のＮ+型領域３６及び４２から構成される不純物領域は、図１５で説明したイオン注入及び図１６で説明したイオン注入という２回のイオン注入により形成される。一方、ソース／ドレイン３８、３９及び４０は、図１６で説明したイオン注入で形成され、このイオン注入は、ソース／ドレイン３８、３９及び４０に要求される不純物濃度及び深さの条件で行われる。よって、溝部３２の不純物領域の拡散抵抗を下げつつ、かつソース／ドレイン３８、３９及び４０はそれらの要求される不純物濃度及び深さで形成することができる。また、コントロールゲート３０と溝部３２との間にレジスト３４の端面３４ａが位置していないので、コントロールゲートと溝部との間は、マスク合わせの余裕を考慮する必要がなく、コントロールゲートと溝部との間の距離を短くでき、よって、不揮発性半導体記憶装置の高密度及び高集積化を達成できる。
【００６３】
（第２形態）
図１７は、図２を矢印Ｂ−Ｂ線に沿って切断した部分断面図である。図２及び図１７を参照して、Ｎ+型領域３６とＮ+型領域５２とは、素子分離絶縁膜の一例であるフィールド酸化膜５０によって分離されている。Ｎ+型領域３６及び５２は、図１５で示すイオン注入により形成されたものである。Ｎ+型領域３６の上には、Ｎ+型領域４２が形成され、Ｎ+型領域５２の上には、Ｎ+型領域５４が形成されている。Ｎ+型領域４２及び５４は、図１６で示すイオン注入により形成されたものである。フィールド酸化膜５０の上に形成されたレジスト３４をマスクとして、シリコン基板１０にイオン注入をすることにより、Ｎ+型領域３６及び５２が形成される。このときレジスト３４の一方の端面３４ｉは、フィールド酸化膜５０の一方の端部５０ａの内側に位置し、レジスト３４の他方の端面３４ｊは、フィールド酸化膜５０の他方の端部５０ｂの内側に位置する。よって、Ｎ+型領域３６は、一方の端部５０ａの下まで回り込み、Ｎ+型領域５２は、他方の端部５０ｂの下まで回り込んでいる。従って、Ｎ+型領域３６とＮ+型領域５２との間の距離が短くなり、パンチスルーする可能性がある。この発明の第２形態はこれを防ぐものである。以下説明する。
【００６４】
図１８は、この発明に従う不揮発性半導体記憶装置の製造方法の第２形態により製造された不揮発性半導体記憶装置の部分平面図である。図１９は、図１８をＢ−Ｂ線矢印方向に沿って切断した部分断面図である。図２及び図１７で示す構造と同じ部分ついては同一符号を付すことによりその説明を省略する。図１９に示すように、第１の不純物領域の一例であるＮ+型領域５６は、フィールド酸化膜５０の一方の端部５０ａの下まで延びておらず、Ｎ+型領域５６と一方の端部５０ａとの間には一定の距離ｘがある。ｘは例えば、０．１μｍ以上、かつ０．３μｍ以下がある。Ｎ+型領域５８とフィールド酸化膜５０の他方の端部５０ｂとの間にも同様に一定の距離ｘがある。第２形態により製造された不揮発性半導体記憶装置は、以上説明したように、Ｎ+型領域５６とＮ+型領域５８との間の距離を、図１７で示す例より大きくすることができ、パンチスルーを防ぐことが可能となる。フィールド酸化膜の幅が２〜３μｍ以下の場合に、この発明を適用するのが好ましい。
【００６５】
図１９で示す構造の製造方法、図２０〜図２２を用いて説明する。図２０〜図２２中の（ａ）は、図１８をＢ−Ｂ線矢印方向に沿って切断した断面図であり、（ｂ）はＣ−Ｃ線矢印方向に沿って切断した断面図である。図２０に示すように、シリコン基板１０には、フローティングゲート形成により、溝部３２が形成されている。
【００６６】
図２１を参照して、図２１の工程は図１５の工程と同じ工程である。（ａ）、（ｂ）に示すように、第１１のレジストであるレジスト６０の一方の端面６０ａがフィールド酸化膜５０の一方の端部５０ａの外側に位置し、他方の端面６０ｂが他方の端部５０ｂの外側に位置している。端面と端部との間の距離はｘである。そしてレジスト６０をマスクとしてシリコン基板１０に第１のイオン注入をし、熱処理することによりＮ+型領域５６及び５８を形成する。イオン注入及び熱処理の条件は、第１形態と同じである。
【００６７】
図２２を参照して、図２２の工程は図１６の工程と同じ工程である。フィールド酸化膜５０をマスクとしてシリコン基板１０に第２のイオン注入をし、かつ熱処理することにより、Ｎ+型領域４２及び５４を形成する。イオン注入の条件は、第１形態と同じである。
【００６８】
（第３形態）
第３形態と第１形態との違いは、図１５に示すレジスト３４の端面３４ａ、３４ｂの位置である。以下、図２３及び図２４を用いて、第３形態について説明する。第１形態と同じ方法で図１４で示す工程を終了した後、図２３に示すように、シリコン基板１０の主表面の上にレジスト３４を形成する。レジスト３４は、第１のソース／ドレインが形成される第１の領域１１を覆い、かつその端面３４ｄがコントロールゲート３０と溝部３２との間に位置するように及び第４のソース／ドレインが形成される第２の領域１３を覆い、かつその端面３４ｃがゲート電極２６と溝部３２との間に位置するようにパターニングされる。第１のソース／ドレインが形成される第１の領域１１を覆い、かつその端面３４ｄがコントロールゲート３０と溝部３２との間に位置するレジスト３４が、第３のレジストである。第４のソース／ドレインが形成される第２の領域１３を覆い、かつその端面３４ｃがゲート電極２６と溝部３２との間に位置するレジスト３４が、第４のレジストである。レジスト３４をマスクとして、第１のイオン注入をし、熱処理することにより第１の不純物領域の一例であるＮ+型領域６２を形成する。イオン注入及び熱処理の条件は、第１形態と同じである。
【００６９】
図２４に示すように、第１形態と同じ条件でコントロールゲート３０及びゲート電極２６をマスクとしてシリコン基板１０に第２のイオン注入をし、かつ熱処理することにより、ソース／ドレイン３８、Ｎ+型領域４２、ソース／ドレイン４０を形成する。イオン注入の条件は、第１形態と同じである。あとの工程は第１形態と同じである。
【００７０】
溝部のＮ+型領域６２及び４２から構成される不純物領域は、図２３で説明したイオン注入及び図２４で説明したイオン注入という２回のイオン注入により形成される。一方、ソース／ドレイン３８、３５、３９及び４０は、図２４で説明したイオン注入で形成され、このイオン注入は、ソース／ドレイン３８、３５、３９及び４０に要求される不純物濃度及び深さの条件で行われる。よって、溝部３２の不純物領域の拡散抵抗を下げつつ、かつソース／ドレイン３８、３５、３９及び４０はそれらの要求される不純物濃度及び深さで形成することができる。
【００７１】
（第４形態）
第４形態と第１及び第３形態との違いは、図１５及び図２３に示すレジスト３４の端面３４ａ〜３４ｄの位置である。以下、図２５及び図２６を用いて第４形態について説明する。第１形態と同じ方法で図１４で示す工程を終了した後、図２５に示すように、シリコン基板１０の主表面の全面にレジスト３４を形成する。レジスト３４は、第１のソース／ドレインが形成される第１の領域１１を覆い、かつその端面３４ｆがコントロールゲート３０の上に位置するように及び第４のソース／ドレインが形成される第２の領域１３を覆い、かつその端面３４ｅがゲート電極２６の上に位置するようにパターニングされる。第１のソース／ドレインが形成される第１の領域を覆い、かつその端面３４ｆがコントロールゲート３０の上に位置するレジスト３４が、第５のレジストである。第４のソース／ドレインが形成される第２の領域１３を覆い、かつその端面３４ｅがゲート電極２６の上に位置するレジスト３４が、第６のレジストである。レジスト３４をマスクとして、シリコン基板１０に第１のイオン注入をし、熱処理することにより第１の不純物領域の一例であるＮ+型領域６４を形成する。イオン注入及び熱処理の条件は第１形態と同じである。
【００７２】
図２６に示すように、ゲート電極２６及びコントロールゲート３０をマスクとして、シリコン基板１０に第２のイオン注入をし、かつ熱処理することにより、ソース／ドレイン３８、Ｎ+型領域４２、ソース／ドレイン４０を形成する。イオン注入の条件は第１形態と同じである。以下の工程は第１形態と同じである。第４形態では、第１の領域１１側にあるＮ+型領域４２及び６４で、ソース／ドレイン３５が構成されている。そして、第２の領域１３側にあるＮ+型領域４２及び６４により、ソース／ドレイン３９が構成されている。
【００７３】
溝部３２のＮ+型領域４２及び６４は、図２５で説明したイオン注入及び図２６で説明したイオン注入という２回のイオン注入により形成される。一方、ソース／ドレイン３８及び４０は、図２６で説明したイオン注入で形成され、このイオン注入はソース／ドレイン３８及び４０に要求される不純物濃度及び深さの条件で行われる。よって溝部３２の不純物領域の拡散抵抗を下げつつ、かつソース／ドレイン３８及び４０はそれらの要求される不純物濃度及び深さで形成することができる。また、コントロールゲート３０と溝部３２との間にレジスト３４の端面３４ｆが位置していないので、コントロールゲートと溝部との間は、マスク合わせの余裕を考慮する必要がなく、コントロールゲートと溝部との間の距離を短くできる。ゲート電極２６と溝部３２との間にレジスト３４の端面３４ｅが位置していないので、ゲート電極と溝部との間は、マスク合わせの余裕を考慮する必要がなく、ゲート電極と溝部との間の距離を短くできる。よって、上記したこの発明の不揮発性半導体記憶装置の製造方法の第１形態より、さらに不揮発性半導体記憶装置の高密度及び高集積化を達成できる。
【００７４】
（第５形態）
第５形態と第１、第３及び第４形態との違いは、図１５、図２３及び図２５で示すレジスト３４の端面３４ａ〜３４ｆの位置である。以下、図２７及び図２８を用いて、第５形態について説明する。
【００７５】
第１形態と同じ方法で図１４で示す工程を終了した後、図２７に示すように、シリコン基板１０の主表面にレジスト３４を形成する。レジスト３４は、第１のソース／ドレインが形成される第１の領域１１を覆い、かつその端面３４ｈがコントロールゲート３０と溝部３２との間に位置するように及び第４のソース／ドレインが形成される第２の領域１３を覆い、かつその端面３４ｇがゲート電極２６の上に位置するようにパターニングされる。第１のソース／ドレインが形成される第１の領域１１を覆い、かつその端面３４ｈがコントロールゲート３０と溝部３２との間に位置するレジスト３４が、第７のレジストである。第４のソース／ドレインが形成される第２の領域１３を覆い、かつその端面３４ｇがゲート電極２６の上に位置するレジスト３４が第８のレジストである。レジスト３４をマスクとして、シリコン基板１０に第１のイオン注入し、熱処理することにより、第１の不純物領域の一例であるＮ+型領域６６を形成する。イオン注入及び熱処理の条件は第１形態と同じである。
【００７６】
図２８に示すように、ゲート電極２６及びコントロールゲート３０をマスクとして、シリコン基板１０に第２のイオン注入をし、かつ熱処理することにより、ソース／ドレイン３８、Ｎ+型領域４２、ソース／ドレイン４０を形成する。イオン注入の条件は、第１形態と同じである。以下の工程は第１形態と同じである。
【００７７】
第５形態では、第１の領域１１側にあるＮ+型領域４２でソース／ドレイン３５が構成されている。また、第２の領域１３側にあるＮ+型領域４２及び６６でソース／ドレイン３９が構成されている。溝部４２のＮ+型領域４２及び６６から構成される不純物領域は、図２７で説明したイオン注入及び図２８で説明したイオン注入という２回のイオン注入により形成される。一方、ソース／ドレイン３８、３５及び４０は、図２８で説明したイオン注入で形成され、このイオン注入はソース／ドレイン３８、３５及び４０に要求される不純物濃度及び深さの条件で行われる。よって、溝部３２の不純物領域の拡散抵抗を下げつつ、かつソース／ドレイン３８、３５及び４０はそれらの要求される不純物濃度及び深さで形成することができる。また、ゲート電極２６と溝部３２との間にレジスト３４の端面３４ｇが位置していないので、ゲート電極と溝部との間は、マスク合わせの余裕を考慮する必要がなく、ゲート電極と溝部との間の距離を短くできる。よって、不揮発性半導体記憶装置の高密度及び高集積化を達成できる。
【００７８】
（第６形態）
第６形態と第１、第３〜第５形態との違いは、図１５、図２３、図２５、図２７で示すレジスト３４の端面３４ａ〜３４ｈの位置である。以下、図２９及び図３０を用いて、第６形態について説明する。第１形態と同じ方法で図１４で示す工程を終了した後、図２９に示すように、シリコン基板１０の上に、レジスト６８を形成する。レジスト６８は、第４のソース／ドレインが形成される第２の領域１３を覆い、かつその端面６８ａがゲート電極２６と溝部３２との間に位置するようにパターニングされ、このパターニングされたレジストが第９のレジストである。コントロールゲート３０及びレジスト６８をマスクとして、シリコン基板１０の主表面にヒ素をイオン注入し、かつ熱処理することにより、ソース／ドレイン３８及び第１の不純物領域の一例であるＮ+型領域７０を形成する。なお、リンの代わりにヒ素をイオン注入してもよいし、リン及びヒ素のイオン注入を組み合わせてもよい。イオン注入及び熱処理の条件は第１形態と同じである。
【００７９】
図３０に示すように、シリコン基板１０の主表面に、レジスト７２を形成する。第１のソース／ドレインが形成される第１の領域１１を覆い、かつその端面７２ａがコントロールゲート３０と溝部３２との間に位置するようにレジスト７２をパターニングする。このパターニングされたレジスト７２が第１０のレジストである。レジスト７２及びゲート電極２６をマスクとして、シリコン基板１０の主表面にひ素をイオン注入し、かつ熱処理することにより、第２の不純物領域の一例であるＮ+型領域７４及びソース／ドレイン４０を形成する。イオン注入の条件は第１形態と同じである。以下の工程は第１形態と同じである。
【００８０】
第６形態では、第１の領域１１側にあるＮ+型領域７０で、ソース／ドレイン３５が構成されている。また、第２の領域１３側にあるＮ+型領域７４によって、ソース／ドレイン３９が構成されいる。溝部３２のＮ+型領域７０及び７４から構成される不純物領域は、図２９で説明したイオン注入及び図３０で説明したイオン注入という２回のイオン注入により形成される。一方、ソース／ドレイン３８、３５、３９、４０は、第３０で説明したイオン注入で形成され、このイオン注入はソース／ドレイン３８、３５、３９、４０に要求される不純物濃度及び深さの条件で行われる。よって、溝部３２の不純物領域の拡散抵抗を下げつつ、かつソース／ドレイン３８、３５、３９、４０はそれらの要求される不純物濃度及び深さで形成することができる。
【００８１】
（第７形態）
この発明の第７形態を説明する。図３１を参照して、ポリシリコン膜２４形成まで工程は第１形態と同じなので説明を省略する。ポリシリコン膜２４の上に、例えばＣＶＤ法を用いて厚さ２００〜３００ｎｍのシリコン酸化膜７６を形成する。このシリコン酸化膜７６が、第１の絶縁膜の一例である。シリコン酸化膜７６の上に、レジスト８０を形成する。レジスト８０が第１４のレジストである。そしてレジスト８０を、コントロールゲート及びゲート電極のパターンにパターニングする。
【００８２】
図３２に示すように、レジスト８０をマスクとして、シリコン酸化膜７６及びポリシリコン膜２４を順に選択的にエッチング除去し、コントロールゲート８４及びゲート電極８２を同時に形成する。
【００８３】
図３３に示すように、シリコン基板１０の主表面の上にレジスト８６を形成する。レジスト８６を、ゲート電極８２を覆うパターンにパターニングする。このレジスト８６が第１５のレジストである。
【００８４】
図３４に示すように、コントロールゲート８４の上のシリコン酸化膜７６及びレジスト８６をマスクとして、ＯＮＯ膜１６及びポリシリコン膜１４を順に選択的にエッチング除去し、フローティングゲート８８を形成する。フローティングゲート８８を形成する際、第１形態で説明した同じ理由で、フローティングゲート８８とゲート電極８２との間のシリコン基板１０の主表面に溝部９０が形成される。
【００８５】
図３５に示すように、シリコン基板１０の主表面の上にレジスト９２を形成する。レジスト９２は、第１のソース／ドレインが形成される第１の領域１１を覆い、かつその端面９２ａがコントロールゲート８４の上に位置するように及び第４ソース／ドレインが形成される第２の領域１３を覆い、かつその端面９２ｂがゲート電極８２と溝部９０との間に位置するようにパターニングされる。第１のソース／ドレインが形成される第１の領域１１を覆い、かつその端面９２ａがコントロールゲート８４の上に位置するレジスト９２が、第１のレジストである。また、第４のソース／ドレインが形成される第２の領域１３を覆い、かつその端面９２ｂがゲート電極８２と溝部９０との間に位置するレジスト９２が、第２のレジストである。レジスト９２をマスクとして、シリコン基板１０に第１のイオン注入をし、かつ熱処理することにより、溝部９０を覆う第１の不純物領域の一例であるＮ+型領域９４を形成する。イオン注入及び熱処理の条件は第１形態と同じである。
【００８６】
図３６に示すように、コントロールゲート８４の上のシリコン酸化膜７６及びゲート電極８２の上のシリコン酸化膜７６をマスクとして、シリコン基板１０に第２のイオン注入をし、かつ熱処理することにより、第１のソース／ドレインの一例であるソース／ドレイン９６、第２の不純物領域の一例であるＮ+型領域９８、第４のソース／ドレインの一例であるソース／ドレイン１００を形成する。イオン注入の条件は第１形態と同じである。第１の領域１１側にあるＮ+型領域９４及び９８で、第２のソース／ドレインの一例であるソース／ドレイン９７が構成される。第２の領域１３側にあるＮ+型領域９８で、第３のソース／ドレインの一例であるソース／ドレイン９９が形成される。
【００８７】
以下の工程は第１形態と同じである。この第７形態では、図３２に示すように、コントロールゲート８４とゲート電極８２とを同時に形成しているので、コントロールゲート８４形成のためのマスクとゲート電極８２形成のためのマスクとのマスクあわせの余裕を考慮する必要がない。このため、コントロールゲート８４とゲート電極８２との間の距離を小さくすることができ、不揮発性半導体記憶装置の微細化を図ることができる。
【００８８】
（第８形態）
この発明に従う不揮発性半導体記憶装置の製造方法の第８形態を説明する。図３７に示すように、第１形態と同じ方法でポリシリコン膜２４を形成するまでの工程を行う。そして、ポリシリコン膜２４の上に、例えばＣＶＤ法を用いて厚さ２００〜３００ｎｍのシリコン酸化膜７７を形成する。このシリコン酸化膜７７が、第２の絶縁膜の一例である。レジスト８１をパターニングする。このレジスト８１が第１６のレジストである。図３８に示すように、まずレジスト８１をマスクとして、シリコン酸化膜７７を選択的にエッチング除去する。図３９に示すように、レジスト８１を除去し、シリコン酸化膜７７をマスクとして、ポリシリコン膜２４を選択的にエッチング除去し、コントロールゲート１０４及びゲート電極１０２を同時に形成する。
【００８９】
図４０に示すように、シリコン基板１０の主表面にレジスト１０６を形成する。そしてゲート電極１０２を覆うパターンにレジスト１０６をパターニングする。このレジストが第１７のレジストである。図４１に示すように、コントロールゲート１０４の上のシリコン酸化膜７７及びレジスト１０６をマスクとして、ＯＮＯ膜１６、ポリシリコン膜１４を順に選択的にエッチング除去し、フローティングゲート１１０を形成する。第１形態で説明した同じ理由で、フローティングゲート１１０とゲート電極１０２との間のシリコン基板１０の主表面には、不可避的に溝部１０８が形成される。
【００９０】
図４２に示すように、シリコン基板１０の主表面にレジスト９２を形成する。レジスト９２は、第１のソース／ドレインが形成される第１の領域１１を覆い、かつその端面９２ａがコントロールゲート１０４の上に位置するように及び第４のソース／ドレインが形成される第２の領域１３を覆い、かつその端面９２ｂがゲート電極１０２と溝部１０８との間に位置するようにパターニングされる。第１のソース／ドレインが形成される第１の領域１１を覆い、かつその端面９２ａがコントロールゲート１０４の上に位置するレジスト９２が、第１のレジストである。第４のソース／ドレインが形成される第２の領域１３を覆い、かつその端面９２ｂがゲート電極１０２と溝部１０８との間に位置するレジスト９２が、第２のレジストである。レジスト９２をマスクとして、シリコン基板１０に第１のイオン注入をし、かつ熱処理することにより、溝部１０８を覆うＮ+型領域９４を形成する。イオン注入及び熱処理の条件は第１形態と同じである。
【００９１】
図４３に示すように、コントロールゲート１０４の上のシリコン酸化膜７７及びゲート電極１０２の上のシリコン酸化膜７７をマスクとして、シリコン基板１０の主表面に第２のイオン注入をし、かつ熱処理することにより、ソース／ドレイン９６、１００及び溝部１０８を覆うＮ+型領域９８を形成する。イオン注入の条件は第１形態と同じである。第１の領域１１側にあるＮ+型領域９４及び９８で、第２のソース／ドレインの一例であるソース／ドレイン９７が構成される。また、第２の領域１３側にあるＮ+型領域９８で第３のソース／ドレインの一例であるソース／ドレイン９９が構成される。以下の工程は第１形態と同じである。
【００９２】
図３９に示すように、第８形態は、シリコン酸化膜７７をマスクとして、コントロールゲート１０４及びゲート電極１０２を形成している。従って、レジストをマスクとしてコントロールゲート及びゲート電極を形成する場合に比べ、コントロールゲート及びゲート電極の形状を正確にすることができる。
【図面の簡単な説明】
【図１】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態により製造された不揮発性半導体記憶装置の部分断面図である。
【図２】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態により製造された不揮発性半導体記憶装置の部分平面図である。
【図３】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態を適用したフラッシュメモリのメモリセルの概略図である。
【図４】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態を適用したフラッシュメモリのメモリセルの概略断面図である。
【図５】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態を適用したフラッシュメモリのメモリセルアレイの概略断面図である。
【図６】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第１工程を説明するための部分断面図である。
【図７】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第２工程を説明するための部分断面図である。
【図８】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第３工程を説明するための部分断面図である。
【図９】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第４工程を説明するための部分断面図である。
【図１０】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第５工程を説明するための部分断面図である。
【図１１】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第６工程を説明するための部分断面図である。
【図１２】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第７工程を説明するための部分断面図である。
【図１３】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第８工程を説明するための部分断面図である。
【図１４】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第９工程を説明するための部分断面図である。
【図１５】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第１０工程を説明するための部分断面図である。
【図１６】この発明に従う不揮発性半導体記憶装置の製造方法の第１形態の第１１工程を説明するための部分断面図である。
【図１７】図２のＢ−Ｂ線矢印方向から見た部分断面図である。
【図１８】この発明に従う不揮発性半導体記憶装置の製造方法の第２形態により製造された不揮発性半導体記憶装置の部分平面図である。
【図１９】図１８のＢ−Ｂ線矢印方向から見た部分断面図である。
【図２０】この発明に従う不揮発性半導体記憶装置の製造方法の第２形態の第１工程を説明するための部分断面図である。
【図２１】この発明に従う不揮発性半導体記憶装置の製造方法の第２形態の第２工程を説明するための部分断面図である。
【図２２】この発明に従う不揮発性半導体記憶装置の製造方法の第２形態の第３工程を説明するための部分断面図である。
【図２３】この発明に従う不揮発性半導体記憶装置の製造方法の第３形態の第１工程を説明するための部分断面図である。
【図２４】この発明に従う不揮発性半導体記憶装置の製造方法の第３形態の第２工程を説明するための部分断面図である。
【図２５】この発明に従う不揮発性半導体記憶装置の製造方法の第４形態の第１工程を説明するための部分断面図である。
【図２６】この発明に従う不揮発性半導体記憶装置の製造方法の第４形態の第２工程を説明するための部分断面図である。
【図２７】この発明に従う不揮発性半導体記憶装置の製造方法の第５形態の第１工程を説明するための部分断面図である。
【図２８】この発明に従う不揮発性半導体記憶装置の製造方法の第５形態の第２工程を説明するための部分断面図である。
【図２９】この発明に従う不揮発性半導体記憶装置の製造方法の第６形態の第１工程を説明するための部分断面図である。
【図３０】この発明に従う不揮発性半導体記憶装置の製造方法の第６形態の第２工程を説明するための部分断面図である。
【図３１】この発明に従う不揮発性半導体記憶装置の製造方法の第７形態の第１工程を説明するための部分断面図である。
【図３２】この発明に従う不揮発性半導体記憶装置の製造方法の第７形態の第２工程を説明するための部分断面図である。
【図３３】この発明に従う不揮発性半導体記憶装置の製造方法の第７形態の第３工程を説明するための部分断面図である。
【図３４】この発明に従う不揮発性半導体記憶装置の製造方法の第７形態の第４工程を説明するための部分断面図である。
【図３５】この発明に従う不揮発性半導体記憶装置の製造方法の第７形態の第５工程を説明するための部分断面図である。
【図３６】この発明に従う不揮発性半導体記憶装置の製造方法の第７形態の第６工程を説明するための部分断面図である。
【図３７】この発明に従う不揮発性半導体記憶装置の製造方法の第８形態の第１工程を説明するための部分断面図である。
【図３８】この発明に従う不揮発性半導体記憶装置の製造方法の第８形態の第２工程を説明するための部分断面図である。
【図３９】この発明に従う不揮発性半導体記憶装置の製造方法の第８形態の第３工程を説明するための部分断面図である。
【図４０】この発明に従う不揮発性半導体記憶装置の製造方法の第８形態の第４工程を説明するための部分断面図である。
【図４１】この発明に従う不揮発性半導体記憶装置の製造方法の第８形態の第５工程を説明するための部分断面図である。
【図４２】この発明に従う不揮発性半導体記憶装置の製造方法の第８形態の第６工程を説明するための部分断面図である。
【図４３】この発明に従う不揮発性半導体記憶装置の製造方法の第８形態の第７工程を説明するための部分断面図である。
【図４４】従来の不揮発性半導体記憶装置の製造方法の一例の第１工程を説明するための部分断面図である。
【図４５】従来の不揮発性半導体記憶装置の製造方法の一例の第２工程を説明するための部分断面図である。
【図４６】従来の不揮発性半導体記憶装置の製造方法の一例の第３工程を説明するための部分断面図である。
【図４７】従来の不揮発性半導体記憶装置の製造方法の一例の第４工程を説明するための部分断面図である。
【図４８】従来の不揮発性半導体記憶装置の製造方法の一例の第５工程を説明するための部分断面図である。
【図４９】従来の不揮発性半導体記憶装置の製造方法の一例の第６工程を説明するための部分断面図である。
【図５０】従来の不揮発性半導体記憶装置の製造方法の一例の第７工程を説明するための部分断面図である。
【図５１】従来の不揮発性半導体記憶装置の製造方法の一例の第８工程を説明するための部分断面図である。
【図５２】従来の不揮発性半導体記憶装置の製造方法の一例の第９工程を説明するための部分断面図である。
【符号の説明】
１０ シリコン基板
１１ 第１の領域
１２ トンネル酸化膜
１３ 第２の領域
１４、２４ ポリシリコン膜
１５ メモリセル
１６ ＯＮＯ膜
１７ 選択ゲートトランジスタ
２２、２８、３４、６０、６８、７２、８０、８６、９２、１０６ レジスト
２０ ゲート酸化膜
３０、３７、８４、１０４ コントロールゲート
３２、９０、１０８ 溝部
３３、８８、１１０ フローティングゲート
３５、３８、３９、４０、９６、９７、９９、１００ ソース／ドレイン
３６、４２、５２、５４、５６、５８、６２、６４、６６、７０、７４、９４、９８ Ｎ+ 型領域
５０ フィールド酸化膜
Claims (12)
- 第１の領域及び第２の領域を含む主表面を有する半導体基板と、前記第１の領域の上に形成されたフローティングゲートと、前記フローティングゲートの上に形成されたコントロールゲートと、前記第１の領域に形成された第１のソース／ドレインと、前記フローティングゲート及び前記コントロールゲートを挟むように前記第１のソース／ドレインと間隔をあけて前記第１の領域に形成された第２のソース／ドレインと、を含む記憶素子と、
前記第２の領域の上に形成されたゲート電極と、前記第２の領域に形成され、かつ前記第２のソース／ドレインと電気的に接続された第３のソース／ドレインと、前記ゲート電極を挟むように前記第３のソース／ドレインと間隔をあけて前記第２の領域に形成された第４のソース／ドレインと、を含み、前記記憶素子を選択作動させる選択ゲートトランジスタと、
を備えた不揮発性半導体記憶装置の製造方法であって、
前記第１の領域の上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜の上に、前記フローティングゲートとなる第１の導電体膜を形成する工程と、
前記第１の導電体膜の上に、誘電体膜を形成する工程と、
前記第２の領域の上に、ゲート絶縁膜を形成する工程と、
前記誘電体膜及び前記ゲート絶縁膜の上に、第２の導電体膜を形成する工程と、
前記第２の導電体膜を選択的にエッチング除去し、前記コントロールゲート及び前記ゲート電極を形成する工程と、
前記第１の導電体膜を選択的にエッチング除去し、前記フローティングゲートを形成する工程と、を備え、
前記第１の導電体膜を選択的にエッチング除去する際、前記主表面のうち、前記フローティングゲートと前記ゲート電極との間の部分も不可避的にエッチングされることにより、前記部分には溝部が形成され、
さらに、
前記溝部を覆うように前記主表面に第１のイオン注入をし、第１の不純物領域を前記主表面に形成する工程と、
前記溝部を覆うように前記主表面に第２のイオン注入をし、前記第１、第２、第３及び第４のソース／ドレインの少なくともいずれか一つ並びに前記溝部で前記第１の不純物領域と重なり、かつ前記第１の不純物領域とによって前記第２のソース／ドレインと前記第３のソース／ドレインとを電気的に接続する第２の不純物領域を前記主表面に形成する工程と、を備え、
前記トンネル絶縁膜を形成する工程の前に、前記第１及び２の領域側にある端部を有し、かつ前記記憶素子及び前記選択トランジスタを他の記憶素子及び選択トランジスタと分離する素子分離絶縁膜を、前記主表面に形成する工程をさらに備え、
前記第１の不純物領域を形成する工程は、前記素子分離絶縁膜を覆い、かつ端面が前記素子分離絶縁膜の前記端部より外側に位置するレジストをマスクとして前記第１のイオン注入をし、前記第１の不純物領域を形成する工程である、不揮発性半導体記憶装置の製造方法。 - 請求項１において
前記第１の不純物領域は、前記第１のソース／ドレインが形成される前記第１の領域を覆い、かつその端面が前記コントロールゲートの上に位置する第１のレジスト及び前記第４のソース／ドレインが形成される前記第２の領域を覆い、かつその端面が前記ゲート電極と前記溝部との間に位置する第２のレジストをマスクとして前記第１のイオン注入をすることにより形成され、
前記第１、第３及び第４のソース／ドレイン並びに前記第２の不純物領域は、前記コントロールゲート及び前記ゲート電極をマスクとして前記主表面に前記第２のイオン注入をすることにより形成され、
前記第２のソース／ドレインは、前記第１及び第２のイオン注入をすることにより形成される、不揮発性半導体記憶装置の製造方法。 - 請求項１において
前記第１の不純物領域は、前記第１のソース／ドレインが形成される前記第１の領域を覆い、かつその端面が前記コントロールゲートと前記溝部との間に位置する第３のレジスト及び前記第４のソース／ドレインが形成される前記第２の領域を覆い、かつその端面が前記ゲート電極と前記溝部との間に位置する第４のレジストをマスクとして前記第１のイオン注入をすることにより形成され、
前記第１、第２、第３及び第４のソース／ドレイン並びに前記第２の不純物領域は、前記コントロールゲート及び前記ゲート電極をマスクとして前記主表面に前記第２のイオン注入をすることにより形成される、不揮発性半導体記憶装置の製造方法。 - 請求項１において
前記第１の不純物領域は、前記第１のソース／ドレインが形成される前記第１の領域を覆い、かつその端面が前記コントロールゲートの上に位置する第５のレジスト及び前記第４のソース／ドレインが形成される前記第２の領域を覆い、かつその端面が前記ゲート電極の上に位置する第６のレジストをマスクとして前記第１のイオン注入をすることにより形成され、
前記第１及び第４のソース／ドレイン並びに前記第２の不純物領域は、前記コントロールゲート及び前記ゲート電極をマスクとして前記主表面に前記第２のイオン注入をすることにより形成され、
前記第２及び第３のソース／ドレインは、前記第１及び第２のイオン注入をすることにより形成される、不揮発性半導体記憶装置の製造方法。 - 請求項１において
前記第１の不純物領域は、前記第１のソース／ドレインが形成される前記第１の領域を覆い、かつその端面が前記コントロールゲートと前記溝部との間に位置する第７のレジスト及び前記第４のソース／ドレインが形成される前記第２の領域を覆い、かつその端面が前記ゲート電極の上に位置する第８のレジストをマスクとして前記第１のイオン注入をすることにより形成され、
前記第１、第２及び第４のソース／ドレイン並びに前記第２の不純物領域は、前記コントロールゲート及び前記ゲート電極をマスクとして前記主表面に前記第２のイオン注入をすることにより形成され、
前記第３のソース／ドレインは、前記第１及び第２のイオン注入をすることにより形成される、不揮発性半導体記憶装置の製造方法。 - 請求項１において
前記第１及び第２のソース／ドレイン並びに前記第１の不純物領域は、前記第４のソース／ドレインが形成される前記第２の領域を覆い、かつ端面が前記ゲート電極と前記溝部との間に位置する第９のレジスト及び前記コントロールゲートをマスクとして前記第１のイオン注入をすることにより形成され、
前記第３及び第４のソース／ドレイン並びに前記第２の不純物領域は、前記第１のソース／ドレインが形成される前記第１の領域を覆い、かつ端面が前記コントロールゲートと前記溝部との間に位置する第１０のレジスト及び前記ゲート電極をマスクとして前記第２のイオン注入をすることにより形成される、不揮発性半導体記憶装置の製造方法。 - 請求項１において、
前記レジストの前記端面と前記素子分離絶縁膜の前記端部との距離は、０．１μｍ以上、かつ０．３μｍ以下である不揮発性半導体記憶装置の製造方法。 - 請求項１〜７のいずれかにおいて、
前記第２の導電体膜を形成する工程から前記フローティングゲートを形成する工程は、
前記第２の導電体膜を形成する工程の後に、前記第２の導電体膜の上に、第１２のレジストを形成する工程と、
前記第１２のレジストをマスクとして前記第２の導電体膜を選択的にエッチング除去し、前記第１の領域の上に前記第２の導電体膜を残し、かつ前記ゲート電極を形成する工程と、
前記ゲート電極を覆うように、かつ前記第１の領域の上の前記第２の導電体膜の上に、第１３のレジストを形成する工程と、
前記第１３のレジストをマスクとして前記第２の導電体膜を選択的にエッチング除去し、前記コントロールゲートを形成する工程と、
前記第１３のレジストをマスクとして前記第１の導電体膜を選択的にエッチング除去し、前記フローティングゲートを形成する工程と、
を含む不揮発性半導体記憶装置の製造方法。 - 請求項１〜７のいずれかにおいて、
前記第２の導電体膜を形成する工程から前記フローティングゲートを形成する工程は、
前記第２の導電体膜を形成する工程の後に、前記第２の導電体膜の上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に、第１４のレジストを形成する工程と、
前記第１４のレジストをマスクとして前記第１の絶縁膜及び前記第２の導電体膜を選択的にエッチング除去し、前記コントロールゲート及び前記ゲート電極を同時に形成する工程と、を含み、
前記コントロールゲート及び前記ゲート電極の上には、前記第１の絶縁膜が残っており、
さらに、
前記ゲート電極を覆うように、第１５のレジストを形成する工程と、
前記コントロールゲートの上の前記第１の絶縁膜及び前記第１５のレジストをマスクとして第１の導電体膜を選択的にエッチング除去し、前記フローティングゲートを形成する工程と、
を含む不揮発性半導体記憶装置の製造方法。 - 請求項１〜７のいずれかにおいて、
前記第２の導電体膜を形成する工程から前記フローティングゲートを形成する工程は、
前記第２の導電体膜を形成する工程の後に、前記第２の導電体膜の上に、第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の上に、第１６のレジストを形成する工程と、
前記第１６のレジストをマスクとして前記第２の絶縁膜を選択的にエッチング除去する工程と、
前記第２の絶縁膜をマスクとして前記第２の導電体膜を選択的にエッチング除去し、前記コントロールゲート及び前記ゲート電極を同時に形成する工程と、を含み、
前記コントロールゲート及び前記ゲート電極の上には、前記第２の絶縁膜が残っており、
さらに、前記ゲート電極を覆うように、第１７のレジストを形成する工程と、
前記コントロールゲートの上の前記第２の絶縁膜及び前記第１７のレジストをマスクとして前記第１の導電体膜を選択的にエッチング除去し、前記フローティングゲートを形成する工程と、
を含む不揮発性半導体記憶装置の製造方法。 - 請求項１〜１０のいずれかにおいて、
前記記憶素子及び前記選択ゲートトランジスタは複数個あり、一個の前記選択ゲートトランジスタは、一個の前記記憶素子のみを選択作動させる不揮発性半導体記憶装置の製造方法。 - 請求項１〜１１のいずれかにおいて、
前記溝部の深さは、１００〜３００ｎｍであり、
前記第１の不純物領域を形成する工程は、
前記第１のイオン注入が、初めに４０〜１２０ＫｅＶ、１Ｅ１４〜６Ｅ１５／ｃｍ２の条件のリンのイオン注入をし、次に３０〜８０ＫｅＶ、１Ｅ１５〜６Ｅ１５／ｃｍ２の条件のリン又はヒ素のイオン注入をすることを含み、
雰囲気Ｎ２又はＮ２／Ｏ２、温度９００〜９５０度、時間３０〜１８０分の条件で前記イオンを熱処理し、深さ２００〜６００ｎｍ、不純物濃度１Ｅ１８〜１Ｅ２１／ｃｍ３の前記第１の不純物領域を形成する工程を含み、
前記第２の不純物領域を形成する工程は、
前記第２のイオン注入が、初めに４０〜１２０ＫｅＶ、５Ｅ１２〜５Ｅ１４／ｃｍ２の条件のリンのイオン注入をし、次に３０〜８０ＫｅＶ、１Ｅ１５〜６Ｅ１５／ｃｍ２の条件のリン又はヒ素のイオン注入をすることを含み、
深さ１００〜４００ｎｍ、不純物濃度１Ｅ１７〜１Ｅ２１／ｃｍ３の前記第２の不純物領域を形成する工程を含む不揮発性半導体記憶装置の製造方法。
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