JP2005244086A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2005244086A
JP2005244086A JP2004054618A JP2004054618A JP2005244086A JP 2005244086 A JP2005244086 A JP 2005244086A JP 2004054618 A JP2004054618 A JP 2004054618A JP 2004054618 A JP2004054618 A JP 2004054618A JP 2005244086 A JP2005244086 A JP 2005244086A
Authority
JP
Japan
Prior art keywords
film
semiconductor device
oxide film
transistor
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2004054618A
Other languages
English (en)
Other versions
JP4429036B2 (ja
Inventor
Shinichi Nakagawa
進一 中川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2004054618A priority Critical patent/JP4429036B2/ja
Priority to US10/872,554 priority patent/US7307332B2/en
Priority to TW093118288A priority patent/TWI253167B/zh
Priority to KR1020040059045A priority patent/KR100679962B1/ko
Publication of JP2005244086A publication Critical patent/JP2005244086A/ja
Priority to US11/826,251 priority patent/US7560329B2/en
Application granted granted Critical
Publication of JP4429036B2 publication Critical patent/JP4429036B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】不揮発性半導体メモリを混載したロジック半導体装置に関し、周辺素子の特性変動等を生じることなく、メモリセルトランジスタのソース／ドレイン領域へのコンタクト不良を抑制する半導体装置の構造及びその製造方法を提供する。
【解決手段】半導体基板１０に形成されたゲート電極１１２と、ゲート電極１１２の側壁部分に形成されたサイドウォールスペーサ１１６と、サイドウォールスペーサ１１６が形成されたゲート電極１１２の側壁部分に形成されたサイドウォールスペーサ１４４と、半導体基板１０とサイドウォールスペーサ１１６及びサイドウォールスペーサ１４４との間に形成され、半導体基板１０とサイドウォールスペーサ１４４との間における膜厚が、半導体基板１０とサイドウォールスペーサ１１６との間における膜厚よりも薄い酸化膜１１５とを有する。
【選択図】 図３

Description

本発明は、半導体装置及びその製造方法に係り、特に、不揮発性メモリを混載したロジック半導体装置及びその製造方法に関する。
不揮発性半導体メモリを混載したロジック半導体装置は、ＣＰＬＤ（Complex Programmable Logic Device）、ＦＰＧＡ（Field Programmable Gate Array）といった製品分野を形成し、そのプログラマブルという特徴により大きな市場を形成するに至っている。
不揮発性メモリを混載したロジック半導体装置では、フラッシュメモリセルのほか、フラッシュメモリ制御のための高電圧トランジスタや、高性能ロジック回路のための低電圧トランジスタが、同一半導体チップ上に集積される。ここで、フラッシュメモリセルは、高電圧トランジスタや低電圧トランジスタにおける単層構造のゲート電極とは異なり、フローティングゲートとコントロールゲートとが積層されてなるスタック構造のゲート電極を有する。このため、単層構造とスタック構造のゲート電極とを同一プロセスを通して作り分ける特有の製造プロセスを有する。
不揮発性半導体メモリを混載したロジック半導体装置の一般的な製造方法について、図２３乃至図２９を用いて説明する。図２３は従来の半導体装置の構造を示す平面図、図２４乃至図２９は従来の半導体装置の製造方法を示す工程断面図である。なお、図２３において、図面左側は周辺回路領域を、図面右側はメモリセル領域を示している。また、図２４乃至図２９において、各図左側は図２３のＡ−Ａ′線断面における工程断面図を示し、各図右側は図２３のＢ−Ｂ′線断面における工程断面図を示している。
まず、シリコン基板３００の表面に、例えばＬＯＣＯＳ法或いはＳＴＩ法により、素子分離膜３０２を形成する（図２４（ａ））。図は、素子分離膜３０２をＳＴＩ法により形成した場合を想定している。
次いで、周辺回路領域に選択的にイオン注入を行い、シリコン基板３００にウェル３０４を形成する。
次いで、シリコン基板３００を熱酸化し、素子分離膜３０２により画定された活性領域上に、シリコン酸化膜３０６を形成する（図２４（ｂ））。このシリコン酸化膜３０６は、メモリセル領域ではトンネル酸化膜となる。
次いで、シリコン酸化膜３０６上に、例えばＣＶＤ法により、ポリシリコン膜３０８を堆積する。このポリシリコン膜３０８は、フローティングゲートを構成するための膜である。
次いで、フォトリソグラフィーによりフォトレジスト膜３１０を形成後、このフォトレジスト膜３１０をマスクとしてポリシリコン膜３０８をドライエッチングし、ポリシリコン膜３０８をパターニングする（図２４（ｃ））。このパターニングは、ワード線の延在方向に隣接するフローティングゲートを分離するためのものである。
次いで、フォトレジスト膜３１０を除去した後、パターニングしたポリシリコン膜３０８上に、絶縁膜３１２を形成する（図２５（ａ））。この絶縁膜３１２は、フローティングゲートとコントロールゲートとの間の層間絶縁膜となる膜である。
次いで、フォトリソグラフィーにより、メモリセル領域を覆い周辺回路領域を露出するフォトレジスト膜３１４を形成後、このフォトレジスト膜３１４をマスクとして絶縁膜３１２、ポリシリコン膜３０８及びシリコン酸化膜３０６をエッチングし、周辺回路領域のシリコン基板３００を露出する（図２５（ｂ））。
次いで、フォトレジスト膜３１４を除去した後、シリコン基板３００を熱酸化し、周辺回路領域のシリコン基板３００上に、周辺トランジスタ用のゲート絶縁膜３１６を形成する。
次いで、全面に、例えばＣＶＤ法により、ポリシリコン膜３１８及びシリコン窒化膜３２０を形成する（図２５（ｃ））。ポリシリコン膜３１８は、周辺トランジスタのゲート電極及びメモリセルトランジスタのコントロールゲートを構成する膜であり、シリコン窒化膜３２０は、リソグラフィーの際の反射防止膜、エッチングマスク、酸化マスクとして用いられる膜である。
次いで、フォトリソグラフィーにより、周辺トランジスタのゲート電極及びメモリセルトランジスタのコントロールゲートのパターンを有するフォトレジスト膜３２２を形成する。
次いで、フォトレジスト膜３２２をマスクとしてシリコン窒化膜３２０及びポリシリコン膜３１８をパターニングし、周辺回路領域にポリシリコン膜３１８よりなる周辺トランジスタのゲート電極３２４を、メモリセル領域にポリシリコン膜３１８よりなるメモリセルトランジスタのコントロールゲート３２６を、それぞれ形成する（図２６（ａ））。
次いで、フォトレジスト膜３２２を除去した後、フォトリソグラフィーにより、周辺回路領域を覆いメモリセル領域を露出するフォトレジスト膜３２８を形成する（図２６（ｂ））。
次いで、フォトレジスト膜３２２及びシリコン窒化膜３２０をマスクとして、絶縁膜３１２及びポリシリコン膜３０８をパターニングし、ポリシリコン膜３０８よりなるフローティングゲート３３０を形成する（図２７（ａ））。
次いで、シリコン窒化膜３２０を酸化マスクとして熱酸化し、ゲート電極３２４、コントロールゲート３２６及びフローティングゲート３３０の側面に、シリコン酸化膜３３２を形成する。
次いで、コントロールゲート３２６等をマスクとしてメモリセル領域に選択的にイオン注入を行い、コントロールゲート３２６両側の半導体基板３００中に、ソース／ドレイン領域３３４を形成する（図２７（ｂ））。
次いで、シリコン窒化膜３２０を酸化マスクとして再度熱酸化し、ゲート電極３２４、コントロールゲート３２６及びフローティングゲート３３０の側面に、シリコン酸化膜３３６を形成する（図２７（ｃ））。
次いで、メモリセル領域を覆い周辺回路領域を露出するフォトレジスト膜３３８を形成後、フォトレジスト膜３３８及びゲート電極３２４等をマスクとして周辺回路領域に選択的にイオン注入を行い、ゲート電極３２４両側の半導体基板３００中に、周辺トランジスタのＬＤＤ領域３４０を形成する（図２８（ａ））。
次いで、例えばＣＶＤ法によりシリコン酸化膜を堆積後、このシリコン酸化膜を異方性エッチングし、周辺トランジスタのゲート電極３２４及びシリコン窒化膜３２０の側壁部分、及びメモリセルトランジスタのフローティングゲート３３０、絶縁膜３１２、コントロールゲート３２６及びシリコン窒化膜３２０の側壁部分に、シリコン酸化膜よりなるサイドウォールスペーサ３４２を形成する（図２８（ｂ））。
次いで、例えばウェットエッチングにより、ゲート電極３２４及びコントロールゲート３２６上のシリコン窒化膜３２０を除去する。
次いで、メモリセル領域を覆い周辺回路領域を露出するフォトレジスト膜３４４を形成後、ゲート電極３２４及びサイドウォールスペーサ３４２等をマスクとして、周辺回路領域に選択的にイオン注入を行い、高濃度不純物領域３４６を形成する。これにより、ＬＤＤ領域３４０及び高濃度不純物領域３４６を有するＬＤＤ構造のソース／ドレイン領域３４８を形成する（図２９（ａ））。なお、図２３では、コントロールゲート３２６間のソース／ドレイン領域３３４がソース拡散層（共通ソースライン）であり、コントロールゲート３２６を挟んで隣接するソース／ドレイン領域３３４がドレイン拡散層である。
次いで、フォトレジスト膜３４４を除去した後、通常のサリサイドプロセスにより、ゲート電極３２４上、コントロールゲート３２６上、ソース／ドレイン領域３４８上及びソース／ドレイン領域３３４上に、選択的にシリサイド膜３５０を形成する（図２９（ｂ））。
この後、通常の多層配線プロセスを経て、不揮発性半導体メモリを混載したロジック半導体装置を完成する。
特開２００１−０１５７５３号公報 特開２００３−２４３６２０号公報
上述のように、ロジック半導体装置や従来の不揮発性半導体メモリを混載したロジック半導体装置では、周辺トランジスタ及びメモリセルトランジスタの双方のサイドウォールスペーサとして、シリコン酸化膜が広く用いられてきた。その一方、フラッシュメモリ単体としての半導体装置では、周辺トランジスタのホットキャリア耐性を向上しうる等の観点から、シリコン窒化膜よりなるサイドウォールスペーサが用いられることがある。
このため、不揮発性半導体メモリを混載したロジック半導体装置では、不揮発性半導体記憶装置に関する技術的な蓄積を生かしつつ、ロジック半導体素子の要請を満足すべく、ロジック半導体素子ではシリコン酸化膜よりなる一層構造のサイドウォールスペーサ（シングルサイドウォールスペーサ構造）を用い、不揮発性半導体メモリ素子ではシリコン窒化膜よりなるサイドウォールスペーサとシリコン酸化膜よりなるサイドウォールスペーサとからなる二層構造のサイドウォールスペーサ（ダブルサイドウォールスペーサ構造）を用いることが検討されている。
しかしながら、このようなダブルサイドウォールスペーサ構造に関して本願発明者等が鋭意検討を行った結果、メモリセルトランジスタのソース／ドレイン領域へのコンタクト不良が発生することが判明した。
本発明の目的は、不揮発性半導体メモリを混載したロジック半導体装置において、周辺素子の特性変動等を生じることなく、メモリセルトランジスタのソース／ドレイン領域へのコンタクト不良を抑制する半導体装置の構造及びその製造方法を提供することにある。
本発明の一観点によれば、半導体基板の第１の領域に形成され、第１のゲート電極を有する第１のトランジスタと、前記第１のゲート電極の側壁部分に形成され、第１の絶縁膜よりなる第１のサイドウォールスペーサと、前記第１のサイドウォールスペーサが形成された前記第１のゲート電極の側壁部分に形成され、第２の絶縁膜よりなる第２のサイドウォールスペーサと、前記半導体基板と、前記第１のサイドウォールスペーサ及び前記第２のサイドウォールスペーサとの間に形成され、前記半導体基板と前記第２のサイドウォールスペーサとの間における膜厚が、前記半導体基板と前記第１のサイドウォールスペーサとの間における膜厚よりも薄い酸化膜とを有する半導体装置が提供される。
また、本発明の他の観点によれば、第１の領域及び第２の領域を有する半導体基板上に、第１の導電膜を形成する工程と、前記第１の領域の前記第１の導電膜をパターニングし、前記第１の領域に第１のゲート電極を形成する工程と、熱酸化により、前記半導体基板の表面及び前記第１のゲート電極の側壁部分に酸化膜を形成する工程と、前記酸化膜が形成された前記第１のゲート電極の側壁部分に、第１の絶縁膜よりなる第１のサイドウォールスペーサを形成する工程と、前記第１のサイドウォールスペーサをマスクとして、前記半導体基板の前記表面に形成された前記酸化膜を除去する工程と、前記酸化膜及び前記第１のサイドウォールスペーサが形成された前記第１のゲート電極の側壁部分に、第２の絶縁膜よりなる第２のサイドウォールスペーサを形成する工程とを有する半導体装置の製造方法が提供される。
本発明によれば、第１のサイドウォールスペーサと第２のサイドウォールスペーサとが順次積層されてなるダブルサイドウォールスペーサ構造を有する不揮発性半導体メモリにおいて、半導体基板と第２のサイドウォールスペーサとの間における酸化膜の膜厚が、半導体基板と第１のサイドウォールスペーサとの間における酸化膜の膜厚よりも薄くなるように構成するので、不揮発性半導体メモリにおけるソース／ドレイン領域上の酸化膜を、周辺トランジスタの通常の製造工程及びサリサイド工程の前処理により完全に除去することができる。したがって、不揮発性半導体メモリのソース／ドレイン領域上にシリサイド膜が形成されないことが防止され、コンタクト不良を抑制することができる。
本発明の一実施形態による半導体装置及びその製造方法について図１乃至図２２を用いて説明する。
図１は本実施形態による半導体装置の構造を示すチップ概念図、図２は本実施形態による半導体装置に使用される１１種類のトランジスタを示す概略断面図、図３は本実施形態による半導体装置の構造を示す概略断面図、図４乃至図２２は本実施形態による半導体装置の製造方法を示す工程断面図である。
本実施形態による半導体装置２００は、図１に示すように、フラッシュメモリを混載したロジック半導体装置であり、主ロジック回路部２０２と、入出力回路部２０４と、フラッシュメモリセル部２０６と、フラッシュメモリセル制御回路部２０８とを有している。入出力回路部２０４は、ＰＭＯＳ部２０４Ｐと、ＮＭＯＳ部２０４Ｎとを、フラッシュメモリセル制御回路部２０８は、ＰＭＯＳ部２０８Ｐと、ＮＭＯＳ部２０８Ｎとを、それぞれ有している。
図２に示すように、本実施形態による半導体装置は、ｎ型ウェル９０中のｐ型ウェル７８内に形成されたフラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）、ｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）及びｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）と、ｎ型ウェル８０内に形成されたｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）及びｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）と、ｐ型ウェル８２内に形成されたｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）と、ｎ型ウェル８４内に形成されたｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）と、ｐ型ウェル８６内に形成されたｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）及びｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）と、ｎ型ウェル８８内に形成されたｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）とにより構成される。
フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）は、スタックゲート構造のフラッシュＥＰＲＯＭであり、フローティングゲートに所定の情報を電荷として蓄えるものである。トンネル酸化膜の膜厚は、電荷保持特性や酸化膜寿命等に応じて独立して決定される。
ｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）と、ｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）と、ｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）と、ｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）とは、フラッシュメモリセル制御回路部３０８を構成するトランジスタであり、フラッシュメモリセルの読み出し時は５Ｖ、書込み消去時は１０Ｖ弱までの電圧が印加される高電圧トランジスタである。フラッシュメモリセル制御回路部３０８は、このように大きな電圧が必要とされるため、ゲート絶縁膜も厚くなる。
ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）及びｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）は、入出力回路部２０４を構成するトランジスタであり、２．５Ｖ動作或いは３．３Ｖ動作等のトランジスタである。２．５Ｖ動作トランジスタと３．３Ｖ動作トランジスタとは、ゲート絶縁膜の厚さ、閾値電圧制御条件、ＬＤＤ条件は互いに相違するが、同時に両方を搭載する必要はなく、何れか一方のみが搭載されるのが一般的である。
ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）と、ｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）と、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）と、ｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）は、主ロジック回路部２０２を構成するトランジスタである。これらトランジスタには、主ロジック回路部２０２の性能向上のために、極薄膜ゲート絶縁膜が用いられる。
ここで、本実施形態による半導体装置は、主として、サイドウォールスペーサの構造に特徴がある。以下に、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）及びｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）を例に挙げ、本実施形態による半導体装置の特徴を説明する。
図３は、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）及びｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）の構造を示す概略断面図である。図中、左側にフラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）が示され、右側にｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）が示されている。なお、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）及びｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）は、図２に示されるようにトリプルウェル（Ｐウェル７８）中に形成されるが、図３では便宜上省略している。
ｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）は、シリコン基板１０上にゲート絶縁膜１０４を介して形成されたゲート電極１１８と、ゲート電極１１８両側のシリコン基板１０中に形成されたソース／ドレイン領域１４２とを有している。また、ゲート電極１１８の側壁部分には、シリコン酸化膜よりなるサイドウォールスペーサ１４４が形成されている。
一方、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）は、シリコン基板１０上にトンネル酸化膜５６を介して形成されたフローティングゲート５８と、フローティングゲート５８上にＯＮＯ膜６０を介して形成されたゲート電極（コントロールゲート）１１２と、ゲート電極１１２両側のシリコン基板１０中に形成されたソース／ドレイン領域１４８とを有している。また、フローティングゲート５８及びゲート電極１１２の側壁部分には、シリコン酸化膜よりなるサイドウォールスペーサ１１６及びシリコン窒化膜よりなるサイドウォールスペーサ１４４とからなる二層構造のサイドウォールスペーサ１４５が形成されている。また、ゲート電極１１２、フローティングゲート５８及びシリコン基板１０とサイドウォールスペーサ１４５との間には、シリコン酸化膜１１５が形成されている。そして、サイドウォールスペーサ１４４下のシリコン酸化膜１１５の膜厚は、サイドウォールスペーサ１１６下のシリコン酸化膜１１５の膜厚よりも薄く、且つ、周辺トランジスタの中で最も厚いゲート絶縁膜（本実施形態の場合、ゲート絶縁膜１０４）の膜厚と同等或いはそれ以下になっている。
このように、本実施形態による半導体装置は、主ロジック回路部２０２、入出力回路部２０４及びフラッシュメモリセル制御回路部２０８を構成する周辺トランジスタは、シリコン酸化膜よりなる一層構造のサイドウォールスペーサ１４４により構成されているのに対し、フラッシュメモリセルは、シリコン窒化膜よりなるサイドウォールスペーサ１１６及びシリコン酸化膜よりなるサイドウォールスペーサ１４４とからなる二層構造のサイドウォールスペーサ１４５により構成され、且つ、サイドウォールスペーサ１４４下のシリコン酸化膜１１５の膜厚がサイドウォールスペーサ１１６下のシリコン酸化膜１１５の膜厚よりも薄く、周辺トランジスタの中で最も厚いゲート絶縁膜と同等或いはそれ以下の膜厚になっていることに特徴がある。
上述の通り、フラッシュメモリセルのサイドウォールスペーサとして二層構造のサイドウォールスペーサを適用すると、フラッシュメモリセルのソース／ドレイン領域におけるコンタクト不良が発生することがあった。この不良について本願発明者が鋭意検討を行った結果、フラッシュメモリセルのソース／ドレイン領域におけるコンタクト不良は、フラッシュメモリセルのソース／ドレイン領域上にシリサイド膜が形成されていないことに起因することが判明した。また、シリサイド膜が形成されていないのは、サリサイドプロセスの前処理としてのエッチング工程等で取りきれないほどの膜厚のシリコン酸化膜が、ソース／ドレイン領域上に残存していることに起因することが判明した。
フラッシュメモリセルのソース／ドレイン領域上に形成されるシリコン酸化膜は、トンネル酸化膜の残膜や、その後の熱酸化工程（例えばゲート電極の側壁酸化）により形成されるものであり、通常は周辺トランジスタのゲート絶縁膜よりも厚くなっている。このため、サイドウォールスペーサを形成する際に、周辺トランジスタのゲート電極側壁にサイドウォールスペーサを形成する条件に最適化してエッチングを行うと、フラッシュメモリセルのソース／ドレイン領域上にシリコン酸化膜が残存することがある。
一方、フラッシュメモリセルのソース／ドレイン領域上のシリコン酸化膜を完全に除去するためにエッチング量を増加すれば、周辺トランジスタ、殊にゲート絶縁膜の膜厚の薄い低電圧トランジスタがエッチング雰囲気に過剰に曝され、特性劣化をもたらすこともある。
本実施形態による半導体装置は、このような課題を解決すべく構成したものであり、その結果として、サイドウォールスペーサ１４４下のシリコン酸化膜１１５の膜厚が、サイドウォールスペーサ１１６下のシリコン酸化膜１１５の膜厚よりも薄く、周辺トランジスタの中で最も厚いゲート絶縁膜の膜厚と同等或いはそれ以下になっている。
次に、本実施形態による半導体装置の上記特徴について、本実施形態による半導体装置の製造方法に沿って、図４乃至図２２を用いて説明する。なお、図４乃至図１９は半導体装置全体の製造方法を示す工程断面図であり、図２０乃至図２２はサイドウォールスペーサの形成過程を詳述する工程断面図である。なお、図２０乃至図２２では、図３の場合と同様、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）及びｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）は、図２に示されるようにトリプルウェル（Ｐウェル７８）中に形成されるが、図３では便宜上省略している。
以下の説明において、ｎチャネルトランジスタと表現するときは、ｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）、及びｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）を含むものとし、ｐチャネルトランジスタと表現するときは、ｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）、及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）を含むものとする。ｎチャネルトランジスタには、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）を含むこともある。
また、高電圧トランジスタと表現するときは、ｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）、ｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）、ｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）及びｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）を含むものとし、中電圧トランジスタと表現するときは、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）及びｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）を含むものとし、低電圧トランジスタと表現するときは、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）、ｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）を含むものとする。高電圧トランジスタには、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）を含むこともある。
また、ｎチャネル高電圧トランジスタと表現するときは、ｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）及びｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）を含むものとし、ｐチャネルトランジスタと表現するときは、ｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）及びｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）を含むものとし、ｎチャネル低電圧トランジスタと表現するときは、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）及びｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）を含むものとし、ｐチャネル低電圧トランジスタと表現するときは、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）を含むものとする。
まず、シリコン基板１０に、例えばＳＴＩ（Shallow Trench Isolation）法により、活性領域を画定する素子分離膜２２を形成する（図４（ａ））。まず、熱酸化法により、例えば膜厚１０ｎｍのシリコン酸化膜を成長する。次いで、ＣＶＤ法により、例えば膜厚１００ｎｍのシリコン窒化膜を成長する。次いで、リソグラフィー及びドライエッチングにより、シリコン窒化膜、シリコン酸化膜、シリコン基板１０を順次エッチングし、シリコン基板１０に、深さが例えば３００ｎｍの溝を形成する。次いで、シリコン基板１０を熱酸化し、溝の内面にシリコン酸化膜を形成する。次いで、例えば高密度プラズマＣＶＤ法により、例えば膜厚５５０ｎｍのシリコン酸化膜を成長する。次いで、ＣＭＰ法により、シリコン窒化膜が露出するまでシリコン酸化膜を平坦化し、溝に埋め込まれシリコン酸化膜よりなる素子分離膜２２を形成する。
なお、図４（ａ）において、素子分離膜２２により画定された活性領域は、左側から順に、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域、ｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）形成領域、ｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）形成領域、ｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域、ｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を表すものとする。
次いで、素子分離膜２２を形成する際に用いたシリコン窒化膜及びシリコン酸化膜を除去した後、シリコン基板１０を熱酸化し、例えば膜厚１０ｎｍの犠牲酸化膜としてのシリコン酸化膜２４を成長する。
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域及びｎチャネル高電圧トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＨＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜２６を形成する。
次いで、フォトレジスト膜２６をマスクとしてイオン注入を行い、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域及びｎチャネル高電圧トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＨＶ Ｌｏｗ Ｖｔ）形成領域に、ｎ型埋め込み不純物層２８を形成する（図４（ｂ））。ｎ型埋め込み不純物層２８は、例えばリン（Ｐ＋）イオンを、加速エネルギー２ＭｅＶ、ドーズ量２×１０１３ｃｍ−２の条件でイオン注入することにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜２６を除去する。
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域、ｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜３０を形成する。
次いで、フォトレジスト膜３０をマスクとしてイオン注入を行い、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域、ｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域に、ｐ型ウェル用不純物層３２，３４を形成する（図５（ａ））。ｐ型ウェル用不純物層３２は、例えばボロン（Ｂ＋）イオンを、加速エネルギー４２０ｋｅＶ、ドーズ量１．４×１０１３ｃｍ−２の条件でイオン注入することにより形成する。また、ｐ型ウェル用不純物層３４は、例えばボロンイオンを、加速エネルギー１００ｋｅＶ、ドーズ量３．６×１０１２ｃｍ−２の条件でイオン注入することにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜３０を除去する。
次いで、フォトリソグラフィーにより、ｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域及びｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜３６を形成する。
次いで、フォトレジスト膜３６をマスクとしてイオン注入を行い、ｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域、ｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域に、ｐ型ウェル用不純物層４０を形成する（図５（ｂ））。ｐ型ウェル用不純物層４０は、例えばボロンイオンを、加速エネルギー１００ｋｅＶ、ドーズ量４×１０１２ｃｍ−２の条件でイオン注入することにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜３６を除去する。
次いで、フォトリソグラフィーにより、ｐチャネル高電圧トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域、ｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜４２を形成する。
次いで、フォトレジスト膜４２をマスクとしてイオン注入を行い、ｐチャネル高電圧トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域、ｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域に、ｎ型ウェル用不純物層４４を形成する（図６（ａ））。ｎ型ウェル用不純物層４４は、例えばリンイオンを、加速エネルギー６００ｋｅＶ、ドーズ量１．５×１０１３ｃｍ−２、及び、加速エネルギー２４０ｋｅＶ、ドーズ量９．０×１０１１ｃｍ−２の条件でイオン注入することにより形成する。この条件により、閾値電圧が約−０．２Ｖのｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）を得ることができる。
次いで、例えばアッシングにより、フォトレジスト膜４２を除去する。
次いで、フォトリソグラフィーにより、ｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域、ｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜４６を形成する。
次いで、フォトレジスト膜４６をマスクとしてイオン注入を行い、ｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域に閾値電圧制御用不純物拡散層４８を、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域及びｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域にチャネルストップ層５０を形成する（図６（ｂ））。閾値電圧制御用不純物層４８及びチャネルストップ層５０は、例えばリンイオンを、加速エネルギー２４０ｋｅＶ、ドーズ量３．６×１０１２ｃｍ−２の条件でイオン注入することにより形成する。この条件により、閾値電圧が約−０．６Ｖのｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）を得ることができる。
次いで、例えばアッシングにより、フォトレジスト膜４６を除去する。
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域を露出し、他の領域を覆うフォトレジスト膜５２を形成する。
次いで、フォトレジスト膜５２をマスクとしてイオン注入を行い、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域に、閾値電圧制御用不純物層５４を形成する（図７（ａ））。閾値電圧制御用不純物層５４は、例えばボロンイオンを、加速エネルギー４０ｋｅＶ、ドーズ量６×１０１３ｃｍ−２の条件でイオン注入することにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜５２を除去する。
次いで、犠牲酸化膜としてのシリコン酸化膜２４を、弗酸水溶液により除去する（図７（ｂ））。
次いで、例えば９００〜１０５０℃の温度で３０分間の熱酸化を行い、活性領域上に、膜厚１０ｎｍのトンネル酸化膜５６を形成する。
次いで、例えばＣＶＤ法により、トンネル酸化膜５６上に、例えば膜厚９０ｎｍのポリシリコン膜を成長する。
次いで、フォトリソグラフィー及びドライエッチングによりポリシリコン膜をパターニングし、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域に、ポリシリコン膜よりなるフローティングゲート５８を形成する。
次いで、フローティングゲート５８が形成されたトンネル酸化膜５６上に、例えばＣＶＤ法により例えば膜厚５ｎｍのシリコン酸化膜と例えば膜厚８ｎｍのシリコン窒化膜を成長した後、シリコン窒化膜の表面を９５０℃にて９０分間熱酸化し、膜厚６ｎｍ程度のシリコン酸化膜を成長する。これにより、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜構造のＯＮＯ膜６０を形成する（図８（ａ））。
次いで、フォトリソグラフィーにより、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜７０を形成する。
次いで、フォトレジスト膜７０をマスクとしてイオン注入を行い、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域に閾値電圧制御用不純物層７２を形成する（図８（ｂ））。閾値電圧制御用不純物層７２は、例えばボロンイオンを、加速エネルギー１５ｋｅＶ、ドーズ量７×１０１２ｃｍ−２の条件でイオン注入することにより形成し、約＋０．２Ｖの閾値電圧を得る。
次いで、例えばアッシングにより、フォトレジスト膜７０を除去する。
次いで、フォトリソグラフィーにより、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜７４を形成する。
次いで、フォトレジスト膜７４をマスクとしてイオン注入を行い、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域に閾値電圧制御用不純物層７６を形成する（図９（ａ））。閾値電圧制御用不純物層７６は、例えば砒素イオンを、加速エネルギー１５０ｋｅＶ、ドーズ量６×１０１２ｃｍ−２の条件でイオン注入することにより形成し、約−０．２Ｖの閾値電圧を得る。
次いで、例えばアッシングにより、フォトレジスト膜７４を除去する。
次いで、フォトリソグラフィーにより、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域を露出し、他の領域を覆うフォトレジスト膜６２を形成する。
次いで、フォトレジスト膜６２をマスクとしてイオン注入を行い、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域に閾値電圧制御用不純物層６４を形成する（図９（ｂ））。閾値電圧制御用不純物層６４は、例えばボロンイオンを、加速エネルギー３５ｋｅＶ、ドーズ量４．５×１０１２ｃｍ−２の条件でイオン注入することにより形成し、約＋０．３〜＋０．４Ｖの閾値電圧を得る。
次いで、例えばアッシングにより、フォトレジスト膜６２を除去する。
次いで、フォトリソグラフィーにより、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域を露出し、他の領域を覆うフォトレジスト膜６６を形成する。
次いで、フォトレジスト膜６６をマスクとしてイオン注入を行い、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域に閾値電圧制御用不純物層６８を形成する（図１０（ａ））。閾値電圧制御用不純物層６８は、例えば砒素（Ａｓ＋）イオンを、加速エネルギー１５０ｋｅＶ、ドーズ量２×１０１２ｃｍ−２の条件でイオン注入することにより形成し、約−０．３〜−０．４Ｖの閾値電圧を得る。
次いで、例えばアッシングにより、フォトレジスト膜６６を除去する。
こうして、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域及びｎチャネル高電圧トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域に形成され、ｐ型ウェル用不純物層３２，３４，４０、閾値電圧制御用不純物層５４を含むｐ型ウェル７８と、ｐチャネル高電圧トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域に形成され、ｎ型ウェル用不純物層４４，４８、閾値電圧制御用不純物層５８を含むｎ型ウェル８０と、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域に形成され、ｐ型ウェル用不純物層３２，４０を含むｐ型ウェル８２と、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域に形成され、ｎ型ウェル用不純物層４４、チャネルストップ層５０、閾値電圧制御用不純物層６８を含むｎ型ウェル８４と、ｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域に形成され、ｐ型ウェル用不純物層３２，３４，４０、閾値電圧制御用不純物層７２を含むｐ型ウェル８６と、ｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域に形成され、ｎ型ウェル用不純物層４４、チャネルストップ層５０、閾値電圧制御用不純物層７６を含むｎ型ウェル８８とを形成する。また、ｎ型ウェル８０は、ｎ型埋め込み不純物層２８とともに、ｐ型ウェル７８を囲うｎ型ウェル９０としても機能する。すなわち、ｐ型ウェル７８は、ｎ型ウェル９０内に形成された二重ウェルである（図１０（ａ）参照）。
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域を覆い、他の領域を露出するフォトレジスト膜９２を形成する。
次いで、例えばドライエッチングにより、フォトレジスト膜９２をマスクとしてＯＮＯ膜６０をエッチングし、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域以外のＯＮＯ膜６０を除去する。
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜９２をマスクとしてトンネル酸化膜５６をエッチングし、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域以外のトンネル酸化膜５６を除去する（図１０（ｂ））。
次いで、例えばアッシングにより、フォトレジスト膜９２を除去する。
次いで、例えば８５０℃の温度で熱酸化を行い、活性領域上に、膜厚１２ｎｍのシリコン酸化膜９４を形成する。
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域及び高電圧トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域を覆い、他の領域を露出するフォトレジスト膜９６を形成する。
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜９６をマスクとしてシリコン酸化膜９４をエッチングし、中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域及び低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域のシリコン酸化膜９４を除去する（図１１（ａ））。
次いで、例えばアッシングにより、フォトレジスト膜９６を除去する。
次いで、例えば８５０℃の温度で熱酸化を行い、中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域及び低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域の活性領域上に、膜厚７ｎｍのシリコン酸化膜９８を形成する。なお、この熱酸化工程において、シリコン酸化膜９４の膜厚も増加する。
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域、高電圧トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域及び中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域を覆い、低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域を露出するフォトレジスト膜１００を形成する。
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜１００をマスクとしてシリコン酸化膜９８をエッチングし、低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域のシリコン酸化膜９８を除去する（図１１（ｂ））。
次いで、例えばアッシングにより、フォトレジスト膜１００を除去する。
次いで、例えば８５０℃の温度で熱酸化を行い、低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域の活性領域上に、膜厚２．２ｎｍのシリコン酸化膜よりなるゲート絶縁膜１０２を形成する。なお、この熱酸化工程において、シリコン酸化膜９４，９８の膜厚も増加し、高電圧トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域には合計膜厚１６ｎｍのゲート絶縁膜１０４が形成され、中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域には合計膜厚７．５ｎｍのゲート絶縁膜１０６が形成される（図１２（ａ））。
次いで、ＣＶＤ法により、例えば膜厚１８０ｎｍのポリシリコン膜１０８を成長する。
次いで、プラズマＣＶＤ法により、ポリシリコン膜１０８上に、例えば膜厚３０ｎｍのシリコン窒化膜１１０を成長する。なお、シリコン窒化膜１１０は、下層のポリシリコン膜１０８をパターニングする際の反射防止及びエッチングマスクを兼ねるものであると同時に、後述するフラッシュセルのゲート電極側面を酸化する際にロジック部分のゲート電極を保護する役割をも有する。
次いで、フォトリソグラフィー及びドライエッチングにより、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域のシリコン窒化膜１１０、ポリシリコン膜１０８、ＯＮＯ膜６０及びフローティングゲート５８をパターニングし、ポリシリコン膜１０８よりなるフラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）のゲート電極１１２等を形成する（図１２（ｂ））。
次いで、１０ｎｍ相当程度の熱酸化を行い、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）のゲート電極１１２及びフローティングゲート５８の側壁部分にシリコン酸化膜１１３ａを形成し、活性領域上にシリコン酸化膜１１３ｂを形成する。なお、活性領域上には、トンネル酸化膜５６の残膜が存在するため、活性領域上のシリコン酸化膜１１３ｂの膜厚は、実際の酸化膜厚よりも厚くなる（図２０（ａ））。
次いで、ゲート電極１１２をマスクとしてイオン注入を行い、ゲート電極１１２両側のシリコン基板１０中に、ソース／ドレイン領域１１４を形成する（図２０（ｂ））。ソース／ドレイン領域１１４は、例えば砒素イオンを、加速エネルギー５０ｋｅＶ、ドーズ量６．０×１０１４ｃｍ−２としてイオン注入することにより形成する。
なお、活性領域上に形成されているシリコン酸化膜１１３ｂは、シリコン基板１０の保護膜として機能する。活性領域上にはトンネル酸化膜５６の残膜が存在しているが、残膜の膜厚にはムラがあり、シリコン基板１０が露出していることも考えられる。改めて酸化してシリコン酸化膜１１３ｂを形成することにより、シリコン基板１０を確実に覆った状態でイオン注入を行うことができる。
次いで、９．５ｎｍ相当程度の熱酸化を再度行い、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）のゲート電極１１２及びフローティングゲート５８の側壁部分にシリコン酸化膜１１５ａを形成し、活性領域上にシリコン酸化膜１１５ｂを形成する（図２０（ｃ））。
なお、図２０（ａ）及び図２０（ｃ）の工程においてゲート電極１１２及びフローティングゲート５８の側壁部分にシリコン酸化膜１１３ａ，１１５ａを形成しているのは、主として、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）の電荷保持特性を改善するためである。
次いで、全面に、例えば熱ＣＶＤ法により、例えば膜厚１１５ｎｍのシリコン窒化膜１１６ａを堆積する（図２０（ｄ））。
次いで、シリコン窒化膜１１６ａ及びシリコン窒化膜１１０をエッチバックし、ゲート電極１１２の側壁部分に、シリコン窒化膜１１６ａよりなるサイドウォールスペーサ１１６を形成する（図２１（ａ））。この際、シリコン窒化膜１１６ａ，１１０のエッチングには、高選択比（例えばシリコン酸化膜に対して２０〜３０の選択比）のエッチング条件を用いる。高選択比のエッチング条件を用いることにより、シリコン酸化膜１１５はほとんどエッチングされず、ゲート電極１１２とサイドウォールスペーサ１１６との間に窪みが形成されるのを防止することができる。
次いで、例えば弗酸系の水溶液を用いたウェットエッチングにより、シリコン酸化膜１１５を、シリコン基板上に形成した熱酸化膜換算で約６ｎｍ程度、エッチングする。このエッチングにより、シリコン酸化膜１１５のサイドウォールスペーサ１１６端部には、エッチング量に相当する段差が形成される（図２１（ｂ））。
このエッチングでは、少なくとも、シリコン酸化膜１１５ｂの残膜が周辺トランジスタの中で最も厚いゲート絶縁膜（本実施形態の場合、ゲート絶縁膜１０４（膜厚１６ｎｍ））の膜厚と同等或いはそれ以下になるように、エッチング量を設定する。このようにエッチング量を設定する理由については、後述する。
但し、シリコン酸化膜１１５をエッチングすると、ゲート電極１１２とサイドウォールスペーサ１１６との間には窪みが形成される。この窪みが深くなると、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）の特性に悪影響を与えることが懸念される。したがって、シリコン酸化膜１１５のエッチング量は多すぎてもよくない。シリコン酸化膜１１５のエッチング量の上限は、シリコン酸化膜１１５ｂの膜厚ばらつきをも勘案して、残膜が周辺トランジスタの中で最も厚いゲート絶縁膜の膜厚以下となる最も少ないエッチング量に設定することが望ましい。
本願発明者が検討したところでは、活性領域上のシリコン酸化膜１１５の膜厚は、約２０ｎｍであった。したがって、上述のようにシリコン酸化膜１１５を６ｎｍエッチングすると残膜は１４ｎｍとなり、周辺トランジスタの最も厚いゲート絶縁膜１０４（膜厚１６ｎｍ）よりも薄くすることができる。シリコン酸化膜１１５ｂの膜厚ばらつきを厚い方に１０％見込んだとしても残膜は１６ｎｍとなり、ゲート絶縁膜１０４の膜厚とほぼ等しくすることができる。
シリコン酸化膜１１５のエッチングには、ウェットエッチングを適用することが望ましい。ゲート電極１１２やポリシリコン膜１０８が過剰なドライエッチングに曝されると表面が荒れる虞がある。かかる観点からも、ウェットエッチングが好ましい。
次いで、フォトリソグラフィー及びドライエッチングにより、高電圧トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域及び低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域のポリシリコン膜１０８をパターニングし、ポリシリコン膜１０８よりなるゲート電極１１８を形成する（図１３（ａ）、図２１（ｃ））。
次いで、フォトリソグラフィーにより、ｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１２０を形成する。
次いで、フォトレジスト膜１２０をマスクとしてイオン注入を行い、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）のソース／ドレイン領域のエクステンション１２２を形成する（図１３（ｂ））。エクステンション１２２は、例えばボロンイオンを、加速エネルギー０．５ｋｅＶ、ドーズ量３．６×１０１４ｃｍ−２として、及び、砒素イオンを、加速エネルギー８０ｋｅＶ、ドーズ量各６．５×１０１２ｃｍ−２として、基板法線から２８度傾いた４方向からイオン注入を行うことにより形成し、ポケット付きのエクステンションとする。
次いで、例えばアッシングにより、フォトレジスト膜１２０を除去する。
次いで、フォトリソグラフィーにより、ｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１２４を形成する。
次いで、フォトレジスト膜１２４をマスクとしてイオン注入を行い、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）及びｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）のソース／ドレイン領域のエクステンション１２６を形成する（図１４（ａ））。エクステンション１２６は、例えば砒素イオンを、加速エネルギー３ｋｅＶ、ドーズ量１．１×１０１５ｃｍ−２として、及び、弗化ボロン（ＢＦ２ ＋）イオンを、加速エネルギー３５ｋｅＶ、ドーズ量各９．５×１０１２ｃｍ−２として、基板法線から２８度傾いた４方向からイオン注入を行うことにより形成し、ポケット付きのエクステンションとする。
次いで、例えばアッシングにより、フォトレジスト膜１２４を除去する。
次いで、フォトリソグラフィーにより、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域を露出し、他の領域を覆うフォトレジスト膜１２８を形成する。
次いで、フォトレジスト膜１２８をマスクとしてイオン注入を行い、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）のソース／ドレイン領域のエクステンション１３０を形成する（図１４（ｂ））。エクステンション１３０は、例えば弗化ボロンイオンを、加速エネルギー１０ｋｅＶ、ドーズ量７×１０１３ｃｍ−２の条件でイオン注入を行うことにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜１２８を除去する。
次いで、フォトリソグラフィーにより、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域を露出し、他の領域を覆うフォトレジスト膜１３２を形成する。
次いで、フォトレジスト膜１３２をマスクとしてイオン注入を行い、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）のソース／ドレイン領域のエクステンション１３４を形成する（図１５（ａ））。エクステンション１３４は、例えば砒素イオンを、加速エネルギー１０ｋｅＶ、ドーズ量２×１０１３ｃｍ−２の条件で、例えばリンイオンを、加速エネルギー１０ｋｅＶ、ドーズ量３×１０１３ｃｍ−２の条件で、それぞれイオン注入を行うことにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜１３２を除去する。
次いで、フォトリソグラフィーにより、ｐチャネル高電圧トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１３６を形成する。
次いで、フォトレジスト膜１３６をマスクとしてイオン注入を行い、ｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）及びｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）のソース／ドレイン領域のエクステンション１３８を形成する（図１５（ｂ））。エクステンション１３８は、例えば弗化ボロンイオンを、加速エネルギー８０ｋｅＶ、ドーズ量４．５×１０１３ｃｍ−２の条件でイオン注入を行うことにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜１３６を除去する。
次いで、フォトリソグラフィーにより、ｎチャネル高電圧トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１４０を形成する。
次いで、フォトレジスト膜１４０をマスクとしてイオン注入を行い、ｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）及びｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）のソース／ドレイン領域のエクステンション１４２を形成する（図１６（ａ））。エクステンション１４２は、例えばリンイオンを、加速エネルギー３５ｋｅＶ、ドーズ量４×１０１３ｃｍ−２の条件でイオン注入を行うことにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜１４０を除去する（図２２（ａ））。
次いで、全面に、例えば熱ＣＶＤ法により、例えば膜厚１００ｎｍのシリコン酸化膜１４４ａを堆積する（図２２（ｂ））。
次いで、シリコン酸化膜１４４ａをエッチバックし、ゲート電極１１２及びフローティングゲート５８の側壁部分並びにゲート電極１１８の側壁部分に、シリコン酸化膜１４４ａよりなるサイドウォールスペーサ１４４を形成する。これにより、周辺トランジスタのゲート電極１１８の側壁部分には、シリコン酸化膜よりなる単層のサイドウォールスペーサ１４４が形成され、フラッシュメモリセルのゲート電極１１２及びフローティングゲート５８の側壁部分には、シリコン窒化膜よりなるサイドウォールスペーサ１１６及びシリコン酸化膜よりなるサイドウォールスペーサ１４４の二層構造よりなるサイドウォールスペーサ１４５が形成される（図２２（ｃ））。
このとき、周辺回路領域では、シリコン酸化膜１４４ａがエッチングされると同時にゲート絶縁膜１０４もエッチングされ、サイドウォールスペーサ１４４により覆われていない部分の活性領域が露出する。
一方、メモリセル領域では、シリコン酸化膜１４４ａがエッチングされると同時にシリコン酸化膜１１５もエッチングされる。そして、サイドウォールスペーサ１４５により覆われていない領域のシリコン酸化膜１１５の膜厚は、図２１（ｂ）に示すエッチング工程において周辺トランジスタの最も厚いゲート絶縁膜の膜厚と同等或いはそれ以下とされているので、周辺回路領域においてサイドウォールスペーサ１４４により覆われていない部分の活性領域が露出するまでのエッチングを行えば、メモリセル領域においてもサイドウォールスペーサ１４５により覆われていない部分の活性領域が露出する。
換言すれば、周辺トランジスタのサイドウォールスペーサ１４４の形成に必要な最小限のエッチング量でエッチングを行えば、メモリセル領域においてもサイドウォールスペーサ１４５を形成することができ、サイドウォールスペーサ１４５により覆われていない部分の活性領域を露出することができる。すなわち、本実施形態による半導体装置の製造方法では、図２１（ｂ）に示すエッチング工程を行うことにより、周辺トランジスタの活性領域を過剰にエッチング雰囲気に曝すことを防止することができ、周辺トランジスタの特性劣化を防止することができる。
次いで、フォトリソグラフィーにより、ｐチャネルトランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＭＶ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１５０を形成する。
次いで、フォトレジスト膜１５０をマスクとしてイオン注入を行い、ｐチャネルトランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＭＶ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）のソース／ドレイン領域１５２を形成する（図１６（ｂ））。同時に、このイオン注入により、ｐチャネルトランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＭＶ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）のゲート電極１１８は、ｐ型にドーピングされる。ソース／ドレイン領域１５２は、例えばボロンイオンを、加速エネルギー５ｋｅＶ、ドーズ量４×１０１５ｃｍ−２の条件でイオン注入を行うことにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜１５０除去する。
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域及びｎチャネルトランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＭＶ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１４６を形成する。
次いで、フォトレジスト膜１４６をマスクとしてイオン注入を行い、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）及びｎチャネルトランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＭＶ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）のソース／ドレイン領域１４８を形成する（図１７（ａ））。同時に、このイオン注入により、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）のゲート電極１１２及びｎチャネルトランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＭＶ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）のゲート電極１１８は、ｎ型にドーピングされる。ソース／ドレイン領域１４８は、例えばリンイオンを、加速エネルギー１０ｋｅＶ、ドーズ量６×１０１５ｃｍ−２の条件でイオン注入を行うことにより形成する。
次いで、例えばアッシングにより、フォトレジスト膜１４６を除去する。
次いで、周知のサリサイドプロセスにより、ゲート電極１１２，１１８上及びソース／ドレイン領域１４８，１５２上を選択的にシリサイド化し、ゲート電極１１２，１１８上及びソース／ドレイン領域１４８，１５２上に、シリサイド膜１５３を形成する（図１７（ｂ））。例えば、まず、ウェット前処理により、活性領域上に残存するシリコン酸化膜１１５等を除去する。次いで、コバルト（Ｃｏ）膜及び窒化チタン（ＴｉＮ）膜を全面に堆積する。次いで、短時間熱処理により、シリコンが露出しているゲート電極１１２，１１８上及びソース／ドレイン領域１４８，１５２上を選択的にシリサイド化し、これら領域にコバルトシリサイド膜を形成する。次いで、未反応のコバルト膜及び窒化チタン膜を除去する。次いで、再度短時間熱処理を行い、コバルトシリサイド膜を低抵抗化する。こうして、コバルトシリサイド膜よりなるシリサイド膜１５３を形成する。
このようにして、シリコン基板１０上に、１１種類のトランジスタを完成する。
次いで、トランジスタ等が形成されたシリコン基板１０上に、絶縁膜１５４を成長後、コンタクトホール１５６、電極プラグ１５８、配線１６０等を形成し、第１層金属配線層までを完成する（図１８）。
次いで、絶縁膜の成長、配線等の形成を繰り返し行い、絶縁膜１５４上に、所望の層数の多層配線層１６２を形成する。
次いで、多層配線層１６２上に、絶縁膜１６４を成長後、コンタクトホール１６６、電極プラグ１６８、配線１７０、パッド電極１７２等を形成し、最上層金属配線層までを完成する。
次いで、配線層１７０、パッド電極１７２等が形成された絶縁膜１６４上に、パッシベーション膜１７４を形成し、半導体装置を完成する（図１９）。
このように、本実施形態によれば、サイドウォールスペーサ１１６形成後、サイドウォールスペーサ１４４の形成前に、シリコン酸化膜１１５を一部除去する工程を行い、サイドウォールスペーサ１４４下におけるシリコン酸化膜１１５の膜厚を、サイドウォールスペーサ１１６下におけるシリコン酸化膜１１５の膜厚よりも薄くするので、ソース／ドレイン領域１４８上のシリコン酸化膜１１５を、周辺トランジスタの通常の製造工程及びサリサイド工程の前処理において完全に除去することができる。したがって、ソース／ドレイン領域１４８上にシリサイド膜１５３が形成されないことが防止され、コンタクト不良を抑制することができる。
また、周辺トランジスタのサイドウォールスペーサ１４４を形成する際に、シリコン酸化膜１１５の膜厚に応じてエッチング量を増加する必要はない。したがって、周辺回路形成領域をエッチング雰囲気に過剰に曝すことを防止でき、周辺トランジスタの信頼性低下を抑制することができる。
特に、本実施形態の場合のようにフラッシュメモリセルのゲート電極の側壁部分を酸化して電荷保持特性を改善する場合にあっては、活性領域上のシリコン酸化膜１１５が厚くなるため、シリコン酸化膜１１５を一部除去する効果は大きい。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、フラッシュメモリを混載するＦＰＧＡを例にして本発明の半導体装置及びその製造方法を説明したが、本発明を適用可能な半導体装置はＦＰＧＡに限定されるものではない。本発明は、フラッシュメモリセルのサイドウォールスペーサを二層構造のサイドウォールスペーサにより構成し、周辺トランジスタのサイドウォールスペーサを一層構造のサイドウォールスペーサにより構成する半導体装置に広く適用することができる。
また、上記実施形態では、フラッシュメモリを混載する半導体装置を１１種類のトランジスタにより構成したが、トランジスタの数はこれに限定されるものではない。半導体装置に搭載するトランジスタの種類は、用途に応じて増減できる。また、作成する回路も種々選択できる。
上述したとおり、本発明の特徴をまとめると以下の通りとなる。
（付記１） 半導体基板の第１の領域に形成され、第１のゲート電極を有する第１のトランジスタと、
前記第１のゲート電極の側壁部分に形成され、第１の絶縁膜よりなる第１のサイドウォールスペーサと、
前記第１のサイドウォールスペーサが形成された前記第１のゲート電極の側壁部分に形成され、第２の絶縁膜よりなる第２のサイドウォールスペーサと、
前記半導体基板と、前記第１のサイドウォールスペーサ及び前記第２のサイドウォールスペーサとの間に形成され、前記半導体基板と前記第２のサイドウォールスペーサとの間における膜厚が、前記半導体基板と前記第１のサイドウォールスペーサとの間における膜厚よりも薄い酸化膜と
を有することを特徴とする半導体装置。
（付記２） 付記１記載の半導体装置において、
前記半導体基板の第２の領域に形成され、第２のゲート電極を有する第２のトランジスタと、
前記第２のゲート電極の側壁部分に形成され、前記第２の絶縁膜よりなる第３のサイドウォールスペーサと
を更に有することを特徴とする半導体装置。
（付記３） 付記２記載の半導体装置において、
前記半導体基板と前記第２のサイドウォールスペーサとの間における前記酸化膜の膜厚は、前記第２のトランジスタのゲート絶縁膜よりも薄い
ことを特徴とする半導体装置。
（付記４） 付記１乃至３のいずれか１項に記載の半導体装置において、
前記第１のゲート電極は、フローティングゲートとコントロールゲートとが積層されたスタックゲート構造を有する
ことを特徴とする半導体装置。
（付記５） 付記１乃至４のいずれか１項に記載の半導体装置において、
前記酸化膜は、前記第１のゲート電極と前記第１のサイドウォールスペーサとの間に延在する
ことを特徴とする半導体装置。
（付記６） 付記１乃至５のいずれか１項に記載の半導体装置において、
前記第１の絶縁膜は、シリコン窒化膜であり、
前記第２の絶縁膜は、シリコン酸化膜である
ことを特徴とする半導体装置。
（付記７） 第１の領域及び第２の領域を有する半導体基板上に、第１の導電膜を形成する工程と、
前記第１の領域の前記第１の導電膜をパターニングし、前記第１の領域に第１のゲート電極を形成する工程と、
熱酸化により、前記半導体基板の表面及び前記第１のゲート電極の側壁部分に酸化膜を形成する工程と、
前記酸化膜が形成された前記第１のゲート電極の側壁部分に、第１の絶縁膜よりなる第１のサイドウォールスペーサを形成する工程と、
前記第１のサイドウォールスペーサをマスクとして、前記半導体基板の前記表面に形成された前記酸化膜を除去する工程と、
前記酸化膜及び前記第１のサイドウォールスペーサが形成された前記第１のゲート電極の側壁部分に、第２の絶縁膜よりなる第２のサイドウォールスペーサを形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記８） 付記７記載の半導体装置の製造方法において、
前記酸化膜を除去する工程の後、前記第２のサイドウォールスペーサを形成する工程の前に、前記第２の領域の前記第１の導電膜をパターニングし、前記第２の領域に第２のゲート電極を形成する工程を更に有し、
前記第２のサイドウォールスペーサを形成する工程では、前記第２のゲート電極の側壁部分にも、前記第２のサイドウォールスペーサを形成する
ことを特徴とする半導体装置の製造方法。
（付記９） 付記７又は８記載の半導体装置の製造方法において、
前記第１の導電膜を形成する工程の前に、前記第１の領域に第２の導電膜を形成する工程を、
前記第１のゲート電極を形成する工程の後、前記酸化膜を形成する工程の前に、前記第１のゲート電極をマスクとして前記第２の導電膜をパターニングし、前記第２の導電膜よりなるフローティングゲートを形成する工程を
更に有することを特徴とする半導体装置の製造方法。
（付記１０） 付記７乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記酸化膜を除去する工程では、前記半導体基板の前記表面に形成された前記酸化膜のエッチング後の膜厚が、前記第２の領域に形成されるトランジスタのゲート絶縁膜の膜厚以下になるように、前記酸化膜を除去する
ことを特徴とする半導体装置の製造方法。
（付記１１） 付記７乃至１０のいずれか１項に記載の半導体装置の製造方法において、
前記第１の導電膜を形成する工程の後、前記第１のゲート電極を形成する工程の前に、前記第１の導電膜上に第３の絶縁膜を堆積する工程を更に有し、
前記酸化膜を形成する工程では、前記第３の絶縁膜を酸化マスクとして、前記半導体基板及び前記第１の導電膜を酸化する
ことを特徴とする半導体装置の製造方法。
（付記１２） 付記１１記載の半導体装置の製造方法において、
前記第１のゲート電極を形成する工程及び前記第２のゲート電極を形成する工程では、前記第３の絶縁膜をリソグラフィーの際の反射防止膜として用いる
ことを特徴とする半導体装置の製造方法。
（付記１３） 付記１１又は１２記載の半導体装置の製造方法において、
前記第３の絶縁膜は、前記第２のサイドウォールスペーサを形成する際に除去する
ことを特徴とする半導体装置の製造方法。
（付記１４） 付記７乃至１３のいずれか１項に記載の半導体装置の製造方法において、
前記第２のサイドウォールスペーサを形成する工程の後に、前記半導体基板上、前記第１のゲート電極上及び前記第２のゲート電極上に、選択的にシリサイド膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記１５） 付記７乃至１４のいずれか１項に記載の半導体装置の製造方法において、
前記酸化膜を除去する工程では、前記酸化膜をウェットエッチングによりエッチングする
ことを特徴とする半導体装置の製造方法。
（付記１６） 付記７乃至１５のいずれか１項に記載の半導体装置の製造方法において、
前記第１の絶縁膜は、シリコン窒化膜であり、
前記第２の絶縁膜は、シリコン酸化膜である
ことを特徴とする半導体装置の製造方法。
本発明の一実施形態による半導体装置の構造を示す平面図である。 本発明の一実施形態による半導体装置の構造を示す概略断面図（その１）である。 本発明の一実施形態による半導体装置の構造を示す概略断面図（その２）である。 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その９）である。 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。 本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１９）である。 従来の半導体装置の構造を示す平面図である。 従来の半導体装置の製造方法を示す工程断面図（その１）である。 従来の半導体装置の製造方法を示す工程断面図（その２）である。 従来の半導体装置の製造方法を示す工程断面図（その３）である。 従来の半導体装置の製造方法を示す工程断面図（その４）である。 従来の半導体装置の製造方法を示す工程断面図（その５）である。 従来の半導体装置の製造方法を示す工程断面図（その６）である。
符号の説明
１０…シリコン基板
２２…素子分離膜
２４，１１３，１１５…シリコン酸化膜
２６，３０，３６，４２，４６，５２，６２，６６，７０，７４…フォトレジスト膜
２８…ｎ型埋め込み不純物層
３２，３４，４０…ｐ型ウェル用不純物層
４４，４８…ｎ型ウェル用不純物層
５０…チャネルストップ層
５４，６４，６８，７２，７６…閾値電圧制御用不純物層
５６…トンネル酸化膜
５８…フローティングゲート
６０…ＯＮＯ膜
７８，８２，８６…ｐ型ウェル
８０，８４，８８，９０…ｎ型ウェル
１０２，１０４，１０６…ゲート絶縁膜
１０８…ポリシリコン膜
１１２，１１８…ゲート電極
１１４，１４８，１５２…ソース／ドレイン領域
１１６，１４４，１４５…サイドウォールスペーサ
１２２，１２６，１３０，１３４，１３８，１４２…エクステンション
１５３…シリサイド膜
１５４，１６４…絶縁膜
１５６，１６６…コンタクトホール
１５８，１６８…電極プラグ
１６０，１７０…配線層
１６２…多層配線層
１７２…パッド電極
１７４…パッシベーション膜
２００…半導体装置
２０２…主ロジック回路部
２０４…入出力回路部
２０４Ｎ，２０８Ｎ…ＮＭＯＳ部
２０４Ｐ，２０８Ｐ…ＰＭＯＳ部
２０６…フラッシュメモリセル部
２０８…フラッシュメモリセル制御回路部３００…シリコン基板
３０２…素子分離膜
３０４…ウェル
３０６，３３２，３３６…シリコン酸化膜
３０８，３１８…ポリシリコン膜
３１０，３１４，３２２，３２８，３３８，３４４…フォトレジスト膜
３１２…絶縁膜
３１６…ゲート絶縁膜
３２０…シリコン窒化膜
３２４…ゲート電極
３２６…コントロールゲート
３３０…フローティングゲート
３３４，３４８…ソース／ドレイン領域
３４０…ＬＤＤ領域
３４２…サイドウォールスペーサ
３４６…高濃度不純物領域
３５０…シリサイド膜

Claims (10)

  1. 半導体基板の第１の領域に形成され、第１のゲート電極を有する第１のトランジスタと、
    前記第１のゲート電極の側壁部分に形成され、第１の絶縁膜よりなる第１のサイドウォールスペーサと、
    前記第１のサイドウォールスペーサが形成された前記第１のゲート電極の側壁部分に形成され、第２の絶縁膜よりなる第２のサイドウォールスペーサと、
    前記半導体基板と、前記第１のサイドウォールスペーサ及び前記第２のサイドウォールスペーサとの間に形成され、前記半導体基板と前記第２のサイドウォールスペーサとの間における膜厚が、前記半導体基板と前記第１のサイドウォールスペーサとの間における膜厚よりも薄い酸化膜と
    を有することを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記半導体基板の第２の領域に形成され、第２のゲート電極を有する第２のトランジスタと、
    前記第２のゲート電極の側壁部分に形成され、前記第２の絶縁膜よりなる第３のサイドウォールスペーサと
    を更に有することを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、
    前記半導体基板と前記第２のサイドウォールスペーサとの間における前記酸化膜の膜厚は、前記第２のトランジスタのゲート絶縁膜よりも薄い
    ことを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか１項に記載の半導体装置において、
    前記第１のゲート電極は、フローティングゲートとコントロールゲートとが積層されたスタックゲート構造を有する
    ことを特徴とする半導体装置。
  5. 第１の領域及び第２の領域を有する半導体基板上に、第１の導電膜を形成する工程と、
    前記第１の領域の前記第１の導電膜をパターニングし、前記第１の領域に第１のゲート電極を形成する工程と、
    熱酸化により、前記半導体基板の表面及び前記第１のゲート電極の側壁部分に酸化膜を形成する工程と、
    前記酸化膜が形成された前記第１のゲート電極の側壁部分に、第１の絶縁膜よりなる第１のサイドウォールスペーサを形成する工程と、
    前記第１のサイドウォールスペーサをマスクとして、前記半導体基板の前記表面に形成された前記酸化膜を除去する工程と、
    前記酸化膜及び前記第１のサイドウォールスペーサが形成された前記第１のゲート電極の側壁部分に、第２の絶縁膜よりなる第２のサイドウォールスペーサを形成する工程と
    を有することを特徴とする半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、
    前記酸化膜を除去する工程の後、前記第２のサイドウォールスペーサを形成する工程の前に、前記第２の領域の前記第１の導電膜をパターニングし、前記第２の領域に第２のゲート電極を形成する工程を更に有し、
    前記第２のサイドウォールスペーサを形成する工程では、前記第２のゲート電極の側壁部分にも、前記第２のサイドウォールスペーサを形成する
    ことを特徴とする半導体装置の製造方法。
  7. 請求項５又は６記載の半導体装置の製造方法において、
    前記第１の導電膜を形成する工程の前に、前記第１の領域に第２の導電膜を形成する工程を、
    前記第１のゲート電極を形成する工程の後、前記酸化膜を形成する工程の前に、前記第１のゲート電極をマスクとして前記第２の導電膜をパターニングし、前記第２の導電膜よりなるフローティングゲートを形成する工程を
    更に有することを特徴とする半導体装置の製造方法。
  8. 請求項５乃至７のいずれか１項に記載の半導体装置の製造方法において、
    前記酸化膜を除去する工程では、前記半導体基板の前記表面に形成された前記酸化膜のエッチング後の膜厚が、前記第２の領域に形成されるトランジスタのゲート絶縁膜の膜厚以下になるように、前記酸化膜を除去する
    ことを特徴とする半導体装置の製造方法。
  9. 請求項５乃至８のいずれか１項に記載の半導体装置の製造方法において、
    前記第２のサイドウォールスペーサを形成する工程の後に、前記半導体基板上、前記第１のゲート電極上及び前記第２のゲート電極上に、選択的にシリサイド膜を形成する工程を更に有する
    ことを特徴とする半導体装置の製造方法。
  10. 請求項５乃至９のいずれか１項に記載の半導体装置の製造方法において、
    前記酸化膜を除去する工程では、前記酸化膜をウェットエッチングによりエッチングする
    ことを特徴とする半導体装置の製造方法。
JP2004054618A 2004-02-27 2004-02-27 半導体装置の製造方法 Expired - Fee Related JP4429036B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2004054618A JP4429036B2 (ja) 2004-02-27 2004-02-27 半導体装置の製造方法
US10/872,554 US7307332B2 (en) 2004-02-27 2004-06-22 Semiconductor device and method for fabricating the same
TW093118288A TWI253167B (en) 2004-02-27 2004-06-24 Semiconductor device and method for fabricating the same
KR1020040059045A KR100679962B1 (ko) 2004-02-27 2004-07-28 반도체 장치 및 그 제조 방법
US11/826,251 US7560329B2 (en) 2004-02-27 2007-07-13 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004054618A JP4429036B2 (ja) 2004-02-27 2004-02-27 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2005244086A true JP2005244086A (ja) 2005-09-08
JP4429036B2 JP4429036B2 (ja) 2010-03-10

Family

ID=34879754

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004054618A Expired - Fee Related JP4429036B2 (ja) 2004-02-27 2004-02-27 半導体装置の製造方法

Country Status (4)

Country Link
US (2) US7307332B2 (ja)
JP (1) JP4429036B2 (ja)
KR (1) KR100679962B1 (ja)
TW (1) TWI253167B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100972718B1 (ko) 2008-04-11 2010-07-27 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
US7859045B2 (en) 2005-12-14 2010-12-28 Fujitsu Semiconductor Limited Semiconductor device and method for manufacturing the same
JP2015513216A (ja) * 2012-02-16 2015-04-30 ジーノ セミコンダクター， インコーポレイテッド 第一および第二のトランジスタと方法から成っているメモリ・セル
JP2016192429A (ja) * 2015-03-30 2016-11-10 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7939420B2 (en) * 2002-08-14 2011-05-10 Advanced Analogic Technologies, Inc. Processes for forming isolation structures for integrated circuit devices
US8089129B2 (en) * 2002-08-14 2012-01-03 Advanced Analogic Technologies, Inc. Isolated CMOS transistors
US7834421B2 (en) * 2002-08-14 2010-11-16 Advanced Analogic Technologies, Inc. Isolated diode
US7825488B2 (en) * 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
US7956391B2 (en) 2002-08-14 2011-06-07 Advanced Analogic Technologies, Inc. Isolated junction field-effect transistor
US20080197408A1 (en) * 2002-08-14 2008-08-21 Advanced Analogic Technologies, Inc. Isolated quasi-vertical DMOS transistor
US8513087B2 (en) * 2002-08-14 2013-08-20 Advanced Analogic Technologies, Incorporated Processes for forming isolation structures for integrated circuit devices
US7902630B2 (en) * 2002-08-14 2011-03-08 Advanced Analogic Technologies, Inc. Isolated bipolar transistor
US7812403B2 (en) * 2002-08-14 2010-10-12 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuit devices
US7667268B2 (en) 2002-08-14 2010-02-23 Advanced Analogic Technologies, Inc. Isolated transistor
US7521316B2 (en) * 2004-09-09 2009-04-21 Samsung Electronics Co., Ltd. Methods of forming gate structures for semiconductor devices
KR100602096B1 (ko) * 2004-12-29 2006-07-19 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
US20060202299A1 (en) * 2005-03-14 2006-09-14 Win Semiconductors Corp. Semiconductor devices integrating high-voltage and low-voltage field effect transistors on the same wafer
JP4558557B2 (ja) * 2005-03-31 2010-10-06 富士通セミコンダクター株式会社 不揮発性半導体記憶装置
KR100618908B1 (ko) * 2005-08-12 2006-09-05 삼성전자주식회사 게이트 저항을 개선한 반도체 소자 및 제조 방법
JP4843362B2 (ja) * 2006-04-27 2011-12-21 株式会社東芝 半導体記憶装置
KR100788370B1 (ko) * 2006-08-02 2008-01-02 동부일렉트로닉스 주식회사 플래시 메모리 소자의 스택 게이트 구조 및 그 형성 방법
KR100806796B1 (ko) * 2006-09-12 2008-02-27 동부일렉트로닉스 주식회사 이미지 센서의 제조 방법
KR100867977B1 (ko) 2006-10-11 2008-11-10 한국과학기술원 인도시아닌 그린 혈중 농도 역학을 이용한 조직 관류 분석장치 및 그를 이용한 조직 관류 분석방법
US20080116528A1 (en) * 2006-11-22 2008-05-22 Tsuneichiro Sano Semiconductor device and method of manufacturing the same
KR100800902B1 (ko) * 2006-12-21 2008-02-04 동부일렉트로닉스 주식회사 플래시 메모리 소자 제조 방법
US7868414B2 (en) * 2007-03-28 2011-01-11 Advanced Analogic Technologies, Inc. Isolated bipolar transistor
US7737526B2 (en) * 2007-03-28 2010-06-15 Advanced Analogic Technologies, Inc. Isolated trench MOSFET in epi-less semiconductor sustrate
JP4461158B2 (ja) * 2007-06-12 2010-05-12 株式会社東芝 半導体装置およびその製造方法
KR101374579B1 (ko) * 2007-08-01 2014-03-17 프리스케일 세미컨덕터, 인크. 반도체 디바이스를 제조하는 방법 및 이 방법으로 획득가능한 반도체 디바이스
CN102299062B (zh) * 2010-06-28 2013-03-20 中芯国际集成电路制造(上海)有限公司 制造半导体器件栅极侧墙的方法
US9230651B2 (en) 2012-04-08 2016-01-05 Zeno Semiconductor, Inc. Memory device having electrically floating body transitor
US20140353729A1 (en) * 2013-05-29 2014-12-04 United Microelectronics Corp. Semiconductor structure and method for forming the same
US9691883B2 (en) * 2014-06-19 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Asymmetric formation approach for a floating gate of a split gate flash memory structure
DE102015112729A1 (de) * 2015-08-03 2017-02-09 Infineon Technologies Dresden Gmbh Halbleiterbauelement mit einem lateral variierenden Dotierprofil und ein Verfahren zu dessen Herstellung
US9966382B2 (en) * 2016-08-16 2018-05-08 United Microelectronics Corp. Semiconductor structure and method for fabricating the same
US10361282B2 (en) * 2017-05-08 2019-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a low-K spacer
JP2019029448A (ja) * 2017-07-27 2019-02-21 キヤノン株式会社 撮像装置、カメラおよび撮像装置の製造方法
TWI737377B (zh) * 2020-07-01 2021-08-21 力晶積成電子製造股份有限公司 半導體結構及其製作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164736A (ja) * 1998-11-30 2000-06-16 Toshiba Corp 不揮発性半導体メモリ及びその製造方法
JP2001332640A (ja) * 2000-05-25 2001-11-30 Nec Corp 半導体記憶装置およびその製造方法
JP2003060096A (ja) * 2001-06-28 2003-02-28 Samsung Electronics Co Ltd 不揮発性メモリ素子及びその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0170515B1 (ko) 1995-09-30 1999-02-01 김광호 Gold구조를 갖는 반도체장치 및 그의 제조방법
US5707898A (en) * 1996-04-01 1998-01-13 Micron Technology, Inc. Method of forming a programmable non-volatile memory cell by providing a shielding layer over the gate sidewalls
JPH1065016A (ja) 1996-08-15 1998-03-06 Toshiba Corp 半導体装置の製造方法及び半導体装置
US6376879B2 (en) * 1998-06-08 2002-04-23 Kabushiki Kaisha Toshiba Semiconductor device having MISFETs
JP3875455B2 (ja) 1999-04-28 2007-01-31 株式会社東芝 半導体装置の製造方法
JP2001007227A (ja) * 1999-06-23 2001-01-12 Seiko Epson Corp 不揮発性半導体記憶装置
US6355524B1 (en) * 2000-08-15 2002-03-12 Mosel Vitelic, Inc. Nonvolatile memory structures and fabrication methods
JP3930256B2 (ja) * 2001-02-07 2007-06-13 スパンション エルエルシー 半導体装置及びその製造方法
DE10114243B4 (de) * 2001-03-22 2004-07-29 Heraeus Kulzer Gmbh & Co. Kg Verfahren zur Herstellung einer Prothese sowie Prothesenwerkstoff und dessen Verwendung
JP3916419B2 (ja) * 2001-07-02 2007-05-16 松下電器産業株式会社 半導体記憶装置の製造方法
JP4314452B2 (ja) 2002-02-21 2009-08-19 セイコーエプソン株式会社 不揮発性記憶装置の製造方法および半導体装置の製造方法
JP3664160B2 (ja) * 2002-10-30 2005-06-22 セイコーエプソン株式会社 半導体装置およびその製造方法
US7109079B2 (en) * 2005-01-26 2006-09-19 Freescale Semiconductor, Inc. Metal gate transistor CMOS process and method for making

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000164736A (ja) * 1998-11-30 2000-06-16 Toshiba Corp 不揮発性半導体メモリ及びその製造方法
JP2001332640A (ja) * 2000-05-25 2001-11-30 Nec Corp 半導体記憶装置およびその製造方法
JP2003060096A (ja) * 2001-06-28 2003-02-28 Samsung Electronics Co Ltd 不揮発性メモリ素子及びその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7859045B2 (en) 2005-12-14 2010-12-28 Fujitsu Semiconductor Limited Semiconductor device and method for manufacturing the same
US7964288B2 (en) 2005-12-14 2011-06-21 Fujitsu Semiconductor Limited Semiconductor device and method for manufacturing the same
KR100972718B1 (ko) 2008-04-11 2010-07-27 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
JP2015513216A (ja) * 2012-02-16 2015-04-30 ジーノ セミコンダクター， インコーポレイテッド 第一および第二のトランジスタと方法から成っているメモリ・セル
JP2016192429A (ja) * 2015-03-30 2016-11-10 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20050189606A1 (en) 2005-09-01
JP4429036B2 (ja) 2010-03-10
KR20050087705A (ko) 2005-08-31
US7560329B2 (en) 2009-07-14
US20070259491A1 (en) 2007-11-08
US7307332B2 (en) 2007-12-11
TW200529413A (en) 2005-09-01
KR100679962B1 (ko) 2007-02-08
TWI253167B (en) 2006-04-11

Similar Documents

Publication Publication Date Title
JP4429036B2 (ja) 半導体装置の製造方法
JP4850174B2 (ja) 半導体装置及びその製造方法
JP4928825B2 (ja) 半導体装置の製造方法
TWI328881B (ja)
JP5013050B2 (ja) 半導体装置の製造方法
TWI779080B (zh) 具有高介電常數金屬閘極的埋藏sonos及其之製造方法
US20120108022A1 (en) Semiconductor device including a p-channel type mos transmitter
US20050176202A1 (en) Nonvolatile semiconductor memory and making method thereof
JP2005012227A (ja) 不揮発性メモリが内蔵された単一チップデータ処理装置及びその製造方法
US9093319B2 (en) Semiconductor device and manufacturing method thereof
JP2003203999A (ja) 不揮発性半導体記憶装置およびその製造方法
JP5142476B2 (ja) 半導体装置の製造方法
JP5047786B2 (ja) 半導体装置の製造方法
US20040147099A1 (en) Method of producing semiconductor device
JP2004363443A (ja) 不揮発性半導体記憶装置及びその製造方法
US10483273B2 (en) Method of manufacturing semiconductor device
JP4056964B2 (ja) 半導体装置群及びその製造方法並びに半導体装置
JP2016051740A (ja) 半導体装置の製造方法
JP2009010110A (ja) 不揮発性メモリ及びその製造方法
JP2007165361A (ja) 半導体集積回路装置およびその製造方法
CN109698120B (zh) 制造半导体器件的方法
JP2005142362A (ja) 半導体装置及びその製造方法
JPH11204762A (ja) 半導体不揮発性記憶装置およびその製造方法
JP2005150687A (ja) 半導体記憶装置の製造方法
JP2005005508A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051026

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080728

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090316

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090512

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090713

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090818

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091116

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20091126

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20091215

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20091215

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121225

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4429036

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121225

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121225

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121225

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131225

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees