DE3884022T2 - Halbleiterspeicheranordnung. - Google Patents

Description

HINTERGRUND DER ERFINDUNG Gebiet der Erfindung
• Die vorliegende Erfindung betrifft eine Halbleiterspeicheranordnung, insbesondere eine Speicheranordnung, bei der eine Gruppe aus mehreren Speicherzellen in mehrere Speicherzellenblöcke unterteilt ist und ein Ausgangssignal jedes Speicherzellenblocks mit einer Hauptdatenleitung verbunden ist. Eine derartige Speicheranordnung ist beispielsweise aus der EP-A-0166642 bekannt.
Beschreibung des Standes der Technik
• Die herkömmlichen statischen RAMs großer Kapazitat von beispielsweise 256 Kilobit bestehen meist aus 512 Zeilen und 512 Spalten. Aufgrund der zur Erzielung einer höheren Geschwindigkeit bestehender Notwendigkeit der Verkürzung der Bitleitungen jedoch ist der neueste Trend in Richtung Erhöhung der Anzahlspalten, beispielsweise zu 256 Zeilen und 1024 Spalten zu beobachten. Eine solche numerische Erhöhung der Spalten hat zur Folge, daß die Zahl der durch eine einzige wortleitung auswahlbaren Speicherzellen ebenfalls erhöht wird, was folglich eine Erhöhung des Stromverbrauchs mit sich bringt. Zur Lösung dieses Problems ist ein anderer neuer Trend in Richtung Reduzierung der durch eine einzige wortleitung auswählbaren Speicherzellen zu beobachten.
• Figur 4 zeigt eine schematische Schaltungsanordnung eines beispielhaften derartigen statischen RAM 1a. Mit 2 ist eine Speicherzellengruppe bezeichnet, die aus in 256 Reihen und 1024 Spalten angeordneten Speicherzellen besteht. Die Speicherzellen gruppe 2 ist in mehrere Speicherzellenblöcke 21 bis 28 unterteilt (bei diesem Beispiel sind es acht Blöcke, jedoch ist die Anzahl nicht auf acht beschrankt, sondern kann 16 oder vier betragen), und jeder dieser Speicherzellenblocke 2&sub1; bis 2&sub8; besteht aus zwei in 256 Reihen und 128 Spalten angeordneten Speicherzellen, so daß 128 Speicherzellen durch eine einzige Wortleitung auswählbar sind.
• Neben den Speicherzellenblöcken 2&sub1;, 2&sub2;, ...2&sub8; sind Abtastverstärkerblöcke SA1, SA2, ... bzw. SA8 angeordnet, und die aus den Speicherzellen über ein Paar Bit leitungen ausgelesenen Daten sind über einen durch ein Spaltenauswahlsignal gesteuerten MOSFET einer lokalen Datenleitung zugeführt. Das aus der lokalen Datenleitung erhaltene Signal wird von den Abtastverstärkerblöcken SA1, SA2, ... SA8 verstärkt. Mit BS1, BS2, ... BS8 sind Blockauswahlblöcke bezeichnet, die dazu dienen, das Ausgangssignal des Abtastverstärkerblocks SA in Abhängigkeit von einem Blockauswahlsignal durchzulassen. Sämtliche Ausgangsanschlüsse der Blockauswahlblöcke BS1, BS2, ... BS8 sind mit einer Hauptdatenleitung 4 verbunden.
• Es sind auch eine Datenhalteschaltung 5a zum Halten des dazu über die Hauptdatenleitung 4 übertragenen Datensignals, eine Ausgangspufferschaltung 6 und ein Ausgangsanschluß 7 gezeigt.
• Figur 5 zeigt eine besondere Schaltung einer beispielhaften herkömmlichen Speicheranordnung, welche die Anordnung nach Figur 4 aufweist.
• In der Figur 5 sind eine mit einem Energiezufuhranschluß (+ Vcc) über MOSFETs M1, M2 verbundene Speicherzelle 8, ein mit der Speicherzelle 8 und in der gleichen Art und Weise mit dem Energiezufuhranschluß (+ Vcc) verbundenes Paar Bitleitungen B, und ein Ausgleichs-MOSFET M3 gezeigt, der zwischen ein Paar Bitleitungen B, geschaltet ist und zum Kurzschließen der Bitleitungen B, in Abhängigkeit von einem Ausgleichssignal dient.
• Mit den Bitleitungen B, sind ein Paar lokale Datenleitungen 9, über MOSFETs M4, M5 verbunden. Die MOSFETs M4, M5 dienen zum Anschließen der lokalen Datenleitungen 9, an die Bitleitungen B, in Abhängigkeit von einem Spaltenauswahlsignal. Ein MOSFET M6 wirkt so, daß er zwischen den lokalen Datenleitungen 9, ausgleicht, und ist in der gleichen Art und Weise wie der MOSFET M3 durch ein Ausgleichssignal gesteuert. Das über die lokalen Datenleitungen 9, ausgelesene Signal wird durch den Abtastverstärkerbiock SA verstärkt. Der Abtastverstärkerblock SA besteht aus drei Differenzverstärkern A1, A2, A3 und einem Ausgleichs-MOSFET M7. Das Ausgangssignal des Abtastverstärkerblocks SA wird über den Blockauswahlblock BS auf die Hauptdatenleitung 4 übertragen. Der Blockauswahlblock BS weist einen Schalterstromkreis auf, die aus einer Parallelschaltung eines N-Kanal- MOSFET M8 und eines P-Kanal-MOSFET M9, einer mit einem Ausgleichssignal und einem Blockauswahlsignal BS beaufschlagten NAND-Schaltung NA1 und einem Inverter 11 zum Invertieren des Ausgangssignals der NAND-Schaltung NA1 besteht. Die obengenannte Schalterschaltung ist mit Ausnahme der Ausgleichsperiode mit der bewirkten Blockauswahl aufihrem eingeschalteten Zustand gehalten.
• Eine Ausgangspuffersteuerschaltung 5a weist eine NOR-Schaltung NR1, eine NAND-Schaltung NA2 und Inverter 12, 13, 14 auf. Das Datensignal aus der Hauptdatenleitung 4 ist einem Eingangsanschluß der NOR-Schaltung NR1 zugeführt, während dem anderen Anschluß ein Ausgangssperrsignal OD zugeführt ist und ein Ausgangssignal der NOR-Schaltung NR1 zum Inverter 13 übertragen wird. Das Datensignal aus der Hauptdatenleitung 4 ist auch einem Eingangsanschluß der NAND-Schaltung NA2 zugeführt, während ein durch Invertieren des Ausgangssperrslgnals OD durch den Inverter 12 erhaltenes Signal dem anderen Eingangsanschluß zugeführt ist und das Ausgangsanschluß der NAND-Schaltung NA2 zum Inverter 14 übertragen wird.
• Eine Ausgangspufferschaltung 6 weist einen P-Kanal-MOSFET M10 und einen M-Kanal-MOSFET M11 auf. Das Ausgangssignal des Inverters 3 ist dem Gate des MOSFET M10 zugeführt, während das Ausgangssignal des Inverters 4 dem Gate des MOSFET M11 zugeführt ist und die Verbindung der MOSFETs M10 und M11 mit dem Ausgangsanschluß 7 verbunden ist.
• Bei der Speicheranordnung in der Ausführung nach Figur 4 können die Bitleitungen durch die Reduktion der Anzahl der durch eine einzelne Wortleitung auswählbaren Speicherzellen verkürzt werden. Da jedoch die Hauptdatenleitung 4 entsprechend länger gemacht ist, ist es bei Verwendung dieser Technik schwierig, eine ausreichend hohe Geschwindigkeit zu erhalten.
• Im Hinblick auf das obige Problem wurde eine verbesserte Technik durch zusätzliches Vorsehen einer Voraufladungsschaltung erdacht. Diese Voraufladungsschaltung ist durch einen auf der Basis des Ausgangssignal eines AÜD (Adressenübergangsdetektor) erzeugten Impulses (Ausgleichssignal) betrieben, wobei die Hauptdatenleitung auf die Hälfte der Versorgungsspannung Vcc voraufgeladen wird. Die Figur 6 (A) zeigt ein Beispiel einer solchen Voraufladungsschaltung und Figur 6 (B) ist ein Ablaufdiagramm dafür. Es sind ein Inverter I5 zum Invertieren des aus der Speicherzelle ausgelesenen und durch den Abtastverstärker verstärkten Datensignals und ein durch einen Impuls φ1 gesteuerter und zum Kurzschließen des Eingangs und Ausgangs des Inverters I5 dienender Schalterstromkreis SW1 gezeigt. Der Inverter I5 weist eine CMOS-Konfiguration auf, die einen P-Kanal-MOSFET und einen N-Kanal-MOSFET umfaßt und so ausgebildet ist, daß sie eine Ausgangsspannung erzeugt, die gleich der Hälfte der Versorgungsspannung Vcc ist, wenn sein Eingang und Ausgang durch den Schalterstromkreis SW1 kurzgeschlossen sind. Das Ausgangssignal aus dem Inverter I5 wird über einem Schalterstromkreis SW2 auf eine Halteschaltung 10 übertragen.
• Beim Betrieb der Voraufladungsschaltung steigen beide Impulse φ1 und φ2 gleichzeitig an, um während des Einschaltens des Schalterstromkreises SW2 zum elektrischen Anschließen der Hauptdatenleitung 4 an den Ausgangsanschluß des Inverters I5 den Schalterstromkreis SW1 einzuschalten, um dadurch den Eingang und Ausgang des Inverters I5 kurzzuschließen. Demgemäß wird durch die Funktion des Inverters I5 die Hauptdatenleitung 4 auf ein Potential voraufgeladen, das gleich der halben Versorgungsspannung Vcc ist. Nach dem Verstreichen einer für die Aufladung erforderlichen vorbestimmten Zeit fällt der Impuls φ1 ab, um den Schalterstromkreis SW1 abzuschalten, und dann steigt der Halteimpuls LP an. Jedoch bleibt der Impuls φ2 noch hoch und das Datensignal wird durch die Halteschaltung 10 in den Zustand, bei welchem der Impuls φ1 auf "niedrig", der Impuls φ2 auf "hoch" und der Halteimpuls LP auf "hoch" liegt, gehalten.
• Da die Hauptdatenleitung auf diese Weise durch die Voraufladungsschaltung voraufgeladen wird, kann die Übertragung des Datensignals auf der Datenleitung beschleunigt und demzufolge die Lesegeschwindigkeit erhöht werden.
• Indessen ist es bei dem herkömmlichen Beispiel nach Figur 5, bei welchem die Hauptdatenleitung 4 nicht voraufgeladen wird, unmöglich, die Grenze zu eliminieren, die bei der vorher erwähnten Vergrößerung der Schnelligkeit aufgrund der verlängerten Hauptdatenleitung 4 existiert.
• Die gewünschte Schnelligkeit kann durch Hinzufügen der in Figur 6 gezeigten Voraufladungsschaltung gehalten werden. Aufgrund der Voraufladungsschaltungs-Konfiguration, bei welcher der Inverter I5, der Schalterstromkreis SW2 und die Halteschaltung 10 in den Datensignalübertragungsweg eingesetzt sind, folgt jedoch, daß das Datensignal über den Inverter I5, den Schalterstromkreis SW2 und die Halteschaltung 10 auf die Ausgangsseite übertragen wird. Folglich tritt als natürliches Resultat eine Übertragungsverzögerung des Datensignals auf. Selbst wenn die Schnelligkeit durch eine solche Voraufladung vergrößert werden kann, muß deshalb die durch den Signaldurchgang durch den Inverter I5 und die Halteschaltung 10 verursachte Verzögerung subtrahiert werden, so daß die Schnelligkeit nicht effektiv verbessert wird.
• Überdies sind aufgrund der Notwendigkeit der Erzeugung besonderer Impulse, wie beispielsweise der Impulse φ1, φ2 und des Halteimpulses LP insbesondere Schaltungen zur Erzeugung solcher Impulse erforderlich, welche konsequenter Weise die Schaltungskonfiguration komplizierter machen.
ZUSAMMENFASSUNG DER ERFINDUNG
• Halbleiterspeicheranordnungen gemäß der Erfindung sind im Anspruch 1 und im Anspruch 2 angegeben. Eine Gruppe aus mehreren Speicherzellen ist in mehrere Speicherzellenblöcke unterteilt, und ein Ausgang jedes Speicherzellenblocks ist mit einer Hauptdatenleitung verbunden. Die Speichereinrichtung ist mit einer Voraufladungsschaltung zum Zweck der effektiven Erhöhung der Lesegeschwindigkeit ohne Verkomplizierung der Schaltungskonfiguration ausgestattet, wobei die Voraufladungsschaltung synchron mit einem Ausgleichssignal eine mittlere Pegelspannung ausgeben kann, die zwischen einem hohen Pegel und einem niedrigen Pegel der Hauptdatenleitung liegt, und die Voraufladungsschaltung ist parallel zur Hauptdatenleitung geschaltet.
Kurze Beschreibung der Zeichnungen
• Die Figuren 1 bis 3 zeigen eine beispielhafte Ausführungsform,welche die Halbleiterspeicheranordnung dervorliegenden Erfindung darstellt, wobei Figur 1 ein Schaltbild, Figur 2 ein Anordnungsplan der Speicheranordnung und Figur 3 ein Ablaufdiagramm zur Erklärung des Betriebs ist;
• Figur 4 ist ein Anordnungsplan einer bekannten Speicheranordnung zur Erklärung des den Hintergrund bildenden Standes der Technik;
• Figur 5 ist ein Schaltbild eines herkömmlichen Beispiels; und
• Figur 6 (A) und (B) zeigen ein Beispiel, bei welchem (A) ein Schaltbild einer Voraufladungsschaltung und (B) ein Ablaufdiagramm ist.
Beschreibung der bevorzugten Ausführungsbeispiele
• Bei einem Versuch zur Lösung der obengenannten Probleme liegt ein wichtiges Merkmal bzw. eine wichtige Eigenschaft der Halbleiterspeicheranordnung gemäß der vorliegenden Erfindung im Vorsehen einer Voraufladungsschaltung, die synchron mit einem Ausgleichssignal mit einer Spannung mittleren Pegels abgibt, die zwischen dem hohen und niedrigen Pegel einer Hauptdatenleitung liegt, wobei der Ausgang der Voraufladungsschaltung parallel zur Hauptdatenleitung geschaltet ist. Gemäß der Halbleiterspeicheranordnung, bei welcher die Voraufladungsschaltung parallel zur Speicherzellen-Hauptdatenleitung geschaltet ist, erhöht die Voraufladungsschaltung die Datensignal-Lesegeschwindigkeit beim Ausgleich, bewirkt jedoch wegen ihrer Nichtexistenz im Datensignalübertragungsweg keine Verzögerung im Signal. Folglich kann das Lesen des Datensignals effektiv zur Erzielung einer ausreichenden Schnelligkeit beschleunigt werden.
• Da überdies die Voraufladungsschaltung in Abhängigkeit von einem Ausgleichssignal betrieben wird und ihre Tätigkeit während des Ausgleichs ausführt, besteht keine Notwendigkeit für die Erzeugung eines besonderen Impulses für eine solche Tätigkeit. Deshalb erfüllt allein die Hinzufügung der Voraufladungsschaltung die Erfordernisse und es ist keinerlei besondere Schaltung zur Erzeugung eines Impulses zum Betrieb der Voraufladungsschaltung notwendig, um eventuell eine unerwünschte Komplikation der Schaltungskonfiguration in der Speicheranordnung zu verhüten.
• Im folgenden wird die Halbleiterspeicheranordnung gemäß der vorliegenden Erfindung unter Bezugnahme auf die in den beigefügten Zeichnungen gezeigten bevorzugten Ausführungsbeispiele detailliert beschrieben.
• Figur 1 ist ein Schaltbild einer exemplarischen Ausführungsform, welche die Speicheranordnung der Erfindung darstellt.
• Im Vergleich zur obengenannten Speicheranordnung nach Figur 5 weist diese Speicheranordnung einen ersten Unterschied im Vorsehen einer Voraufladungsschaltung und einen zweiten Unterschied in dem Punkt auf, daß logische Schwellenspannungen eine NOR- Schaltung NR1 und einer NAND-Schaltung NA2 in einer Datenhalteschaltung 5 verschieden zueinander eingestellt sind. Die zwei Anordnungen weisen jedoch im Hinblick auf die anderen Punkte eine gemeinsame Konfiguration auf. Da solche gemeinsamen Punkte oben bereits beschrieben worden sind, wird hier eine erneute Erklärung fortgelassen, und es wird unten nur eine detaillierte Beschreibung allein der Unterschiede gegeben.
• In der Figur 1 ist mit 11 eine Voraufladungsschaltung bezeichnet, die Inverter 16, 17 und MOSFETs M12 bis M17 aufweist. Der MOSFET M12 ist ein P-Kanal-FET, dessen Gate ein Ausgangssignal des Inverters 16 zum Invertieren eines CS . -Signals zugeführt ist, welches das logische Produkt eines Chipauswahlsignals CS und eines Invertersignals eines Schreibfreigabesignals WE ist. Die Drain des MOSFET M12 ist mit dem Energieversorgungsanschluß (+ Vcc) verbunden, und seine Source ist mit der Drain des P-Kanal-MOSFET M13 verbunden. Indessen ist die Source des MOSFET M13 mit der Source des N-Kanal-MOSFET M14 verbunden, und sein Gate ist mit dem Gate des MOSFET M14 verbunden. Die Drain des MOSFET M14 ist mit der Source des N-Kanal-MOSFET M15 verbunden, dessen Drain geerdet ist. Dem Gate des MOSFET M15 ist das genannte Signal CS . zugeführt.
• Die MOSFETs M12 bis M15 wirken als CMOS-Inverter, der betrieben wird, wenn das Signal CS . "hoch" ist, und sein Eingang und Ausgang sind über einen aus einer Parallelschaltung des N-Kanal- MOSFET M16 und des P-Kanal-MOSFET M17 derart verbunden, daß die Hälfte der Versorgungsspannung Vcc ausgegeben wird, wenn der Schalterstromkreis eingeschaltet ist. Der aus den MOSFETs M16 und M17 bestehende Schalterstromkreis wird durch ein Ausgleichssignal gesteuert und eingeschaltet, wenn dieses Signal "niedrig" ist, beispielsweise während des Ausgleichs. Der Ausgangsanschluß des Schalterstromkreis ist mit der Hauptdatenleitung 4 verbunden.
• Die Voraufladungsschaltung 11 wirkt in Abhängigkeit von dem Ausgleichssignal so, daß sie die Speicherzellen-Hauptdatenleitung 4 auf ein Potential (2,5 V) auflädt, das die Hälfte der Versorgungsspannung Vcc (5 V) ist.
• Mit 5 ist eine Datenhalteschaltung bezeichnet, die im wesentlichen die gleiche Konfiguration wie die Ausgangspuffersteuerschaltung 5a in der herkömmlichen ersten Speicheranordnung nach Figur 5 aufweist, jedoch liegt ein einziger unterschied in dem Punkt, daß anders als bei der Ausgangspuffersteuerschaltung 5a die logischen Schwellenspannungen der NOR-Schaltung NR1 und der NAND-Schaltung NA2 verschieden zueinander eingestellt sind. Insbesondere weist die NOR-Schaltung NR1 in der Datenhalteschaltung 5 eine Schwellenspannung von 2 V auf, während die NAND-Schaltung NA2 eine Schwellenspannung von 3 V hat. Der Grund für die Wahl der zueinander verschiedenen logischen Schwellenspannungen basiert auf der Tatsache, daß die Datenhalteschaltung 5 während des Voraufladungsbetriebs dazu fähig gehalten wird, daß sie ein Ausgangssignal zum Ausschalten der beiden die Ausgangspufferschaltung 6 bildenden MOSFETs M10 und M11 erzeugt. Wenn die logischen Schwellenspannungen sowohl der NOR-Schaltung NR1 als auch der NAND-Schaltung NA2 in der Datenhalteschaltung 5 auf 2,5 V eingestellt sind, wird die Hauptdatenleitung 4 auf ein Potential um 2,5 V voraufgeladen, so daß der Ausgangssignalpegel der Datenhalteschaltung 5 und folglich jener der Ausgangspufferschaltung 6 nur durch das Vorhandensein eines leichten Rauschens variiert werden, wodurch der Pegel des Ausgangsanschlusses 7 extrem unstabil gehalten wird. Dieses Phänomen ist unerwünscht, da es dem Benutzer eine unnötige Unannehmlichkeit bereitet. Im Hinblick auf die erwähnten Umstände wird die Schwellenspannung der NOR-Schaltung NR1 auf 2 V eingestellt, während die Schwellenspannung der NAND-Schaltung NA2 wie beschrieben auf 3 V eingestellt wird, so daß dann, wenn der Pegel der voraufgeladenen Hauptdatenleitung 4 die 2,5 V oder so erreicht hat, das Ausgangssignal der NOR-Schaltung NR1 auf "niedrig" geschaltet wird, während das Ausgangssignal der NAND-Schaltung NA 2 auf "hoch" geschaltet wird, wobei der P-Kanal-MOSFET M10 und der N-Kanal- MOSFET M11 in der Ausgangspufferschaltung 6 beide ausgeschaltet sind. Wenn infolgedessen die MOSFETs M10 und M11 so ausgebildet oder eingerichtet werden, daß sie während der Voraufladungsperiode ausgeschaltet sind, wird das Datensignal vor einer Übertragung so gehalten, daß es den Ausgangspegel konsequent stabilisiert, da die Kapazität der mit dem Ausgangsanschluß 7 verbundenen Last der Speicheranordnung relativ groß ist, beispielsweise 30 pF. Deshalb ist im Hinblick auf die Anwendung der Speicheranordnung der Benutzer frei von jeglichen Unannehmlichkeiten gehalten, die sonst durch die Ausgangspegelvariation während der Voraufladungsperiode verursacht werden können.
• Figur 2 ist ein Anordnungsplan der Speicheranordnung. Der Unterschied zwischen dieser Darstellung und dem oben genannten Anordnungsplan nach Figur 5 liegt im Vorhandensein der Voraufladungsschaltung 11.
• Figur 3 ist ein Zeitablaufdiagramm, welches die Arbeitsweise zeigt, die ausgeführt wird, wenn der Pegel der Hauptdatenleitung 4 aufgrund eines Adressenübergangs von "hoch" auf "niedrig" geschaltet wird.
• Ein Adressenübergang wird von einer Änderung des Adressensignals derart detektiert, daß in Abhängigkeit von einem solchen Adressenübergang ein Ausgleichssignal mit einer gewissen Impulsdauer erzeugt wird. Dann wird die Speicherzellen-Halbdatenleitung 4 mit einem "hohen" Pegel von +5V durch die Voraufladungsschaltung 11 auf ein mittleres Potential von +2,5 V voraufgeladen.
• Nach einem Abfall des Ausgleichssignals φE wird der Pegel der Hauptdatenleitung 4 entsprechend dem Inhalt des neu ausgelesenen Datensignals vom mittleren Potential auf einen anderen Pegel (den "hohen" Pegel in diesem Fall) geändert. In der Speicheranordnung nach Figur 5, wo keine Voraufladung ausgeführt wird, wie sie durch eine strichpunktierte Linie mit doppelten Punkten gezeigt ist, wird der Pegel des früheren Datensignals auf den Pegel geändert, deren Inhalt des neu ausgelesenen Datensignals entspricht. Im Vergleich mit dem obigen wird der mit der Voraufladung ausgeführte Datensignalübergang von der Zeit t beschleunigt, um folglich die Schnelligkeit zu vergrößern.
• Obgleich die Voraufladung auch durch eine andere Voraufladungsschaltung der in Figur 6 (A) gezeigten Konfiguration möglich ist, wird diese Voraufladungsschaltung so in den Datensignalübertragungsweg eingesetzt, daß das Datensignal durch viele Stufen hindurchgeht, da es über den Inverter I5, den Schalter-Stromkreis SW2 und die Halteschaltung 10 der Voraufladungsschaltung zur Ausgangsseite übertragen wird. Folglich ist es natürlich, daß jedes Mal, wenn das Datensignal durch jede Stufe der Schaltung hindurchgeht, eine Verzögerung im Datensignal verursacht wird. Selbst wenn durch eine solche Voraufladung die Lesegeschwindigkeit erhöht werden kann, ist demgemäß gleichzeitig die Verzögerung unvermeidbar, so daß eventuell keine effektive Vergrößerung der Schnelligkeit erzielt wird.
• Im Gegensatz dazu ist gemäß der Speicheranordnung nach der vorliegenden Erfindung der Ausgang der Voraufladungsschaltung 11 parallel zur Hauptdatenleitung geschaltet und deshalb geht das Datensignal nicht durch die Voraufladungsschaltung 11. Dies hat zur Folge, daß die Voraufladungsschaltung kein Faktor wird, der eine Verzögerung des Datensignals verursacht, und aufgrund ihrer Voraufladungswirkung allein zur Erhöhung der Lesegeschwindigkeit dient. Folglich wird es möglich, in der Speicheranordnung nach der vorliegenden Erfindung eine effektive Beschleunigung der Signallesegeschwindigkeit zu erzielen.
• Bei den meisten der herkömmlichen Speicheranordnungen ist an den Daten-Ausgangsanschluß 7 üblicherweise ein Widerstand angeschlossen. Bei einer solchen Schaltungskonfiguration ist es bekannt, daß eine ausreichende Schnelligkeit mit einer Milderung eines andrängenden Stroms realisiert werden kann, in dem die MOSFETs der Ausgangspufferschaltung zeitweilig dazu veranlaßt werden, während des Ausgleichs eine hohe Impedanz zu haben. Es ist jedoch generell schwierig, eine solche zeitliche Abstimmung exakt einzustellen, und es ist häufig aufgetreten, daß eine ungenaue Zeiteinstellung die Zugriffszeit verlängert. Gemäß der Speicheranordnung nach der vorliegenden Erfindung werden, wenn die Hauptdatenleitung durch die Voraufladungsschaltung voraufgeladen wird, die zwei MOSFETs der Ausgangspufferschaltung, wie früher erwähnt, dazu veranlaßt, durch die Funktion der Datenhalteschaltung 5 automatisch eine hohe Impedan zu haben. Und in Abhängigkeit von einem in die Hauptdatenleitung eingegebenen neuen Datensignal wird der Zustand der Datenhalteschaltung 5 so geändert, daß er mit einem solchen Datensignal korespondiert, wobei das Datensignal unter der Bedingung, daß einer der MOSFETs der Ausgangspufferschaltung 6 auf einer niedrigen Impedanz gehalten wird, übertragen wird. Ein solcher Betrieb wird ohne die Notwendigkeit eines besonderen Steuersignals automatisch ausgeführt. Deshalb kann die Ausgangspufferschaltung durch die Datenhalteschaltung schnell mit Leichtigkeit betrieben werden, wobei kein externes Steuersignal erforderlich ist.
• Wie oben beschrieben, werden bei der Halbleiterspeicheranordnung nach der vorliegenden Erfindung, bei welcher eine Gruppe mehrerer Speicherzellen in mehrere Speicherzellenblöcke unterteilt sind, die in jeder Speicherzelle gespeicherten Daten solcher Blöcke durch Bitleitungen und lokale Datenleitungen ausgelesen, und der Ausgang jedes Speicherzrellenblocks ist mit einer Hauptdatenleitung verbunden. Das Merkmal der vorliegenden Erfindung liegt im Vorsehen einer Voraufladungsschaltung, die synchron mit einem Ausgleichssignal eine Spannung mittleren Pegels erzeugt, die zwischen einem hohen Pegel und einem niedrigen Pegel der Hauptdatenleitung liegt, wobei der Ausgangsanschluß der Voraufladungsschaltung parallel zur Hauptdatenleitung geschaltet ist.
• Deshalb kann gemäß der Speicheranordnung nach der vorliegenden Erfindung, bei welcher die Voraufladungsschaltung parallel zur Hauptdatenleitung geschaltet ist, die Voraufladungsschaltung die Datensignal-Lesegeschwindigkeit mit Ausgleich beschleunigen, während sie aus dem Datensignalübertragungsweg herausgehalten ist, um eventuelle jegliche Verzögerung des Signals zu verhüten und folglich eine effektive Vergrößerung der Schnelligkeit beim Auslesen des Datensignals zu erzielen.
• Da überdies die Voraufladungsschaltung ihren Betrieb während des Ausgleichs in Abhängigkeit von einem Ausgleichssignals ausführt, besteht keine Notwendigkeit zur Erzeugung irgendeinem besonderen Impulses für einen solchen Betrieb. Folglich besteht nur das Erfordernis der Hinzufügung der Voraufladungsschaltung zum Ausführen einer solchen Voraufladungsoperation, wahrend keine besondere Schaltung zum Erzeugen eines Impulses zum Betrieb der Voraufladungsschaltung erforderlich ist und folglich eine Komplizierung relativ zur Schaltungskonfiguration der Speicheranordnung verhütet ist.
• Es versteht sich, daß bei der Anordnung nach der Erfindung verschiedene Modifikation und/oder Weiterbildungen gemacht werden können, ohne daß von den enhaltenen und in den beigefügten Ansprüchen definierten und geschützten wesentlichen Neuheitsmerkmalen abgewichen wird.

Claims (8)

1. Halbleiterspeicheranordnung, bestehend aus:

- mehreren Speicherzellenblöcken (2&sub1; ... 2&sub8;),

- mehreren die Speicherzellenblöcke (2&sub1; ... 2&sub8;) bildenden Speicherzellen (8),

- Bitleitungen (B, ) und lokalen Datenleitungen (9, ) zum Auslesen von in den Speicherzellen (8) gespeicherten Daten, und

- einer Hauptdatenleitung (4) die mit einem Ausgang jedes Speicherzellenblocks (2&sub1; ... 2&sub8;) verbunden ist, gekennzeichnet durch

eine Voraufladungsschaltung (11), die parallel zur Hauptdatenleitung (4) und nicht in Reihe zur Verbindung zwischen den lokalen Datenleitungen und der Hauptdatenleitung geschaltet ist, wobei die Voraufladungsschaltung zur Erzeugung einer Spannung mittleren Pegels zwischen einem hohen und niedrigen Pegel der Hauptdatenleitung (4) unmittelbar vor der Erzeugung eines Leseausgangssignals dient, und wobei die Voraufladungsschaltung (11) einen Inverter (M12, M13, M14, M15) und einen Schalter (M16, M17), der zwischen einen Eingang und einen Ausgang des Inverters geschaltet ist, aufweist.

2. Halbleiterspeicheranordnung, bestehend aus:

- mehreren Speicherzellenblöcken (2&sub1; ... 2&sub8;) deren jeder aus:

- mehreren Speicherzellen

einem Paar Bitleitungen (B, ) zum Verbinden der Speicherzellen, einem Paar lokaler Datenleitungen (9, ) zum Verbinden der Bitleitungen (B, ) über einen Schalter und einem mit den lokalen Datenleitungen (9, ) verbundenen Differenzverstärker (SA) besteht,

- einer Hauptdatenleitung (4), die über einen Schalter (BS) mit einem Ausgang des Differenzverstärkers (SA) in jedem Speicherzellenblock (2&sub1; ... 2&sub8;) verbunden ist,

gekennzeichnet durch

eine Voraufladungsschaltung (11), die parallel zur Hauptdatenleitung (4) geschaltet ist und zur Erzeugung einer Spannung mittleren Pegels zwischen einem hohen und niedrigen Pegel der Hauptdatenleitung (4) unmittelbar vor der Erzeugung eines Leseausgangssignals dient,

wobei die Voraufladungsschaltung (11) einen Inverter (M12, M13, M14, M15) und einen Schalter (M16, M17), der zwischen dem Eingang und dem Ausgang des Inverters geschaltet ist, aufweist.

3. Anordnung nach Anspruch 2, gekennzeichnet durch eine mit dem Paar Bitleitungen (B, ) verbundene Ausgleichsschaltung (M3), die synchron mit der Erzeugung der Spannung mittleren Pegels mit einem Ausgleichssignal betrieben ist.

4. Anordnung nach Anspruch 3, gekennzeichnet durch eine synchron mit einem Ausgleichssignal betriebene Ausgleichsschaltung (M6), die mit dem Paar lokaler Datenleitungen (9, ) verbunden ist.

5. Anordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Speicherzellen (8) derart asymmetrisch angeordnet sind, daß mehr Speicherzellen in Richtung von Wortleitungen als in Richtung von Bitleitungen angeordnet sind.

6. Anordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet daß die Speicherzellen (8) statische Speicherzellen sind.

7. Anordnung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet daß die Hauptdatenleitung (4) über eine Datenhalteschaltung (5) und eine Ausgangspufferschaltung (6) mit einem Ausgangsanschluß (7) verbunden ist.

8. Anordnung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet daß die mit dem Paar lokaler Datenleitungen (9, ) verbundene Ausgleichsschaltung (M6) durch ein synchron mit der Spannung mittleren Pegels erscheinendes Ausgangssignal betrieben ist.