DE3621533C2 - Integrierte Halbleiterschaltungsanordnung, insbesondere für ein DRAM, die bei geringem Leistungsverbrauch eine stabile interne Versorgungsspannung liefert - Google Patents

Description

Die Erfindung betrifft eine integrierte Halbleiterschaltungsanordnung, insbesondere für ein DRAM, mit den Merkmalen des Oberbegriffs des Patentanspruchs 1.

Eine integrierte Halbleiterschaltungsanordnung dieser Art ist aus der US 44 01 897 bekannt.

Es wurden verschiedene DRAMs (dynamische Speicher mit wahlfreiem Zugriff) entwickelt. Ein 1-MB-DRAM weist 2 Millionen oder eine noch größere Anzahl von Bauelementen auf, wobei das kleinste Element eine Breite von etwa 1,2 µm besitzt. Bei einem 4-MB-DRAM oder einem 16-MB-DRAM ist es notwendig, Bauelemente mit einer Breite von 1 µm oder kleiner herzustellen. In einem 4-MB-DRAM oder 16-MB-DRAM, welcher Transistoren enthält, muß jeder MOS-Transistor eine Kanallänge von 1 µm oder kleiner aufweisen. MOS-Transistoren mit einer derartig geringen Kanallänge haben eine unzureichende Spannungsfestigkeit. Ihre Kennlinie wird merklich verschlechtert, wenn den Transistoren eine hohe Spannung zugeführt wird. Wird eine Speiseleistungsspannung von 5 V, die allgemein üblich ist, den MOS-Transistoren zugeführt, so arbeiten die 4MB und 16MB-DRAMs instabil und unzuverlässig. Zum stabilen Betrieb brauchen sie einen Spannungswandler, um die Ausgangsspannung (5 V) der im allgemeinen verwendeten externen Leistungsquelle in eine kleinere Spannung umzuwandeln und diese kleinere Spannung den MOS-Transistoren zuzuführen.

Fig. 1 der Zeichnungen stellt ein Blockschaltbild eines DRAM dar, das einen Speiseleistungs-Spannungswandler enthält, der für Versuchszwecke entworfen oder hergestellt wurde. Der Spannungswandler ist in einem Chip (41) ausgebildet und umfaßt einen Bezugsspannungsgenerator (42), einen Fehlersignal-Verstärker (43) und eine Ausgangsschaltung (44). Der Fehlersignal-Verstärker (43) vergleicht die Bezugsspannung (VR), d. h. das Ausgangssignal des Generators (42), mit der internen Speiseleistungsspannung (VccI), d. h. mit dem Ausgangswert der Schaltung (44). Der Verstärker (43) steuert ferner die Leitung der Ausgangsschaltung (44), um VccI=VR zu machen. Die Ausgangsspannung (VccI) der Ausgangsschaltung (44) wird der DRAM-Schaltung (45) zugeführt.

Die DRAM-Schaltung (45) umfaßt einen Taktgenerator (46), Peripherieschaltungen (47) und eine Kernschaltung (48). Die interne Speiseleistungsspannung (VccI) wird dem Taktgenerator (46), den Peripherieschaltungen (47) und der Kernschaltung (48) zugeführt. (Zeilenadresse-Markierung) und (Spaltenadresse-Markierung) werden von (nicht dargestellten) externen Vorrichtungen dem Taktgenerator (46) zugeführt. Der Taktgenerator (46) erzeugt einen Bezugstakt ϕ, der den Peripherieschaltungen (47) und der Kernschaltung (48) zugeführt wird. Der größte Gleichstrom, den der Spannungswandler liefern kann, läßt sich mühelos durch Änderung des Aufbaus der Ausgangsschaltung (44) verändern oder einstellen.

Die interne Speiseleistungsspannung (VccI) (d. h. der Ausgangswert des üblichen Spannungswandlers) ändert sich, wenn ein Scheitelwert plötzlich durch die DRAM-Schaltung (45) fließt, wie dies in den Fig. 2A, 2B und 2C dargestellt ist. Genauer gesagt, wenn sich der an der Ausgangsschaltung (44) der DRAM-Schaltung (45) zugeführte Strom plötzlich erhöht, so fällt die Spannung (Vccl) (Fig. 2A) rasch ab. Dies beeinträchtigt in einem großen Ausmaß den Betrieb der DRAM-Schaltung (45).

Falls ein Spannungswandler nicht vorgesehen ist, würden die Taktimpulse gemäß Fig. 3 verzögert, wenn die der Taktschaltung (46) zugeführte Spannung abfällt. Die Daten der Fig. 3 wurden durch eine Computersimulierung erhalten. Die voll ausgezogene Linie gibt an, wieviele Taktimpulse verzögert werden, wenn die Impedanz der Speiseleistungsleitungen verhältnismäßig hoch ist, und die gestrichelte Linie gibt an, wie die Impulse verzögert werden, wenn die Impedanz vernachlässigbar niedrig ist. Die Verzögerung der Taktimpulse verlängert nicht nur die Zugangszeit des DRAMs, sondern verschlechtert auch die Betriebstoleranz des DRAMs, falls die Verzögerung im DRAM stattfindet.

Diese Probleme sind von größerer Bedeutung im DRAM (Fig. 1), wie aus Fig. 3 klar verständlich ist, obgleich Fig. 3 die Ergebnisse einer Computersimulation darstellt, die auf der Annahme basieren, daß keine Speiseleistungs-Spannungswandler verwendet werden. Infolge der Ansprechverzögerung der Speiseleistungs-Spannungswandler fällt die Spannung (VccI) beträchtlich ab und kann ihren Anfangspegel nicht in kurzer Zeit erneut einnehmen. Infolgedessen sind die Ausgangsimpulse des Taktimpulsgenerators (46) stark verzögert.

Die Ansprechkennlinie des Speiseleistungs-Spannungswandlers kann verbessert werden, indem dem Fehlersignal-Verstärker (43) ein großer Strom zugeführt wird, um dem Verstärker (43) ein großes Treibervermögen zu erteilen. Die allgemeine technische Tendenz geht jedoch dahin, den Leistungsverbrauch integrierter Schaltungen auf ein Mindestmaß zu verringern. Daher ist es erwünscht, dem Fehlersignal-Verstärker (43), der zusammen mit der DRAM-Schaltung (45) auf einem Chip (41) hergestellt ist, einen großen Strom zuzuführen.

Der Erfindung liegt die Aufgabe zugrunde, eine insbesondere für ein DRAM geeignete Halbleiterschaltungsanordnung der eingangs genannten Art zu schaffen, die bei geringem Leistungsverbrauch eine stabile interne Versorgungsspannung liefert.

Erfindungsgemäß wird diese Aufgabe mit den Merkmalen des kennzeichnenden Teils des Patentanspruchs 1 gelöst.

Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Eine vorgeschlagene integrierte Halbleiterschaltungsanordnung weist einen Speiseleistungs-Spannungswandler auf. Der Spannungswandler enthält eine Schaltung zur Stabilisierung der internen Speiseleistungsspannung.

Vorzugsweise wird ein Speiseleistungs-Spannungswandler verwendet, der einen Bezugsspannungsgenerator, einen Fehlersignal-Verstärker und eine Ausgangsschaltung umfaßt. Der Spannungswandler enthält ferner eine Schaltung zur Änderung der Größe des in den Fehlersignal-Verstärker fließenden Stroms, um die interne Speiseleistungsspannung zu stabilisieren.

Es wird ein Speiseleistungs-Spannungswandler verwendet, der eine Ausgangsschaltung zur Verringerung einer externen Speiseleistungsspannung sowie eine Schaltung zur Änderung des Leitwertes der Ausgangsschaltung unter Steuerung von Taktimpulsen aufweist, um die Spannung zu stabilisieren, die durch die Ausgangsschaltung geliefert wird und die als interne Speiseleistungsspannung verwendet wird.

Jeder der vorausgehend beschriebenen Speiseleistungs-Spannungswandler wird durch Taktimpulse gesteuert, um die interne Speiseleistungsspannung in Einklang mit der Betriebskennlinie von internen, auf die Taktimpulse ansprechenden Schaltungen zu stabilisieren. Der Speiseleistungs-Spannungswandler kann daher eine stabile interne Speiseleistungsspannung liefern, selbst wenn sich der Eingangsstrom stark ändert, während die internen Schaltungen betrieben werden. Damit dient der Spannungswandler zur Verbesserung der Betriebsgeschwindigkeit (d. h. der Zugriffszeit) und der Betriebstoleranz der integrierten Halbleiterschaltungsanordnung.

Die Ansprechkennlinie des Speiseleistungs-Spannungswandlers wird durch die Schwingungsrate (SR) des Fehlersignal-Verstärkers bestimmt. Die Schwingungsrate (SR) bestimmt sich im allgemeinen wie folgt:

SR = k · Ic/C

wobei k eine inhärente Konstante des Verstärkers, Ic der Eingangsstrom des Verstärkers und C die Eingangskapazität der Ausgangsschaltung ist. Wie aus obiger Gleichung ersichtlich ist, kann die Ansprechlinie des Spannungswandlerss durch Erhöhung des Stroms (Ic) verbessert werden. Wird der Strom (Ic) erhöht, so steigt jedoch auch der Leistungsverbrauch der Schaltungsanordnung an. Im Falle eines DRAMs fließt der Scheitelwert des Stroms nur während einer begrenzten Zeitspanne in jedem Betriebszyklus, wie aus Fig. 2B hervorgeht. Wird das DRAM als Last des Spannungswandlers betrieben, so genügt es, den Strom (Ic) nur während dieser begrenzten Zeitspanne zu erhöhen, um die Schwingungsrate (SR) anzuheben.

Daher wird bei einer Ausführungsform der Erfindung der Strom (Ic) synchron mit dem Betrieb der internen Schaltungen verändert, die als Last für den Spannungswandler arbeiten. Der Spannungswandler kann dabei die Änderungen der internen Speiseleistungsspannungen ungeachtet der plötzlichen Änderungen in den durch die internen Schaltungen fließenden Strömen verändern. Der Spannungswandler kann daher den Leistungsverbrauch der integrierten Halbleiterschaltungsanordnung verringern.

Darüber hinaus wird bei dem anderen Beispiel eines derartigen Spannungswandlers, der mit einer Ausgangsschaltung zur Verringerung der externen Speiseleistungsspannung ausgestattet ist, um eine niedrige interne Speiseleistungsspannung zu liefern, der Leitwert dieser Ausgangsschaltung mittels Taktimpulsen gesteuert, womit die Änderungen der internen Speiseleistungsspannung verringert werden.

Die integrierte Halbleiterschaltungsanordnung weist eine Speiseleistungs-Spannungswandlerschaltung auf, um eine externe Speiseleistungsspannung in eine interne Speiseleistungsspannung mit einem vorgegebenen Wert umzuwandeln, sowie interne Schaltungen, einschließlich einer Takterzeugerschaltung, die durch den internen Speiseleistungs-Spannungsausgang mittels des Speiseleistungs-Spannungswandlers betrieben wird. Die Spannungswandlerschaltung weist eine Steuersignalgeneratoranordnung zur Erzeugung von Steuersignalen in Abhängigkeit von Taktimpulsen auf, die durch die Taktgeneratorschaltung erzeugt wurden. Eine Spannungsstabilisierungseinrichtung, die durch die Steuersignale gesteuert wird, stabilisiert die interne Speiseleistungsspannung.

Bevorzugte Ausführungsformen der erfindungsgemäßen Halbleiterschaltungsanordnung sind im folgenden anhand von Fig. 4 bis 13 der Zeichnungen näher beschrieben.

Darin zeigen:

Fig. 1 ein Blockschaltbild eines DRAM-Chip mit einer zu Versuchszwecken früher vorgeschlagenen Halbleiterschaltungsanordnung,

Fig. 2A ein Diagramm zur Darstellung des zeitlichen Verlaufs der internen Spannungsversorgung (V_ccI) in der Halbleiterschaltungsanordnung nach Fig. 1 bei Änderung des Stromes (I_ccI) in internen Schaltungen,

Fig. 2B ein Diagramm zur Darstellung der zeitlichen Änderungen des Stromes (I_ccI),

Fig. 2C die Zeitpunkte, zu denen Taktimpulse erzeugt werden,

Fig. 3 ein Diagramm, wie in der herkömmlichen Halbleiterschaltungsanordnung nach Fig. 1 Taktimpulse bei Änderung der internen Versorgungsspannung ohne Vorhandensein eines Spannungswandlers verzögert werden,

Fig. 4 ein Blockschaltbild eines DRAM-Chip mit einer Halbleiterschaltungsanordnung nach einer ersten Ausführungsform der Erfindung,

Fig. 5 die Schaltung des Steuersignalgenerators des Gegenstandes gemäß Fig. 4,

Fig. 6 ein Diagramm zur Darstellung des zeitlichen Ablaufs des Betriebs des Steuersignalgenerators gemäß Fig. 5,

Fig. 7A ein Diagramm zur Darstellung des zeitlichen Verlaufs der internen Versorgungsspannung (V_ccI) bei Wirksamkeit der gemäß Fig. 4 enthaltenen Spannungswandlerschaltunng,

Fig. 7B ein Diagramm zur Darstellung des zeitlichen Verlaufs der internen Versorgungsspannung (V_ccI), wenn die Spannungswandlerschaltung nicht wirksam wäre,

Fig. 7C ein Diagramm zur Darstellung zeitlicher Änderungen des internen Stroms,

Fig. 8 die Schaltung des Fehlersignal-Verstärkers und die Ausgangsschaltung einer zweiten Ausführungsform der erfindungsgemäßen Halbleiterschaltungsanordnung,

Fig. 9 die Schaltung des Fehlersignal-Verstärkers und die Ausgangsschaltung einer dritten Ausführungsform der erfindungsgemäßen Halbleiterschaltungsanordnung,

Fig. 10 die Spannungswandlerschaltung einer vierten Ausführungsform der erfindungsgemäßen Halbleiterschaltungsanordnung,

Fig. 11 die Schaltung des Steuersignalgenerators gemäß Fig. 10,

Fig. 12A ein Diagramm zur Erläuterung der Betriebsweise der Spannungswandlerschaltung nach Fig. 10 mit Darstellung der Änderung der internen Versorgungsspannung (V_ccI),

Fig. 12B ein Diagramm zur Erläuterung der Betriebsweise der Spannungswandlerschaltung gemäß Fig. 10 mit Darstellung der Wellenform eines Steuerimpulses (ϕA),

Fig. 12C ein Diagramm zur Erläuterung der Betriebsweise der Spannungswandlerschaltung gemäß Fig. 10 mit Darstellung der Wellenform eines weiteren Steuerimpulses (ϕB),

Fig. 12D ein Diagramm zur Darstellung der Zeitpunkte, zu denen die Steuerimpulse erzeugt werden, und

Fig. 13 einen Teil der Spannungswandlerschaltung einer fünften Ausführungsform der erfindungsgemäßen Halbleiterschaltungsanordnung.

Fig. 4 stellt schematisch ein DRAM gemäß einer ersten Ausführungsform der Erfindung dar. Ein Spannungswandler ist in einem Siliziumchip (1) ausgebildet. Der Spannungswandler umfaßt eine Bezugsspannungsgeneratorschaltung (2), eine Fehlersignal-Verstärkerschaltung (3) und eine Ausgangsschaltung (4). Die DRAM-Schaltung (5), d. h. der Hauptteil des DRAM, ist ebenfalls im Chip (1) ausgebildet. Die DRAM-Schaltung (5) umfaßt einen Bezugstaktgenerator bzw. Taktgeneratorschaltung (6), Peripherieschaltungen als Lastkreis (7) und eine Kernschaltung (8). Der Fehlersignal-Verstärker (3) umfaßt einen Stromsteuersignalgenerator (9), einen CMOS-Verstärker, einen Konstantspannungsgenerator (10), p-Kanal-MOS-Transistoren (11-1, 11-2) und einen n-Kanal-MOS-Transistor (12). Der CMOS-Verstärker ist ein Stromspiegeldifferentialverstärker, der aus p-Kanal-MOS-Transistoren (13, 14) und n-Kanal-MOS-Transistoren (15, 16) besteht. Der Transistor (12) wird durch ein Steuersignal ϕG ein- und ausgeschaltet, das von einem Steuerimpulsgenerator bzw. Steuersignalgenerator (9) geliefert wird. Die MOS-Transistoren (11-1, 11-2) sind parallel geschaltet, um die Stromzufuhr aus einer externen Spannungsquelle (Vcc) zu ändern und den geänderten Strom dem CMOS-Verstärker zuzuführen. Der MOS-Transistor (11-1) wird kontinuierlich durch den Konstantstromgenerator (10) angesteuert. Im Gegensatz dazu wird der MOS-Transistor (11-2) durch die Schaltung (10) intermittierend getrieben, wenn der MOS-Transistor (12) durch das Steuersignal ϕG ein- und ausgeschaltet wird. Der Taktgenerator (6) erzeugt Takte ϕ, um die Peripherieschaltung (7) und die Kernschaltung (8) zu betreiben. Falls erforderlich, erzeugt der Generator (6) Takte synchron mit den Takten ϕ. Der Steuerimpulsgenerator (9) erzeugt einen Impuls ϕG, abhängig von Takten (ϕ′), die einen Teil der vom Taktgenerator (6) erzeugten Takte bilden.

Es sei angenommen, daß der in der DRAM-Schaltung (5) erzeugte Takt (ϕ) und der in der Schaltung (5) fließende Strom (Iccl) die in den Fig. 2B und 2C dargestellte zeitliche Beziehung aufweisen. Es reicht aus, den dem Fehlersignal Fehlerverstärker (3) zugeführten Strom nur während der Zeitspanne zwischen den Vorderflanken der Takte (ϕ1, ϕ3) und für die Zeitspanne zwischen den Vorderflanken der Takte (ϕ5, ϕ8) zu erhöhen. Um den Strom (Iccl) auf diese Weise zu erhöhen, weist der Steuerimpulsgenerator (9) ODER-Schaltungen (G1, G2), eine NOR-Schaltung (G3) und eine UND-Schaltung (G4) gemäß Fig. 5 auf. Takte (ϕ1-ϕ8) steigen an und fallen ab, wie in Fig. 6 dargestellt. Steigt der Takt (ϕ1) zu seinem hohen Pegel an, so wird ein Steuerimpuls (ϕG) mit hohem Pegel über die ODER-Torschaltungen (G1, G2) ausgegeben. Selbst nachdem der Takt (ϕ1) auf einen niedrigen Pegel abgefallen ist, hat der Takt (ϕG) einen hohen Pegel, solange das Ausgangssignal der UND-Schaltung (G4) hoch bleibt. Steigt der Takt (ϕ3) auf einen hohen Pegel an, so fällt das Ausgangssignal der NOR-Schaltung (G3) auf einen niedrigen Pegel und das Ausgangssignal der UND-Schaltung (G4) fällt ebenfalls auf niedrigen Pegel, wobei das Steuersignal (ϕG) auf niedrigen Pegel verringert wird. Steigt der Takt (ϕ5) an, so fällt der Impuls (ϕG) ab. Steigt der Takt (ϕ8) an, so fällt das Signal (ϕG) ab. Es erfolgen die Änderungen der Steuerimpulse (ϕG) gemäß Fig. 6.

Im Fehlersignal-Verstärker (3) fließt ein konstanter Strom kontinuierlich durch den MOS-Transistor (11-1). Ein Strom fließt durch den MOS-Transistor (11-2), wenn der Steuerimpuls (ϕG) auf hohem Pegel bleibt. Fließt bei Belastung der Scheitelstrom während des Betriebes der DRAM-Schaltung (5), so steigt der im Verstärker (3) fließende Strom an, wodurch der Frequenzgang des Verstärkers (3) verbessert wird und die Änderungen der internen Speiseleistungsspannung (VccI) verringert werden. Da die Zeitspanne, während welcher im Verstärker (3) ein großer Strom fließt, nur einen kleinen Bereich des Betriebszyklus der DRAM-Schaltung (5) darstellt, erhöht sich der Leistungsverbrauch des DRAMs kaum.

Fig. 7A erläutert, wie sich die der DRAM-Schaltung (5) zugeführte Spannung (VccI) ändert. Fig. 7C gibt an, wie sich dabei der Strom (IccI) ändert. Ohne den Spannungswandler würde sich die Spannung (Vccl) wie in Fig. 7B dargestellt ändern. (Die in den Fig. 7A, 7B und 7C dargestellten Wellenformen basieren auf experimentellen Daten.) Wie aus den Fig. 7A und 7B hervorgeht, kann der Spannungswandler die Änderungen der internen Speisespannung (VccI) auf ein Minimum verringern.

Bei der ersten Ausführungsform sind der MOS-Transistor (11-1), der kontinuierlich eingeschaltet ist, und der MOS-Transistor (11-2), der ein- und ausgeschaltet wird, parallel geschaltet, um den im Fehlersignal-Verstärker (3 ) fließenden Strom zu ändern. Ein weiterer parallel geschalteter MOS-Transistor kann vorgesehen sein und andere Steuersignale als ϕg können verwendet werden, um den in der Schaltung (3) fließenden Strom noch präziser zu ändern.

Fig. 8 stellt einen weiteren Fehlersignal-Verstärker (3A) dar, der bei der zweiten Ausführungsform der Erfindung verwendet wird. Der Verstärker (3A) unterscheidet sich von dem in Fig. 4 dargestellten Fehlersignal-Verstärker (3) dadurch, daß keine Baulelemente, die dem Konstantspannungsgenerator (10) und dem n-Kanal-MOS-Transistor (12) entsprechen, vorgesehen werden. Im Verstärker (3A) hat der p-Kanal-MOS-Transistor (11-1) seine Gateelektrode auf Masse gelegt und ist kontinuierlich eingeschaltet, und der p-Kanal-MOS-Transistor (11-2) wird durch Steuerimpulse () gesteuert, die durch Invertieren des Ausgangsimpulses (ϕG) mittels des Steuerimpulsgenerators (9) erhalten werden.

Fig. 9 zeigt einen weiteren Fehlersignal-Verstärker (3B), der in der dritten Ausführungsform der Erfindung verwendet wird. Der Verstärker (3B) umfaßt eine Stromspiegelschaltung mit n-Kanal-MOS-Transistoren (17, 18) und p-Kanal-MOS-Transistoren (19, 20). Er enthält ferner n-Kanal-MOS-Transistoren (21-1, 21-2). Die MOS-Transistoren (21-1, 21-2) steuern den der Stromspiegelschaltung zugeführten Strom. Der Transistor (21-1) ist mit seiner Gateelektrode an die externe Speiseleistungsspannung (Vcc) gelegt und ist kontinuierlich eingeschaltet. Der Transistor (21-2) wird durch das Steuersignal (ϕG) gesteuert.

Fig. 10 stellt einen weiteren Speiseleistungs-Spannungswandler dar, der bei der vierten Ausführungsform verwendet wird. Dieser Spannungswandler umfaßt einen Konstantspannungsgenerator (23), eine Ausgangsschaltung (24) und einen Steuerimpulsgenerator (30). Die Ausgangsschaltung (24) wird durch Taktimpulse gesteuert. Das Ausgangssignal des Konstantspannungsgenerators (23) wird der Ausgangsschaltung (24) zugeführt. Die Ausgangsschaltung (24) umfaßt einen MOS-Transistor (Q1) zur Verringerung der externen Speiseleistungsspannung (Vcc) zwecks Lieferung einer internen Speiseleistungsspannung (VccI). Die Schaltung enthält ferner MOS-Transistoren (Q2-Q5). Das Ausgangssignal des Konstantspannungsgenerators (23 ) wird den Gateelektroden der MOS-Transistoren (Q1, Q2, Q4) zugeführt. Die Drainelektroden der MOS-Tansistoren (Q2, Q4) sind mit den Sourceelektroden der MOS-Transistoren (Q3, Q5) verbunden, die ihrerseits an der externen Speiseleistungs-Spannungsquelle (Vcc) liegen. Die Gateelektroden der MOS-Transistoren (Q3, Q5) werden durch Steuerimpulse (ϕA, ϕB) gesteuert. Die Transistoren (Q2-Q5) bilden eine Schaltung zur Änderung des Leitwertes der Ausgangsschaltung (24). Steuerimpulse (ϕA, ϕB) werden durch den Steuerimpulsgenerator (30) (Fig. 11) erzeugt.

Die Fig. 12A bis 12D stellen dar, auf welche Weise die interne Speiseleistungsspannung (VccI) bei der vierten Ausführungsform der Erfindung stabilisiert wird. Der Impulsgenerator (30) (Fig. 11) erzeugt Steuerimpulse (ϕA, ϕB) aus den in Fig. 12D dargestellten Takten (ϕ″). Gemäß Fig. 12B steigt der Impuls (ϕA) abhängig vom Takt (ϕ11) an und fällt, abhängig vom Takt (ϕ17), ab. Wie in Fig. 12C dargestellt ist, steigt der Impuls (ϕB), abhängig vom Takt (ϕ13) an und fällt abhängig vom Takt (ϕ15) ab. Die Pegel beider Impulse (ϕAa, ϕB) sind derart eingestellt, daß sie sich ändern, wenn die interne Speiseleistungsspannung (VccI) durch das in den Speiseleistungsleitungen induzierte Rauschen verändert wird. Die Impulse (ϕA, ϕB) schalten jeweils die MOS-Transistoren (Q5, Q3) der Ausgangsschaltung (24) ein. Der Leitwert der Ausgangsschaltung (24) wird einzig durch die Kanalbreite des MOS-Transistors (Q1) bestimmt, solange kein Steuerimpuls der Ausgangsschaltung (24) zugeführt wird. Wird ein Steuerimpuls (ϕA) zugeführt, so steigt der Leitwert um einen Wert an, der durch die Kanalbreite des MOS-Transistors (Q4) im wesentlichen bestimmt ist. Wird ein Steuerimpuls (ϕB) zusätzlich zum Impuls (ϕA) zugeführt, so steigt der Leitwert ferner um den Wert an, der der Kanalbreite des MOS-Transistors (Q2) entspricht. Bestünde die Ausgangsschaltung (24) nur aus dem MOS-Transistor (Q1), so würde die Spannung (VccI) abfallen und anschließend ansteigen, wie dies durch die gestrichelte Linie in Fig. 12A dargestellt ist. Da die Ausgangsschaltung (24) Transistoren (Q2-Q5) zusätzlich zum MOS-Transistor (Q1) aufweist, fällt die Spannung (VccI) nicht ab, wie durch die voll ausgezogene Linie der Fig. 12A hervorgeht.

Diese vierte Ausführungsform kann ferner die Änderungen der internen Speiseleistungsspannung (VccI) noch weiter verringern.

Fig. 13 stellt einen weiteren internen Speiseleistungs-Spannungswandler gemäß der fünften Ausführungsform dar. Dieser Spannungswandler ist eine Abänderung des in Fig. 10 gezeigten Spannungswandlers und umfaßt eine Ausgangsschaltung (24′) und einen Steuerimpulsgenerator (30) (Fig. 11). Die Ausgangsschaltung (24′) umfaßt einen D/A-Umsetzer (25), einen Verstärker (26) und einen MOS-Transistor (Q1). Die Gatespannung des MOS-Transistors (Q1) wird durch Steuerimpulse (ϕA, ϕB) gesteuert, die durch den Impulsgenerator (30) erzeugt werden. Insbesondere erzeugt der D/A-Umsetzer (25) eine Spannung (Analogdaten) aus den Impulsen (ϕA, ϕB). Der Verstärker (26) verstärkt diese Spannung. Die verstärkten Spannungen werden dem Gate des MOS-Transistors (Q1) zugeführt. Die fünfte Ausführungsform kann die gleichen Vorteile wie die vierte Ausführungsform erzielen.

Bei der vierten und fünften Ausführungsform werden zwei Steuerimpulse bezüglich des Leitwertes der Ausgangsschaltung (24 oder 24′) verwendet, um die Änderungen der internen Speiseleistungsspannung (VccI) zu verringern, die sonst in zwei Stufen abfallen würde. Anstelle der zwei Steuerimpulse kann ein Steuerimpuls oder können drei oder mehr Steuerimpulse zum gleichen Zweck der Ausgangsschaltung zugeführt werden.

Die vorliegende Erfindung ist nicht auf die vorausgehend beschriebenen Ausführungsformen beschränkt und es können weitere Änderungen oder Modifizierungen gemacht werden. Beispielsweise kann der innerhalb der DRAM-Schaltung vorgesehene Taktgenerator durch eine externe Speiseleistungsspannung (Vcc) anstelle der internen Speiseleistungsspannung (VccI) betrieben werden. Ferner kann die Erfindung mit verschiedenen integrierten Schaltkreisen anstelle der DRAMs verwendet werden. Darüber hinaus kann sie mit einer integrierten Schaltkreisanordnung verwendet werden, die eine Anzahl intergrierter Schaltkreise aufweist, die Leistung zu verschiedenen Zeitpunkten verbraucht. Falls dies zutrifft, kann auch eine Anzahl von internen Speiseleistungs-Spannungswandlern vorgesehen werden, wobei jeder für eine integrierte Schaltung vorhanden ist.

Claims (17)

1. Integrierte Halbleiterschaltungsanordnung, insbesondere für ein DRAM, umfassend

• (a) eine Spannungswandlerschaltung mit Ausgangsstufe zur Umwandlung einer externen Versorgungsspannung (V_cc) in eine vorbestimmte interne Versorgungsspannung (V_ccI) und
• (b) eine an der internen Versorgungsspannung (V_ccI) anliegende Schaltungsanordnung, insbesondere ein DRAM, welche eine Taktgeneratorschaltung und einen in Abhängigkeit von Taktsignalen der Taktgeneratorschaltung arbeitenden Lastkreis, vorzugsweise eine Speichereinrichtung aufweist,

gekennzeichnet durch

• (c) einen Steuersignalgenerator (9; 30) zur Erzeugung eines Steuersignals (ϕG, ϕA, ϕB), wenn der Lastkreis (7) in Abhängigkeit von den Taktsignalen (ϕ) der Taktgeneratorschaltung (6) arbeitet, und
• (d) eine durch das Steuersignal (ϕG, ϕA, ϕB) aktivierbare, einen Abfall der internen Versorgungsspannung (V_ccI) verhindernde Steuereinrichtung (11-2; 12) zur Verringerung der Impedanz der Spannungswandlerschaltung (4) unter Last.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die durch das Steuersignal (ϕG) aktivierbare Steuereinrichtung (11-2; 12) den durch die Spannungswandlerschaltung (4) fließenden Strom zur Verbesserung von deren Ansprechcharakteristik erhöht und dadurch einen Abfall in der internen Versorgungsspannung V_ccI) aufgrund der Energieversorgung des Lastkreises unterdrückt.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Spannungswandlerschaltung (4) eine Ausgangsschaltung umfaßt zur Verminderung der externen Versorgungsspannung (V_cc), wobei die interne Versorgungsspannung (V_ccI) ausgegeben wird, daß die Steuereinrichtung (11-2; 12) eine Bezugsspannungsgeneratorschaltung (2) zur Erzeugung einer Bezugsspannung sowie eine Fehlersignal-Verstärkerschaltung (3, 3A; 3B) zum Vergleich der internen Versorgungsspannung (V_ccI) mit der Bezugsspannung und zur Steuerung eines Leitwertes der Ausgangsschaltung der Spannungswandlerschaltung (4) umfaßt zwecks Angleichung der internen Versorgungsspannung (V_ccI) an die Bezugsspannung, und daß eine durch das Steuersignal gesteuerte Spannungsstabilisierungseinrichtung vorgesehen ist zur Stabilisierung der internen Versorgungsspannung (V_ccI).

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß der Steuersignalgenerator (9) ein Steuersignal in Abhängigkeit von den Taktsignalen (ϕ) erzeugt und die Spannungsstabilisierungseinrichtung eine Stromsteuerschaltung (11-1, 11-2, 12, 21-1, 21-2) aufweist zur Änderung des von der externen Spannungsversorgung an die Fehlersignal-Verstärkerschaltung (3; 3A; 3B) fließenden Stroms entsprechend den Steuersignalen (ϕG, ϕA, ϕB).

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß der Steuersignalgenerator (9) eine Schaltung zur Erzeugung eines Steuersignals jeweils für eine vorbestimmte Zeitspanne pro Taktzyklus aufweist.

6. Schaltungsanordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß die Stromsteuerschaltung mindestens ein Stromsteuerelement (11-2, 21-2) aufweist, um Strom von der externen Spannungsversorgung an die Fehlersignal-Verstärkerschaltung (3, 3A, 3B) zu liefern und den Strom entsprechend dem Steuersignal zu steuern.

7. Schaltungsanordnung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß die Stromsteuerschaltung mehrere parallel zueinander liegende Stromzuführungspfade aufweist, um den Strom von der externen Spannungsversorgung an die Fehlersignal-Verstärkerschaltung (3, 3A, 3B) zu liefern, und mehrere jeweils in einem Stromzuführungspfad vorgesehene Stromsteuerelemente (11-11, 11-2, 21-1, 21-2) umfaßt, um den Strom entsprechend dem Steuersignal zu steuern, und daß der Steuersignalgenerator (9) eine Schaltung zur Erzeugung von Steuersignalen zum wahlweisen Betrieb der Stromsteuerelemente aufweist.

8. Schaltungsanordnung nach einem der Ansprüche 4 bis 7, dadurch gekennzeichnet, daß der Steuersignalgenerator (9) eine Logikschaltung aufweist, die an den Taktsignalen logische Operationen durchführt zur Bildung logischer Signale für deren Verwendung als Steuersignale.

9. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die durch die Steuersignale (ϕA, ϕB) aktivierbare Steuereinrichtung (Q₃, Q₅) die Impedanz der Ausgangsschaltung (24) ändert, um die innere Versorgungsspannung (V_ccI) auf einem konstanten Wert zu halten.

10. Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet, daß die Impedanz der Ausgangsschaltung (24) synchron zu Änderungen der Last veränderbar ist.

11. Schaltungsanordnung nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß die Spannungswandlerschaltung (Q1) eine Ausgangsschaltung umfaßt zur Verminderung der externen Versorgungsspannung (V_cc) und die Ausgangssteuereinrichtung eine Steuereinrichtung (Q3, Q5) zur Steuerung eines Leitwertes der Ausgangsschaltung entsprechend dem Steuersignal steuert.

12. Schaltungsanordnung nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß der Steuersignalgenerator (30) ein Steuersignal jeweils für eine vorbestimmte Zeitspanne pro Taktzyklus erzeugt.

13. Schaltungsanordnung nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, daß der Steuersignalgenerator (30) eine Logikschaltung aufweist, um an den Taktsignalen logische Operationen durchzuführen zur Bildung eines logischen Signals für dessen Verwendung als Steuersignal.

14. Schaltungsanordnung nach einem der Ansprüche 9 bis 13, dadurch gekennzeichnet, daß der Steuersignalgenerator (30) einen Signalgenerator (24′) aufweist zur Erzeugung eines in Abhängigkeit von den Taktsignalen sich ändernden analogen Steuersignals.

15. Schaltungsanordnung nach einem der Ansprüche 9 bis 14, dadurch gekennzeichnet, daß die Steuereinrichtung mehrere Leitweretsteuerelemente (23, 25) aufweist und der Steuersignalgenerator (30) eine Schaltung zur Erzeugung von Steuersignalen zum wahlweisen Betrieb der Leitwertsteuerelemente (23, 25) besitzt.

16. Schaltungsanordnung nach Anspruch 1 oder 9, dadurch gekennzeichnet, daß der Lastkreis eine MOS-DRAM-Schaltung (5) aufweist.