DE3621533A1 - Integrierte halbleiterschaltungsanordnung - Google Patents

Description

Die Erfindung betrifft eine integrierte Halbleiterschaltungsanordnung mit einem Speiseleistungs-Spannungswandler.

In jüngster Zeit wurden verschiedene 1Mb DRAMs (dynamische Speicher mit wahlfreiem Zugriff), die jeweils 2 Millionen oder mehr Elemente aufweisen, versuchsweise hergestellt. Das bei diesen DRAMs verwendete engste Elemente hatte eine Breite von etwa 1,2 µm. Zur Herstellung von 4Mb DRAMs und 16Mb DRAMs, ist es notwendig, Bauelemente mit einer Breite von 1 µm oder kleiner herzustellen. In einem 4Mb oder 16Mb DRAM, welcher MOS-Transistoren enthält, muss jeder MOS-Transistor eine Kanallänge von 1 µm oder kleiner aufweisen. MOS-Transistoren mit einer derartig kurzen Kanallänge haben eine unzureichende Spannungsfestigkeit. Ihre Kennlinie wird merklich verschlechtert, wenn den Transistoren eine hohe Spannung zugeführt wird. Wird eine Speiseleistungsspannung von 5 V, die allgemein üblich ist, den MOS-Transistoren zugeführt, so arbeiten die 4Mb und 16Mb DRAMs instabil und unzuverlässig. Zum stabilen Betrieb brauchen sie einen Spanungswandler, um die Ausgangsspannung (5 V) der im allgemeinen verwendeten externen Leistungsquelle in eine kleinere Spannung umzuwandeln und diese kleinere Spannung den MOS-Transistoren zuzuführen.

Fig. 1 stellt ein Blochschaltbild eines üblichen DRAMs dar, der einen Speiseleistungs-Spannungswandler enthält, der für Versuchszwecke entworfen oder hergestellt wurde. Der Spannungswandler ist in einem Chip (41) ausgebildet und umfasst einen Bezugsspannungsgenerator (42), einen Fehlersignal-Verstärker (43) und eine Ausgangsschaltung (44). Der Fehlersignal-Verstärker (43) vergleicht die Bezugsspannung (VR), d.h. das Ausgangssignal des Generators (42), mit der internen Speiseleistungsspannung (Vccl), d.h. mit dem Ausgangswert der Schaltung (44). Der Verstärker (43) steuert ferner die Leitung der Ausgangsschaltung (44), um Vccl = VR zu machen. Die Ausgangsspannung (Vccl) der Ausgangsschaltung (44) wird der DRAM-Schaltung (45) zugeführt.

Die DRAM-Schaltung (45) umfasst einen Taktgenerator (46), Peripherieschaltungen (47) und eine Kernschaltung (48). Die interne Speiseleistungsspannung (Vccl) wird dem Taktgenerator (46), den Peripherieschaltungen (47) und der Kernschaltung (48) zugeführt. RAS (Zeilenadresse-Markierung) und CAS (Spaltenadresse-Markierung) werden von (nicht dargestellten) externen Vorrichtungen dem Taktgenerator (46) zugeführt. Der Taktgenerator (46) erzeugt einen Bezugstakt Φ, der den Peripherieschaltungen (47) und der Kernschaltung (48) zugeführt wird. Der grösste Gleichstrom, den der Spannungswandler liefern kann, lässt sich mühelos durch Änderung des Aufbaus der Ausgangsschaltung (44) verändern oder einstellen.

Die interne Speiseleistungsspannung (Vccl) (d.h. der Ausgangswert des üblichen Spannungswandlers) ändert sich, wenn ein Scheitelwert plötzlich durch die DRAM-Schaltung (45) fliesst, wie dies in den Fig. 2A, 2B und 2C dargestellt ist. Genauer gesagt, wenn sich der an der Ausgangsschaltung (44) der DRAM-Schaltung (45) zugeführte Strom plötzlich erhöht, so fällt die Spannung (Vccl) (Fig. 2A) rasch ab. Dies beeinträchtigt in einem grossen Ausmass den Betrieb der DRAM-Schaltung (45).

Falls ein Spannungswandler nicht vorgesehen ist, würden die Taktimpulse gemäss Fig. 3 verzögert, wenn die der Taktschaltung (46) zugeführte Spannung abfällt. Die Daten der Fig. 3 wurden durch eine Computersimulierung erhalten. Die voll ausgezogene Linie gibt an, wieviele Taktimpulse verzögert werden, wenn die Impedanz der Speiseleistungsleitungen verhältnismässig hoch ist, und die gestrichelte Linie gibt an, wie die Impulse verzögert werden, wenn die Impedanz vernachlässigbar niedrig ist. Die Verzögerung der Taktimpulse verlängert nicht nur die Zugangszeit des DRAMs, sondern verengt auch die Betriebstoleranz des DRAMs, falls die Verzögerung im DRAM stattfindet.

Diese Probleme sind von grösserer Bedeutung im DRAM (Fig. 1), wie aus Fig. 3 klar verständlich ist, obgleich Fig. 3 die Ergebnisse einer Computersimulation darstellt, die auf der Annahme basieren, dass keine Speiseleistungs-Spannungswandler verwendet werden. Infolge der Ansprechverzögerung der Speiseleistungs-Spannungswandler fällt die Spannung (Vccl) beträchtlich ab und kann ihren Anfangspegel nicht in kurzer Zeit erneut einnehmen. Infolgedessen sind die Ausgangsimpulse des Taktimpulsgenerators (46) stark verzögert.

Die Ansprechkennlinie des Speiseleistungs-Spannungswandlers kann verbessert werden, indem dem Fehlersignal-Verstärker (43) ein grosser Strom zugeführt wird, um dem Verstärker (43) ein grosses Treibervermögen zu erteilen. Die allgemeine technische Tendenz geht jedoch dahin, den Leistungsverbrauch integrierter Schaltungen auf ein Mindestmass zu verringern. Daher ist es unerwünscht, dem Fehlersignal-Verstärker (43), der zusammen mit der DRAM-Schaltung (45) auf einem Chip (41) hergestellt ist, einen grossen Strom zuzuführen.

Der Erfindung liegt die Aufgabe zugrunde, eine integrierte Halbleiterschaltungsanordnung mit einem Speiseleistungs-Spannungswandler zu schaffen, die wenig Leistung verbraucht und eine stabile interne Speiseleistungsspannung liefert.

Eine erfindungsgemässe integrierte Halbleiterschaltungsanordnung weist einen Speiseleistungs-Spannungswandler auf. Der Spannungswandler enthält eine Schaltung zur Stabilisierung einer internen Speiseleistungsspannung.

Gemäss einem Aspekt der Erfindung wird ein Speiseleistungs-Spannungswandler verwendet, der einen Bezugsspannungsgenerator, einen Fehlersignal-Verstärker und eine Ausgangsschaltung umfasst. Der Spannungswandler enthält ferner eine Schaltung zur Änderung der Grösse des in den Fehlersignal-Verstärker fliessenden Stroms, um eine interne Speiseleistungsspannung zu stabilisieren.

Gemäss einem weiteren Aspekt der Erfindung wird ein Speiseleistungs-Spannungswandler verwendet, der eine Ausgangsschaltung zur Verringerung einer externen Speiseleistungsspannung sowie eine Schaltung zur Änderung des Leitwertes der Ausgangsschaltung unter Steuerung von Taktimpulsen aufweist, um die Spannung zu stabilisieren, die durch die Ausgangsschaltung geliefert wird und die als interne Speiseleistungsspannung verwendet wird.

Jeder der vorausgehend beschrieben Speiseleistungs-Spannungswandler wird durch Taktimpulse gesteuert, um eine interne Speiseleistungsspannung in Einklang mit der Betriebskennlinie von internen, auf die Taktimpulse ansprechenden Schaltungen zu stabilisieren. Der Speiseleistungs-Spannungswandler kann daher eine stabile interne Speiseleistungsspannung liefern, selbst wenn sich der Eingangsstrom stark ändert, während die internen Schaltungen betrieben werden. Daher dient der Spannungswandler zur Verbesserung der Betriebsgeschwindigkeit (d.h. der Zutrittszeit) und der Betriebstoleranz der integrierten Halbleiterschaltungsanordnung.

Die Ansprechkennlinie des Speiseleistungs-Spannungswandlers wird durch die Schwingungsrate (SR) des Fehlersignal-Verstärkers bestimmt. Die Schwingungsrate (SR) bestimmt sich im allgemeinen wie folgt:

SR = k - Ic/C

wobei k eine inhärente Konstante des Verstärkers, Ic der Eingangsstrom des Verstärkers und C die Eingangskapazität der Ausgangsschaltung ist. Wie aus obiger Gleichung klar ersichtlich ist, kann die Ansprechkennlinie des Spannungswandlers durch Erhöhung des Stroms (Ic) verbessert werden. Wird der Strom (Ic) erhöht, so steigt jedoch der Leistungsverbrauch der Schaltungsordnung an. Im Falls eines DRAMs fliesst der Scheitelwert des Stroms während einer begrenzten Zeitspanne in jedem Betriebszyklus, wie aus Fig. 2B hervorgeht. Wird der DRAM als Last des Spannungswandlers betrieben, so genügt es, den Strom (Ic) nur während dieser begrenzten Zeitspanne zu erhöhen, um die Schwingungsrate (SR) anzuheben.

Daher wird bei einem der erfindungsgemässen Spannungswandler der Strom (Ic) synchron mit dem Betrieb der internen Schaltungen verändert, die als Last für den Spannungswandler arbeiten. Der Spannungswandler kann dabei die Änderungen der internen Speiseleistungsspannungen ungeachtet der plötzlichen Änderungen in den durch die internen Schaltungen fliessenden Strömen verändern. Der Spannungswandler kann daher den Leistungsverbrauch der integrierten Halbleiterschaltungsanordnung verringern.

Darüber hinaus wird bei dem anderen Spannungswandler, der mit einer Ausgangsschaltung zur Erniedrigung einer externen Speiseleistungsspannung ausgestattet ist, um eine niedrige interne Speiseleistungsspannung zu liefern, der Leitwert dieser Ausgangsschaltung mittels Taktimpulsen gesteuert, womit die Änderungen der internen Speiseleistungsspannung verringert werden.

Die eingangs genannte Aufgabenstellung wird erfindungsgemäss durch eine integrierte Halbleiterschaltungsanordnung gelöst, die dadurch gekennzeichnet ist, dass sie eine Speiseleistungs-Spannungswandlerschaltung aufweist, um eine externe Speiseleistungsspannung in eine interne Speiseleistungsspannung mit einem vorgegebenen Wert umzuwandeln, sowie interne Schaltungen, einschliesslich einer Takterzeugerschaltung, die durch den internen Speiseleistungs-Spannungsausgang mittels des Speiseleistungs-Spannungswandlers betrieben wird, dass die Spannungswandlerschaltung eine Steuersignalgeneratoranordnung zur Erzeugung von Steuersignalen in Abhängigkeit von Taktimpulsen aufweist, die durch die Taktgeneratorschaltung erzeugt wurden, und eine Spannungsstabilisierungseinrichtung, die durch die Steuersignale gesteuert wird, um die interne Speiseleistungsspannung zu stabilisieren.

Die Erfindung wird anschliessend anhand der Zeichnungen erläutert. Es zeigen:

Fig. 1 ein Blockschaltbild eines bekannten DRAM-Chips, das einen für Versuchszwecke entworfenen Speiseleistungs-Spannungswandler enthält,

Fig. 2A eine Darstellung, auf welche Weise sich die interne Speiseleistungsspannung (Vccl) im DRAM der Fig. 1 ändert, wenn der Strom (Iccl) sich in den internen Schaltungen verändert,

Fig. 2B die Änderung des Stroms (Ivvl), abhängig von der Zeit,

Fig. 2C den jeweiligen Zeitpunkt, bei welchen Taktimpulse erzeugt werden,

Fig. 3die Art und Weise, in welcher Taktimpulse im DRAM nach Fig. 1 verzögert werden sollten, wenn sich die interne Speiseleistungsspannung ändert, falls der DRAM nicht mit einem Spannungswandler versehen wurde,

Fig. 4 ein Blockschaltbild eines DRAM-Chips mit einem Speiseleistungs- Spannungswandler, das gemäss einer ersten Ausführungsform der Erfindung ausgeführt ist,

Fig. 5 ein Schaltbild des Stromsteuersignalgenerators, der im Spannungswandler gemäss Fig. 4 verwendet wird,

Fig. 6ein Zeitdiagramm, das den Betrieb des Steuerimpulsgenerators nach Fig. 5 darstellt,

Fig. 7A, 7B und 7C die Wellenformen von Signalen, die experimentell in Verbindung mit der ersten Ausführungsform aufgzeichnet wurden und die die erfindungsgemässen Vorteile erläutern, wobei Fig. 7A angibt, wie sich die interne Speiseleistungsspannung (Vccl) ändert; Fig. 7B darstellt, wie sich die Spannung (Vccl) ändern würde, falls der Spannungswandler nicht verwendet werden würde; und Fig. 7C angibt, wie sich der interne Strom (Iccl) ändert,

Fig. 8 ein Schaltbild des Fehlersignal-Verstärkers und der Ausgangsschaltung, die in einer zweiten Ausführungsform der Erfindung verwendet werden,

Fig. 9 ein Schaltbild des Fehlersignal-Verstärkers und der Ausgangsschaltung gemäss einer dritten Ausführungform der Erfindung,

Fig. 10 den Spannungswandler zur Verwendung in einer vierten Ausführungsform der Erfindung,

Fig. 11 ein Schaltbild eines Steuerimpulsgenerators, der im Spannungswandler nach Fig. 10 verwendet wird,

Fig. 12A bis 12D die Betriebsweise des in Fig. 10 dargestellten Spannungswandlers, wobei Fig. 12A angibt, wie sich die interne Speiseleistungsspannung (Vccl) ändert, die Fig. 12B und 12C die Wellenformen der Steuerimpulse Φ A und Φ B darstellen und Fig. 12D den Zeitpunkt darstellt, an welchem die Steuerimpulse erzeugt werden, und

Fig. 13 einen Teil des Spannungswandlers zur Verwendung in einer fünften Ausführungsform der Erfindung.

Die Ausführungen der Erfindung werden anschliessend unter Bezugnahme auf die anliegenden Zeichnungen näher beschrieben.

Fig. 4 stellt schematisch ein DRAM gemäss einer ersten Ausführungsform der Erfindung dar. Ein Spannungswandler ist in einem Siliciumchip (1) ausgebildet. Der Spannungswandler umfasst einen Bezugsspannungsgenerator (2), einen Fehlersignal-Verstärker (3) und eine Ausgangsschaltung (4). Die DRAM-Schaltung (5), d.h. der Hauptteil des DRAM, ist ebenfalls im Chip (1) ausgebildet. Die DRAM-Schaltung (5) umfasst einen Bezugstaktgenerator (6), Peripherieschaltungen (7) und eine Kernschaltung (8). Der Fehlersignal-Verstärker (3) umfasst einen Stromsteuersignalgenerator (9) einem CMOS-Verstärker, einen Konstantspannungsgenerator (10), p-Kanal-MOS-Tansistoren (11-1, 11-2) und einen n-Kanal-MOS-Transistor (12). Der CMOS-Verstärker ist ein Stromspiegeldifferentialverstärker, der aus p-Kanal-MOS-Transistoren (13, 14) und n-Kanal-MOS-Transistoren (15- 16) besteht. Der Transistor (12) wird durch ein Steuersignal Φ G ein- und ausgeschaltet, das von einem Steuerimpulsgenerator (9) geliefert wird. Die MOS-Transistoren (11-2, 11-2) sind parallel geschaltet, um die Stromzufuhr aus einer externen Spannungsquelle (Vcc) zu ändern und den geänderten Strom dem CMOS-Verstärker zuzuführen. Der MOS-Transistor (11-1) wird kontinuierlich durch den Konstantstromgenerator (10) getrieben. Im Gegensatz dazu wird der MOS-Transistor (11-2) durch die Schaltung (10) intermittierend getrieben, wenn der MOS-Transistor (12) durch das Steuersignal Φ G ein- und ausgeschaltet wird. Der Taktgenerator (6) erzeugt Takte Φ, um die Peripherieschaltung (7) und die Kernschaltung (8) zu betrieben. Falls erforderlich, erzeugt der Generator (6) Takte synchron mit den Takten Φ. Der Steuerimpulsgenerator (9) erzeugt einen Impuls Φ G, abhängig von Takten (Φ′), die einen Teil der vom Taktgenerator (6) erzeugten Takte bilden.

Es sei angenommen, dass der in der DRAM-Schaltung (5) erzeugte Takt (Φ) und der in der Schaltung (5) fliessende Strom (Iccl) die in den Fig. 2B und 2C dargestellte zeitliche Beziehung aufweisen. Es reicht aus, den dem Fehlerverstärker (3) zugeführten Strom nur während der Zeitspanne zwischen den Vorderflanken der Takte (Φ1, Φ3) und für die Zeitspanne zwischen den Vorderflanken der Takte (Φ5, Φ8) zu erhöhen. Um den Strom (Iccl) auf diese Weise zu erhöhen, weist der Steuerimpulsgenerator (9) ODER-Schaltungen (G1, G2), eine NOR-Schaltung (G3) und eine UND-Schaltung (G4) gemäss Fig. 5 auf. Takte (Φ1-Φ8) steigen an und fallen ab, wie in Fig. 6 dargestellt. Steigt der Takt(Φ1) zu seinem hohen Pegel an, so wird ein Steuerimpuls (Φ G) mit hohem Pegel über die ODER-Torschaltungen (G1, G2) ausgegeben. Selbst nachdem der Takt (Φ1) auf einen niedrigen Pegel abgefallen ist, hat der Takt (Φ G) einen hohen Pegel, solange das Ausgangssignal der UND-Schaltung (G4) hoch bleibt. Steigt der Takt (Φ3) auf einen hohen Pegel an, so fällt das Ausgangssignal der NOR-Schaltung (G3) auf einen niedrigen Pegel und das Ausgangssignal der UND-Schaltung (G4) fällt ebenfalls auf niedrigen Pegel, wobei das Steuersignal (ΦG) auf niedrigen Pegel verringert wird. Steigt der Takt (Φ5) an, so fällt der Impuls (Φ G) ab. Steigt der Takt (Φ8) an, so fällt das Signal (Φ G) ab. Kurz gesagt erfolgen die Änderungen der Steuerimpulse (Φ G) gemäss Fig. 6.

Im Fehlersignal-Verstärker (3) fliesst ein konstanter Strom kontinuierlich durch den MOS-Transistor (11-1). Ein Strom fliesst durch den MOS-Transistor (11-2), wenn der Steuerimpuls (Φ G) auf hohem Pegel bleibt. Fliesst ein Scheitelstrom während des Betriebes der DRAM-Schaltung (5), so steigt somit der im Verstärker (3) fliessende Strom an, wodurch der Frequenzgang des Verstärkers (3) verbessert wird und die Änderungen der internen Speiseleistungsspannung (Vccl) verringert werden. Da die Zeitspanne, während welcher im Verstärker (3) ein grosser Strom fliesst, einen kleinen Bereich des Betriebszyklus der DRAM-Schaltung (5) darstellt, erhöht sich der Leistungsverbrauch des DRAMs kaum.

Fig. 7A erläutert, wie sich die der DRAM-Schaltung (5) zugeführte Spannung (Vccl) ändert. Fig. 7C gibt an, wie sich der Strom (Iccl) ändert. Ohne den Spannungswandler würde sich die Spannung (Vccl) wie in Fig. 7B dargestellt ändern. (Die in den Fig. 7A, 7B und 7C dargestellten Wellenformen basieren auf experimentellen Daten.) Wie aus den Fig. 7A und 7B hervorgeht, kann der Spannungswandler die Änderungen der internen Speiseleistungsspannung (Vccl) auf ein Minimum verringern.

Bei der ersten Ausführungsform sind der MOS-Transistor (11-1), der kontinuierlich eingeschaltet ist, und der MOS-Transistor (11-2), der ein- und ausgeschaltet wird, parallel geschaltet, um den im Fehlersignal-Verstärker (3) fliessenden Strom zu ändern. Ein weiterer parallel geschalteter MOS-Transistor kann vorgesehen sein und andere Steuersignale als Φ G können verwendet werden, um den in der Schaltung (3) fliessenden Strom präziser zu ändern.

Fig. 8 stellt einen weiteren Fehlersignal-Verstärker (3A) dar, der bei der zweiten Ausführungsform der Erfindung verwendet wird. Der Verstärker (3A) unterscheidet sich von dem in Fig. 4 dargestellten Fehlersignal-Verstärker (3) dadurch, dass keine Bauelement, die dem Konstantspannungsgenerator (10) und dem n-Kanl-MOS-Transistor (12) äquivalent sind, vorgesehen werden. Im Verstärker (3A) hat der p-Kanal-MOS-Transistor (11-1) seine Gateelektrode auf Masse gelegt und ist kontinuerlich eingeschaltet, und der p-Kanal-MOS-Transistor (11-2) wird durch Steuerimpulse (Φ ) gesteuert, die durch Invertieren des Ausgangsimpulses (Φ G) mittels des Steuerimpulsgenerators (9) erhalten werden.

Fig. 9 zeigt einen weiteren Fehlersignal-Verstärker (3B), der in der dritten Ausführungsform der Erfindung verwendet wird. Der Verstärker (3B) umfasst eine Stromspiegelverstärkerschaltung mit n-Kanal-MOS-Transistoren (17, 18) und p-Kanal-MOS-Transistoren (19, 20). Er enthält ferner n-Kanal-MOS-Transistoren (21-1, 21-2). Die MOS-Transistoren (21-1, 21-2) steuern den der Stromspiegelverstärkerschaltung zugeführten Strom. Der Transistor (21-1) ist mit seiner Gateleketrode an die externe Speiseleistungsspannung (Vcc) gelegt und ist kontinuierlich eingeschaltet. Der Transistor (21-2) wird durch das Steuersignal (Φ G) gesteuert.

Fig. 10 stellt einen weiteren Speiseleistungs-Spannungswandler dar, der bei der vierten Ausführungsform verwendet wird. Dieser Spannungswandler umfasst einen Konstantspannungsgenerator (23), eine Ausgangsschaltung (24) und einen Steuerimpulsgenerator (30). Die Ausgangsschaltung (24) wird durch Taktimpulse gesteuert. Das Ausgangssignal des Konstantspannungsgenerators (23) wird der Ausgangsschaltung (24) zugeführt. Die Ausgangsschaltung (24) umfasst einen MOS-Transistor (Q1) zur Verringerung der externen Speiseleistungsspannung (Vcc) zwecks Lieferung einer internen Speiseleistungsspannung (Vccl). Die Schaltung enthält ferner MOS-Transistoren (Q2-Q5). Das Ausgangssignal des Konstantspannungsgenerators (23) wird den Gateelektroden der MOS-Transistoren (Q1, Q2, Q4) zugeführt. Die Drainlektroden der MOS-Transistoren (Q2, Q4) sind mit den Sourceelektroden der MOS-Transistoren (Q3, Q5) verbunden, die ihrerseits an der externen Speiseleistungs-Spannungsquelle (Vcc) liegen. Die Gateelektroden der MOS-Transistoren (Q3, Q5) werden durch Steuerimpulse (ΦA, ΦB) gesteuert. Die Transistoren (Q2-Q5) bilden eine Schaltung zur Änderung des Leitwertes der Ausgangsschaltung (24). Steuerimpulse (Φ A, Φ B) werden durch den Steuerimpulsgenerator (30) (Fig. 11) erzeugt.

Die Fig. 12A bis 12D stellen dar, auf welche Weise die interne Speiseleistungsspannung (Vccl) bei der vierten Ausführungsform der Erfindung stabilisiert wird. Der Impulsgenerator (30) (Fig. 11) erzeugt Steuerimpulse (Φ A, Φ B) aus den in Fig. 12D dargestellten Takten (Φ"). Gemäss Fig. 12B steigt der Impuls (ΦA) abhängig vom Takt (Φ11) an und fällt, abhängig vom Takt (Φ17), ab. Wie in Fig. 12C dargestellt ist. steigt der Impuls (Φ B), abhängig vom Takt (Φ13) an und fällt abhängig vom Takt (Φ15) ab. Die Pegel beider Impulse (Φ A, Φ B) sind derart eingestellt, dass sie sich ändern, wenn die interne Speiseleistungsspannung (Vccl) durch das in den Speiseleistungsleitungen induzierte Rauschen verändert wird. Die Impulse (Q5, Q3) der Ausgangsschaltung (24) ein. Der Leitwert der Ausgangsschaltung (24) wird einzig durch die Kanalbreite des MOS-Transistors (Q1) bestimmt, solange kein Steuerimpuls der Ausgangsschaltung (24) zugeführt wird. Wird ein Steuerimpuls (Φ A) zugeführt, so steigt der Leitwert um einen Wert an, der der Kanlabreite des MOS-Transistors (Q4) entspricht. Wird ein Steuerimpuls (Φ B) zusätzlich zum Impuls (Φ A) zugeführt, so steigt der Leitwert ferner um den Wert an, der der Kanalbreite des MOS-Transistors (Q2) entspricht. Bestünde die Ausgangsschaltung (24) nur aus dem MOS-Transistor (Q1), so würde die Spannung (Vccl) abfallen und anschliessend ansteigen, wie dies durch die gestrichelte Linie in Fig. 12A dargestellt ist. Da die Ausgangsschaltung (24) Transistoren (Q2-Q5) zusätzlich zum MOS-Transistor (Q1) aufweist, fällt die Spannung (Vccl) nicht ab, wie durch die voll ausgezogene Linie der Fig. 12A hervorgeht.

Die vierte Ausführungsform kann ferner die Änderungen der internen Speiseleistungsspannung (Vccl) verringern.

Fig. 13 stellt einen weiteren internen Speiseleistungs-Spannungswandler gemäss der fünften Ausführungsform dar. Dieser Spannungswandler ist eine Abänderung des in Fig. 10 gezeigten Spannungswandlers und umfasst eine Ausgangsschaltung (24′) und einen Steuerimpulsgenerator (30) (Fig. 11). Die Ausgangsschaltung (24′) umfasst einen D/A-Umsetzer (25), einen Verstärker (26) und einen MOS-Transistor (Q1). Die Gatespannung des MOS-Transistors (Q1) wird durch Steuerimpuls (ΦA, ΦB) gesteuert, die durch den Impulsgenerator (30) erzeugt werden. Insbesondere erzeugt der D/A-Umsetzer (25) eine Spannung (Analogdaten) aus den Impulsen (Φ A, Φ B). Der Verstärker (26) verstärkt diese Spannung. Die verstärkten Spannung werdem dem Gate des MOS-Transistors (Q1) zugeführt. Die fünfte Ausführungsform kann die gleichen Vorteile wie die vierte Ausführungsform erzielen.

Bei der vierten und fünften Ausführungsform werden zwei Steuerimpuls bezüglich des Leitwertes der Ausgangsschaltung (24 oder 24′) verwendet, um die Änderungen der internen Speiseleistungsspannung (Vccl) zu verringern, die sonst in zwei Stufen abfallen würde. Anstelle der zwei Steuerimpulse kann ein Steuerimpuls oder können drei oder mehr Steuerimpulse zum gleichen Zweck der Ausgangsschaltung zugeführt werden.

Die vorliegende Erfindung ist nicht auf die vorausgehend beschriebene Ausführungsformen beschränkt und es können weitere Änderungen oder Modifizierungen gemacht werden. Beispielsweise kann der innerhalb der DRAM-Schaltung vorgesehene Taktgenerator durch eine externe Speiseleistungsspannung (Vcc) anstelle der internen Speiseleistungsspannung (Vccl) betrieben werden. Ferner kann die Erfindung mit verschiedenen integrierten Schaltkreisen anstelle der DRAMs verwendet werden. Darüber hinaus kann sie mit einer integrierten Schaltkreisanordnung verwendet werden, die eine Anzahl integrierter Schaltkreise aufweist. die Leistung zu verschiedene Zeitpunkten verbraucht. Falls dies zutrifft, kann eine Anzahl von internen Speiseleistungs- Spannungswandlern vorgesehen werden, wobei jeder für eine integrierte Schaltung vorhanden ist.

Claims (15)

1. Integrierte Halbleiterschaltungsanordnung, dadurch gekennzeichnet, dass sie eine Speiseleitungs-Spannungswandlerschaltung aufweist, um eine externe Speiseleitungsspannung in eine interne Speiseleistungsspannung mit einem vorgegebenen Wert umzuwandeln, sowie interne Schaltungen (5), einschliesslich einer Takterzeugerschaltung (6), die durch den internen Speiseleitungs-Spannungsausgang mittels des Speiseleistungs-Spannungswandlers betrieben wird, dass die Spannungswandlerschaltung eine Steuersignalgeneratoranordnung (9; 30) zur Erzeugung von Steuersignalen in Abhängigkeit von Taktimpulsen aufweist, die durch die Taktgeneratorschaltung (6) erzeugt wurden, und eine Spannungsstabilisierungseinrichtung (2, 3, 4; 2, 3 A, 4; 2, 3 B, 4; 23, 24; 23, 24), die durch die Steuersignale gesteuert wird, um die interne Speiseleistungsspannung zu stabilisieren.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Speiseleistungs-Spannungswandlerschaltung eine Bezugsspannungsgeneratorschaltung (2) zur Erzeugung einer Bezugsspannung aufweist, eine Ausgangsschaltung (4) zur Verringerung der externen Speiseleistungsspannung zwecks Ausgabe der internen Speiseleistungsspannung, und eine Fehlersignal-Verstärkerschaltung (3; 3 A, 3 B) zwecks Vergleich der internen Speiseleistungsspannung mit der Bezugsspannung und Steuerung eines Leitwertes der Ausgangsschaltung, um die interne Speiseleistungsspannung gleich gross wie die Bezugsspannung zu machen, wobei die Fehlersignal- Verstärkerschaltung (3; 3 A; 3 B) die auf die Taktimpulse ansprechende Steuersignalgeneratoranordnung (9) und die Spannungsstabilisierungseinrichtung umfasst.

3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, dass die Steuersignalgeneratoranordnung eine Steuersignalgeneratorschaltung (9) zur Erzeugung von Steuersignalen, abhängig von den Taktimpulsen, aufweist, und dass die Spannungsstabilisierungseinrichtung eine Stromsteuerschaltung (11-1, 11-2, 12; 11-1, 11-2; 21-1, 21-2) aufweist, um die Grösse des Stroms zu variieren, der von einer externen Leistungsquelle in die Fehlersignal-Verstärkerschaltung (3; 3 A; 3 B) in Einklang mit den Steuersignalen fliesst.

4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, dass die Steuersignalgeneratorschaltung eine Schaltung zur Erzeugung eines Steuersignals während eines vorgegebenen Zeitabschnittes während jedes Taktzykluses aufweist.

5. Anordnung nach Anspruch 3, dadurch gekennzeichnet, dass die Stromsteuerschaltung mindestens ein Stromsteuerelement (11-2; 21-2) aufweist, um den Strom der externen Leistungsquelle der Fehlersignalen-Verstärkerschaltung (3; 3 A; 3 B) zuzuführen und den Strom in Einklang mit dem Steuersignal zu steuern.

6. Anordnung nach Anspruch 3, dadurch gekennzeichnet, dass die Stromsteuerschaltung eine Anzahl von Stromzufuhrbahnen aufweist, die parallel zueinander liegen, um den Strom der externen Leistungsquelle der Fehlersignal- Verstärkerschaltung (3; 3 A; 3 B) zuzuführen, sowie eine Anzahl von Stromsteuerelementen (11-1, 11-2; 21-1, 21-2), wovon jedes in einer Stromzufuhrbahn liegt, um den Strom in Einklang mit dem Steuersignal zu steuern, und dass die Steuersignalgeneratoranordnung (9) eine Schaltung zur Erzeugung von Steuersignalen aufweist, um selektiv die Stromsteuerelemente zu treiben.

7. Anordnung nach Anspruch 3, dadurch gekennzeichnet, dass die Steuersignalgeneratorschaltung aus einer Logikschaltung (9) besteht, um an den Taktimpulsen logische Operationen durchzuführen und Logiksignale zu liefern, die als Steuersignale verwendet werden.

8. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass die Speiseleitungs-Spannungswandlerschaltung eine Ausgangsschaltung (23, 24, 30; 24′, 30) aufweist, um die externe Speiseleistungsspannung zu verringern, und dass die Ausgangsschaltung die auf die Taktimpulse ansprechende Steuersignalgeneratoranordnung (30) sowie die Spannungsstabilisierungseinrichtung (24; 24′) aufweist.

9. Anordnung nach Anspruch 8, dadurch gekennzeichnet, dass die Steuersignalgeneratoranordnung eine Steuersignalgeneratorschaltung (30) zur Erzeugung der Steuersignale aufweist, und dass die Spannungsstabilisierungseinrichtung eine Steuerschaltung (24, 24′) zur Steuerung des Leitwertes der Ausgangsschaltung in Einklang mit den Steuersignalen aufweist.

10. Anordnung nach Anspruch 9, dadurch gekennzeichnet, dass die Steuersignalgeneratorschaltung eine Schaltung (3) zur Erzeugung eines Steuersignals während einer vorgegebenen Zeitspanne während eines jeden Taktzykluses aufweist.

11. Anordnung nach Anspruch 10, dadurch gekennzeichnet, dass die Steuersignalgeneratorschaltung eine Logikschaltung (30) zur Ausführung von Logikoperationen an den Taktimpulsen ist, um Logiksignale zu liefern, die als Steuersignale verwendet werden.

12. Anordnung nach Anspruch 10, dadurch gekennzeichnet, dass die Steuersignalgeneratorschaltung eine Schaltung (24′) enthält, um ein analoges Steuersignal zu erzeugen, das sich abhängig von den Taktimpulsen ändert.

13. Anordnung nach Anspruch 9, dadurch gekennzeichnet, dass die Steuerschaltung eine Anzahl von Leitwert-Steuerelementen (23, 25) aufweist, und dass die Steuersignalgeneratorschaltung (30) eine Schaltung zur Erzeugung von Steuersignalen enthält, um selektiv die Leitwert-Steuerelemente (23, 25) zu treiben.

14. Anordnung nach Anspruch 9, dadurch gekennzeichnet, dass die Steuersignalgeneratorschaltung eine Logikschaltung (30) zur Ausführung von Logikoperationen an den Taktimpulsen ist, um Logiksignale zu liefern, die als Steuersignale verwendet werden.

15. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass die internen Schaltungen eine MOS-dynamische RAM-Schaltung (5) enthalten.