JP2800502B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- Power Engineering (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特に外部電源を入力して内部の周辺回路とメモリセ
ルアレイに降電圧を供給する電源降圧回路を有する半導
体メモリ装置に関する。
し、特に外部電源を入力して内部の周辺回路とメモリセ
ルアレイに降電圧を供給する電源降圧回路を有する半導
体メモリ装置に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳ構造のスタティックＲＡ
Ｍ（ＳＲＡＭ）においては、回路動作待機時の電源電流
の大部分は内部のメモリセルアレイで消費する電流であ
り、周辺回路での電流はＣＭＯＳのトランジスタの低消
費電力特性によって無視できるほど小さかった。例えば
１ＭビットのＳＲＡＭでは、待機時のメモリセル１Ｍビ
ット分の電流は約１μＡで同じく待機時の周辺回路全体
の電流は約０．０５μＡ程度であった。
Ｍ（ＳＲＡＭ）においては、回路動作待機時の電源電流
の大部分は内部のメモリセルアレイで消費する電流であ
り、周辺回路での電流はＣＭＯＳのトランジスタの低消
費電力特性によって無視できるほど小さかった。例えば
１ＭビットのＳＲＡＭでは、待機時のメモリセル１Ｍビ
ット分の電流は約１μＡで同じく待機時の周辺回路全体
の電流は約０．０５μＡ程度であった。
【０００３】近年、ＶＬＳＩの微細加工技術の進歩に伴
ない、４ＭビットクラスのＳＲＡＭではゲート長０．５
μｍ程度のＭＯＳトランジスタが採用されるに至ってい
る。ところが、ゲート長０．５μｍ程度以下のＭＯＳト
ランジスタの場合は、従来の電源電圧５Ｖ（ボルト）で
のホットキャリアに対する信頼度確保が難しい。そこで
この種のＳＲＡＭでは、同一半導体チップ上に電源降圧
回路を設けて外部電源５Ｖを例えば内部電源３．３Ｖに
降圧して、この電圧を半導体ＩＣチップ内部の回路、即
ちメモリセルと周辺回路に供給する電源回路構成を採っ
ている。
ない、４ＭビットクラスのＳＲＡＭではゲート長０．５
μｍ程度のＭＯＳトランジスタが採用されるに至ってい
る。ところが、ゲート長０．５μｍ程度以下のＭＯＳト
ランジスタの場合は、従来の電源電圧５Ｖ（ボルト）で
のホットキャリアに対する信頼度確保が難しい。そこで
この種のＳＲＡＭでは、同一半導体チップ上に電源降圧
回路を設けて外部電源５Ｖを例えば内部電源３．３Ｖに
降圧して、この電圧を半導体ＩＣチップ内部の回路、即
ちメモリセルと周辺回路に供給する電源回路構成を採っ
ている。
【０００４】図４は従来の半導体メモリ装置の一例の回
路図である。電源降圧回路６ａは、定電流源１ａから定
電流Ｉ１ａを供給され順電圧２・Ｖｆを発生する直列ダ
イオードＤ１と、出力する基準電圧Ｖｒｅｆを抵抗Ｒ
１，Ｒ２で分圧して“−”端に入力し“＋”端に順電圧
２・Ｖｆを入力する演算増幅器３Ａと、基準電圧を
“＋”端にそして直列制御出力用のＰチャネルＭＯＳト
ランジスタＱＰ１の出力ドレイン電圧を“−”端に入力
する演算増幅器３Ｂとを有している。ここで、出力ドレ
イン電圧は内部回路電圧Ｖｉｎｔとして同一チップ内の
周辺回路７およびメモリセルアレイ８に供給される。
路図である。電源降圧回路６ａは、定電流源１ａから定
電流Ｉ１ａを供給され順電圧２・Ｖｆを発生する直列ダ
イオードＤ１と、出力する基準電圧Ｖｒｅｆを抵抗Ｒ
１，Ｒ２で分圧して“−”端に入力し“＋”端に順電圧
２・Ｖｆを入力する演算増幅器３Ａと、基準電圧を
“＋”端にそして直列制御出力用のＰチャネルＭＯＳト
ランジスタＱＰ１の出力ドレイン電圧を“−”端に入力
する演算増幅器３Ｂとを有している。ここで、出力ドレ
イン電圧は内部回路電圧Ｖｉｎｔとして同一チップ内の
周辺回路７およびメモリセルアレイ８に供給される。
【０００５】図４において、内部回路電圧Ｖｉｎｔ，基
準電圧Ｖｒｅｆ，ダイオード順電圧Ｖｆおよび抵抗Ｒ
１，Ｒ２との間にはＶｉｎｔ＝Ｖｒｅｆ＝２・Ｖｆ・
｛（Ｒ１＋Ｒ２）／Ｒ２｝の関係がある。ここで例え
ば、Ｖｆ＝０．５Ｖ，Ｒ１＝２．３ｋΩ，Ｒ２＝１ｋΩ
とすると、内部回路電圧Ｖｉｎｔは基準電圧Ｖｒｅｆと
等しく３．３Ｖとなる。周辺回路７とメモリアルセル８
はゲート長０．５μｍ程度のＭＯＳトランジスタにより
構成されるが、内部回路電圧Ｖｉｎｔが例えば３．３Ｖ
と低い電圧になっているので、ホットキャリアに対する
信頼度が確保できる。
準電圧Ｖｒｅｆ，ダイオード順電圧Ｖｆおよび抵抗Ｒ
１，Ｒ２との間にはＶｉｎｔ＝Ｖｒｅｆ＝２・Ｖｆ・
｛（Ｒ１＋Ｒ２）／Ｒ２｝の関係がある。ここで例え
ば、Ｖｆ＝０．５Ｖ，Ｒ１＝２．３ｋΩ，Ｒ２＝１ｋΩ
とすると、内部回路電圧Ｖｉｎｔは基準電圧Ｖｒｅｆと
等しく３．３Ｖとなる。周辺回路７とメモリアルセル８
はゲート長０．５μｍ程度のＭＯＳトランジスタにより
構成されるが、内部回路電圧Ｖｉｎｔが例えば３．３Ｖ
と低い電圧になっているので、ホットキャリアに対する
信頼度が確保できる。
【０００６】尚、内部回路電圧Ｖｉｎｔを駆動するＰチ
ャネルＭＯＳトランジスタＱＰ１は十分大きな電流駆動
能力が要求される為、例えばゲート長１．０μｍ，ゲー
ト幅１０００μｍの寸法のＭＯＳトランジスタに設計す
る。また、電源降圧回路６ａの電源端子ＴＣには外部電
源電圧ＶＣＣが印加されるので、ここで使用するＭＯＳ
トランジスタのゲート長は０．８μｍ程度以上に設計す
る。
ャネルＭＯＳトランジスタＱＰ１は十分大きな電流駆動
能力が要求される為、例えばゲート長１．０μｍ，ゲー
ト幅１０００μｍの寸法のＭＯＳトランジスタに設計す
る。また、電源降圧回路６ａの電源端子ＴＣには外部電
源電圧ＶＣＣが印加されるので、ここで使用するＭＯＳ
トランジスタのゲート長は０．８μｍ程度以上に設計す
る。
【０００７】ところで、図４（ａ）の電源降圧回路６ａ
においては、節点Ｎ１の電位を２・Ｖｆに保持するため
に、２直列ダイオードＤ１にＤＣの定電流Ｉ１ａを常時
流している。また節点Ｎ２についても同様に基準電圧Ｖ
ｒｅｆを保持する必要があるため、抵抗Ｒ１，Ｒ２には
ＤＣ電流Ｉ２が常時流れる。図４（ｂ），（ｃ）は電源
降圧回路６ａ中のそれぞれ定電流源１ａおよび演算増幅
器３Ａの回路図である。
においては、節点Ｎ１の電位を２・Ｖｆに保持するため
に、２直列ダイオードＤ１にＤＣの定電流Ｉ１ａを常時
流している。また節点Ｎ２についても同様に基準電圧Ｖ
ｒｅｆを保持する必要があるため、抵抗Ｒ１，Ｒ２には
ＤＣ電流Ｉ２が常時流れる。図４（ｂ），（ｃ）は電源
降圧回路６ａ中のそれぞれ定電流源１ａおよび演算増幅
器３Ａの回路図である。
【０００８】定電流源１ａは、ＰチャネルＭＯＳトラン
ジスタＱＰ３のゲート・ソース間電圧を順直列ダイオー
ドＤ２の順方向オン電圧の定電圧値２・Ｖｆと等しくす
ることによりトランジスタＱＰ３のドレイン電流を一定
値Ｉ１ａに保つ、即ち定電流源１ａとして動作する。但
し、ダイオードＤ２および抵抗Ｒ３の直列回路には定常
電流Ｉ３が流れている。
ジスタＱＰ３のゲート・ソース間電圧を順直列ダイオー
ドＤ２の順方向オン電圧の定電圧値２・Ｖｆと等しくす
ることによりトランジスタＱＰ３のドレイン電流を一定
値Ｉ１ａに保つ、即ち定電流源１ａとして動作する。但
し、ダイオードＤ２および抵抗Ｒ３の直列回路には定常
電流Ｉ３が流れている。
【０００９】また、演算増幅器３Ａは、ＣＭＯＳカレン
トミラー型増幅回路と呼ばれる回路であるが、一般に入
力端ａ，ｂがＧＮＤ電位よりもＭＯＳトランジスタのし
きい値電圧以上の高い電位にあると定常電流Ｉ４が流れ
る。
トミラー型増幅回路と呼ばれる回路であるが、一般に入
力端ａ，ｂがＧＮＤ電位よりもＭＯＳトランジスタのし
きい値電圧以上の高い電位にあると定常電流Ｉ４が流れ
る。
【００１０】以上の様に従来の半導体メモリ装置の電源
降圧回路６ａにおいては各定常電流Ｉ１ａ〜Ｉ４が流れ
ており、これらを合わせると通常のメモリアレイの消費
電流よりも２桁大きい１００μＡ以上にもなる。
降圧回路６ａにおいては各定常電流Ｉ１ａ〜Ｉ４が流れ
ており、これらを合わせると通常のメモリアレイの消費
電流よりも２桁大きい１００μＡ以上にもなる。
【００１１】また、バイポーラトランジスタとＣＭＯＳ
トランジスタの混成（ＢｉＣＭＯＳ）集積回路では、メ
モリセルからの読出しデータを増幅するデータセンス回
路に接続されるデータバスは長くて寄生容量ＣＳを持っ
ているので、回路待機時直後の動作が遅延しないように
バス電位保持のために、常時バイアス電流を流すＭＯＳ
トランジスタを設けゲート幅を十分に短く設計はしてい
るが、そのバイアス電流は１ｍＡと更に大きくなってい
る。
トランジスタの混成（ＢｉＣＭＯＳ）集積回路では、メ
モリセルからの読出しデータを増幅するデータセンス回
路に接続されるデータバスは長くて寄生容量ＣＳを持っ
ているので、回路待機時直後の動作が遅延しないように
バス電位保持のために、常時バイアス電流を流すＭＯＳ
トランジスタを設けゲート幅を十分に短く設計はしてい
るが、そのバイアス電流は１ｍＡと更に大きくなってい
る。
【００１２】
【発明が解決しようとする課題】この従来の半導体メモ
リ装置では、回路動作の待機時においても電源降圧回路
に通常動作消費電流よりも大きい定常電流が流れている
ので、電源電流を測定してもメモリセルアレイで消費し
ている電流がわからないと言う問題があった。
リ装置では、回路動作の待機時においても電源降圧回路
に通常動作消費電流よりも大きい定常電流が流れている
ので、電源電流を測定してもメモリセルアレイで消費し
ている電流がわからないと言う問題があった。
【００１３】半導体メモリ装置、特にＳＲＡＭの場合に
は記憶容量の大容量化に伴ない、メモリセルの微小リー
クやパターン崩れなどに起因する不良による歩留り低下
時の不良解析がますます重要となって来ている。
は記憶容量の大容量化に伴ない、メモリセルの微小リー
クやパターン崩れなどに起因する不良による歩留り低下
時の不良解析がますます重要となって来ている。
【００１４】特に、この歩留り低下時の不良解析の中
で、メモリセルアレイで消費する電流の各種特性、例え
ば対電圧特性，対温度特性や書込みデータ“０”，
“１”による差などを調べることが必要となっている
が、上述の理由で歩留り低下の不良解析が非常に難しい
と言う問題があった。
で、メモリセルアレイで消費する電流の各種特性、例え
ば対電圧特性，対温度特性や書込みデータ“０”，
“１”による差などを調べることが必要となっている
が、上述の理由で歩留り低下の不良解析が非常に難しい
と言う問題があった。
【００１５】本発明の目的は、メモリセルアレイの動作
時の消費電流が正確に測定でき、信頼性の評価が容易な
半導体メモリ装置を提供することにある。
時の消費電流が正確に測定でき、信頼性の評価が容易な
半導体メモリ装置を提供することにある。
【００１６】
【課題を解決するための手段】本発明の半導体メモリ装
置は、電源入力端に外部電源の電圧を入力して直列制御
出力トランジスタを介して内部回路用の降電圧を出力す
る電源降圧回路と、前記降電圧の供給を受けて論理動作
をする周辺回路およびメモリセルアレイを有する半導体
メモリ装置において、前記メモリセルアレイを除く回路
に挿入された複数の電流スイッチトランジスタと、外部
からのピン信号を入力して前記電流スイッチトランジス
タのゲートにスイッチ制御信号を供給するスイッチ制御
信号発生回路とを含んで構成されている。
置は、電源入力端に外部電源の電圧を入力して直列制御
出力トランジスタを介して内部回路用の降電圧を出力す
る電源降圧回路と、前記降電圧の供給を受けて論理動作
をする周辺回路およびメモリセルアレイを有する半導体
メモリ装置において、前記メモリセルアレイを除く回路
に挿入された複数の電流スイッチトランジスタと、外部
からのピン信号を入力して前記電流スイッチトランジス
タのゲートにスイッチ制御信号を供給するスイッチ制御
信号発生回路とを含んで構成されている。
【００１７】また、本発明の半導体メモリ装置の前記電
流スイッチトランジスタが、バイポーラトランジスタと
ＣＭＯＳトランジスタの混成集積回路で構成される差動
センスアンプのベースに入力するデータバスに共通ドレ
インが接続されたデータバス電圧保持用ＣＭＯＳトラン
ジスタと、前記差動センスアンプと負荷回路を接続する
データバスに接続された接地短絡用のＮチャネルＭＯＳ
トランジスタとを含んで構成されている。
流スイッチトランジスタが、バイポーラトランジスタと
ＣＭＯＳトランジスタの混成集積回路で構成される差動
センスアンプのベースに入力するデータバスに共通ドレ
インが接続されたデータバス電圧保持用ＣＭＯＳトラン
ジスタと、前記差動センスアンプと負荷回路を接続する
データバスに接続された接地短絡用のＮチャネルＭＯＳ
トランジスタとを含んで構成されている。
【００１８】また、本発明の半導体メモリ装置は、電源
入力端が外部電源に接続されて電流出力端が定電圧素子
との接続節点に定電流を供給して所定の定電圧を発生す
る定電流源と、ソースが前記電源入力端に接続されゲー
トが増幅部を介して前記接続節点に接続されドレインが
内部回路用の降電圧を出力する直列制御出力トランジス
タと、前記定電流源の内部および前記増幅部のデータ入
力端に接続された複数のオン・オフスイッチ用トランジ
スタとを有する電源降圧回路と、データ入力ピンまたは
非接続ピンに外部からピン信号を入力して、互いに相反
する位相のスイッチ制御信号対を出力するスイッチ制御
回路と、複数のピン信号を入力する外部データ入力端子
を有し前記降電圧を回路電源電圧とする周辺回路と、前
記降電圧を受け前記周辺回路とデータの授受を行うメモ
リセルアレイと、を含んで構成されている。
入力端が外部電源に接続されて電流出力端が定電圧素子
との接続節点に定電流を供給して所定の定電圧を発生す
る定電流源と、ソースが前記電源入力端に接続されゲー
トが増幅部を介して前記接続節点に接続されドレインが
内部回路用の降電圧を出力する直列制御出力トランジス
タと、前記定電流源の内部および前記増幅部のデータ入
力端に接続された複数のオン・オフスイッチ用トランジ
スタとを有する電源降圧回路と、データ入力ピンまたは
非接続ピンに外部からピン信号を入力して、互いに相反
する位相のスイッチ制御信号対を出力するスイッチ制御
回路と、複数のピン信号を入力する外部データ入力端子
を有し前記降電圧を回路電源電圧とする周辺回路と、前
記降電圧を受け前記周辺回路とデータの授受を行うメモ
リセルアレイと、を含んで構成されている。
【００１９】
【実施例】次に本発明について図面を参照して説明す
る。図１（ａ）〜（ｃ）は本発明の第１の実施例のそれ
ぞれ電源降圧回路，定電流源およびスイッチ制御信号発
生回路の回路図である。本実施例の半導体メモリ装置は
図４（ａ）に示した従来の半導体メモリ装置の電源降圧
回路６ａをスイッチ制御信号ＧＣ，ＲＧＣに制御される
電源降圧回路６に置換え、さらにスイッチ制御信号発生
回路２を付加したものである。
る。図１（ａ）〜（ｃ）は本発明の第１の実施例のそれ
ぞれ電源降圧回路，定電流源およびスイッチ制御信号発
生回路の回路図である。本実施例の半導体メモリ装置は
図４（ａ）に示した従来の半導体メモリ装置の電源降圧
回路６ａをスイッチ制御信号ＧＣ，ＲＧＣに制御される
電源降圧回路６に置換え、さらにスイッチ制御信号発生
回路２を付加したものである。
【００２０】すなわち半導体メモリ装置は、電源入力端
ＴＣが外部ＶＣＣ電源に接続されて電流出力端が定電圧
用のダイオードＤ１との接続節点Ｎ１に定電流Ｉ１を供
給して所定の定電圧２・Ｖｆを発生する定電流源１と、
ソースが電源入力端ＴＣに接続されゲートが演算増幅器
３Ａ，３Ｂを介して接続節点Ｎ１に接続されドレインが
内部回路用の降電圧Ｖｉｎｔを出力する直列制御出力用
のＰチャネルＭＯＳトランジスタＯＰ１と、定電流源１
の内部のＰチャネルおよびＮチャネルＭＯＳトランジス
タＱＰ２，ＱＮ４および演算増幅器３Ａ，３Ｂのデータ
入力節点Ｎ１〜Ｎ３にそれぞれ接続されたオン・オフス
イッチ用のＮチャネルトランジスタＱＮ１〜ＱＮ３とを
有する電源降圧回路６と、Ａ０データ入力ピンＴＡ０外
部からピン信号Ａ０を入力して、３段のＣＭＯＳインバ
ータから互いに相反する位相のスイッチ制御信号対Ｇ
Ｃ，ＲＧＣを出力するスイッチ制御回路２と、複数のピ
ン信号を入力する外部データ入力端子を有し降電圧Ｖｉ
ｎｔを回路電源電圧とする周辺回路と、降電圧Ｖｉｎｔ
を受け周辺回路とデータの授受を行うメモリセルアレイ
とを有している。
ＴＣが外部ＶＣＣ電源に接続されて電流出力端が定電圧
用のダイオードＤ１との接続節点Ｎ１に定電流Ｉ１を供
給して所定の定電圧２・Ｖｆを発生する定電流源１と、
ソースが電源入力端ＴＣに接続されゲートが演算増幅器
３Ａ，３Ｂを介して接続節点Ｎ１に接続されドレインが
内部回路用の降電圧Ｖｉｎｔを出力する直列制御出力用
のＰチャネルＭＯＳトランジスタＯＰ１と、定電流源１
の内部のＰチャネルおよびＮチャネルＭＯＳトランジス
タＱＰ２，ＱＮ４および演算増幅器３Ａ，３Ｂのデータ
入力節点Ｎ１〜Ｎ３にそれぞれ接続されたオン・オフス
イッチ用のＮチャネルトランジスタＱＮ１〜ＱＮ３とを
有する電源降圧回路６と、Ａ０データ入力ピンＴＡ０外
部からピン信号Ａ０を入力して、３段のＣＭＯＳインバ
ータから互いに相反する位相のスイッチ制御信号対Ｇ
Ｃ，ＲＧＣを出力するスイッチ制御回路２と、複数のピ
ン信号を入力する外部データ入力端子を有し降電圧Ｖｉ
ｎｔを回路電源電圧とする周辺回路と、降電圧Ｖｉｎｔ
を受け周辺回路とデータの授受を行うメモリセルアレイ
とを有している。
【００２１】電源降圧回路６は図４（ｂ）に示した従来
の定電流源１ａを図１（ｂ）に示すように反転制御信号
ＲＧＣによって制御された定電流源１に置換し、さらに
図１（ｃ）に示すスイッチ制御信号ＧＣおよび反転制御
信号ＲＧＣによって制御された短絡用のＮチャネルＭＯ
ＳトランジスタＱＮ１１〜ＱＮ３を各節点Ｎ１，Ｎ２に
付加して構成されている。
の定電流源１ａを図１（ｂ）に示すように反転制御信号
ＲＧＣによって制御された定電流源１に置換し、さらに
図１（ｃ）に示すスイッチ制御信号ＧＣおよび反転制御
信号ＲＧＣによって制御された短絡用のＮチャネルＭＯ
ＳトランジスタＱＮ１１〜ＱＮ３を各節点Ｎ１，Ｎ２に
付加して構成されている。
【００２２】次にスイッチ制御信号発生回路２の動作に
ついて図１（ｃ）を用いて説明する。なお、ここでは半
導体メモリ装置の最下位のアドレス入力信号Ａ０を一例
として使用している。一般に、通常のリード，ライト動
作状態及び待機時状態のいずれの場合も、入力Ａ０ピン
の電位Ａ０は電源電圧ＶＣＣとＧＮＤの間の或る電位に
なっている、すなわち電源電圧ＶＣＣが５Ｖの場合な
ら、入力Ａ０ピン電位Ａ０は０Ｖから５Ｖの間にあると
考えてよい。
ついて図１（ｃ）を用いて説明する。なお、ここでは半
導体メモリ装置の最下位のアドレス入力信号Ａ０を一例
として使用している。一般に、通常のリード，ライト動
作状態及び待機時状態のいずれの場合も、入力Ａ０ピン
の電位Ａ０は電源電圧ＶＣＣとＧＮＤの間の或る電位に
なっている、すなわち電源電圧ＶＣＣが５Ｖの場合な
ら、入力Ａ０ピン電位Ａ０は０Ｖから５Ｖの間にあると
考えてよい。
【００２３】次に入力Ａ０ピン電位Ａ０を電源電圧ＶＣ
Ｃよりも３Ｖ高い電位、例えば電源電圧ＶＣＣの５Ｖに
対してピン電圧Ａ０を８Ｖとした場合を考えてみる。こ
の時、節点Ｎ５の電位は、ダイオードＤ３の順方向オン
電圧の和の３・Ｖｆだけ８Ｖから低下した値、例えばＶ
ｆを０．５Ｖとすると（８−３×０．５）＝６．５Ｖと
いう値になる。ここで、ＰチャネルＭＯＳトランジスタ
ＱＰ５のしきい値電圧の絶対値を０．７Ｖとすると、ト
ランジスタＱＰ５のゲート・ソース間電圧、即ち節点Ｎ
５とＶＣＣとの差電圧１．５Ｖはしきい値電圧の絶対値
よりも大きくなるので、トランジスタＱＰ５はオン状態
になる。
Ｃよりも３Ｖ高い電位、例えば電源電圧ＶＣＣの５Ｖに
対してピン電圧Ａ０を８Ｖとした場合を考えてみる。こ
の時、節点Ｎ５の電位は、ダイオードＤ３の順方向オン
電圧の和の３・Ｖｆだけ８Ｖから低下した値、例えばＶ
ｆを０．５Ｖとすると（８−３×０．５）＝６．５Ｖと
いう値になる。ここで、ＰチャネルＭＯＳトランジスタ
ＱＰ５のしきい値電圧の絶対値を０．７Ｖとすると、ト
ランジスタＱＰ５のゲート・ソース間電圧、即ち節点Ｎ
５とＶＣＣとの差電圧１．５Ｖはしきい値電圧の絶対値
よりも大きくなるので、トランジスタＱＰ５はオン状態
になる。
【００２４】予め、ＮチャネルＭＯＳトランジスタＱＮ
５に対するＰチャネルＭＯＳトランジスタＱＰ５のゲー
ト幅寸法を例えば１００倍と十分に大きく設計しておく
ことにより、上述の様にＱＰ５がオン状態になった時、
節点Ｎ６の電位は節点Ｎ５とほぼ等しいレベル、すなわ
ち６．５Ｖ付近まで持ち上がる。従って、次段のＮチャ
ネルＭＳＯトランジスタＱＮ６がオンし、節点Ｎ７が
“Ｈ”から“Ｌ”レベルに遷移する。同様にしてその次
の段の出力であるスイッチ制御信号ＧＣが“Ｌ”レベル
から“Ｈ”レベルに遷移し、さらに、反対制御信号ＲＧ
Ｃが“Ｈ”レベルから“Ｌ”レベルに遷移する。
５に対するＰチャネルＭＯＳトランジスタＱＰ５のゲー
ト幅寸法を例えば１００倍と十分に大きく設計しておく
ことにより、上述の様にＱＰ５がオン状態になった時、
節点Ｎ６の電位は節点Ｎ５とほぼ等しいレベル、すなわ
ち６．５Ｖ付近まで持ち上がる。従って、次段のＮチャ
ネルＭＳＯトランジスタＱＮ６がオンし、節点Ｎ７が
“Ｈ”から“Ｌ”レベルに遷移する。同様にしてその次
の段の出力であるスイッチ制御信号ＧＣが“Ｌ”レベル
から“Ｈ”レベルに遷移し、さらに、反対制御信号ＲＧ
Ｃが“Ｈ”レベルから“Ｌ”レベルに遷移する。
【００２５】以上の様に通常は、トランジスタＱＰ５が
オフ状態であるので、節点Ｎ６が“Ｌ”レベル，信号Ｇ
Ｃが“Ｌ”レベルそして信号ＲＧＣが“Ｈ”レベルの状
態が保たれているが、Ａ０ピンＴＡ０に電源電圧の５Ｖ
よりも高電圧の例えば８Ｖを与えることにより、信号Ｇ
Ｃが“Ｈ”レベルで信号ＲＧＣが“Ｌ”レベルになるこ
とがわかる。即ち、Ａ０ピンＴＡ０に高電圧８Ｖを与え
ることにより、スイッチ制御信号対ＧＣ，ＲＧＣがそれ
ぞれ“Ｈ”，“Ｌ”レベルを出力するメモリ動作時電流
チェックモードを設定する。
オフ状態であるので、節点Ｎ６が“Ｌ”レベル，信号Ｇ
Ｃが“Ｌ”レベルそして信号ＲＧＣが“Ｈ”レベルの状
態が保たれているが、Ａ０ピンＴＡ０に電源電圧の５Ｖ
よりも高電圧の例えば８Ｖを与えることにより、信号Ｇ
Ｃが“Ｈ”レベルで信号ＲＧＣが“Ｌ”レベルになるこ
とがわかる。即ち、Ａ０ピンＴＡ０に高電圧８Ｖを与え
ることにより、スイッチ制御信号対ＧＣ，ＲＧＣがそれ
ぞれ“Ｈ”，“Ｌ”レベルを出力するメモリ動作時電流
チェックモードを設定する。
【００２６】ここで、図１，図２に戻って、上記チェッ
クモード時における電源降圧回路６中の定常電流Ｉ１が
遮断される様子を説明する。まず、反転制御信号が
“Ｌ”レベルであるので、図２からわかる様にトランジ
スタＱＮ４がオフ，ＱＰ２がオンとなって節点Ｎ４が
“Ｈ”レベルとなり、従来例の図４（ｂ）に示した様な
定常電流Ｉ３が遮断される。さらに、節点Ｎ４が“Ｈ”
レベルとなるため、トランジスタＱＰ３のゲート・ソー
ス間電圧がほぼ０Ｖとなり定電流トランジスタＱＰ３は
オフとなるので、従来例であった定電流Ｉ１ａも遮断さ
れる。すなわち本実施例の定電流Ｉ１はメモリ動作電流
チェックモードではほとんど流れない。
クモード時における電源降圧回路６中の定常電流Ｉ１が
遮断される様子を説明する。まず、反転制御信号が
“Ｌ”レベルであるので、図２からわかる様にトランジ
スタＱＮ４がオフ，ＱＰ２がオンとなって節点Ｎ４が
“Ｈ”レベルとなり、従来例の図４（ｂ）に示した様な
定常電流Ｉ３が遮断される。さらに、節点Ｎ４が“Ｈ”
レベルとなるため、トランジスタＱＰ３のゲート・ソー
ス間電圧がほぼ０Ｖとなり定電流トランジスタＱＰ３は
オフとなるので、従来例であった定電流Ｉ１ａも遮断さ
れる。すなわち本実施例の定電流Ｉ１はメモリ動作電流
チェックモードではほとんど流れない。
【００２７】また、そのとき図１（ａ）のトランジスタ
ＱＮ１〜ＱＮ３はゲート電位が“Ｈ”レベルとなりいず
れもオンするので節点Ｎ１〜Ｎ３は全て“Ｌ”レベルと
なる。従って図４（ｃ）の回路図からわかる様に演算増
幅器内のトランジスタＱＮ１８がオフとなり、その結果
ミラートランジスタのＱＰ１３，ＱＰ１４もオフとなる
ため、定常電流Ｉ４も遮断される。さらにトランジスタ
ＱＰ１４がオフとなるため図４の定常電流Ｉ４も遮断さ
れる。従って、Ａ０ピンＴＡＯからピン信号Ａ０を入力
することにより、メモリ動作電流チェックモードにして
メモリＩＣ中のメモリセルアレイ８の動作電流を正確に
測定できるので、各種の不良解析が容易となる。
ＱＮ１〜ＱＮ３はゲート電位が“Ｈ”レベルとなりいず
れもオンするので節点Ｎ１〜Ｎ３は全て“Ｌ”レベルと
なる。従って図４（ｃ）の回路図からわかる様に演算増
幅器内のトランジスタＱＮ１８がオフとなり、その結果
ミラートランジスタのＱＰ１３，ＱＰ１４もオフとなる
ため、定常電流Ｉ４も遮断される。さらにトランジスタ
ＱＰ１４がオフとなるため図４の定常電流Ｉ４も遮断さ
れる。従って、Ａ０ピンＴＡＯからピン信号Ａ０を入力
することにより、メモリ動作電流チェックモードにして
メモリＩＣ中のメモリセルアレイ８の動作電流を正確に
測定できるので、各種の不良解析が容易となる。
【００２８】以上の様に、本実施例では、従来は回路動
作の待機時に於ても流れていた各定常電流を、メモリ動
作電流チェックモード時に全て遮断することができる。
尚、通常状態、即ちスイッチ制御信号を“Ｌ”レベルで
反転制御信号を“Ｈ”レベルにした場合は、接地短絡用
トランジスタＱＮ１〜Ｎ３と定電流源のスイッチトラン
ジスタＱＰ２はオフ，ＱＮ４はオンとなるので、図４に
示した従来例と全く同様の回路動作をする。
作の待機時に於ても流れていた各定常電流を、メモリ動
作電流チェックモード時に全て遮断することができる。
尚、通常状態、即ちスイッチ制御信号を“Ｌ”レベルで
反転制御信号を“Ｈ”レベルにした場合は、接地短絡用
トランジスタＱＮ１〜Ｎ３と定電流源のスイッチトラン
ジスタＱＰ２はオフ，ＱＮ４はオンとなるので、図４に
示した従来例と全く同様の回路動作をする。
【００２９】図２は本発明の第２の実施例のスイッチ制
御信号発生回路の回路図で、他のブロックは図１
（ａ），（ｂ）の第１の実施例のブロックと同一であ
る。スイッチ制御信号発生回路２ａは非接続（ＮＣ）ピ
ンを有する半導体メモリ装置の場合に特に有効である。
通常はＮＣピンＴＮＣを“Ｌ”レベル、メモリ電流チェ
クモード時のみ“Ｈ”レベルとする様にカタログ規格等
で規定しておくと、図に示すように簡単にスイッチ制御
信号ＲＧと反転制御信号ＲＧＣを発生することができ
る。
御信号発生回路の回路図で、他のブロックは図１
（ａ），（ｂ）の第１の実施例のブロックと同一であ
る。スイッチ制御信号発生回路２ａは非接続（ＮＣ）ピ
ンを有する半導体メモリ装置の場合に特に有効である。
通常はＮＣピンＴＮＣを“Ｌ”レベル、メモリ電流チェ
クモード時のみ“Ｈ”レベルとする様にカタログ規格等
で規定しておくと、図に示すように簡単にスイッチ制御
信号ＲＧと反転制御信号ＲＧＣを発生することができ
る。
【００３０】さらに、ＮＣピンＴＮＣとＧＮＤの間に並
列高抵抗Ｒ４を付加することにより、ＮＣピンＴＮＣが
フローティングの場合に誤ってチェックモードが設定さ
れるのを防止することができる。
列高抵抗Ｒ４を付加することにより、ＮＣピンＴＮＣが
フローティングの場合に誤ってチェックモードが設定さ
れるのを防止することができる。
【００３１】図３は本発明の第３の実施例の回路図であ
る。本実施例は、半導体メモリ装置のデータ読み出しの
データセンス回路の部分を、従来と回路構成は同様でデ
ータバス電圧保持用のＣＭＯＳトランジスタＱＰ１１，
ＱＮ１２とＱＰ１２，ＱＮ１４およびＮチャネルＭＯＳ
トランジスタＱＮ１３，ＱＮ１５〜ＱＮ１７に与える信
号を工夫している。
る。本実施例は、半導体メモリ装置のデータ読み出しの
データセンス回路の部分を、従来と回路構成は同様でデ
ータバス電圧保持用のＣＭＯＳトランジスタＱＰ１１，
ＱＮ１２とＱＰ１２，ＱＮ１４およびＮチャネルＭＯＳ
トランジスタＱＮ１３，ＱＮ１５〜ＱＮ１７に与える信
号を工夫している。
【００３２】すなわち、従来はＰチャネルＭＯＳトラン
ジスタＱＰ１１，ＱＰ１２のゲートは接地であり、Ｎチ
ャネルＭＯＳトランジスタＱＮ１２〜ＱＮ１７のゲート
はＶＣＣの電位に固定されていたが、本実施例ではＰチ
ャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトラ
ンジスタのゲートに図１（ｃ）又は図２のスイッチ制御
信号ＧＣ，ＲＧＣをそれぞれ対応して供給している点が
異っている。
ジスタＱＰ１１，ＱＰ１２のゲートは接地であり、Ｎチ
ャネルＭＯＳトランジスタＱＮ１２〜ＱＮ１７のゲート
はＶＣＣの電位に固定されていたが、本実施例ではＰチ
ャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトラ
ンジスタのゲートに図１（ｃ）又は図２のスイッチ制御
信号ＧＣ，ＲＧＣをそれぞれ対応して供給している点が
異っている。
【００３３】すなわち、従来はＶＣＣ電源端子ＴＣとデ
ータバス節点Ｎ６，Ｎ７間にソース・ドレインを接続し
たＰチャネルＭＯＳトランジスタＱＰ１１，ＱＰ１２
と、節点Ｎ６〜Ｎ９とＧＮＤ間にＮチャネルＭＯＳトラ
ンジスタＱＮ１２，１４，１５，１６のドレイン・ソー
スを接続し、さらに差動データセンスアンプ４Ａの共通
エミッタＣＥとＧＮＤ間やセンス負荷５の共通ベースＣ
ＢとＧＮＤ間に接地短絡用のＮチャネルＭＯＳトランジ
スタＱＮ１３，ＱＮ１６を設け、通常動作時にこれらの
ＭＯＳトランジスタをオンさせて、データバスを低イン
ピーダンスにして節点Ｎ６〜Ｎ９の電位を安定に保持し
ていた。
ータバス節点Ｎ６，Ｎ７間にソース・ドレインを接続し
たＰチャネルＭＯＳトランジスタＱＰ１１，ＱＰ１２
と、節点Ｎ６〜Ｎ９とＧＮＤ間にＮチャネルＭＯＳトラ
ンジスタＱＮ１２，１４，１５，１６のドレイン・ソー
スを接続し、さらに差動データセンスアンプ４Ａの共通
エミッタＣＥとＧＮＤ間やセンス負荷５の共通ベースＣ
ＢとＧＮＤ間に接地短絡用のＮチャネルＭＯＳトランジ
スタＱＮ１３，ＱＮ１６を設け、通常動作時にこれらの
ＭＯＳトランジスタをオンさせて、データバスを低イン
ピーダンスにして節点Ｎ６〜Ｎ９の電位を安定に保持し
ていた。
【００３４】ここで図３の回路の動作について詳細に説
明すると、ビット線ＢＬ，ＲＢＬにはＳＲＡＭのメモリ
セルからの読み出しデータが現われる。ＰチャネルＭＯ
ＳトランジスタＱＰ９，ＱＰ１０がコラムアドレス側の
アドレスデコード信号Ｙ０，Ｙ１，…によって制御され
るトランスファゲートＴＧ１，ＴＧ２であり、“Ｌ”レ
ベルに選択された第ｉ番目のアドレスデコード信号Ｙｉ
に制御されたトランスファーゲートＴＧｉだけがオンと
なり、ビット線ＢＬ，ＲＢＬ上のデータがデータバス節
点Ｎ６，Ｎ７上に伝達される。
明すると、ビット線ＢＬ，ＲＢＬにはＳＲＡＭのメモリ
セルからの読み出しデータが現われる。ＰチャネルＭＯ
ＳトランジスタＱＰ９，ＱＰ１０がコラムアドレス側の
アドレスデコード信号Ｙ０，Ｙ１，…によって制御され
るトランスファゲートＴＧ１，ＴＧ２であり、“Ｌ”レ
ベルに選択された第ｉ番目のアドレスデコード信号Ｙｉ
に制御されたトランスファーゲートＴＧｉだけがオンと
なり、ビット線ＢＬ，ＲＢＬ上のデータがデータバス節
点Ｎ６，Ｎ７上に伝達される。
【００３５】ＢｉＣＭＯＳタイプの差動センスアンプ４
Ａ，４Ｂはセンス負荷５を介して外部電源端ＴＣに接続
されており、その回路動作によってデータバス節点Ｎ
６，Ｎ７の微小データが増幅されて出力端ＯＵＴ，ＲＯ
ＵＴへ出力される。ここで、差動データのセンスアンプ
４Ａ，４Ｂは、一種のアドレスデコードである信号ＢＳ
０，ＢＳ１，…により制御され、選択されて“Ｈ”レベ
ルとなった第ｉ番目のブロックセレクト信号ＢＳｉに制
御された差動センスアンプ４ｉだけが活性化される。
Ａ，４Ｂはセンス負荷５を介して外部電源端ＴＣに接続
されており、その回路動作によってデータバス節点Ｎ
６，Ｎ７の微小データが増幅されて出力端ＯＵＴ，ＲＯ
ＵＴへ出力される。ここで、差動データのセンスアンプ
４Ａ，４Ｂは、一種のアドレスデコードである信号ＢＳ
０，ＢＳ１，…により制御され、選択されて“Ｈ”レベ
ルとなった第ｉ番目のブロックセレクト信号ＢＳｉに制
御された差動センスアンプ４ｉだけが活性化される。
【００３６】
【発明の効果】以上説明した様に本発明は、信号発生回
路により発生したスイッチ制御信号により、回路動作待
機時に従来は流れてしまっていた定常電流を遮断するこ
とにより、電源電流の測定からメモリセルアレイの動作
電流を正確に調べることができるので、半導体メモリ装
置の信頼性の評価が容易になるという効果を有する。
路により発生したスイッチ制御信号により、回路動作待
機時に従来は流れてしまっていた定常電流を遮断するこ
とにより、電源電流の測定からメモリセルアレイの動作
電流を正確に調べることができるので、半導体メモリ装
置の信頼性の評価が容易になるという効果を有する。
【図１】（ａ）〜（ｃ）は本発明の第１の実施例のそれ
ぞれ電源降圧回路，定電流源およびスイッチ制御信号発
生回路の回路図である。
ぞれ電源降圧回路，定電流源およびスイッチ制御信号発
生回路の回路図である。
【図２】本発明の第２の実施例のスイッチ制御信号発生
回路の回路図である。
回路の回路図である。
【図３】本発明の第３の実施例の回路図である。
【図４】（ａ）〜（ｃ）は従来の半導体メモリ装置の一
例のブロック図，定電流源および演算増幅器の回路図で
ある。
例のブロック図，定電流源および演算増幅器の回路図で
ある。
１ 定電流源 ２，２ａ スイッチ制御信号発生回路 ３Ａ，３Ｂ 演算増幅器 ４Ａ，４Ｂ 差動データセンスアンプ ５ センス負荷 ６ 定源降圧回路 Ｂ１〜Ｂ４ ＮＰＮバイポーラトランジスタ ＢＳ０，ＢＳ１，Ｄ１〜Ｄ４ ダイオード Ｉ１ 定電流 Ｎ１〜Ｎ９ 節点 ＮＣ ノンコネクトピン ＧＣ スイッチ制御信号 ＲＧＣ 反転制御信号 ＯＵＴ 出力信号 ＲＯＵＴ 反転出力信号 ＱＮ１〜ＱＮ１７ ＮチャネルＭＯＳトランジスタ ＱＰ１〜ＱＰ１２ ＰチャネルＭＯＳトランジスタ Ｒ１〜Ｒ６ 抵抗 ＴＣ ＶＣＣ電源端 ＴＡＯ Ａ０入力ピン ＶＣＣ 電源電圧 Ｖｉｎｔ 内部回路電圧
Claims (2)
- 【請求項１】 電源入力端に外部電源の電圧を入力して
直列制御出力トランジスタを介して内部回路用の降電圧
を出力する電源降圧回路と、前記降電圧の供給を受けて
論理動作する周辺回路およびメモリセルアレイを有する
半導体メモリ装置において、前記メモリセルアレイを除
く回路に挿入された複数の電流スイッチトランジスタ
と、外部からのピン信号を入力して前記電流スイッチト
ランジスタのゲートにスイッチ制御トランジスタを供給
するスイッチ制御信号発生回路とを含み、前記電流スイ
ッチトランジスタが、バイポーラトランジスタとＣＭＯ
Ｓトランジスタの混成集積回路で構成される差動センス
アンプのベースに入力するデータバスに共通ドレインが
接続されたデータバス電圧保持用CMOSトランジスタと、
前記差動センスアンプと負荷回路を接続するデータバス
に接続された接地短絡用のＮチャネルＭＯＳトランジス
タとを含むことを特徴とする半導体メモリ装置。 - 【請求項２】 電源入力端が外部電源に接続されて電流
出力端が定電圧素子との接続節点に定電流を供給して所
定の定電圧を発生する定電流源と、ソースが前記電源入
力端に接続されゲートが増幅部を介して前記接続節点に
接続されドレインが内部回路用の降電圧を出力する直列
制御出力トランジスタと、前記定電流源の内部および前
記増幅部のデータ入力端に接続された複数のオン・オフ
スイッチ用トランジスタとを有する電源降圧回路と、 データ入力ピン又は非接続ピンに外部からピン信号を入
力して、互いに相反する位相のスイッチ制御信号対を出
力するスイッチ制御回路と、 複数のピン信号を入力する外部データ入力端子を有し前
記降電圧を回路電源電圧とする周辺回路と、前記降電圧
を受け前記周辺回路とデータの授受を行うメモリセルア
レイと、 を含むことを特徴とする 半導体メモリ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265797A JP2800502B2 (ja) | 1991-10-15 | 1991-10-15 | 半導体メモリ装置 |
| US07/952,977 US5327388A (en) | 1991-10-15 | 1992-09-29 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3265797A JP2800502B2 (ja) | 1991-10-15 | 1991-10-15 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05109295A JPH05109295A (ja) | 1993-04-30 |
| JP2800502B2 true JP2800502B2 (ja) | 1998-09-21 |
Family
ID=17422176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3265797A Expired - Lifetime JP2800502B2 (ja) | 1991-10-15 | 1991-10-15 | 半導体メモリ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5327388A (ja) |
| JP (1) | JP2800502B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0137105B1 (ko) * | 1993-06-17 | 1998-04-29 | 모리시다 요이치 | 데이터 전송회로, 데이터선 구동회로, 증폭회로, 반도체 집적회로 및 반도체 기억장치 |
| JPH0757472A (ja) * | 1993-08-13 | 1995-03-03 | Nec Corp | 半導体集積回路装置 |
| KR960011205B1 (ko) * | 1993-11-08 | 1996-08-21 | 삼성전자 주식회사 | 반도체메모리장치의 안정된 파워-온을 위한 스타트-엎회로 |
| JPH0869693A (ja) * | 1994-08-30 | 1996-03-12 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
| JP3510362B2 (ja) * | 1995-01-10 | 2004-03-29 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US6104229A (en) * | 1996-05-02 | 2000-08-15 | Integrated Device Technology, Inc. | High voltage tolerable input buffer and method for operating same |
| JP3976839B2 (ja) * | 1996-07-09 | 2007-09-19 | 株式会社ルネサステクノロジ | 不揮発性メモリシステムおよび不揮発性半導体メモリ |
| US5757712A (en) * | 1996-07-12 | 1998-05-26 | International Business Machines Corporation | Memory modules with voltage regulation and level translation |
| JPH11185498A (ja) * | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | スタティック型半導体記憶装置 |
| US6555829B1 (en) | 2000-01-10 | 2003-04-29 | Applied Materials, Inc. | High precision flexure stage |
| US6337827B1 (en) * | 2001-01-05 | 2002-01-08 | Oki Electric Industry Co., Ltd. | Voltage-dropping power unit for semiconductor memory device |
| EP1547088A4 (en) * | 2002-09-12 | 2007-05-02 | Atmel Corp | SYSTEM FOR CONTROLLING MODE CHANGES IN A VOLTAGE-SIZING CONVERTER |
| ITTO20020794A1 (it) * | 2002-09-12 | 2004-03-13 | Atmel Corp | Sitema per controllare le transizioni dalla modalita' |
| US7212067B2 (en) * | 2003-08-01 | 2007-05-01 | Sandisk Corporation | Voltage regulator with bypass for multi-voltage storage system |
| US7164561B2 (en) * | 2004-02-13 | 2007-01-16 | Sandisk Corporation | Voltage regulator using protected low voltage devices |
| US7391193B2 (en) * | 2005-01-25 | 2008-06-24 | Sandisk Corporation | Voltage regulator with bypass mode |
| US20060192653A1 (en) * | 2005-02-18 | 2006-08-31 | Paul Atkinson | Device and method for selectively controlling the utility of an integrated circuit device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214772A (ja) * | 1985-03-18 | 1986-09-24 | Sony Corp | 降圧電源回路 |
| JPH0656720B2 (ja) * | 1985-03-29 | 1994-07-27 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
| JPH07113863B2 (ja) * | 1985-06-29 | 1995-12-06 | 株式会社東芝 | 半導体集積回路装置 |
| JP2759969B2 (ja) * | 1988-07-29 | 1998-05-28 | ソニー株式会社 | 内部降圧回路 |
| JP2698833B2 (ja) * | 1988-07-07 | 1998-01-19 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPH03149876A (ja) * | 1989-11-07 | 1991-06-26 | Hitachi Ltd | 半導体集積回路装置 |
| JP2778199B2 (ja) * | 1990-04-27 | 1998-07-23 | 日本電気株式会社 | 内部降圧回路 |
-
1991
- 1991-10-15 JP JP3265797A patent/JP2800502B2/ja not_active Expired - Lifetime
-
1992
- 1992-09-29 US US07/952,977 patent/US5327388A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5327388A (en) | 1994-07-05 |
| JPH05109295A (ja) | 1993-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980609 |