DE3910466C2 - Ausgangspufferschaltung für einen byte-weiten Speicher - Google Patents

Ausgangspufferschaltung für einen byte-weiten Speicher

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Description

Die Erfindung bezieht sich auf eine Aus­ gangspufferschaltung für einen byte-weiten Speicher nach dem Oberbegriff des Patentanspruchs 1.
Damit eine Halbleitervorrichtung mit hoher Geschwindig­ keit arbeiten kann, ist ein schnelles Laden/Entladen der kapazitiven Last erforderlich. Insbesondere geht damit bei der herkömmlichen Ausgangspufferschaltung (Fig. 1) einer Speichervorrichtung, welche mit zahlreichen Ein- und Ausgängen versehen ist, ein großer Wert von di/dt während der konkurrierenden Übergänge von Eingangs-/Ausgangsdaten einher. Ein solcher großer Wert von di/dt bewirkt die Erzeugung von Rauschen sowohl in der Spannungsleitung als auch in der Masseleitung. Ferner steigt mit zunehmender Spannung der Spannungsquelle und abnehmender Temperatur das Rauschen.
Dies beeinträchtigt den TTL-kompatiblen Eingangspuffer, was dazu führt, daß die Chips zu Fehloperationen neigen, und daß rauschempfindliche Schaltungen, wie der Leseverstärker und dergleichen, ebenfalls zu einer Fehlfunktion neigen.
Zur Lösung dieser Probleme wurde eine Schaltung vorgeschlagen, wie sie in Fig. 2 gezeigt ist. D. h., wie in "A 21ns 32K×8 CMOS Static RAM with a Selectively Pumped p-Well Array" IEEE Journal of Solid-State Circuits, Vol. SC-22, No. 5 (Oct. 1987), S. 704-711 beschrieben, wird ein aktiver Widerstand in den oberhalb des Ausgangstreibers angeordneten Inverter als Mittel zur Verminderung des Rauschens im Ausgangspuffer eingesetzt. In einer solchen Vorrichtung läßt sich eine gewisse Rauschverminderung erzielen, indem Widerstände R1-R4 in die Source der p-Kanal-MOS-Pull-up-Vorrichtung und die Source der n-Kanal-MOS-Pull-down-Vorrichtung eingesetzt werden. In einer solchen Vorrichtung werden jedoch nach­ teilige Effekte insofern erzeugt, als die Zugriffzeit, d. h., die Arbeitsgeschwindigkeit, in der Gesamtauswertung langsam wird. Von diesem Stand der Technik geht Patentanspruch 1 in seinem Oberbegriff aus.
Aufgabe der Erfindung ist es, eine Ausgangs­ pufferschaltung der vorgenannten Art zu schaffen, bei welcher das Erzeugen von Rauschen auf der Spannungsleitung und der Masseleitung unter der Bedingung hoher Spannungsquellenspannung und niedriger Temperatur, die zu der höchsten Wahrscheinlichkeit von Rauscher­ zeugungen führt, minimalisiert ist, wobei sich gleichzeitig die Arbeitsgeschwindigkeit, verglichen mit der herkömmlichen, unter einer Bedingung niedriger Span­ nungsquellenspannung und hoher Temperatur, die sonst zu der niedrigsten Chip-Arbeitsgeschwindigkeit führen würde, nicht verlangsamen soll.
Diese Aufgabe wird erfindungsgemäß durch eine Ausgangspufferschaltung mit den Merkmalen des Patentanspruchs 1 gelöst.
Gemäß einer Ausführungsform der Erfindung kann als Mittel zur Erfüllung der oben genannten Erfordernisse ein Verarmungstransistor vorgesehen sein, dessen Gate- und Source-Anschlüsse miteinander verbunden sind und der Sättigungseigenschaften oberhalb eines bestimmten Wertes der Spannungsquellenspannung zeigt.
Der Verarmungstransistor ist so gewählt, daß er unter Bedingungen niedriger Spannungsquellenspannung und hoher Temperatur eine Strom­ führfähigkeit aufweist, die größer als diejenigen der p- und n- Kanal-Transistoren der Inverter ist, wodurch eine ggf. auftretende Verzögerung der Datenlesegeschwindigkeit, die mit dem Einfügen des Verarmungstransistors einhergeht, verhindert wird.
Ferner hat unter den Bedingungen hoher Spannungsquel­ lenspannung und niedriger Temperatur der Verarmungstransistor eine gewisse Stromführfähigkeit, die kleiner als diejenigen der p- und n-Kanal-Transistoren der Inverter ist, wodurch die Erzeugung von Rauschen in der Spannungsleitung und der Masseleitung unterdrückt wird.
Im folgenden werden Ausführungsformen der Erfindung anhand der beigefügten Zeichnungen beschrieben. Auf diesen zeigt bzw. zeigen
Fig. 1 eine herkömmliche Datenausgangs-Pufferschaltung,
Fig. 2 eine weitere Datenausgangs-Pufferschaltung gemäß herkömmlicher Technologie,
Fig. 3A und 3B jeweils eine Ausführungsform der Datenausgangs-Pufferschaltung gemäß der Erfindung,
Fig. 4 die Strom-Spannungs-Charakteristik des Anreiche­ rungstransistors, des Widerstands und des Verarmungstran­ sistors, welche beziehentlich in den Datenausgangs-Puf­ ferschaltungen der Fig. 1 bis 3 zur Anwendung gelangen,
Fig. 5 eine graphische Darstellung, welche die Beziehung zwischen der Rauschcharakteristik der Masseleitungen und der Veränderung der Spannungsquellenspannung in den einzelnen Schaltungen der Fig. 1 bis 3 für den Fall veranschaulicht, daß die Schaltungen für einen Betrieb mit derselben Geschwin­ digkeit eingerichtet sind.
Fig. 3 zeigt eine Verarmungstransistoren verwendende gegen­ ständliche Datenausgangs-Pufferschaltung. Die miteinander verbundenen Gate und Source eines jeden der Verarmungstransistoren (Vgs=0) sind in jedem der CMOS- Inverter des Gegentakttyps der Fig. 1 eingefügt. Im einzelnen zeigt Fig. 3A eine Ausführungsform, bei welcher der Pull-up- Transistor Mpu3 im Ausgangstreiber aus einem p-Kanal- Transistor besteht, während Fig. 3B eine weitere Ausfüh­ rungsform zeigt, bei welcher der Pull-up-Transistor Mpu4 im Ausgangstreiber aus einem n-Kanal-Transistor besteht. Dementsprechend wird ein normales Pull-up-Signal PU dem Pull­ up-Inverter I1 der Fig. 3A zugeführt, während ein invertier­ tes Pull-up-Signal dem Pull-up-Inverter I3 der Fig. 3B zugeführt wird.
Bei der in Fig. 3A veranschaulichten ersten Ausfüh­ rungsform der Erfindung enthält der Pull-up-CMOS-Inverter I1 einen p-Kanal-Transistor M9 und einen n-Kanal-Transistor M10, wobei diese Transistoren vom Anreicherungstyp sind. Ein Verarmungstransistor Mdep1, dessen Gate und Source miteinan­ der verbunden sind, ist in einer solchen Weise angebracht, daß seine Drain mit der Drain des p-Kanal-Transistors M9 und seine Source mit der Drain des n-Kanal-Transistors M10 verbunden ist. Der Verbindungsknoten zwischen dem p-Kanal- Transistor M9 und dem Verarmungstransistor Mdep1 ist ein Ausgang des Pull-up-Inverters I1, welcher mit dem Gate des p- Kanal-Pull-up-Transistors Mpu3 im Ausgangstreiber OD verbunden ist. Dementsprechend kann der Verarmungstransistor Mdep1 die Abfallzeit der Gate-Spannung des zu aktivierenden Pull-up-Transistors Mpu3 verzögern.
Der Pull-down-CMOS-Inverter I2 enthält ebenfalls einen p-Kanal-Anreicherungstransistor M11 und einen n-Kanal-Anrei­ cherungstransistor M12. Ein Verarmungstransistor Mdep2 ist ebenfalls zwischen den Transistoren M11 und M12 angebracht. Im Inverter I2 ist der Verbindungsknoten zwischen dem Verarmungstransistor Mdep2 und dem n-Kanal-Transistor M12 ein Ausgang, welcher mit dem Gate des n-Kanal-Pull-down-Transi­ stors Mpd3 im Ausgangstreiber OD verbunden ist. Dementspre­ chend kann der Verarmungstransistor Mdep2 die Anstiegszeit der Gate-Spannung des zu aktivierenden n-Kanal-Pull-down- Transistors Mpd3 verzögern.
Die beiden Verarmungstransistoren Mdep1 und Mdep2 sind mit einem solchen Geometrieverhältnis ausgelegt, daß die beiden Transistoren eine Stromführfähigkeit haben sollten, die gleich oder größer als diejenigen der p- und n-Kanal- Transistoren der Inverter I1 und I2 unter den Bedingungen einer niedrigen Spannungsquellenspannung und einer hohen Temperatur ist.
Ferner ist der Verbindungsknoten zwischen dem p-Kanal- Transistor Mpu3 und n-Kanal-Transistor Mpd3 im Ausgangstrei­ ber OD mit der kapazitiven Last C1 für ihre Ladung/Entladung verbunden, und ebenso ist er mit einem der Eingänge/Ausgänge der Speichervorrichtung verbunden.
Allgemein sind die Spitzenwerte des Rauschens auf der Spannungs- und der Masseleitung sehr groß, wenn der Datenaus­ gangstreiber OD eingeschaltet wird. Daher wird bei der in Fig. 3A gezeigten ersten Ausführungsform die Anstiegszeit der Gate-Spannung des Pull-down-Transistors Mpd3 verzögert, um das Rauschen auf der Masseleitung auf einen optimalen Wert zu unterdrücken. Ferner werden die Abfallszeit der Gate-Spannung des Pull-up-Transistors Mpu3 und die Anstiegszeit der Gate-Spannung des Pull-down-Transistors Mpd3 gleichzeitig verzögert, um das Rauschen auf der Spannungslei­ tung auf einen optimalen Wert zu unterdrücken.
Fig. 3B zeigt die zweite Ausführungsform. Bei dieser Ausführungsform umfaßt im Gegensatz zur ersten Ausführungsform der Fig. 3A ein einen Teil des Ausgangstrei­ bers OD bildender Pull-up-Transistor Mpu4 einen n-Kanal- Transistor. Der Verbindungsknoten zwischen der Drain eines Verarmungstransistors Mdep3 und der Drain des n-Kanal- Anreicherungstransistors M14, die in einem Pull-up-Inverter I3 vorgesehen sind, umfaßt einen Ausgang des Inverters I3, welcher mit der Gate des n-Kanal-Pull-up-Transistors Mpu4 verbunden ist. Dementsprechend würde die Schaltung der Fig. 3B geeignet zum Einspeisen des invertierten Pull-up-Signals als Eingabe des Pull-up-Inverters I3 verwendet werden, und der Verarmungstransistor Mdep3 kann die Anstiegszeit der Gate-Spannung des zu aktivierenden n-Kanal-Pull-up-Transi­ stors Mpu4 verzögern.
Fig. 4 veranschaulicht die kritischen Merkmale der Schaltungen der Fig. 1, 2 und 3, in welchen Anreicherungs­ transistoren, Widerstände bzw. Verarmungstransistoren verwendet werden. Fig. 4 veranschaulicht außerdem graphische Vergleiche von Strom-Spannung-Charakteristiken für diese drei Fälle. Fig. 4 veranschaulicht damit die Auswirkungen des Einsatzes eines Verarmungstransistors entsprechend der gegenständlichen Ausgangspufferschaltung.
Wenn ein Anreicherungstransistor M17 verwendet wird, ist Ids proportional zu (Vds-Vt), wobei Ids den Drain-Source- Strom, Vds die Drain-Source-Spannung und Vt die Schwel­ lenspannung bezeichnet. Dementsprechend wird bei einer hohen Vds (=Vcc) der Strom steil erhöht, weshalb, wie oben beschrieben, die Erzeugung von Rauschen im Bereich einer hohen Spannungsquellenspannung am größten ist.
Wenn andererseits der Widerstand R5 verwendet wird, steigt Ids linear mit Vcc, wodurch es möglich wird, das Rauschen in einem gewissen Ausmaß, verglichen mit dem Fall der Verwendung eines Anreicherungstransistors, zu vermindern.
Wenn aber der Verarmungstransistor Mdep5 verwendet wird, erreicht dieser Transistor oberhalb eines bestimmten Wertes von Vds (=Vcc) eine Sättigung, so daß Ids auf einem konstan­ ten Wert gehalten werden sollte. Die Anschaltgeschwindigkeit des Datenausgangstreibers ist proportional zu Ids des MOS- Transistors, der einen Teil des oberhalb des Ausgangstreibers angeordneten Inverters bildet. Daher sieht man, daß, selbst wenn die Schaltungen der Fig. 1 und 3 so ausgelegt sind, daß sie bei niedriger Spannungsquellenspannung mit gleicher Geschwindigkeit arbeiten (beispielsweise gibt Vcc im Punkt A ungefähr 4 Volt an), die die Verarmungstransistoren verwen­ dende, gegenständliche Ausgangspufferschaltung (wie in Fig. 3 veranschaulicht) viel weniger steile Änderungen des Arbeitsstroms selbst bei einer hohen Spannungsquellenspannung gemäß Punkt B, der ungefähr 7 Volt angibt, zeigt, verglichen mit der herkömmlichen Ausgangspufferschaltung, die, wie in Fig. 1 gezeigt, einfach Anreicherungstransistoren verwendet, und zwar dank der Tatsache, daß der Strom in ersterer bei einer hohen Spannungsquellenspannung auf einen bestimmten Wert begrenzt wird.
Das Rauschen auf der Spannungsleitung und der Mas­ seleitung ist, wie oben beschrieben, proportional zu di/dt. Daher ist die die Verarmungstransistoren verwendende, gegenständliche Ausgangspufferschaltung in der Lage, das Rauschen bei einer hohen Spannungsquellenspannung wirksam zu unterdrücken.
Fig. 5 veranschaulicht die Rauschpegel der Schaltungen der Fig. 1 bis 3, bei welchen Anreicherungstransistoren, Widerstände bzw. Verarmungstransistoren verwendet werden. Im einzelnen zeigt die Zeichnung die Spitzenwerte des Rauschens der Masseleitung, gemessen durch Verändern der Spannungsquel­ lenspannung bei einer tiefen Temperatur, wobei die Ausgangs­ lage die ist, daß die verschiedenen Schaltungen so eingerich­ tet sind, daß sie bei einer hohen Temperatur und einer niedrigen Spannung, bei welchen die Arbeitsgeschwindigkeit am niedrigsten ist, mit der gleichen Geschwindigkeit arbeiten.
Wie in Fig. 5 gezeigt, erzeugt bei der hohen Span­ nungsquellenspannung Vcc des ungefähr 7 Volt angebenden Punktes B, welche auf der Grundlage des Geometrieverhältnis­ ses eines Transistors bestimmt wird, die herkömmliche Ausgangspufferschaltung der Fig. 1 einen Spitzenrauschwert von 1,6 V auf der Masseleitung. Demgegenüber erzeugt die Ausgangspufferschaltung (wie sie in Fig. 3 gezeigt ist) einen Spitzenrauschwert von 0,8 V auf der Masseleitung, mit dem Ergebnis, daß ein Rauschunter­ drückungseffekt von ungefähr 50%, verglichen mit der herkömm­ lichen Ausgangspufferschaltung, erzielt wird.
Wie oben beschrieben, ist ein Verarmungstransistor in jedem der oberhalb des Datenausgangstreibers angeordneten Inverter vorgesehen, mit dem Ergebnis, daß die Erzeugung von Rauschen sowohl auf der Spannungsleitung als auch auf der Masseleitung bei den Bedingungen hoher Spannung und niedriger Temperatur auf ein Minimum reduziert sind. Ferner ist die Arbeitsgeschwindigkeit in der gegenständlichen Schaltung unter den Bedingungen einer niedrigen Spannungsquellenspannung und einer hohen Temperatur, verglichen mit den herkömmlichen Schaltungen, nicht verschlechtert.

Claims (5)

1. Ausgangspufferschaltung für einen byte-weiten Speicher, mit
einem Pull-up-CMOS-Inverter (I1, I3), welcher einen p-Ka­ nal-Transistor (M9, M13) und einen n-Kanal-Transistor (M10, M14), die in Reihe geschaltet sind, aufweist,
einem Pull-down-CMOS-Inverter (I2, I4), welcher einen p- Kanal-Transistor (M11, M15) und einen n-Kanal-Transistor (M12, M16), die in Reihe geschaltet sind, aufweist, und
einem Ausgangstreiber (OD), welcher aus einem Pull-up-Tran­ sistor (Mpu3, Mpu4) und einem Pull-down-Transistor (Mpd3, Mpd4), die in Reihe geschaltet sind, besteht, wobei der Pull-up- Transistor (Mpu3, Mpu4) ein Gate für eine Verbindung mit dem Ausgangs­ knoten des Pull-up-CMOS-Inverters (I1, I3) aufweist, der Pull- down-Transistor (Mpd3, Mpd4) ein Gate für eine Verbindung mit dem Ausgangsknoten des Pull-down-CMOS-Inverters (I2, I4) auf­ weist, und der Ausgang des Ausgangstreibers (OD) eine kapazitive Last (C1) ansprechend auf Pull-up und Pull-down-Signale, die auf die betreffenden Eingänge des Pull-up-CMOS-Inverters (I1, I3) und Pull-down-CMOS-Inverters (I2, I4) gegeben werden, ansteuert,
ersten Verzögerungsmitteln (Mdep1, Mdep3) zum Verzögern der Abfallzeit oder der Anstiegszeit der Gate-Spannung des im Aus­ gangstreiber (OD) zu aktivierenden Pull-up-Transistors (Mpu3, Mpu4), und
zweiten Verzögerungsmitteln (Mdep2, Mdep4) zum Verzögern der Anstiegszeit der Gate-Spannung des im Ausgangstreiber (OD) zu aktivierenden Pull-down-Transistors (Mpd3, Mpd4), dadurch gekennzeichnet, daß
die ersten Verzögerungsmittel (Mdep1, Mdep3) zwischen dem p-Kanal-Transistor (M9, M13) und dem n-Kanal-Transistor (M10, M14) des Pull-up-Inverters (I1, I3) angebracht sind, die zweiten Verzögerungsmittel (Mdep2, Mdep4) zwischen dem p-Kanal-Transi­ stor (M11, M15) und dem n-Kanal-Transistor (M12, M16) des Pull- down-Inverters (I2, I4) angebracht sind, die ersten und zweiten Verzögerungsmittel (Mdep1, Mdep3, Mdep2, Mdep4) eine Stromführ­ fähigkeit haben, die gleich oder größer als diejenigen der p- und n-Kanal-Transistoren (M9, M13, M11, M15, M10, M14, M12, M16) der Inverter (I1, I3, I2, I4) bei niedriger Spannungsquellen­ spannung und hoher Temperatur ist, und die ersten und zweiten Verzögerungsmittel (Mdep1, Mdep3, Mdep2, Mdep4) eine Stromführ­ fähigkeit haben, die kleiner als diejenigen der p- und n-Kanal- Transistoren (M9, M13, M11, M15, M10, M14, M12, M16) bei hoher Spannungsquellenspannung und niedriger Temperatur ist.
2. Ausgangspufferschaltung nach Anspruch 1, dadurch gekennzeichnet, daß jedes der Verzögerungsmit­ tel einen Verarmungstransistor (Mdep1, Mdep2, Mdep3, Mdep4), dessen Gate und Source miteinander verbunden sind, enthält.
3. Ausgangspufferschaltung nach Anspruch 2, dadurch gekennzeichnet, daß der Pull-up-Transistor (Mpu3, Mpu4) im Ausgangstreiber (OD) ein p-Kanal-Transistor ist und daß der Verbindungsknoten zwischen dem p-Kanal- Transistor und dem Verarmungstransistor (Mdep1, Mdep3) im Pull-up-Inverter (I1, I3) den Ausgang des Pull-up-Inverters bildet, wobei der Verbindungsknoten mit dem Gate des p-Kanal- Pull-up-Transistors (Mpu3, Mpu4) im Ausgangstreiber (OD) verbunden ist, wodurch der Verarmungstransistor (Mdep1, Mdep3) die Abfallzeit der Gate-Spannung des zu aktivierenden p-Kanal-Pull-up-Transistors (Mpu3, Mpu4) verzögern kann.
4. Ausgangspufferschaltung nach Anspruch 2, dadurch gekennzeichnet, daß der Pull-up-Transistor (Mpu3, Mpu4) im Ausgangstreiber (OD) ein n-Kanal-Transistor ist und daß der Verbindungsknoten zwischen dem n-Kanal- Transistor und dem Verarmungstransistor (Mdep1, Mdep3) im Pull-up-Inverter (I1, I3) den Ausgang des Pull-up-Inverters bildet, wobei der Verbindungsknoten mit dem Gate des n-Kanal- Pull-up-Transistors (Mpu3, Mpu4) im Ausgangstreiber (OD) verbunden ist, wodurch der Verarmungstransistor (Mdep1, Mdep3) die Anstiegszeit der Gate-Spannung des zu aktivieren­ den n-Kanal-Pull-up-Transistors verzögern kann.
5. Ausgangspufferschaltung nach irgendeinem der Ansprüche 2 bis 4, dadurch gekennzeichnet, daß der Verbindungsknoten zwischen dem n-Kanal-Transistor (M12, M16) und dem Verarmungstransistor (Mdep2, Mdep4) im Pull-down-Inverter (I2, I4) den Ausgang des Pull-down-In­ verters bildet und mit dem Gate des n-Kanal-Pull-down- Transistors (Mpd3, Mpd4) im Ausgangstreiber (OD) verbunden ist, wodurch der Verarmungstransistor die Anstiegszeit der Gate-Spannung des zu aktivierenden n-Kanal-Pull-down- Transistors (Mpd3, Mpd4) verzögern kann.
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03185921A (ja) * 1989-12-14 1991-08-13 Toshiba Corp 半導体集積回路
JP2567153B2 (ja) * 1991-01-14 1996-12-25 株式会社東芝 Ｃｍｏｓ出力バッファ回路
JP3079515B2 (ja) * 1991-01-29 2000-08-21 株式会社東芝 ゲ−トアレイ装置及び入力回路及び出力回路及び降圧回路
US5120999A (en) * 1991-02-08 1992-06-09 Texas Instruments Incorporated Output-buffer noise-control circuit
KR930008656B1 (ko) * 1991-07-19 1993-09-11 삼성전자 주식회사 노이즈가 억제되는 데이타 출력 버퍼
JPH05243939A (ja) * 1991-11-20 1993-09-21 Nec Corp 半導体集積回路装置
US5300828A (en) * 1992-08-31 1994-04-05 Sgs-Thomson Microelectronics, Inc. Slew rate limited output buffer with bypass circuitry
EP0586207B1 (de) * 1992-08-31 1997-03-26 STMicroelectronics, Inc. Ausgangstreiber einer integrierten Schaltung
JP2968653B2 (ja) * 1992-09-03 1999-10-25 日本電気株式会社 出力回路
US5300837A (en) * 1992-09-17 1994-04-05 At&T Bell Laboratories Delay compensation technique for buffers
US5576640A (en) * 1992-09-25 1996-11-19 At&T Global Information Solutions Company CMOS driver for fast single-ended bus
US5477166A (en) * 1993-04-22 1995-12-19 Benchmarq Microelectronics Programmable output device with integrated circuit
US5367206A (en) * 1993-06-17 1994-11-22 Advanced Micro Devices, Inc. Output buffer circuit for a low voltage EPROM
US5682116A (en) * 1994-06-07 1997-10-28 International Business Machines Corporation Off chip driver having slew rate control and differential voltage protection circuitry
JP3537500B2 (ja) * 1994-08-16 2004-06-14 バー−ブラウン・コーポレーション インバータ装置
JPH0977184A (ja) * 1995-09-19 1997-03-25 Sato Sangyo Kk 粒体排出装置付袋を内側に嵌装したコンテナ
KR100206604B1 (ko) * 1996-06-29 1999-07-01 김영환 반도체 메모리 장치
WO1998008224A1 (fr) * 1996-08-16 1998-02-26 Mitsubishi Denki Kabushiki Kaisha Dispositif de circuit integre a semi-conducteurs
JPH1125678A (ja) 1997-06-27 1999-01-29 Samsung Electron Co Ltd 出力ドライバ及び半導体メモリ装置
US5949259A (en) * 1997-11-19 1999-09-07 Atmel Corporation Zero-delay slew-rate controlled output buffer
KR100300052B1 (ko) * 1998-09-19 2001-09-06 김영환 출력버퍼회로
US6362665B1 (en) * 1999-11-19 2002-03-26 Intersil Americas Inc. Backwards drivable MOS output driver
US6570405B1 (en) * 2001-12-20 2003-05-27 Integrated Device Technology, Inc. Integrated output driver circuits having current sourcing and current sinking characteristics that inhibit power bounce and ground bounce
US6894529B1 (en) 2003-07-09 2005-05-17 Integrated Device Technology, Inc. Impedance-matched output driver circuits having linear characteristics and enhanced coarse and fine tuning control
US6967501B1 (en) 2003-12-18 2005-11-22 Integrated Device Technology, Inc. Impedance-matched output driver circuits having enhanced predriver control
KR100670672B1 (ko) * 2004-11-02 2007-01-17 주식회사 하이닉스반도체 반도체메모리소자
CN101814842A (zh) * 2009-02-24 2010-08-25 飞思卡尔半导体公司 具有可调整驱动电流的高频电源开关电路
US8456939B2 (en) * 2009-12-11 2013-06-04 Arm Limited Voltage regulation circuitry
KR101326777B1 (ko) * 2012-04-12 2013-11-08 한국조폐공사 다층 보안 용지
US10879899B2 (en) * 2017-08-15 2020-12-29 Realtek Semiconductor Corp. Clock buffer and method thereof

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5268304A (en) * 1975-12-05 1977-06-07 Fujitsu Ltd Transistor circuit
US4274014A (en) * 1978-12-01 1981-06-16 Rca Corporation Switched current source for current limiting complementary symmetry inverter
JPS5772429A (en) * 1980-10-22 1982-05-06 Toshiba Corp Semiconductor integrated circuit device
KR890004212B1 (en) * 1983-07-08 1989-10-27 Fujitsu Ltd Complementary logic circuit
JPS60115092A (ja) * 1983-11-28 1985-06-21 Nec Corp 半導体記憶回路
JPS61267413A (ja) * 1985-05-22 1986-11-27 Fujitsu Ltd 入力バツフア回路
JPS62159917A (ja) * 1986-01-08 1987-07-15 Toshiba Corp 集積回路におけるインバ−タ回路
JPS62248310A (ja) * 1986-04-21 1987-10-29 Seiko Epson Corp 半導体記憶装置
US4749882A (en) * 1986-07-25 1988-06-07 Digital Equipment Corporation Apparatus and method for applying rapid transient signals to components on a printed circuit board

Also Published As

Publication number Publication date
KR900002542A (ko) 1990-02-28
FR2634311B1 (fr) 1993-02-05
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GB2221587A (en) 1990-02-07
US4972100A (en) 1990-11-20
GB2221587B (en) 1992-04-15
NL8900795A (nl) 1990-02-16
JPH02161692A (ja) 1990-06-21
FR2634311A1 (fr) 1990-01-19
KR910004735B1 (ko) 1991-07-10
NL190742B (nl) 1994-02-16
GB8907333D0 (en) 1989-05-17
NL190742C (nl) 1994-07-18
JPH0529995B2 (de) 1993-05-06

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