JPS625422A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS625422A
JPS625422A JP60143737A JP14373785A JPS625422A JP S625422 A JPS625422 A JP S625422A JP 60143737 A JP60143737 A JP 60143737A JP 14373785 A JP14373785 A JP 14373785A JP S625422 A JPS625422 A JP S625422A
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    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はＮ源電圧変換回路を内蔵した半導体集積回路装
置に関する。
（発明の技術的背景とその問題点） ＭＯＳ　トランジス、りを集積した半導体集積回路装置
の分野では、最小加工寸法が１．２μｍ程度の微細素子
を２００万個以上も集積した１Ｍピット・ダイナミック
ＲＡＭ　（ｄＲＡＭ）の試作品が相次いで発表されてい
る。今後更に４ＭビットｄＲＡＭあるいは１６Ｍビット
ｄＲＡＭを実現するためには、１μｍ以下の加工寸法が
用いられると予想される。その場合回路を構成するＭＯ
Ｓ）−ランジスタのチャネル長は１μｍ以下となるが、
この様な短チヤネルＭＯＳトランジスタでは耐圧の低下
や高電圧を印加した場合の特性劣化が著しくなってくる
。従って現在一般に用いられている５■の電源電圧をそ
のまま用いることは回路動作上、・また素子の信頼性上
好ましくない。そこで今後、１μｍ以下の加工寸法を用
いた集積回路においては、汎用性の面から外部電源電圧
としては５■を用い、内部の微細素子からなる回路部分
は低電圧で駆動するように電源電圧変換回路を内蔵させ
ることが必要になってくる。
第７図は従来の電源電圧変換回路を内蔵したｄＲＡＭチ
ップのブロック構成例である。４１はチップであり、こ
のチップ４１内に基準電圧発生回路４２、誤差増幅回路
４３及び出力回路４４からなる電源電圧変換回路・が内
蔵されている。この電源電圧変換回路は、基準電圧発生
回路４１からの基準電圧ＶＲと出力回路４４の出力であ
る内部電源電圧Ｖｃｃ１を誤差増幅回路４３により比較
して両電圧が等しくなるように、誤差増幅回路４３によ
り出力回路４４のコンダクタンスを制御するようになっ
ている。この出力回路４４から出力される内部電源電圧
Ｖｃ　ｃ　１がｄＲＡＭ回路４５に与えられる。ｄＲＡ
Ｍ回路は、りＯツク発生回路４６、周辺回路４７及びコ
ア回路４８からなる。
ここで電源電圧変換回路の直流的な最大電流供給能力は
、制御回路４４の規模を変更することにより比較的容易
に調節することができる。
ところで従来のｌｉ電源電圧変換回路は、内部回路であ
るｄＲＡＭ回路５５に急峻なピーク電流が流れると、内
部電源電圧Ｖｅｅｒが変動してしまう。第８図はその様
子を示している。この内部電源電圧Ｖｃｃ１の変動はｄ
ＲＡＭの回路動作に大きな悪影響を与える。
第９因はクロック発生回路に供給される電源電圧が低下
した場合のこの発生回路からのクロックパルス系列の遅
延時間特性をシミュレーションにより求めた例である。
実線は電源線インピーダンスを考慮した場合、破線はこ
れを考慮しなかった場合である。このシミュレーション
は電源電圧変換回路を用いない場合のものであるが、こ
のようにチップ内部の電源電圧の変動はクロックパルス
のタイミングに大きい影響を与える。このことは、アク
セス時間を遅らせるだけでなく、回路の動作マージンを
著しく低下させる原因となる。電源電圧変換回路を用い
た場合はこの問題は更に深刻になり、一度低下した内部
電源電圧はすぐには元のレベルに戻らないため、その間
クロックパルスのタイミングが遅れてしまう。
電源電圧変換回路の応答特性を向上させるためには、例
えば第７図で誤差増幅回路４３に流し込む電流値を予め
大きく設定し、その駆動能力を上げておけばよい。しか
しこれは、消費電力の増大につながり好ましくない。
〔発明の目的〕
本発明は上記した点に鑑みなされたもので、平均消費電
力が小さく、しかも内部電源電圧変動率を低く抑えた電
源電圧変換回路を内蔵した半導体集積回路装置を提供す
ることを目的とする。
〔発明の概要〕
本発明における半導体集積回路は、電Ｉｌｌ電圧変換回
路内に、クロック発生回路からのクロックパルスにより
内部電源電圧レベルを制御する手段を有することを特徴
とする。電源電圧変換回路は基本的には従来と同様、基
準電圧発生回路、増幅回路及び出力回路により構成する
。本発明では例えば、内部電源電圧レベルを制御する手
段として、誤差増幅回路に、りＯツクパルスにより制御
されて流れ込む電流量を切り換える切換え手段を備える
。または出力回路内に、クロックパルスにより制御され
てコンダクタンスを切換える手段を備える。
〔発明の効果〕
本発明によれば、内部回路の動作特性に対応してクロッ
クパルスで制御される電源電圧変換回路を設けることに
より、回路動作時に電流が大きく変動しても安定した内
部電源電圧を得ることができる。これにより、アクセス
時間等の回路動作速度が向上しまた回路動作マージンも
大幅に改善される。
前述のように誤差増幅回路を用いた電源電圧変換回路の
応答特性は、出力回路のコンダクタンスを制御する誤差
増幅回路の立上り特性（スルーレート：ＳＲ）で決定さ
れる。ＳＲは一般に次式のように表わすことができる。
５Ｒ−ｋＩｃ／に こで、ｋは回路構成により決定される定数、Ｉｃは誤差
増幅回路に流し込む電流値、Ｃは制御回路の入力容量で
ある。上式より、誤差増幅回路に流し込む電流値Ｉｃを
大きくすることによって電圧変換回路の応答特性は改善
される。しかし単に流し込む電流１ｃを大きくすること
は前述のように消費電力の増大につながる。
ところでＤＲＡＭ回路では、第５図に示したように一つ
の動作サイクル内で急峻なピーク電流が流れるのは限ら
れた時間帯だけである。そこで電源電圧変換回路の負荷
としてｄＲＡＭ回路を動作させる場合、その急峻なピー
ク電流を流す必要のある時のみ流し込む電流値１ｃを大
きくして誤差増幅回路の立上り特性を高めるようにすれ
ばよい。
本発明により、負荷である内部回路の動作に連動して誤
差増幅回路に流し込む電流量を切換えるように構成すれ
ば、急激な負荷変動に対して電圧変動率が小さく、しか
も平均消費電力が小さい電源電圧変換回路を内蔵した集
積回路が得られる。
また出力回路のコンダクタンスをクロックパルスにより
制御して内部電源電圧の変動率を小さくすることによっ
ても、同様の効果が得られる。
〔発明の実施例〕
以下本発明の詳細な説明する。
第１図はｄ　ＲＡ　Ｍに適用した一実施例の構成を示す
。１は８１などの半導体チップであり、これに、基準電
圧発生回路２、誤差増幅回路３及び出力回路４により構
成される電源電圧変換回路が内蔵されている。集積回路
の要部であるｄＲＡＭ回路５は、基準クロック発生回路
６、周辺回路７及びコア回路８からなる。誤差増幅回路
３はｎチャネルＭＯＳトランジスタ１３．１４及びｎチ
ャネルＭＯＳトランジスタ１５．１６からなるＣＭＯＳ
増幅器を基本とする。このＣＭＯＳ増幅器に外部電源電
圧Ｖｃｃから流れ込む電流値を切換え制御するために、
電流源として並列接続されたｎチャネルＭＯＳトランジ
スタ１１１．１１２が設けられている。一方のＭＯＳト
ランジスタ１１１は定電圧発生回路１０により常時駆動
されており、他方のＭｏＳトランジスタ１１２は電流制
御信号φＧにより制御されるｎチャネルＭＯＳトランジ
スタ１２のオン、オフに応じて定電圧発生回路１０によ
り駆動される。電流制御信号発生回路９は、基本クロッ
ク発生回路６より発生されるｄＲＡＭ回路の動作クロッ
ク自身またはこれに付随するクロックの一部であるφ′
を受け、ＣＭＯＳ増幅器に流し込む電流を切換えるため
の制御信号φＧを発生する。
例えばｄＲＡＭ回路のクロックと回路に流れる電流波形
に第５図に示すような対応関係を有する場合、クロック
φ１の立上り時からクロックφ３の立上り時まで、及び
り０ツクφ５の立上り時からクロックφ８の立上り時ま
での間のみ、誤差増幅回路に流し込む電流値を増大させ
ればよい。そのためには例えば、クロックφ１〜φＢが
第３図のような波形の場合、電流制御信号発生回路９を
第２図のようにゲートＧ１〜Ｇ４により構成する。
即ち、クロックφ１が立上がると、ＯＲゲートＧ１．Ｇ
２を介してＨＩ！レベルの制御信号φＧが得られる。ク
ロックφ１が“Ｌ″レベルなった後も、ＡＮＤゲートＧ
４の出力が“°Ｈ”レベルである間は制御信号φＧの“
ＨＴルーベル出力は維持される。クロックφ３が“Ｈ″
レベルなるとＮＯＲゲートＧ３の出力が“Ｌ”レベル、
従ってＡＮＤゲートＧ４の出力がＩ　Ｌ　Ｎレベルにな
り、制御信号φＧは“Ｌ　”レベルになる。同様に、り
ロックφＳの立上りで制御信号φＧが立上り、クロック
φ８の立上りでこの制御信号φＧは立ち下がる。以上の
様子は第３図に示した通りである。
こうしてこの実施例の誤差増幅回路では、ＭＯＳトラン
ジスタ１１１により常時一定の電流が流し込まれており
、制御信号φＧがＨ”レベルの間は更にＭｏ８　ｔ−ラ
ンジスタ１１２によっても電流が流し込まれる。即ち、
ｄＲＡＭ回路が動作して急峻なピーク電流が流れる場合
に、誤差増幅回路に流し込む電流量を増大させてその応
答特性を向上させることによって、内部電源電圧ＶＣＣ
Ｉの変動率を極力小さく抑えることができる。しかもこ
のように誤差増幅回路に大電流を流すのは、ｄＲＡＭの
動作サイクル中の極一部であるため、平均的な消費電力
の増加は殆どない。
なお上記実施例では、誤差増幅回路への電流供給回路と
して常時オン状態のＭＯＳトランジスタ１１１と選択的
にオンとされるＭＯＳトランジスタ１１２を並列接続し
たものを示したが、更にＭｏＳトランジスタの数を増や
し、制御信号φＱも増やして、負荷変動の具合に応じて
流し込む電流を複数段に切換えるように構成してもよい
。
第４図はクロックパルスにより出力回路を制御して内部
電源電圧を安定化するようにした実施例を示す。定電圧
発生回路２３の出力は外部電源電圧Ｖｃｃを降下する出
力回路２４に入力される。
出力回路２４は外部電源電圧Ｖｃｃを降下して内部電源
電圧Ｖｃ　ｃ　ｉを得るＭＯＳトランジスタＱ１が基本
構成要素である。この実施例ではこのＭｏ３　ｔ−ラン
ジスタＱｌと並列に、体重圧発生回路２３の出力が入力
されるＭＯＳトランジスタ２及びＱ４が設けられている
。これらＭＯＳトランジスタＱ２　、Ｑ４のドレインは
それぞれＭＯＳトランジスタＱ３　、Ｑｓを介して外部
電源電源電圧Ｖｃｃに接続されている。そしてこれらＭ
　ＯＳトランジスタＱ３及びＱｓのゲー１へはそれぞれ
クロックパルスφＡ及びφＢにより制御されるようにな
っている。即ちＭ　ＯＳ　トランジスタ０２〜Ｑ５の部
分はこの出力回路２４のコンダクタンスを切換える回路
を構成している。
第６図はこの実施例の回路による内部電源電圧Ｖｃｃ１
の安定化の様子を示す。クロックパルスφＡ、φＢは内
部電源電圧Ｖｅｅｒが電源ノイズにより変動する前に出
力され、これにより出力回路２４のＭＯＳトランジスタ
Ｑｓ　、Ｑ３が導通状態にされる。出力回路２４のコン
ダクタンスはクロックパルスφＡ、φＢが入る前は、Ｍ
ＯＳトランジスタＱ１のチャネル幅のみで決るが、クロ
ックパルスφＡが入るとＭＯＳトランジスタＱ４のチャ
ネル幅の分に相当するコンダクタンスの増大があり、更
にクロックパルスφＢが入るとＭＯＳトランジスタＱ２
のチャネル幅に相当するコンダクタンスの増大がある。
これらにより、第６図に破線で示すＭＯＳトランジスタ
Ｑ１のみの場合の内部電源電圧Ｖｃｃ１の低下が実線で
示すように補償される。
この実施例によっても、平均的な消費電力の増加を殆ど
伴うことなく内部電源電圧の変動率を小さくすることが
できる。
第５図は第４図の構成を変形した実施例であり、出力回
路のコンダクタンスをかえる手段としてＭＯＳトランジ
スタＱ１のゲート電圧をクロックφＡ及びφＢで制御す
る方法をとったものである。
具体的にはφＡ、φＢをＤ／Ａ変換回路２５によりアナ
ログ電圧に変換し、これを増幅回路２６で増幅しＭＯＳ
トランジスタＱ１のゲートに入力する。この実施例によ
っても第４図の実施例と同様の効果が得られる。
第４図及び第５図の実施例は内部電源電圧Ｖｃｃ１が２
段階に低下する場合の対策として、二つのクロックパル
スを用いて出力回路２４のコンダクタンスを制御してい
るが、コンダクタンス制御用のクロックパルスは一つで
も有効であり、また３個以上のクロックパルスを用いる
ようにしてもよい。
本発明はその他種々変形して実施することができる。例
えばｄＲＡＭ回路の基本クロック発生回路等は内部電源
電圧Ｖｃｃ１でなく、外部電源電圧Ｖｃｃを用いる場合
も本発明は有効である。更に本発明は内部回路がｄＲＡ
Ｍ回路の場合に限定されるものでなく、他の各種集積回
路にも適用することができる。
【図面の簡単な説明】
第１図は本発明の一実施例のｄＲＡＭチップ構成を示す
図、第２図はその電流制御信号発生回路の構成を示す図
、第３図はその動作を説明するための信号波形図、第４
図は他の実施例の電源電圧変換回路の構成を示す図、第
５図は更に他の電源電圧変換回路の構成を示す図、第６
図は第４図の回路動作を説明するための信号波形図、第
７図は従来のＮＭＮ圧変換回路を内蔵したｄＲＡＭチッ
プ構成例を示す図、第８図はその内部電源電圧の変動の
様子を示す図、第９図は電源電圧変動に伴うクロック系
列の遅延特性例を示す図である。 １・・・半導体チップ、２・・・基準電圧発生回路、３
・・・誤差増幅回路、４・・・出力回路、５・・・ｄＲ
ＡＭ回路、６・・・基本クロック発生回路、７・・・周
辺回路、８・・・コア回路、９・・・電流制御信号発生
回路、１０・・・定電圧発生回路、１１１．１１２・・
・ｐチャネルＭＯＳトランジスタ（電流源回路）、２３
・・・定電圧発生回路、２４・・・出力回路、２５・・
・Ｄ／Ａ変換回路、２６・・・増幅回路、Ｖｃｃ・・・
外部電源電圧、ＶＣＣｌ・・・内部電源電圧。 出願人代理人　弁理士　鈴　江　武　彦第１図 ＧＩ　　　　Ｇ２ 第３図 ｊＩ７図 第８図 間 （ＮＳ）３ 円テクロ・７クホ列 第９因

Claims (4)

    【特許請求の範囲】
  1. （１）外部電源電圧から所定の内部電源電圧を得る電源
    電圧変換回路と、この変換回路の出力である内部電源電
    圧により駆動される、クロック発生回路を含む内部回路
    とが集積形成され、前記電源電圧変換回路は前記クロッ
    ク発生回路から発生されるクロックパルスにより内部電
    源電圧レベルを制御する手段を有することを特徴とする
    半導体集積回路装置。
  2. （２）前記電源電圧変換回路は、基準電圧発生回路と、
    外部電源電圧を降下して内部電源電圧を出力する出力回
    路と、この出力回路から出力される内部電源電圧と前記
    基準電圧発生回路から出力される基準電圧を比較して両
    電圧が等しくなるように前記出力回路のコンダクタンス
    を制御する誤差増幅回路とから構成され、前記内部電源
    電圧レベルを定電圧制御する手段として、前記誤差増幅
    回路に、前記クロック発生回路から発生されるクロック
    パルスにより制御されて外部電源より流入する電流量を
    切換える切換え回路を有する特許請求の範囲第１項記載
    の半導体集積回路装置。
  3. （３）前記電源電圧変換回路は、外部電源電圧を降下し
    て内部電源電圧を出力する出力回路により構成され、前
    記内部電源電圧レベルを制御する手段として、前記出力
    回路に、前記クロック発生回路から発生されるクロック
    パルスにより制御されてコンダクタンスを切換える切換
    え回路を有する特許請求の範囲第１項記載の半導体集積
    回路装置。
  4. （４）前記内部回路はＭＯＳ型ダイナミックＲＡＭ回路
    である特許請求の範囲第１項記載の半導体集積回路装置
    。
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