JPH07113863B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH07113863B2
JPH07113863B2 JP60143737A JP14373785A JPH07113863B2 JP H07113863 B2 JPH07113863 B2 JP H07113863B2 JP 60143737 A JP60143737 A JP 60143737A JP 14373785 A JP14373785 A JP 14373785A JP H07113863 B2 JPH07113863 B2 JP H07113863B2
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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は電源電圧変換回路を内蔵した半導体集積回路装
置に関する。
〔発明の技術的背景とその問題点〕
MOSトランジスタを集積した半導体集積回路装置の分野
では、最小加工寸法が1.2μｍ程度の微細素子を200万個
以上も集積した1Mビット・ダイナミックRAM（dRAM）の
試作品が相次いで発表されている。今後更に4MビットdR
AMあるいは16MビットdRAMを実現するためには、１μｍ
以下の加工寸法が用いられると予想される。その場合回
路を構成するMOSトランジスタのチャネル長は１μｍ以
下となるが、この様な短チャネルMOSトランジスタでは
耐圧の低下や高電圧を印加した場合の特性劣化が著しく
なってくる。従って現在一般に用いられている5Vの電源
電圧をそのまま用いることは回路動作上、また素子の信
頼性上好ましくない。そこで今後、１μｍ以下の加工寸
法を用いた集積回路においては、汎用性の面から外部電
源電圧としては5Vを用い、内部の微細素子からなる回路
部分は低電圧で駆動するように電源電圧変換回路を内蔵
させることが必要になってくる。
第７図は従来の電源電圧変圧回路を内蔵したdRAMチップ
のブロック構成例である。41はチップであり、このチッ
プ41内に基準電圧発生回路42、誤差増幅回路43及び出力
回路44からなる電源電圧変換回路が内蔵されている。こ
の電源電圧変換回路は、基準電圧発生回路42からの基準
電圧VRと出力回路44の出力である内部電源電圧Vcc1を誤
差増幅回路43により比較して両電圧が等しくなるよう
に、誤差増幅回路43により出力回路44のコンダクタンス
を制御するようになっている。この出力回路44から出力
される内部電源電圧Vcc1がdRAM回路45に与えられる。dR
AM回路は、クロック発生回路46、周辺回路47及びコア回
路48からなる。ここで電源電圧変換回路の直流的な最大
電流供給能力は、出力回路44の規模を変更することによ
り比較的容易に調節することができる。
ところで従来の電源電圧変換回路では、内部回路である
dRAM回路45に急峻なピーク電流が流れると、内部電源電
圧Vcc1が変動してしまう。第８図はその様子を示してい
る。この内部電源電圧Vcc1の変動はdRAMの回路動作に大
きな悪影響を与える。
第９図はクロック発生回路に供給される電源電圧が低下
した場合のこの発生回路からのクロックパルス系列の遅
延時間特性をシミュレーションにより求めた例である。
実線は電源線インピーダンスを考慮した場合、破線はこ
れを考慮しなかった場合である。このシミュレーション
は電源電圧変換回路を用いない場合のものであるが、こ
のようにチップ内部の電源電圧の変動はクロックパルス
のタイミングに大きい影響を与える。このことは、アク
セス時間を遅らせるだけでなく、回路の動作マージンを
著しく低下させる原因となる。電源電圧変換回路を用い
た場合はこの問題は更に深刻になり、一度低下した内部
電源電圧はすぐには元のレベルに戻らないため、その間
クロックパルスのタイミングが遅れてしまう。
電源電圧変換回路の応答特性を向上させるためには、例
えば第７図で誤差増幅回路43に流し込む電流値を予め大
きく設定し、その駆動能力を上げておけばよい。しかし
これは、消費電力の増大につながり好ましくない。
〔発明の目的〕
本発明は上記した点に鑑みなされたもので、平均消費電
力が小さく、しかも内部電源電圧変動率を低く抑えた電
源電圧変換回路を内蔵した半導体集積回路装置を提供す
ることを目的とする。
〔発明の概要〕
本発明における半導体集積回路は、電源電圧変換回路内
に、クロック発生回路からのクロックパルスにより内部
電源電圧レベルを制御する手段を有することを特徴とす
る。電源電圧変換回路は基本的には従来と同様、基準電
圧発生回路、増幅回路及び出力回路により構成する。本
発明では例えば、内部電源電圧レベルを制御する手段と
して、誤差増幅回路に、クロックパルスにより制御され
て流れ込む電流量を切り換える切換え手段を備える。ま
たは出力回路内に、クロックパルスにより制御されてコ
ンダクタンスを切換える手段を備える。
〔発明の効果〕
本発明によれば、内部回路の動作特性に対応してクロッ
クパルスで制御される電源電圧変換回路を設けることに
より、回路動作時に電流が大きく変動しても安定した内
部電源電圧を得ることができる。これにより、アクセス
時間等の回路動作速度が向上しまた回路動作マージンも
大幅に改善される。
前述のように誤差増幅回路を用いた電源電圧変換回路の
応答特性は、出力回路のコンダクタンスを制御する誤差
増幅回路の立上り特性（スルーレート；SR）で決定され
る。SRは一般に次式のように表わすことができる。
SR＝Ｋ・IC/C ここで、ｋは回路構成により決定される定数、ICは誤差
増幅回路に流し込む電流値、Ｃは制御回路の入力容量で
ある。上式より、誤差増幅回路に流し込む電流値ICを大
きくすることによって電圧変換回路の応答特性は改善さ
れる。しかし単に流し込む電流ICを大きくすることは前
述のように消費電力の増大につながる。
ところでDRAM回路では、第６図に示したように一つの動
作サイクル内で急峻なピーク電流が流れるのは限られた
時間帯だけである。そこで電源電圧変換回路の負荷とし
てdRAM回路を動作させる場合、その急峻なピーク電流を
流す必要のある時のみ流し込む電流値ICを大きくして誤
差増幅回路の立上り特性を高めるようにすればよい。本
発明により、負荷である内部回路の動作に連動して誤差
増幅回路に流し込む電流量を切換えるように構成すれ
ば、急激な負荷変動に対して電圧変動率が小さく、しか
も平均消費電力が小さい電源電圧変換回路を内蔵した集
積回路が得られる。
また出力回路のコンダクタンスをクロックパルスにより
制御して内部電源電圧の変動率を小さくすることによっ
ても、同様の効果が得られる。
〔発明の実施例〕
以下本発明の実施例を説明する。
第１図はdRAMに適用した一実施例の構成を示す。１はSi
などの半導体チップであり、これに、基準電圧発生回路
２、誤差増幅回路３及び出力回路４により構成される電
源電圧変換回路が内蔵されている。集積回路の要部であ
るdRAM回路５は、基準クロック発生回路６、周辺回路７
及びコア回路８からなる。誤差増幅回路３はｐチャネル
MOSトランジスタ13,14及びｎチャネルMOSトランジスタ1
5,16からなるCMOS増幅器を基本とする。このCMOS増幅器
に外部電源電圧Vccから流れ込む電流値を切換え制御す
るために、電流値として並列接続されたｐチャネルMOS
トランジスタ111，112が設けられている。一方のMOSト
ランジスタ111は定電圧発生回路10により常時駆動され
ており、他方のMOSトランジスタ112は電流制御信号φG
により制御される。ｎチャネルMOSトランジスタ12のオ
ン，オフに応じて定電圧発生回路10により駆動される。
電流制御信号発生回路９は、基本クロック発生回路６よ
り発生されるdRAM回路の動作クロック自身またはこれに
付随するクロックの一部であるφ′を受け、CMOS増幅器
に流し込む電流を切換えるための制御信号φGを発生す
る。
例えばdRAM回路のクロックと回路に流れる電流波形に第
３図に示すような対応関係を有する場合、クロックφ1
の立上り時からクロックφ3の立上り時まで、及びクロ
ックφ5の立上り時からクロックφ8の立上り時まで間の
み、誤差増幅回路に流し込む電流値を増大させればよ
い。そのためには例えば、クロックφ1〜φ8が第３図の
ような波形の場合、電流制御信号発生回路９を第２図の
ようにゲートG1〜G4により構成する。即ち、クロックφ
1が立上がると、ORゲートG1，G2を介して“H"レベルの
制御信号φGが得られる。クロックφ1が“L"レベルにな
った後も、ANDゲートG4の出力が“H"レベルである間は
制御信号φGの“H"レベル出力は維持される。クロック
φ3が“H"レベルになるとNORゲートG3の出力が“L"レベ
ル、従ってANDゲートG4の出力が“L"レベルになり、制
御信号φGは“L"レベルになる。同様に、クロックφ5の
立上りで制御信号φGが立上り、クロックφ8の立上りで
この制御信号φGは立ち下がる。以上の様子は第３図に
示した通りである。
こうしてこの実施例の誤差増幅回路では、MOSトランジ
スタ111により常時一定の電流が流し込まれており、制
御信号φGが“H"レベルの間は更にMOSトランジスタ112
によっても電流が流し込まれる。即ち、dRAM回路が動作
して急峻なピーク電流が流れる場合に、誤差増幅回路に
流し込む電流量を増大させてその応答特性を向上させる
ことによって、内部電源電圧Vcc1の変動率を極力小さく
抑えることができる。しかもこのように誤差増幅回路に
大電流を流すのは、dRAMの動作サイクル中の極一部であ
るため、平均的な消費電力の増加は殆どない。
なお上記実施例では、誤差増幅回路への電流供給回路と
して常時オン状態のMOSトランジスタ111と選択的にオン
とされるMOSトランジスタ112を並列接続したものを示し
たが、更にMOSトランジスタの数を増やし、制御信号φG
も増やして、負荷変動の具合に応じて流し込む電流を複
数段に切換えるように構成してもよい。
第４図はクロックパルスにより出力回路を制御して内部
電源電圧を安定化するようにした実施例を示す。定電圧
発生回路23の出力は外部電源電圧Vccを降下する出力回
路24に入力される。出力回路24は外部電源電圧Vccを降
下して内部電源電圧Vcc1を得るMOSトランジスタQ1が基
本構成要素である。この実施例ではこのMOSトランジス
タQ1と並列に、定電圧発生回路23の出力が入力されるMO
SトランジスタQ2及びQ4が設けられている。これらMOSト
ランジスタQ2，Q4のドレインはそれぞれMOSトランジス
タQ3，Q5を介して外部電源電圧Vccに接続されている。
そしてこれらMOSトランジスタQ3及びQ5のゲートはそれ
ぞれクロックパルスφA及びφBにより制御されるように
なっている。即ちMOSトランジスタQ2〜Q5の部分はこの
出力回路24のコンダクタンスを切換える回路を構成して
いる。
第６図はこの実施例の回路による内部電源電圧Vcc1の安
定化の様子を示す。クロックパルスφA，φBは内部電源
電圧Vcc1が電源ノイズにより変動する前に出力され、こ
れにより出力回路24のMOSトランジスタQ5，Q3が導通状
態にされる。出力回路24のコンダクタンスはクロックパ
ルスφA，φBが入る前は、MOSトランジスタQ1のチャネ
ル幅のみで決るが、クロックパルスφAが入るとMOSトラ
ンジスタQ4のチャネル幅の分に相当するコンダクタンス
の増大があり、更にクロックパルスφBが入るとMOSトラ
ンジスタQ2のチャネル幅に相当するコンダクタンスの増
大がある。これらにより、第６図に破線で示すMOSトラ
ンジスタQ1のみの場合の内部電源電圧Vcc1の低下が実線
で示すように補償される。
この実施例によっても、平均的な消費電力の増加を殆ど
伴うことなく内部電源電圧の変動率を小さくすることが
できる。
第５図は第４図の構成を変形した実施例であり、出力回
路のコンダクタンスをかえる手段としてMOSトランジス
タQ1のゲート電圧をクロックφA及びφBで制御する方法
をとったものである。具体的にはφA，φBをD/A変換回
路25によりアナログ電圧に変換し、これを増幅回路26で
増幅しMOSトランジスタQ1のゲートに入力する。この実
施例によっても第４図の実施例と同様の効果が得られ
る。
第４図及び第５図の実施例は内部電源電圧Vcc1が２段階
に低下する場合の対策として、二つのクロックパルスを
用いて出力回路24のコンダクタンスを制御しているが、
コンダクタンス制御用のクロックパルスは一つでも有効
であり、また３個以上のクロックパルスを用いるように
してもよい。
本発明はその他種々変形して実施することができる。例
えばdRAM回路の基本クロック発生回路等は内部電源電圧
Vcc1でなく、外部電源電圧Vccを用いる場合も本発明は
有効である。更に本発明は内部回路がdRAM回路の場合に
限定されるものでなく、他の各種集積回路にも適用する
ことができる。
【図面の簡単な説明】
第１図は本発明の一実施例のdRAMチップ構成を示す図、
第２図はその電流制御信号発生回路の構成を示す図、第
３図はその動作を説明するための信号波形図、第４図は
他の実施例の電源電圧変換回路の構成を示す図、第５図
は更に他の電源電圧変換回路の構成を示す図、第６図は
第４図の回路動作を説明するための信号波形図、第７図
は従来の電源電圧変換回路を内蔵したdRAMチップ構成例
を示す図、第８図はその内部電源電圧の変動の様子を示
す図、第９図は電源電圧変動に伴うクロック系列の遅延
特性例を示す図である。 １……半導体チップ、２基準電圧発生回路、３……誤差
増幅回路、４……出力回路、５……dRAM回路、６……基
本クロック発生回路、７……周辺回路、８……コア回
路、９……電流制御信号発生回路、10……定電圧発生回
路、111，112……ｐチャネルMOSトランジスタ（電流源
回路）、23……定電圧発生回路、24……出力回路、25…
…D/A変換回路、26……増幅回路、Vcc……外部電源電
圧、Vcc1……内部電源電圧。
フロントページの続き (56)参考文献 特開 昭58−37896（ＪＰ，Ａ) 特開 昭60−225476（ＪＰ，Ａ) 特開 昭58−81334（ＪＰ，Ａ)

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】外部電源電圧から所定の内部電源電圧を得
    る電源電圧変換回路と、この変換回路の出力である内部
    電源電圧により駆動される、クロック発生回路を含む内
    部回路とが集積形成され、前記電源電圧変換回路は前記
    クロック発生回路から発生されるクロックパルスにより
    内部電源電圧レベルを制御する手段を有することを特徴
    とする半導体集積回路装置。
  2. 【請求項２】前記電源電圧変換回路は、基準電圧発生回
    路と、外部電源電圧を降下して内部電源電圧を出力する
    出力回路と、この出力回路から出力される内部電源電圧
    と前記基準電圧発生回路から出力される基準電圧を比較
    して両電圧が等しくなるように前記出力回路のコンダク
    タンスを制御する差動増幅部と、この差動増幅部と外部
    電源との間に挿入され、前記クロック発生回路から発生
    されるクロックパルスにより制御されて外部電源より差
    動増幅部に流入する電流量を切換える切換え部とからな
    ることを特徴とする特許請求の範囲第１項記載の半導体
    集積回路装置。
  3. 【請求項３】前記電源電圧変換回路は、外部電源電圧を
    降下して内部電源電圧を出力する出力回路により構成さ
    れ、前記内部電源電圧レベルを制御する手段として、前
    記出力回路に、前記クロック発生回路から発生されるク
    ロックパルスにより制御されてコンダクタンスを切換え
    る切換え回路を有する特許請求の範囲第１項記載の半導
    体集積回路装置。
  4. 【請求項４】前記内部回路はMOS型ダイナミックRAM回路
    である特許請求の範囲第１項記載の半導体集積回路装
    置。
  5. 【請求項５】前記差動増幅部は、ｐチャネルMOSトラン
    ジスタ及びｎチャネルMOSトランジスタによるCMOS構成
    のカレントミラー型差動増幅器であり、前記切換え部
    は、前記差動増幅部に外部電源から流れ込む電流を切換
    え制御するために、電流源として、並列接続された少な
    くとも２つのスイッチ回路があり、第１のスイッチ回路
    は常時導通状態にあり、第２のスイッチ回路は前記クロ
    ックパルスが入力されて導通状態を制御されることを特
    徴とする特許請求の範囲第２項記載の半導体集積回路装
    置。
  6. 【請求項６】外部電源電圧から所定の内部電源電圧を得
    る電源電圧変換回路と、この変換回路の出力である内部
    電源電圧により駆動される内部回路とが集積形成された
    半導体集積回路装置において、 前記電源電圧変換回路は、基準電圧発生回路と、外部電
    源電圧を降下して内部電源電圧を出力する出力回路と、
    この出力回路から出力される内部電源電圧と前記基準電
    圧発生回路から出力される基準電圧を比較して両電圧が
    等しくなるように前記出力回路のコンダクタンスを制御
    する差動増幅部と、この差動増幅部と外部電源との間に
    挿入され、前記内部回路の動作サイクル中の一部の時間
    のみ外部電源より差動増幅部に流入する電流量を切換え
    る手段とからなることを特徴とする半導体集積回路装
    置。
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