JP2888898B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は外部電源電圧を内部回路に適合する内部電源
電圧に変換するための電源電圧変換回路を内蔵する半導
体集積回路、ことに電源ノイズ低減技術に関し、例えば
マイクロコンピュータに適用して有効な技術に関するも
のである。
電圧に変換するための電源電圧変換回路を内蔵する半導
体集積回路、ことに電源ノイズ低減技術に関し、例えば
マイクロコンピュータに適用して有効な技術に関するも
のである。
半導体集積回路のプロセス技術の進歩に従って、デバ
イスの微細化が進み、従来の5Vのような単一の電源電圧
では、デバイスの耐圧がもたなくなってきた。しかし種
々の半導体集積回路を組合わせてシステムを構成するユ
ーザにとっては、複数種の電源電圧を供給することは避
けたく、外部的には従来の半導体集積回路と共通の5Vの
ような電源電圧を利用できることが望ましい。そこで、
0.5μｍ以下のプロセスなどが適用される半導体集積回
路では電源電圧変換回路を内蔵させ、外部電源電圧を5V
に保ちながら、3Vのような電圧に降圧した内部電源電圧
を内部回に供給するような手法が一般的に採用される。
イスの微細化が進み、従来の5Vのような単一の電源電圧
では、デバイスの耐圧がもたなくなってきた。しかし種
々の半導体集積回路を組合わせてシステムを構成するユ
ーザにとっては、複数種の電源電圧を供給することは避
けたく、外部的には従来の半導体集積回路と共通の5Vの
ような電源電圧を利用できることが望ましい。そこで、
0.5μｍ以下のプロセスなどが適用される半導体集積回
路では電源電圧変換回路を内蔵させ、外部電源電圧を5V
に保ちながら、3Vのような電圧に降圧した内部電源電圧
を内部回に供給するような手法が一般的に採用される。
従来の電源電圧変換回路は、基準電圧のような参照電
圧を生成する回路と、その参照電圧に従って外部電源電
圧を降圧して内部回路に供給する内部電源電圧供給回路
を含み、双方の回路には共に共通の外部電源系より同一
の外部電源電圧が供給されて動作されるようになってい
た。
圧を生成する回路と、その参照電圧に従って外部電源電
圧を降圧して内部回路に供給する内部電源電圧供給回路
を含み、双方の回路には共に共通の外部電源系より同一
の外部電源電圧が供給されて動作されるようになってい
た。
このような電源電圧変換回路を内蔵する半導体集積回
路は、外部電源供給系統と内部電源供給系統の２系統を
持ち、外部電源は半導体集積回路の外部端子、すなわち
パッケージの外部電源ピンから直接供給される。消費電
力の大きな半導体集積回路では外部電源ピンや半導体集
積回路のチップ上の電源パッドは多数設定され、外部電
源ピンや電源パッドに接続される同一系統の電源配線か
ら電源電圧変換回路などに外部電源電圧が供給される。
路は、外部電源供給系統と内部電源供給系統の２系統を
持ち、外部電源は半導体集積回路の外部端子、すなわち
パッケージの外部電源ピンから直接供給される。消費電
力の大きな半導体集積回路では外部電源ピンや半導体集
積回路のチップ上の電源パッドは多数設定され、外部電
源ピンや電源パッドに接続される同一系統の電源配線か
ら電源電圧変換回路などに外部電源電圧が供給される。
尚、電源電圧変換回路を内蔵する半導体集積回路の一
例としては、ISSCC'89のTHPM13.1（PP176〜PP177）にお
ける発表（Ａ BiCOMS Channelless Masterslice Wi
th On−Chip Voltage Converter）や、日経マイクロ
デバイス（1989年３月号）における第64頁〜第67頁の記
載がある。
例としては、ISSCC'89のTHPM13.1（PP176〜PP177）にお
ける発表（Ａ BiCOMS Channelless Masterslice Wi
th On−Chip Voltage Converter）や、日経マイクロ
デバイス（1989年３月号）における第64頁〜第67頁の記
載がある。
ところで半導体集積回路のパッケージの外部ピンとチ
ップのパッドとはボンディングワイヤやリードなどによ
って接続されるが、そのボンディングワイヤやリードに
は無視し得ないインダクタンス成分や抵抗成分や寄生し
ている。半導体集積回路の動作時には容量性負荷のチャ
ージやディスチャージのために電源系に電流が流れ、特
に外部容量性負荷の駆動時には大きな電流が流れる。こ
の電流は前記インダクタンス成分や抵抗成分を通して流
れるため、ボンディングワイヤの両端部などには電圧降
下を生ずる。このような電圧降下は、半導体集積回路内
部における高レベル側電源電位のアンダーシュート、低
レベル側電源電位のオーバーシュートして現れ、半導体
集積回路に外部から与えられる電源電圧がいくら一定で
あってもチップ内では電源電圧が変動し、これが電源ノ
イズとして内部回路に伝達されると、誤動作を生ずるこ
とになる。
ップのパッドとはボンディングワイヤやリードなどによ
って接続されるが、そのボンディングワイヤやリードに
は無視し得ないインダクタンス成分や抵抗成分や寄生し
ている。半導体集積回路の動作時には容量性負荷のチャ
ージやディスチャージのために電源系に電流が流れ、特
に外部容量性負荷の駆動時には大きな電流が流れる。こ
の電流は前記インダクタンス成分や抵抗成分を通して流
れるため、ボンディングワイヤの両端部などには電圧降
下を生ずる。このような電圧降下は、半導体集積回路内
部における高レベル側電源電位のアンダーシュート、低
レベル側電源電位のオーバーシュートして現れ、半導体
集積回路に外部から与えられる電源電圧がいくら一定で
あってもチップ内では電源電圧が変動し、これが電源ノ
イズとして内部回路に伝達されると、誤動作を生ずるこ
とになる。
この点において従来の電源電圧変換回路は、基準電圧
のような参照電圧を生成する回路とその参照電圧に従っ
て外部電源電圧を降圧して内部回路に供給する内部電源
電圧供給回路の双方共に共通の外部電源系より同一の外
部電源電圧が供給されて動作されるようになっていたか
ら、外部電源系に発生した電源ノイズは参照電位生成回
路にも伝達され、これがその電圧変動の影響を受けると
参照電位も変動し、結果として内部電源電圧も変動して
当該電源ノイズが内部回路に伝達されて、内部回路の性
能低下や誤動作を生ずる。さらに本発明者は、参照電位
生成回路自体の耐電源電圧変動性能を向上させることに
ついても検討したが、例えばｐチャンネル型MOSFETとｎ
チャンネル型MOSFETとのしきい値電圧の差を利用して基
準電圧のような参照電位を生成しても、多ビット同時出
力などによってもたらされるような比較的大きな電源電
圧変動に対しては参照電位の変動を完全に抑えることは
期待し難い。しかも、そのような回路形式はプロセスに
よる特性変動を受け易く、トリミング抵抗回路などを予
め回路内に用意しておいて個々に微調整できるようにし
ておかなければならない。その上、トリミング可能な抵
抗薄膜層を形成するためのプロセスが必要であり、レー
ザトリミングなどによる冗長構成を本来持たない論理LS
Iなどでは新たにそのようなプロセスの追加が必要にな
ってしまうという点を見出した。
のような参照電圧を生成する回路とその参照電圧に従っ
て外部電源電圧を降圧して内部回路に供給する内部電源
電圧供給回路の双方共に共通の外部電源系より同一の外
部電源電圧が供給されて動作されるようになっていたか
ら、外部電源系に発生した電源ノイズは参照電位生成回
路にも伝達され、これがその電圧変動の影響を受けると
参照電位も変動し、結果として内部電源電圧も変動して
当該電源ノイズが内部回路に伝達されて、内部回路の性
能低下や誤動作を生ずる。さらに本発明者は、参照電位
生成回路自体の耐電源電圧変動性能を向上させることに
ついても検討したが、例えばｐチャンネル型MOSFETとｎ
チャンネル型MOSFETとのしきい値電圧の差を利用して基
準電圧のような参照電位を生成しても、多ビット同時出
力などによってもたらされるような比較的大きな電源電
圧変動に対しては参照電位の変動を完全に抑えることは
期待し難い。しかも、そのような回路形式はプロセスに
よる特性変動を受け易く、トリミング抵抗回路などを予
め回路内に用意しておいて個々に微調整できるようにし
ておかなければならない。その上、トリミング可能な抵
抗薄膜層を形成するためのプロセスが必要であり、レー
ザトリミングなどによる冗長構成を本来持たない論理LS
Iなどでは新たにそのようなプロセスの追加が必要にな
ってしまうという点を見出した。
本発明の目的は、内部動作上外部電源電圧に電源ノイ
ズを生じても、内部電源電圧の変動を抑えることがで
き、さらにはそのような内部電源電圧の変動を生じさせ
ない半導体集積回路を提供することにある。
ズを生じても、内部電源電圧の変動を抑えることがで
き、さらにはそのような内部電源電圧の変動を生じさせ
ない半導体集積回路を提供することにある。
本発明の別の目的は、電源電圧変換回路の出力を受け
て動作する内部回路の耐電源ノイズ性に優れた半導体集
積回路を提供することにある。
て動作する内部回路の耐電源ノイズ性に優れた半導体集
積回路を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は本明
細書の記述及び添付図面から明らかになるであろう。
細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記の通りである。
要を簡単に説明すれば下記の通りである。
すなわち、外部電源電圧をそれよりも小さな内部電源
電圧に変換して内部回路に供給する電源電圧変換回路と
して、基準電圧発生回路と、当該回路から出力される基
準電圧に基づいて内部電源電圧を出力する内部電源電圧
供給回路とを含む半導体集積回路において、前記基準電
圧発生回路と内部電源電圧供給回路との電源供給系統を
高レベル側若しくは低レベル側の一方又は両方で相互に
分離したものである。
電圧に変換して内部回路に供給する電源電圧変換回路と
して、基準電圧発生回路と、当該回路から出力される基
準電圧に基づいて内部電源電圧を出力する内部電源電圧
供給回路とを含む半導体集積回路において、前記基準電
圧発生回路と内部電源電圧供給回路との電源供給系統を
高レベル側若しくは低レベル側の一方又は両方で相互に
分離したものである。
例えば、ｐ型半導体基板の上に形成された相補型MOS
回路を含む半導体集積回路においては、前記基準電圧発
生回路と内部電源電圧供給回路との高レベル側電源供給
系統を相互に分離する。また、ｎ型半導体基板の上に形
成された相補型MOS回路を含む半導体集積回路において
は、前記基準電圧発生回路と内部電源電圧供給回路との
低レベル側電源供給系統を相互に分離する。このように
低レベル側又は高レベル側の片側だけを対策するのは、
ラッチアップの回避を優先させるためである。
回路を含む半導体集積回路においては、前記基準電圧発
生回路と内部電源電圧供給回路との高レベル側電源供給
系統を相互に分離する。また、ｎ型半導体基板の上に形
成された相補型MOS回路を含む半導体集積回路において
は、前記基準電圧発生回路と内部電源電圧供給回路との
低レベル側電源供給系統を相互に分離する。このように
低レベル側又は高レベル側の片側だけを対策するのは、
ラッチアップの回避を優先させるためである。
相補型MOS回路において、絶縁性基板の上で相互に導
電型の異なるトランジスタ同士が分離形成されるラッチ
アップ耐性に優れたSOS又はSOI構造のような半導体集積
回路においては、ラッチアップの虞を問題にすることな
く低レベル側及び高レベル側の双方の電源供給系統に対
して対策を施すことができる。
電型の異なるトランジスタ同士が分離形成されるラッチ
アップ耐性に優れたSOS又はSOI構造のような半導体集積
回路においては、ラッチアップの虞を問題にすることな
く低レベル側及び高レベル側の双方の電源供給系統に対
して対策を施すことができる。
上記各手段において、システム構成上の使い勝手を良
好に保つには、前記相互に分離して設けられる電源供給
系統には外部から同一電圧を受け得るようにするとよ
い。
好に保つには、前記相互に分離して設けられる電源供給
系統には外部から同一電圧を受け得るようにするとよ
い。
前記基準電圧発生回路の数を減らすには、基準電圧の
配線経路を基板の周縁部に形成して、複数個の内部電源
電圧供給回路に基準電圧を並列的にもしくは共通的に供
給するようにすればよい。
配線経路を基板の周縁部に形成して、複数個の内部電源
電圧供給回路に基準電圧を並列的にもしくは共通的に供
給するようにすればよい。
基板の周縁部において外部と接続されるバッファ回路
は、外部電源電圧と内部電源電圧を受けることになる
が、バッファ回路における多ビット同時出力などで生ず
る比較的大きな電源電流の変化によっても内部電源電圧
供給回路の動作を一層安定化するには、バッファ回路へ
の外部電源電圧は、前記電源電圧変換回路への電源供給
系統とは分離した電源供給系統を介して供給するように
できる。
は、外部電源電圧と内部電源電圧を受けることになる
が、バッファ回路における多ビット同時出力などで生ず
る比較的大きな電源電流の変化によっても内部電源電圧
供給回路の動作を一層安定化するには、バッファ回路へ
の外部電源電圧は、前記電源電圧変換回路への電源供給
系統とは分離した電源供給系統を介して供給するように
できる。
上記した手段によれば、内部電源電圧供給回路から出
力される内部電源電圧は内部回路やバッファ回路の動作
に従って充放電電流を流し、これによって内部電源電圧
供給回路の電源電流が変化する。この電流変化は、内部
電源電圧供給回路の外部電源供給系統に含まれるボンデ
ィングワイヤやリードなどに寄生するインダクタンス成
分や抵抗成分によってその両端部に電位差を形成しよう
とする。このとき、基準電圧発生回路は、内部電源電圧
供給回路の電源供給系統とは分離した系統から電源が供
給され、且つ、それ自体に流れる電流は定常的であって
比較的小さいため、当該基準電圧発生回路のために分離
された電源供給系統では実質的な電流変化が生じない。
これにより、基準電圧発生回路から出力される基準電圧
は一定状態を保つため、内部電源電圧供給回路は、その
一定の基準電圧によって回路の動作点が制御され、内部
電源電圧を一定に保とうとする。その結果、内部電源電
圧のオーバーシュートやアンダーシュートなどの変動が
抑えられ、内部回路やバッファ回路の誤動作防止並びに
動作の高速化が保証される。
力される内部電源電圧は内部回路やバッファ回路の動作
に従って充放電電流を流し、これによって内部電源電圧
供給回路の電源電流が変化する。この電流変化は、内部
電源電圧供給回路の外部電源供給系統に含まれるボンデ
ィングワイヤやリードなどに寄生するインダクタンス成
分や抵抗成分によってその両端部に電位差を形成しよう
とする。このとき、基準電圧発生回路は、内部電源電圧
供給回路の電源供給系統とは分離した系統から電源が供
給され、且つ、それ自体に流れる電流は定常的であって
比較的小さいため、当該基準電圧発生回路のために分離
された電源供給系統では実質的な電流変化が生じない。
これにより、基準電圧発生回路から出力される基準電圧
は一定状態を保つため、内部電源電圧供給回路は、その
一定の基準電圧によって回路の動作点が制御され、内部
電源電圧を一定に保とうとする。その結果、内部電源電
圧のオーバーシュートやアンダーシュートなどの変動が
抑えられ、内部回路やバッファ回路の誤動作防止並びに
動作の高速化が保証される。
第１図には本発明の一実施例に係る半導体集積回路が
その電源系に着目して示される。
その電源系に着目して示される。
第１図において１はシリコンのようの半導体基板、２
はデュアル・イン・ライン形式などのパッケージであ
る。
はデュアル・イン・ライン形式などのパッケージであ
る。
半導体基板１には、論理機能や記憶機能を持つ内部回
路３、この内部回路３と外部との間で信号をやりとりす
る入出力回路４、並びにそれら回路に電源電圧を供給す
る電源電圧変換回路５などが形成されている。
路３、この内部回路３と外部との間で信号をやりとりす
る入出力回路４、並びにそれら回路に電源電圧を供給す
る電源電圧変換回路５などが形成されている。
電源電圧変換回路５は、例えば5Vのような外部電源電
圧をそれよりも小さな3.3Vのような内部電源電圧に変換
して内部回路３などに供給するものであり、基準電圧発
生回路６と、当該発生回路６から出力される基準電圧Vr
efに基づいて内部電源電圧Vintを形成して出力する内部
電源電圧供給回路７とによって構成される。
圧をそれよりも小さな3.3Vのような内部電源電圧に変換
して内部回路３などに供給するものであり、基準電圧発
生回路６と、当該発生回路６から出力される基準電圧Vr
efに基づいて内部電源電圧Vintを形成して出力する内部
電源電圧供給回路７とによって構成される。
この半導体集積回路の電源供給系統は、外部から直接
供給される外部電源の供給系統（外部電源供給系統）と
電源電圧変換回路５から出力される内部電源の供給系統
（内部電源供給系統）の２系統に区別される。特に制限
されないが、第１図の例に例えば、高レベル側の電源に
関して外部電源供給系統と内部電源供給系統が区別さ
れ、低レベル側の系統は共通化されている。
供給される外部電源の供給系統（外部電源供給系統）と
電源電圧変換回路５から出力される内部電源の供給系統
（内部電源供給系統）の２系統に区別される。特に制限
されないが、第１図の例に例えば、高レベル側の電源に
関して外部電源供給系統と内部電源供給系統が区別さ
れ、低レベル側の系統は共通化されている。
即ち、高レベル側の外部電源供給系統は、特に制限さ
れないが、代表的に示された外部電源ピンDIP1から代表
的に示された電源パッドPAD1を経て内部に至る第１外部
電源供給系統11、代表的に示された外部電源ピンDIP2か
ら代表的に示された電源パッドPAD2を経て内部に至る第
２外部電源供給系統12、そして代表的に示された外部電
源ピンDIP3から代表的に示された電源パッドPAD3を経て
内部に第３外部電源供給系統13の３系統に分離され、例
えば夫々の系統には各々5Vに等しいい電圧Vdd1〜Vdd3が
図示しない配線基板上の電源配線を介して供給される。
低レベル側の外部電源供給系統は、特に制限されない
が、代表的に示された外部電源ピンDIP4から代表的に示
された電源パッドPAD4を経て内部に至る第４系統14とし
て特定され、図示しない配線基板上の電源配線を介して
例えば接地電位のような0Vの電圧Vssが供給される。こ
こで便宜上電圧Vdd1〜Vdd3を外部電源電圧とも称する。
内部電源系統15は内部電源電圧供給回路７の出力から入
出力回路４及び内部回路３へ至る経路として特定され、
例えば3.3Vのような電圧Vint（以下単に内部電源電圧と
も記す）を供給する。
れないが、代表的に示された外部電源ピンDIP1から代表
的に示された電源パッドPAD1を経て内部に至る第１外部
電源供給系統11、代表的に示された外部電源ピンDIP2か
ら代表的に示された電源パッドPAD2を経て内部に至る第
２外部電源供給系統12、そして代表的に示された外部電
源ピンDIP3から代表的に示された電源パッドPAD3を経て
内部に第３外部電源供給系統13の３系統に分離され、例
えば夫々の系統には各々5Vに等しいい電圧Vdd1〜Vdd3が
図示しない配線基板上の電源配線を介して供給される。
低レベル側の外部電源供給系統は、特に制限されない
が、代表的に示された外部電源ピンDIP4から代表的に示
された電源パッドPAD4を経て内部に至る第４系統14とし
て特定され、図示しない配線基板上の電源配線を介して
例えば接地電位のような0Vの電圧Vssが供給される。こ
こで便宜上電圧Vdd1〜Vdd3を外部電源電圧とも称する。
内部電源系統15は内部電源電圧供給回路７の出力から入
出力回路４及び内部回路３へ至る経路として特定され、
例えば3.3Vのような電圧Vint（以下単に内部電源電圧と
も記す）を供給する。
外部電源電圧Vdd1は第１外部電源供給系統11を介して
内部電源電圧供給回路７に印加されて、例えば3.3Vのよ
うな電圧に降圧され、これが内部電源電圧Vintとして内
部回路３や入出力回路４に供給される。電源電圧Vdd2は
基準電圧発生回路６に、そして電源電圧Vdd3は入出力回
路４に夫々固有の電源供給系統12,13を介して供給され
る。
内部電源電圧供給回路７に印加されて、例えば3.3Vのよ
うな電圧に降圧され、これが内部電源電圧Vintとして内
部回路３や入出力回路４に供給される。電源電圧Vdd2は
基準電圧発生回路６に、そして電源電圧Vdd3は入出力回
路４に夫々固有の電源供給系統12,13を介して供給され
る。
このように、外部電源の供給系統が前記基準電圧発生
回路６と内部電源電圧供給回路７とで相互に分離され、
第１外部電源供給系統11と第２外部電源供給系統12と区
別される。さらに、前記入出力回路４は多数のバッファ
回路を含み内部信号と外部信号とのレベル変換を行う
が、当該入出力回路４への外部電源系統はさらに前記電
源電圧変換回路５のための外部電源供給系統とは分離さ
れた第３外部電源供給系統13とされる。
回路６と内部電源電圧供給回路７とで相互に分離され、
第１外部電源供給系統11と第２外部電源供給系統12と区
別される。さらに、前記入出力回路４は多数のバッファ
回路を含み内部信号と外部信号とのレベル変換を行う
が、当該入出力回路４への外部電源系統はさらに前記電
源電圧変換回路５のための外部電源供給系統とは分離さ
れた第３外部電源供給系統13とされる。
前記外部電源ピンDIP1〜DIP4と電源パッドPAD1〜PAD4
との間にはボンディングワイヤ16〜19やリード、そして
パッケージのメタライズパターンなどに寄生するインダ
クタンス成分や抵抗成分が存在する。このため消費電力
の大きな回路部分につながる外部電源ピンや電源パッド
は実際には多数配置されている。一方基準電圧発生回路
６は内部電源電圧Vintの生成に必要な基準電圧Vrefを生
成するだけであるから、当該回路６には微小な電流しか
流れない。したがって、例えば許容される外部電源ピン
の割当数が80であるとすると、外部電源ピンDIP1は15ピ
ン、外部電源ピンDIP2は１ピン、そして外部電源ピンDI
P3は24ピン、残りが電圧Vss用の外部電源ピンDIP4に割
り当てられるというようになる。尚、外部電源ピンDIP1
とDIP3の比率は内部回路３と入出力回路４夫々の消費電
力の比によって決定される。
との間にはボンディングワイヤ16〜19やリード、そして
パッケージのメタライズパターンなどに寄生するインダ
クタンス成分や抵抗成分が存在する。このため消費電力
の大きな回路部分につながる外部電源ピンや電源パッド
は実際には多数配置されている。一方基準電圧発生回路
６は内部電源電圧Vintの生成に必要な基準電圧Vrefを生
成するだけであるから、当該回路６には微小な電流しか
流れない。したがって、例えば許容される外部電源ピン
の割当数が80であるとすると、外部電源ピンDIP1は15ピ
ン、外部電源ピンDIP2は１ピン、そして外部電源ピンDI
P3は24ピン、残りが電圧Vss用の外部電源ピンDIP4に割
り当てられるというようになる。尚、外部電源ピンDIP1
とDIP3の比率は内部回路３と入出力回路４夫々の消費電
力の比によって決定される。
この半導体集積回路において、前記内部電源電圧供給
回路７から出力される内部電源電圧Vintは内部回路３や
入出力回路４の動作に従って充放電電流を流し、これに
よって内部電源電圧供給回路７の電源電流が変化する。
この電流変化は、内部電源電圧供給回路７の外部電源供
給系統11に含まれるボンディングワイヤ16やリードなど
に寄生するインダクタンス成分や抵抗成分によってその
両端部に電位差を形成しようとする。このとき、基準電
圧発生回路６は、内部電源電圧供給回路７の電源供給系
統11とは分離した系統12から外部電源Vdd2が供給され、
且つ、それ自体に流れる電流は定常的であって比較的小
さいため、当該基準電圧発生回路６のために分離された
外部電源供給系統12では実質的な電流変化を生じない。
これにより、基準電圧発生回路６から出力される基準電
圧Vrefは一定状態を保つため、内部電源電圧供給回路７
は、その一定の基準電圧Vrefと内部電源電圧Vintが等し
くなるように若しくは一定の比率を持つように回路の動
作点を制御し、内部電源電圧Vintを一定に保とうとす
る。その結果、内部電源電圧Vintのオーバーシュートや
アンダーシュートなどの変動が抑えられ、内部回路３や
入出力回路４の誤動作防止並びに動作の高速化が保証さ
れる。
回路７から出力される内部電源電圧Vintは内部回路３や
入出力回路４の動作に従って充放電電流を流し、これに
よって内部電源電圧供給回路７の電源電流が変化する。
この電流変化は、内部電源電圧供給回路７の外部電源供
給系統11に含まれるボンディングワイヤ16やリードなど
に寄生するインダクタンス成分や抵抗成分によってその
両端部に電位差を形成しようとする。このとき、基準電
圧発生回路６は、内部電源電圧供給回路７の電源供給系
統11とは分離した系統12から外部電源Vdd2が供給され、
且つ、それ自体に流れる電流は定常的であって比較的小
さいため、当該基準電圧発生回路６のために分離された
外部電源供給系統12では実質的な電流変化を生じない。
これにより、基準電圧発生回路６から出力される基準電
圧Vrefは一定状態を保つため、内部電源電圧供給回路７
は、その一定の基準電圧Vrefと内部電源電圧Vintが等し
くなるように若しくは一定の比率を持つように回路の動
作点を制御し、内部電源電圧Vintを一定に保とうとす
る。その結果、内部電源電圧Vintのオーバーシュートや
アンダーシュートなどの変動が抑えられ、内部回路３や
入出力回路４の誤動作防止並びに動作の高速化が保証さ
れる。
第２図には前記入出力回路４に含まれる出力バッファ
回路の一例が示される。
回路の一例が示される。
同図に示される出力バッファ回路は、特に制限されな
いが、相補型MOS（以下単にCMOSとも記す）回路によっ
て構成されている。同図においてｐチャンネル型MOSFET
Q1及びｎチャンネル型MOSFETQ2は出力最終段を構成する
比較的大きなサイズのトランジスタであり、フリップフ
ロップ回路を構成するナンドゲートNAD1,NAND2及びフリ
ップフロップ回路を構成するノアゲートNOR1,NOR2は信
号Dinに対応する0V〜3.3Vの入力論理レベルを0V〜5Vに
変換すると共に、MOSFETQ1,Q2を駆動するための論理ゲ
ートである。これらのトランジスタや論理ゲートには第
３外部電源供給系統13を介して5Vのような外部電源電圧
Vdd3が供給される。また、インバータINV1〜INV3は内部
電源供給系統15を介して供給される3.3Vのような内部電
源電圧Vintで動作し、前記ナンドゲートNAND1,NAND2,NO
R1,NOR2を制御する。尚、MOSFETQ1,Q2のゲート電極前段
にフリップフロップを配置したのは、当該バッファ回路
は論理レベルを変換して出力しなければならないという
性質上、MOSFETQ1,Q2のゲート入力電圧を安定的に確定
させ、且つ前記ゲートNAND1,NAND2,NOR1,NOR2により貫
通電流が流れることを回避させるためである。
いが、相補型MOS（以下単にCMOSとも記す）回路によっ
て構成されている。同図においてｐチャンネル型MOSFET
Q1及びｎチャンネル型MOSFETQ2は出力最終段を構成する
比較的大きなサイズのトランジスタであり、フリップフ
ロップ回路を構成するナンドゲートNAD1,NAND2及びフリ
ップフロップ回路を構成するノアゲートNOR1,NOR2は信
号Dinに対応する0V〜3.3Vの入力論理レベルを0V〜5Vに
変換すると共に、MOSFETQ1,Q2を駆動するための論理ゲ
ートである。これらのトランジスタや論理ゲートには第
３外部電源供給系統13を介して5Vのような外部電源電圧
Vdd3が供給される。また、インバータINV1〜INV3は内部
電源供給系統15を介して供給される3.3Vのような内部電
源電圧Vintで動作し、前記ナンドゲートNAND1,NAND2,NO
R1,NOR2を制御する。尚、MOSFETQ1,Q2のゲート電極前段
にフリップフロップを配置したのは、当該バッファ回路
は論理レベルを変換して出力しなければならないという
性質上、MOSFETQ1,Q2のゲート入力電圧を安定的に確定
させ、且つ前記ゲートNAND1,NAND2,NOR1,NOR2により貫
通電流が流れることを回避させるためである。
この出力バッファ回路において、イネーブル信号▲
▼がハイレベルにされると、双方のMOSFETW1,Q2がカ
ットオフされて高出力インピーダンス状態にされる。
▼がハイレベルにされると、双方のMOSFETW1,Q2がカ
ットオフされて高出力インピーダンス状態にされる。
イネーブル信号▲▼がローレベルにされると、出
力バッファ回路は信号Dinのレベルに従った出力動作を
行う。すなわち、信号Dinがハイレベルにされると、ナ
ンドゲートNAND1,NAND2によって構成されるフリップフ
ロップがローレベルを出力し、且つ、ノアゲートNOR1,N
OR2によって構成されるフリップフロップがローレベル
を出力することにより、出力最終段から5Vのような論理
レベルを持つ信号Doutが出力される。一方、信号Dinが
ローレベルにされると、ナンドゲートNAND1,NAND2によ
って構成されるフリップフロップがハイレベルを出力
し、且つ、ノアゲートNOR1,NOR2によって構成されるフ
リップフロップがハイレベルを出力することにより、出
力最終段から0Vのような論理レベルを持つ信号Doutが出
力される。
力バッファ回路は信号Dinのレベルに従った出力動作を
行う。すなわち、信号Dinがハイレベルにされると、ナ
ンドゲートNAND1,NAND2によって構成されるフリップフ
ロップがローレベルを出力し、且つ、ノアゲートNOR1,N
OR2によって構成されるフリップフロップがローレベル
を出力することにより、出力最終段から5Vのような論理
レベルを持つ信号Doutが出力される。一方、信号Dinが
ローレベルにされると、ナンドゲートNAND1,NAND2によ
って構成されるフリップフロップがハイレベルを出力
し、且つ、ノアゲートNOR1,NOR2によって構成されるフ
リップフロップがハイレベルを出力することにより、出
力最終段から0Vのような論理レベルを持つ信号Doutが出
力される。
この出力バッファ回路への外部電源電圧Vdd3は、電源
電圧変換回路５への外部電源供給系統とは分離した系統
13から供給されるため、多数のバッファ回路における多
ビット同時出力などで生ずる比較的大きな電流変化によ
っても内部電源電圧供給回路７の動作は一層安定化され
る。
電圧変換回路５への外部電源供給系統とは分離した系統
13から供給されるため、多数のバッファ回路における多
ビット同時出力などで生ずる比較的大きな電流変化によ
っても内部電源電圧供給回路７の動作は一層安定化され
る。
第３図にはチップ１の概略レイアウト図が示される。
同図に示される半導体集積回路は、特に制限されない
が、スタンダードセル方式などによって形成されるマイ
クロコンピュータである。
同図に示される半導体集積回路は、特に制限されない
が、スタンダードセル方式などによって形成されるマイ
クロコンピュータである。
前記内部回路３はチップ１の中央部に配置され、そこ
には、顧客の要求仕様に基づいて、ランダムロジック20
〜22、レジスタファイル23、算術論理演算器24、乗算器
25、ROM（リード・オンリ・メモリ）26、ならびにRAM
（ランダム・アクセス・メモリ）27〜29などが構成され
る。
には、顧客の要求仕様に基づいて、ランダムロジック20
〜22、レジスタファイル23、算術論理演算器24、乗算器
25、ROM（リード・オンリ・メモリ）26、ならびにRAM
（ランダム・アクセス・メモリ）27〜29などが構成され
る。
前記内部回路３の周辺は、内部電源電圧供給回路７そ
して入出力回路４を多数形成する領域とされる。そして
入出力回路４毎にボンディングパッドPADが多数配設さ
れている。前記基準電圧発生回路６はチップ１のコーナ
部に１個形成されている。尚、第１図においては、入出
力回路４、内部電源電圧供給回路７は代表的に１個づつ
示されている。
して入出力回路４を多数形成する領域とされる。そして
入出力回路４毎にボンディングパッドPADが多数配設さ
れている。前記基準電圧発生回路６はチップ１のコーナ
部に１個形成されている。尚、第１図においては、入出
力回路４、内部電源電圧供給回路７は代表的に１個づつ
示されている。
チップ１の周縁部に形成されている入出力回路４や内
部電源電圧供給回路７の上層には内部電源及び外部電源
のための電源配線などが周回されている。即ち、第３図
において30は外部電源電圧Vdd3を入出力回路４に供給す
るための第３外部電源供給系統13に含まれる電源配線、
31は外部電源電圧Vdd1を内部電源電圧供給回路７に与え
るための第１外部電源供給系統11に含まれる電源配線、
32は基準電圧発生回路６から出力される基準電圧Vrefを
夫々の内部電源電圧供給回路７に与えるための制御電圧
配線、33は夫々の内部電源電圧供給回路７から出力され
る内部電源電圧Vintを内部回路３に供給するための内部
電源供給系統15に含まれる幹線としての電源配線、そし
て34は電圧Vssを全ての回路に供給するための電源系統1
4に含まれる電源配線である。
部電源電圧供給回路７の上層には内部電源及び外部電源
のための電源配線などが周回されている。即ち、第３図
において30は外部電源電圧Vdd3を入出力回路４に供給す
るための第３外部電源供給系統13に含まれる電源配線、
31は外部電源電圧Vdd1を内部電源電圧供給回路７に与え
るための第１外部電源供給系統11に含まれる電源配線、
32は基準電圧発生回路６から出力される基準電圧Vrefを
夫々の内部電源電圧供給回路７に与えるための制御電圧
配線、33は夫々の内部電源電圧供給回路７から出力され
る内部電源電圧Vintを内部回路３に供給するための内部
電源供給系統15に含まれる幹線としての電源配線、そし
て34は電圧Vssを全ての回路に供給するための電源系統1
4に含まれる電源配線である。
入出力回路４は、半導体集積回路に要求される機能に
応じて入力回路、出力回路、入出力回路、又は未使用の
何れかの状態に回路設定され、この設定は配線マスクに
よって決定される。多数のボンディングパッドPADは、
回路仕様上必要個数が前記電源パッドPAD1〜PAD4として
機能されるが、それらは未使用の入出力回路４の位置に
対応されている。使用されている入出力回路４の位置に
対応されるボンディングパッドPADは信号の入力や出力
用端子として機能される。
応じて入力回路、出力回路、入出力回路、又は未使用の
何れかの状態に回路設定され、この設定は配線マスクに
よって決定される。多数のボンディングパッドPADは、
回路仕様上必要個数が前記電源パッドPAD1〜PAD4として
機能されるが、それらは未使用の入出力回路４の位置に
対応されている。使用されている入出力回路４の位置に
対応されるボンディングパッドPADは信号の入力や出力
用端子として機能される。
第４図にはチップ周縁のコーナ部の詳細が示される。
入出力回路４や内部電源電圧供給回路７が形成される
領域は、実際には同図に示されるように、比較的大きな
サイズのｎチャンネル型MOSFETの形成領域ELnと比較的
大きなサイズのｐチャンネル型MOSFETの形成領域ELpが
両端に配置され、その間に比較的サイズの小さなｎチャ
ンネル型MOSFETの形成領域ESnと比較的小さなサイズの
ｐチャンネル型MOSFETの形成領域ESpが配置されてい
る。
領域は、実際には同図に示されるように、比較的大きな
サイズのｎチャンネル型MOSFETの形成領域ELnと比較的
大きなサイズのｐチャンネル型MOSFETの形成領域ELpが
両端に配置され、その間に比較的サイズの小さなｎチャ
ンネル型MOSFETの形成領域ESnと比較的小さなサイズの
ｐチャンネル型MOSFETの形成領域ESpが配置されてい
る。
第５図には電源電圧変換回路５の一例が示される。
同図に示される電源電圧変換回路５は、本実施例の半
導体集積回路がｐ型半導体基板に形成されている場合に
対応される。
導体集積回路がｐ型半導体基板に形成されている場合に
対応される。
基準電圧発生回路６は、特に制限されないが、ゲート
電極とソース電極が結合された夫々特性の揃った３個の
ｐチャンネル型MOSFETQ11〜Q13が直列接続されて成る抵
抗分圧回路によって構成され、5Vと電源電圧Vdd2を抵抗
分圧して、MOSFETQ12のソース電極の電圧を基準電圧Vre
fとして出力する。このときの基準電圧Vrefは3.3Vとさ
れる。この基準電圧発生回路６は抵抗分圧によって一定
の基準電圧Vrefを発生させればよいから、本質的に大き
な電流を流す必要はなく、一定の微小電流しか貫通しな
いように比較的小さなコンダクタンスが設定されてい
る。尚、夫々のMOSFETQ11〜Q13のソース電極はそれらMO
SFETの基板ゲート、即ちそれが形成されるｎ型ウェル領
域に結合され、基板効果によるしきい値の変動を極力抑
えるようになっている。
電極とソース電極が結合された夫々特性の揃った３個の
ｐチャンネル型MOSFETQ11〜Q13が直列接続されて成る抵
抗分圧回路によって構成され、5Vと電源電圧Vdd2を抵抗
分圧して、MOSFETQ12のソース電極の電圧を基準電圧Vre
fとして出力する。このときの基準電圧Vrefは3.3Vとさ
れる。この基準電圧発生回路６は抵抗分圧によって一定
の基準電圧Vrefを発生させればよいから、本質的に大き
な電流を流す必要はなく、一定の微小電流しか貫通しな
いように比較的小さなコンダクタンスが設定されてい
る。尚、夫々のMOSFETQ11〜Q13のソース電極はそれらMO
SFETの基板ゲート、即ちそれが形成されるｎ型ウェル領
域に結合され、基板効果によるしきい値の変動を極力抑
えるようになっている。
内部電源電圧供給回路７は内部電源電圧Vintを供給す
るためのｐチャンネル型駆動用MOSFETQ14を有する。当
該MOSFETQ14のソース電極には電源電圧Vdd1が印加さ
れ、そのドレイン電極が内部電源電圧Vintの出力端子と
される。このドレイン電極には発振防止用のキャパシタ
Ｃが結合される。当該キャパシタＣはｎチャンネル型MO
SFETによって構成することができ、この場合に当該MOSF
ETのドレイン電極及びソース電極に電圧Vssが印加さ
れ、そのゲート電極がMOSFETQ14のドレイン電極に結合
される。
るためのｐチャンネル型駆動用MOSFETQ14を有する。当
該MOSFETQ14のソース電極には電源電圧Vdd1が印加さ
れ、そのドレイン電極が内部電源電圧Vintの出力端子と
される。このドレイン電極には発振防止用のキャパシタ
Ｃが結合される。当該キャパシタＣはｎチャンネル型MO
SFETによって構成することができ、この場合に当該MOSF
ETのドレイン電極及びソース電極に電圧Vssが印加さ
れ、そのゲート電極がMOSFETQ14のドレイン電極に結合
される。
前記駆動MOSFETQ14は、一対のｐチャンネル型MOSFETQ
15,Q16から成るカレントミラー負荷と、一対のｎチャン
ネル型MOSFETQ17,Q18と、ｎチャンネル型パワースイッ
チMOSFETQ19とによって構成される回路で制御される。
入力MOSFETQ17のゲート電極には基準電圧発生回路６で
生成される3.3Vのような基準電圧Vrefが印加される。パ
ワースイッチMOSFETQ19も基準電圧Vrefでスイッチ制御
してもよい。他方の入力MOSFETQ18のゲート電極には駆
動MOSFETQ14とキャパシタＣの結合ノードが接続されて
いる。そして、MOSFETQ15とQ17の共通ドレイン電極の電
圧によって駆動MOSFETQ14が制御される。この回路は、
基準電圧Vrefを参照して、駆動MOSFETQ14を制御し、内
部電源電圧Vintを基準電圧Vrefに等しい電圧に制御す
る。尚、ここでトランジスタサイズの一例を挙げると、
MOSFETQ14はＷ（チャンネル幅）＝600μｍ、MOSFETQ15
〜Q19はＷ＝50μｍ程度、内部回路３に含まれるトラン
ジスタはＷ＝15〜20μｍ程度である。
15,Q16から成るカレントミラー負荷と、一対のｎチャン
ネル型MOSFETQ17,Q18と、ｎチャンネル型パワースイッ
チMOSFETQ19とによって構成される回路で制御される。
入力MOSFETQ17のゲート電極には基準電圧発生回路６で
生成される3.3Vのような基準電圧Vrefが印加される。パ
ワースイッチMOSFETQ19も基準電圧Vrefでスイッチ制御
してもよい。他方の入力MOSFETQ18のゲート電極には駆
動MOSFETQ14とキャパシタＣの結合ノードが接続されて
いる。そして、MOSFETQ15とQ17の共通ドレイン電極の電
圧によって駆動MOSFETQ14が制御される。この回路は、
基準電圧Vrefを参照して、駆動MOSFETQ14を制御し、内
部電源電圧Vintを基準電圧Vrefに等しい電圧に制御す
る。尚、ここでトランジスタサイズの一例を挙げると、
MOSFETQ14はＷ（チャンネル幅）＝600μｍ、MOSFETQ15
〜Q19はＷ＝50μｍ程度、内部回路３に含まれるトラン
ジスタはＷ＝15〜20μｍ程度である。
第５図に示される回路のプロセス的構造としては第7A
図に示されるSiゲートｎウェル構造や第7C図に示される
Siゲートタブルウェル構造などを採用することができ
る。各図において40は基板、41はｎ型ウェル領域（ｎウ
ェル）、42はｐ型ウェル領域（ｐウェル）、43は素子分
離領域、44はゲート酸化膜、45は絶縁層、46はアルニウ
ムなどの導電層であり、Siゲートｎウェル構造において
ｐチャンネル型MOSFET（pMOS）はｎウェル41に形成さ
れ、ｎチャンネル型MOSFET（nMOS）はｐ型半導体基板に
形成される。Siゲートタブルウェル構造の場合には、ｐ
チャンネル型MOSFETはｎウェル41に、そしてｎチャンネ
ル型MOSFETはｐウェル42に形成される。
図に示されるSiゲートｎウェル構造や第7C図に示される
Siゲートタブルウェル構造などを採用することができ
る。各図において40は基板、41はｎ型ウェル領域（ｎウ
ェル）、42はｐ型ウェル領域（ｐウェル）、43は素子分
離領域、44はゲート酸化膜、45は絶縁層、46はアルニウ
ムなどの導電層であり、Siゲートｎウェル構造において
ｐチャンネル型MOSFET（pMOS）はｎウェル41に形成さ
れ、ｎチャンネル型MOSFET（nMOS）はｐ型半導体基板に
形成される。Siゲートタブルウェル構造の場合には、ｐ
チャンネル型MOSFETはｎウェル41に、そしてｎチャンネ
ル型MOSFETはｐウェル42に形成される。
次に第５図の回路構成を持つ電源電圧変換回路５の作
用を説明する。
用を説明する。
前記内部電源電圧供給回路７から出力される内部電源
電圧Vintは内部回路３や入出力回路４の動作に従って充
放電電流を流し、これによって電源電圧供給回路７の電
源電流が変化する。例えば内部回路３において代表的に
示されるｐチャンネル型MOSFETQ20が複数個同時にター
ン・オンすると、容量性負荷CLに対する充電電流Ipの総
和に相当する電流ΣIpが外部電源ピンDIP1から駆動MOSF
ETQ14が通して流れ込む。このとき当該電流が流れる外
部電源系統11に寄生するインダクタンス成分や抵抗成分
により、電源電圧Vdd1が内部でアンダーシュートして電
源ノイズを生ずる。これに対して基準電圧発生回路６で
はMOSFETQ11〜Q13のオン抵抗は小さくされていて一定の
微小電流が流れるだけであり、しかもこの基準電圧発生
回路６の外部電源電圧Vdd2は電源電圧Vdd1とは別系統の
外部電源供給系統12を介して与えられるため、その系統
12に寄生するインダクタンス成分や抵抗成分にかかわら
ず電源電圧Vdd2は内部で変動せず、基準電圧Vrefは一定
の3.3Vに保たれる。内部電源電圧供給回路７は、その一
定の基準電圧Vrefと内部電源電圧Vintが等しくなるよう
にMOSFETQ14のコンダクタンスを制御し、内部電源電圧V
intを一定に保とうとする。その結果、内部電源電圧Vin
tのアンダーシュートが抑えられる。
電圧Vintは内部回路３や入出力回路４の動作に従って充
放電電流を流し、これによって電源電圧供給回路７の電
源電流が変化する。例えば内部回路３において代表的に
示されるｐチャンネル型MOSFETQ20が複数個同時にター
ン・オンすると、容量性負荷CLに対する充電電流Ipの総
和に相当する電流ΣIpが外部電源ピンDIP1から駆動MOSF
ETQ14が通して流れ込む。このとき当該電流が流れる外
部電源系統11に寄生するインダクタンス成分や抵抗成分
により、電源電圧Vdd1が内部でアンダーシュートして電
源ノイズを生ずる。これに対して基準電圧発生回路６で
はMOSFETQ11〜Q13のオン抵抗は小さくされていて一定の
微小電流が流れるだけであり、しかもこの基準電圧発生
回路６の外部電源電圧Vdd2は電源電圧Vdd1とは別系統の
外部電源供給系統12を介して与えられるため、その系統
12に寄生するインダクタンス成分や抵抗成分にかかわら
ず電源電圧Vdd2は内部で変動せず、基準電圧Vrefは一定
の3.3Vに保たれる。内部電源電圧供給回路７は、その一
定の基準電圧Vrefと内部電源電圧Vintが等しくなるよう
にMOSFETQ14のコンダクタンスを制御し、内部電源電圧V
intを一定に保とうとする。その結果、内部電源電圧Vin
tのアンダーシュートが抑えられる。
上記の説明では本実施例の半導体集積回路がｐ型半導
体基板に形成される場合について説明したが、ｎ型半導
体基板に形成することもできる。この場合には低レベル
側電源が内外２系統化され、その外部電源系統が３通り
の系統に分離される。即ち、第１図において外部電源ピ
ンDIP1に低レベル側電源の電圧Vss1（OV）が印加され、
外部電源ピンDIP2に低レベル側電源の電圧Vss2（OV）が
印加され、そして外部電源ピンDIP3に低レベル側電源の
電圧Vss3（OV）が印加される。尚、高レベル側電源の電
圧Vdd（5V）が外部電源ピンDIP4を介して外部に共通に
供給される。
体基板に形成される場合について説明したが、ｎ型半導
体基板に形成することもできる。この場合には低レベル
側電源が内外２系統化され、その外部電源系統が３通り
の系統に分離される。即ち、第１図において外部電源ピ
ンDIP1に低レベル側電源の電圧Vss1（OV）が印加され、
外部電源ピンDIP2に低レベル側電源の電圧Vss2（OV）が
印加され、そして外部電源ピンDIP3に低レベル側電源の
電圧Vss3（OV）が印加される。尚、高レベル側電源の電
圧Vdd（5V）が外部電源ピンDIP4を介して外部に共通に
供給される。
第６図にはｎ型半導体基板に半導体集積回路が形成さ
れる場合における電源電圧変換回路５の一例が示され
る。
れる場合における電源電圧変換回路５の一例が示され
る。
第６図に示される基準電圧発生回路６は、特に制限さ
れないが、ゲート電極とソース電極が結合された夫々特
性の揃った３個のｎチャンネル型MOSFETQ21〜Q23が直列
接続されて成る抵抗分圧回路によって構成され、電圧Vs
s2とVddの間の5Vの電位差を抵抗分圧して、MOSFETQ22の
ソース電極の電圧を基準電圧Vrefとして出力する。この
ときの基準電圧Vrefは1.7Vとされる。この基準電圧発生
回路６は抵抗分圧によって一定の基準電圧Vrefを発生さ
せればよいから、本質的に大きな電流を流す必要はな
く、一定の微小電流しか貫通しないように比較的小さな
コンダクタンスが設定されている。尚、夫々のMOSFETQ2
1〜Q23のソース電極はそれらMOSFETの基板ゲート、即ち
それが形成されるｐ型ウェル領域に結合され、基板効果
によるしきい値電圧の変動を極力抑えるようになってい
る。
れないが、ゲート電極とソース電極が結合された夫々特
性の揃った３個のｎチャンネル型MOSFETQ21〜Q23が直列
接続されて成る抵抗分圧回路によって構成され、電圧Vs
s2とVddの間の5Vの電位差を抵抗分圧して、MOSFETQ22の
ソース電極の電圧を基準電圧Vrefとして出力する。この
ときの基準電圧Vrefは1.7Vとされる。この基準電圧発生
回路６は抵抗分圧によって一定の基準電圧Vrefを発生さ
せればよいから、本質的に大きな電流を流す必要はな
く、一定の微小電流しか貫通しないように比較的小さな
コンダクタンスが設定されている。尚、夫々のMOSFETQ2
1〜Q23のソース電極はそれらMOSFETの基板ゲート、即ち
それが形成されるｐ型ウェル領域に結合され、基板効果
によるしきい値電圧の変動を極力抑えるようになってい
る。
第６図に示される内部電源電圧供給回路７は内部電源
電圧Vintを供給するためのｎチャンネル型駆動用MOSFET
Q24を有する。当該MOSFETQ24のソース電極には電源電圧
Vss1が印加され、そのドレイン電極が内部電源電圧Vint
の出力端子とされる。この駆動用MOSFETQ24には発振防
止用のキャパシタＣが結合される。当該キャパシタＣは
ｐチャンネル型MOSFETによって構成することができ、こ
の場合に当該MOSFETのドレイン電極及びソース電極に電
源電圧Vddが印加され、そのゲート電極がMOSFETQ24のド
レイン電極に結合される。
電圧Vintを供給するためのｎチャンネル型駆動用MOSFET
Q24を有する。当該MOSFETQ24のソース電極には電源電圧
Vss1が印加され、そのドレイン電極が内部電源電圧Vint
の出力端子とされる。この駆動用MOSFETQ24には発振防
止用のキャパシタＣが結合される。当該キャパシタＣは
ｐチャンネル型MOSFETによって構成することができ、こ
の場合に当該MOSFETのドレイン電極及びソース電極に電
源電圧Vddが印加され、そのゲート電極がMOSFETQ24のド
レイン電極に結合される。
前記駆動用MOSFETQ24は、一対のｐチャンネル型MOSFE
TQ25,Q26から成るカレントミラー負荷と、一対のｎチャ
ンネル型MOSFETQ27,Q28と、ｎチャンネル型パワースイ
ッチMOSFETQ29とによって構成される回路で制御され
る。入力MOSFETQ27のゲート電極には基準電圧発生回路
６で生成される1.7Vのような基準電圧Vrefが印加され
る。他方の入力MOSFETQ28のゲート電極には駆動用MOSFE
TQ24のドレイン電極が接続されている。そして、MOSFET
Q25とQ27の共通ドレイン電極の電圧によって駆動MOSFET
Q24が制御される。この回路は、基準電圧Vrefを参照し
て、駆動MOSFETQ24を制御し、内部電源電圧Vintを基準
電圧Vrefに等しい電圧に制御する。
TQ25,Q26から成るカレントミラー負荷と、一対のｎチャ
ンネル型MOSFETQ27,Q28と、ｎチャンネル型パワースイ
ッチMOSFETQ29とによって構成される回路で制御され
る。入力MOSFETQ27のゲート電極には基準電圧発生回路
６で生成される1.7Vのような基準電圧Vrefが印加され
る。他方の入力MOSFETQ28のゲート電極には駆動用MOSFE
TQ24のドレイン電極が接続されている。そして、MOSFET
Q25とQ27の共通ドレイン電極の電圧によって駆動MOSFET
Q24が制御される。この回路は、基準電圧Vrefを参照し
て、駆動MOSFETQ24を制御し、内部電源電圧Vintを基準
電圧Vrefに等しい電圧に制御する。
第６図に示される回路のプロセス的構造としては第7B
図に示されるSiゲートｐウェル構造や第7C図に示される
Siゲートタブルウェル構造などを採用することができ
る。Siゲートｐウェル構造においてｐチャンネル型MOSF
ET（pMOS）はｎ型の基板40に形成され、ｎチャンネル型
MOSFET（nMOS）はｐ型ウェル41に形成される。
図に示されるSiゲートｐウェル構造や第7C図に示される
Siゲートタブルウェル構造などを採用することができ
る。Siゲートｐウェル構造においてｐチャンネル型MOSF
ET（pMOS）はｎ型の基板40に形成され、ｎチャンネル型
MOSFET（nMOS）はｐ型ウェル41に形成される。
次に第６図の回路構成を持つ電源電圧変換回路５の作
用を説明する。
用を説明する。
例えば内部回路３について代表的に示されるｎチャン
ネル型MOSFETQ30が複数個同時にターン・オンすると、
容量性負荷CLからの放電電流Inの総和に相当する電流Σ
Inが駆動MOSFETQ24を通して外部電源ピンDIP1へ流れ
る。このとき当該電流が流れる外部電源系統11に寄生す
るインダクタンス成分や抵抗成分により、電源電圧Vss1
が内部オーバーシュートして電源ノイズを生ずる。これ
に対して基準電圧発生回路６ではMOSFETQ21〜Q23のオン
抵抗は小さく一定の微小電流が流れるだけであり、しか
もこの基準電圧発生回路６の外部電源電圧Vss2は電源電
圧Vss1とは別系統の外部電源供給系統12を介して与えら
れるため、その系統12に寄生するインダクタンス成分や
抵抗成分にかかわらず電源電圧Vss2は内部で変動せず、
基準電圧Vrefは例えば一定の1.7Vに保たれる。内部電源
電圧供給回路７は、その一定の基準電圧Vrefと内部電源
電圧Vintが等しくなるようにMOSFETQ24のコンダクタン
スを制御して、内部電源電圧Vintを一定の1.7Vに保とう
とする。その結果、内部電源電圧Vintのオーバーシュー
トが抑えられる。
ネル型MOSFETQ30が複数個同時にターン・オンすると、
容量性負荷CLからの放電電流Inの総和に相当する電流Σ
Inが駆動MOSFETQ24を通して外部電源ピンDIP1へ流れ
る。このとき当該電流が流れる外部電源系統11に寄生す
るインダクタンス成分や抵抗成分により、電源電圧Vss1
が内部オーバーシュートして電源ノイズを生ずる。これ
に対して基準電圧発生回路６ではMOSFETQ21〜Q23のオン
抵抗は小さく一定の微小電流が流れるだけであり、しか
もこの基準電圧発生回路６の外部電源電圧Vss2は電源電
圧Vss1とは別系統の外部電源供給系統12を介して与えら
れるため、その系統12に寄生するインダクタンス成分や
抵抗成分にかかわらず電源電圧Vss2は内部で変動せず、
基準電圧Vrefは例えば一定の1.7Vに保たれる。内部電源
電圧供給回路７は、その一定の基準電圧Vrefと内部電源
電圧Vintが等しくなるようにMOSFETQ24のコンダクタン
スを制御して、内部電源電圧Vintを一定の1.7Vに保とう
とする。その結果、内部電源電圧Vintのオーバーシュー
トが抑えられる。
上記第５図及び第６図に基づく説明では、内部電源電
圧のうち低レベル側又は高レベル側の片側だけの変動を
対策しているが、双方の電源に対して電源ノイズ対策を
施すことができる。
圧のうち低レベル側又は高レベル側の片側だけの変動を
対策しているが、双方の電源に対して電源ノイズ対策を
施すことができる。
即ち、第８図のように第５図の構成と第６図の構成を
組合せて高レベル側の電源電圧Vdd1,Vdd2と低レベル側
の電源電圧Vss1,Vss2を夫々分離した電源供給系統16,1
7,51,52から与えるようにしてもよい。このとき高レベ
ル側基準電圧Vrefpと低レベル側基準電圧Vrefnとの電位
差は3.3Vとされ、これに呼応して高レベル側内部電源電
圧Vintpと低レベル側内部電源電圧Vintnとの電位差も3.
3Vにされる。これにより、内部回路３や入出力回路４に
おける充電並びに放電動作の双方において内部電源電圧
の変動を防止しようとする。
組合せて高レベル側の電源電圧Vdd1,Vdd2と低レベル側
の電源電圧Vss1,Vss2を夫々分離した電源供給系統16,1
7,51,52から与えるようにしてもよい。このとき高レベ
ル側基準電圧Vrefpと低レベル側基準電圧Vrefnとの電位
差は3.3Vとされ、これに呼応して高レベル側内部電源電
圧Vintpと低レベル側内部電源電圧Vintnとの電位差も3.
3Vにされる。これにより、内部回路３や入出力回路４に
おける充電並びに放電動作の双方において内部電源電圧
の変動を防止しようとする。
但し、第８図のような回路構成を採用する場合には、
高レベル側そして低レベル側双方の電源供給系統が夫々
複数化されるという点で、デバイス構造的にラッチアッ
プを考慮することが必要になる。
高レベル側そして低レベル側双方の電源供給系統が夫々
複数化されるという点で、デバイス構造的にラッチアッ
プを考慮することが必要になる。
即ち、第８図の回路を構成するトランジスタは第7C図
のSiダブルウェル構造のようなデバイス構造では少なく
とも電源供給系統毎に個別のウェル領域に形成されなけ
ればならない。例えばそのデバイス構造は概略的に第９
図のようにされる。このとき第８図に示されるような電
流ΣInが流れて電圧Vss1がオーバーシュートすると、も
う一方の低レベル側電源電圧Vss2との間で電位差を生
じ、ｐウェル53から他方のＰウェル54にキャリアが移動
し、これがラッチアップを引き起こすトリガ電流になる
ことが予想される。
のSiダブルウェル構造のようなデバイス構造では少なく
とも電源供給系統毎に個別のウェル領域に形成されなけ
ればならない。例えばそのデバイス構造は概略的に第９
図のようにされる。このとき第８図に示されるような電
流ΣInが流れて電圧Vss1がオーバーシュートすると、も
う一方の低レベル側電源電圧Vss2との間で電位差を生
じ、ｐウェル53から他方のＰウェル54にキャリアが移動
し、これがラッチアップを引き起こすトリガ電流になる
ことが予想される。
このようなラッチアップのおそれを完全に回避しよう
とするなら、絶縁性基板の上で相互に導電型の異なるも
の同士を分離形成してラッチアップ耐性などを向上させ
たSOS（silicon on sapphire）又はSOI（silicon on in
sulator）構造を採用することができる。
とするなら、絶縁性基板の上で相互に導電型の異なるも
の同士を分離形成してラッチアップ耐性などを向上させ
たSOS（silicon on sapphire）又はSOI（silicon on in
sulator）構造を採用することができる。
SOS構造は例えば第7D図に示されるように、サファイ
ア基板60の上に単結晶を成長させ、そこに拡散領域若し
くは不純物領域などを形成してMOSFETを構成するもので
あり、61はアルミニウムなどの導電層、61はゲート酸化
膜である。
ア基板60の上に単結晶を成長させ、そこに拡散領域若し
くは不純物領域などを形成してMOSFETを構成するもので
あり、61はアルミニウムなどの導電層、61はゲート酸化
膜である。
尚、第５図や第６図に示されるように高レベル側又は
低レベル側の一方の電源に対して電源ノイズ対策を施す
構成は、CMOS回路の場合、相対的に電源ノイズが大きい
と予想される電源側に施せばよい。
低レベル側の一方の電源に対して電源ノイズ対策を施す
構成は、CMOS回路の場合、相対的に電源ノイズが大きい
と予想される電源側に施せばよい。
以上本発明者によってなされた発明を実施例に基づい
て具体的に説明したが、本発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲において種々変更
可能であることは言うまでもない。
て具体的に説明したが、本発明はそれに限定されるもの
ではなく、その要旨を逸脱しない範囲において種々変更
可能であることは言うまでもない。
上記実施例ではCMOS回路で構成する場合について説明
したが、ｎチャンネルまたはｐチャンネルのような単チ
ャンネルMOS回路などによって構成することもできる。
この場合にはラッチアップ対策は一切不要であって、SO
S構造やSOI構造を採用しなくてもよい。また、基準電圧
発生回路や内部電源電圧供給回路、そして入出力回路の
構成は便宜変更することができる。また、上記実施例で
は入出力回路に印加される外部電源と内部電源電圧供給
回路に印加される外部電源とは夫々分離した電源系統を
用いるようにしたが、双方の外部電源供給系統を共通化
することを妨げない。
したが、ｎチャンネルまたはｐチャンネルのような単チ
ャンネルMOS回路などによって構成することもできる。
この場合にはラッチアップ対策は一切不要であって、SO
S構造やSOI構造を採用しなくてもよい。また、基準電圧
発生回路や内部電源電圧供給回路、そして入出力回路の
構成は便宜変更することができる。また、上記実施例で
は入出力回路に印加される外部電源と内部電源電圧供給
回路に印加される外部電源とは夫々分離した電源系統を
用いるようにしたが、双方の外部電源供給系統を共通化
することを妨げない。
また、上記実施例では半導体集積回路内部のインダク
タンス成分や抵抗成分による内部電源電圧を変動防止を
主眼に説明したが、さらに半導体集積回路が実装される
基板の配線に寄生するインダクタンス成分や抵抗成分を
考慮するなら、半導体集積回路における外部電源供給系
統毎に実装基板の電源配線も分離することができる。
タンス成分や抵抗成分による内部電源電圧を変動防止を
主眼に説明したが、さらに半導体集積回路が実装される
基板の配線に寄生するインダクタンス成分や抵抗成分を
考慮するなら、半導体集積回路における外部電源供給系
統毎に実装基板の電源配線も分離することができる。
また、上記実施例のような内部電源電圧供給回路が複
数分割配置されている場合には、内部電源電圧供給系統
を複数系統に分割してもよい。
数分割配置されている場合には、内部電源電圧供給系統
を複数系統に分割してもよい。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるスタンダードセル
方式によって形成されるような１チップ型のマイクロコ
ンピュータに適用した場合について説明したが、本発明
はこれに限定されるものではなく、周辺コントローラや
周辺回路などの各種半導体集積回路に広く適用すること
ができるのはもとより、半導体集積回路の設計手法もゲ
ートアレイさらにはカスタム方式であってもよい。
明をその背景となった利用分野であるスタンダードセル
方式によって形成されるような１チップ型のマイクロコ
ンピュータに適用した場合について説明したが、本発明
はこれに限定されるものではなく、周辺コントローラや
周辺回路などの各種半導体集積回路に広く適用すること
ができるのはもとより、半導体集積回路の設計手法もゲ
ートアレイさらにはカスタム方式であってもよい。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記の通りであ
る。
って得られる効果を簡単に説明すれば下記の通りであ
る。
すなわち、外部電源電圧をそれよりも小さな内部電源
電圧に変換して利用する半導体集積回路において、電源
電圧変換回路に含まれる基準電圧発生回路と、当該回路
から出力される基準電圧に基づいて内部電源電圧を出力
する内部電源電圧供給回路との電源供給系統を高レベル
側若しくは低レベル側の一方又は両方で相互に独立化す
ることにより、内部回路や入出力回路の動作に従って内
部電源電圧供給回路の電源電流が変化しても、基準電圧
発生回路は、内部電源電圧供給回路の電源供給系統とは
分離した系統から電源が供給され、且つ、それ自体に流
れる電流は定常的であって比較的小さいため、当該基準
電圧発生回路のために分離された電源供給系統では実質
的な電流変化を生じない。これにより、基準電圧発生回
路から出力される基準電圧は一定状態を保つため、内部
電源電圧供給回路は、その一定の基準電圧によって回路
の動作点が制御され、内部電源電圧を一定に保とうとす
る。その結果、内部電源電圧のオーバーシュートやアン
ダーシュートなどの変動を抑えることができるという効
果がある。
電圧に変換して利用する半導体集積回路において、電源
電圧変換回路に含まれる基準電圧発生回路と、当該回路
から出力される基準電圧に基づいて内部電源電圧を出力
する内部電源電圧供給回路との電源供給系統を高レベル
側若しくは低レベル側の一方又は両方で相互に独立化す
ることにより、内部回路や入出力回路の動作に従って内
部電源電圧供給回路の電源電流が変化しても、基準電圧
発生回路は、内部電源電圧供給回路の電源供給系統とは
分離した系統から電源が供給され、且つ、それ自体に流
れる電流は定常的であって比較的小さいため、当該基準
電圧発生回路のために分離された電源供給系統では実質
的な電流変化を生じない。これにより、基準電圧発生回
路から出力される基準電圧は一定状態を保つため、内部
電源電圧供給回路は、その一定の基準電圧によって回路
の動作点が制御され、内部電源電圧を一定に保とうとす
る。その結果、内部電源電圧のオーバーシュートやアン
ダーシュートなどの変動を抑えることができるという効
果がある。
これにより、内部回路やバッファ回路の誤動作防止並
びに高速動作を保証することができるという効果があ
る。
びに高速動作を保証することができるという効果があ
る。
特に基準電圧発生回路への電源入力系統が独立化され
て当該入力電源電圧が安定化されているため、基準電圧
発生回路として抵抗分圧回路的に比較的簡単で個別的な
調整不要な回路を採用することができる。したがって、
ｎチャンネル型MOSFETとｐチャンネル型MOSFETのしきい
値電圧差を利用して基準電圧を発生するような回路を採
用しなくてもよい。しきい値電圧差を利用するような回
路はプロセス条件によってしきい値電圧が変動し易く、
それを調整するためにトリミング抵抗回路などが必須と
される。
て当該入力電源電圧が安定化されているため、基準電圧
発生回路として抵抗分圧回路的に比較的簡単で個別的な
調整不要な回路を採用することができる。したがって、
ｎチャンネル型MOSFETとｐチャンネル型MOSFETのしきい
値電圧差を利用して基準電圧を発生するような回路を採
用しなくてもよい。しきい値電圧差を利用するような回
路はプロセス条件によってしきい値電圧が変動し易く、
それを調整するためにトリミング抵抗回路などが必須と
される。
ｐ型半導体基板の上に形成された相補型MOS回路を含
む半導体集積回路においては、前記基準電圧発生回路と
内部電源電圧供給回路との低レベル側外部電源供給系統
を相互に独立化する。また、ｎ型半導体基板の上に形成
された相補型MOS回路を含む半導体集積回路において
は、前記基準電圧発生回路と内部電源電圧供給回路との
高レベル側電源供給系統を相互に独立化する。このよう
に低レベル側又は高レベル側の片側だけを対策すること
により、SOS構造やSOI構造を用いることなくラッチアッ
プの回避を優先させ、ある程度の電源ノイズ対策を施す
ことができる。ここでラッチアップの回避とは、半導体
基板と導電型の同じ複数のウェル領域の間にラッチアッ
プのトリガ電流が流れないようにするということであ
る。
む半導体集積回路においては、前記基準電圧発生回路と
内部電源電圧供給回路との低レベル側外部電源供給系統
を相互に独立化する。また、ｎ型半導体基板の上に形成
された相補型MOS回路を含む半導体集積回路において
は、前記基準電圧発生回路と内部電源電圧供給回路との
高レベル側電源供給系統を相互に独立化する。このよう
に低レベル側又は高レベル側の片側だけを対策すること
により、SOS構造やSOI構造を用いることなくラッチアッ
プの回避を優先させ、ある程度の電源ノイズ対策を施す
ことができる。ここでラッチアップの回避とは、半導体
基板と導電型の同じ複数のウェル領域の間にラッチアッ
プのトリガ電流が流れないようにするということであ
る。
相補型MOS回路において、絶縁性基板の上で相互に導
電型の異なるトランジスタ同士が分離形成されたラッチ
アップ耐性に優れるSOS又はSOI構造などを採用すること
により、そのような半導体集積回路においては、ラッチ
アップの虞を問題にすることなく低レベル側及び高レベ
ル側の双方の電源供給系統に対して内部電源ノイズ対策
を施すことができるという効果がある。
電型の異なるトランジスタ同士が分離形成されたラッチ
アップ耐性に優れるSOS又はSOI構造などを採用すること
により、そのような半導体集積回路においては、ラッチ
アップの虞を問題にすることなく低レベル側及び高レベ
ル側の双方の電源供給系統に対して内部電源ノイズ対策
を施すことができるという効果がある。
前記相互に独立に設けられる電源供給系統に同一電圧
を供給するようにすると、システム構成上の使い勝手を
良好に保つことができる。また、特性試験や加速試験に
おいて内部電源電圧供給回路に印加する電源電圧を変え
なくても、基準電圧発生回路の電源入力系統に印加する
電圧を変えるだけで内部電源電圧を簡単に制御すること
ができる。
を供給するようにすると、システム構成上の使い勝手を
良好に保つことができる。また、特性試験や加速試験に
おいて内部電源電圧供給回路に印加する電源電圧を変え
なくても、基準電圧発生回路の電源入力系統に印加する
電圧を変えるだけで内部電源電圧を簡単に制御すること
ができる。
基準電圧の配線回路を基板の周縁部に形成して、複数
個の内部電源電圧供給回路に基準電圧を並列的にもしく
は共通的に供給することにより、前記基準電圧発生回路
の数を減らすことができる。
個の内部電源電圧供給回路に基準電圧を並列的にもしく
は共通的に供給することにより、前記基準電圧発生回路
の数を減らすことができる。
外部信号と内部信号のレベル変換を行うとバッファ回
路への外部電源電圧を、前記電源電圧変換回路への電源
供給系統とは分離した電源供給系統を介して供給するこ
とにより、バッファ回路における多ビット同時出力など
で生ずる比較的大きな電源電流変動によっても内部電源
電圧供給回路の動作を一層安定化することができる。
路への外部電源電圧を、前記電源電圧変換回路への電源
供給系統とは分離した電源供給系統を介して供給するこ
とにより、バッファ回路における多ビット同時出力など
で生ずる比較的大きな電源電流変動によっても内部電源
電圧供給回路の動作を一層安定化することができる。
第１図は本発明の一実施例に係る半導体集積回路の電源
系統に着目した全体ブロック図、 第２図は入出力回路に含まれる出力バッファ回路の一例
論理回路図、 第３図は第１図の半導体集積回路におけるチップの一例
概略レイアウト図、 第４図は第３図に示されるチップコーナ部の一例詳細説
明図、 第５図は半導体集積回路がｐ型半導体基板に形成されて
いる場合における電源電圧変換回路などの一例回路図、 第６図は半導体集積回路がｎ型半導体基板に形成されて
いる場合における電源電圧変換回路などの一例回路図、 第7A図乃至第7D図はCMOS回路の各種デバイス構造の一例
を夫々示す概略断面図、 第８図は第５図及び第６図に示される回路構成を組合せ
て成る電源電圧変換回路の一例回路図、 第９図は第８図の回路を採用した場合におけるデバイス
構造的な一例断面図である。 １……チップ、２……パッケージ、３……内部回路、４
……入出力回路、５……電源電圧変換回路、６……基準
電圧発生回路、７……内部電源電圧供給回路、DIP1〜DI
P4……外部電源ピン、PAD1〜PAD4……電源パッド、11〜
14……外部電源供給系統、15……内部電源供給系統。
系統に着目した全体ブロック図、 第２図は入出力回路に含まれる出力バッファ回路の一例
論理回路図、 第３図は第１図の半導体集積回路におけるチップの一例
概略レイアウト図、 第４図は第３図に示されるチップコーナ部の一例詳細説
明図、 第５図は半導体集積回路がｐ型半導体基板に形成されて
いる場合における電源電圧変換回路などの一例回路図、 第６図は半導体集積回路がｎ型半導体基板に形成されて
いる場合における電源電圧変換回路などの一例回路図、 第7A図乃至第7D図はCMOS回路の各種デバイス構造の一例
を夫々示す概略断面図、 第８図は第５図及び第６図に示される回路構成を組合せ
て成る電源電圧変換回路の一例回路図、 第９図は第８図の回路を採用した場合におけるデバイス
構造的な一例断面図である。 １……チップ、２……パッケージ、３……内部回路、４
……入出力回路、５……電源電圧変換回路、６……基準
電圧発生回路、７……内部電源電圧供給回路、DIP1〜DI
P4……外部電源ピン、PAD1〜PAD4……電源パッド、11〜
14……外部電源供給系統、15……内部電源供給系統。
Claims (6)
- 【請求項１】ｐ型半導体基板の上に形成された相補型MO
S回路を含む半導体集積回路において、 外部電源電圧をそれよりも小さな内部電源電圧に変換し
て内部回路に供給する電源電圧変換回路を含み、 前記電源電圧変換回路は、基準電圧発生回路と、当該発
生回路から出力される基準電圧に基づいて内部電源電圧
を形成して出力する内部電源電圧供給回路とを含み、 前記基準電圧発生回路と内部電源電圧供給回路は、相互
に分離された高レベル側の電源供給系統に接続されたも
のであることを特徴とする半導体集積回路。 - 【請求項２】ｎ型半導体基板の上に形成された相補型MO
S回路を含む半導体集積回路において、 外部電源電圧をそれよりも小さな内部電源電圧に変換し
て内部回路に供給する電源電圧変換回路を含み、 前記電源電圧変換回路は、基準電圧発生回路と、当該発
生回路から出力される基準電圧に基づいて内部電源電圧
を形成して出力する内部電源電圧供給回路とを含み、 前記基準電圧発生回路と内部電源電圧供給回路は、相互
に分離された低レベル側の電源供給系統に接続されたも
のであることを特徴とする半導体集積回路。 - 【請求項３】絶縁性基板の上で相互に導電型の異なるト
ランジスタ同士が分離形成された相補型MOS回路を含む
半導体集積回路において、 外部電源電圧をそれよりも小さな内部電源電圧に変換し
て内部回路に供給する電源電圧変換回路を含み、 前記電源電圧変換回路は、基準電圧発生回路と、当該発
生回路から出力される基準電圧に基づいて内部電源電圧
を形成して出力する内部電源電圧供給回路とを含み、 前記基準電圧発生回路と内部電源電圧供給回路は、低レ
ベル側及び高レベル側の夫々において個別化された電源
供給系統に接続されたものであることを特徴とする半導
体集積回路。 - 【請求項４】前記基準電圧変換回路は複数個の前記内部
電源電圧供給回路に共通接続されて成るものであること
を特徴とする請求項１乃至３の何れか１項記載の半導体
集積回路。 - 【請求項５】基板の周縁部に外部と接続されるバッファ
回路が配置され、 該バッファ回路は、外部電源電圧と内部電源電圧を受
け、その外部電源電圧は、前記電源電圧変換回路への電
源供給系統とは分離した電源供給系統を介して供給され
るものであることを特徴とする請求項１乃至４の何れか
１項記載の半導体集積回路。 - 【請求項６】マイクロコンピュータとして構成されて成
るものであることを特徴とする請求項１乃至５の何れか
１項記載の半導体集積回路。
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