DE2740757A1 - Halbleiter mit mehrschichtiger metallisierung und verfahren zu dessen herstellung - Google Patents
Halbleiter mit mehrschichtiger metallisierung und verfahren zu dessen herstellungInfo
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- 239000004065 semiconductor Substances 0.000 title claims description 77
- 238000000034 method Methods 0.000 title claims description 21
- 238000001465 metallisation Methods 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 229910052751 metal Inorganic materials 0.000 claims description 72
- 239000002184 metal Substances 0.000 claims description 72
- 229910052782 aluminium Inorganic materials 0.000 claims description 33
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 33
- 238000005530 etching Methods 0.000 claims description 30
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 claims description 18
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 13
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 13
- 229910017604 nitric acid Inorganic materials 0.000 claims description 13
- 229920002120 photoresistant polymer Polymers 0.000 claims description 13
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 12
- 229910052750 molybdenum Inorganic materials 0.000 claims description 12
- 239000011733 molybdenum Substances 0.000 claims description 12
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 6
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 6
- 238000007740 vapor deposition Methods 0.000 claims description 5
- 238000001020 plasma etching Methods 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims description 2
- 238000004544 sputter deposition Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 189
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000010301 surface-oxidation reaction Methods 0.000 description 2
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- 241001676573 Minium Species 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 238000000889 atomisation Methods 0.000 description 1
- 239000003518 caustics Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
- Y10S438/945—Special, e.g. metal
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49156—Manufacturing circuit on or in base with selective destruction of conductive paths
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Plasma & Fusion (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Description
Die Erfindung bezieht sich auf einen Halbleiter mit mehrschichtiger
Metallisierung und ein Verfahren zur Herstellung eines solchen Halbleiters.
Im allgemeinen sind bei integrierten Schaltungen eine Anzahl der Komponenten des Halbleiterkörpers durch Metallisierungen
verbunden, die auf die Oberfläche des Halbleiterkörpers aufgebracht sind. Bei integrierten
Schaltungen, die eine große Anzahl von Komponenten umfassen, ist die Verbindung zwischen diesen sehr komplex.
Bei Verwendung einer einzigen Metallisierschicht zur Verbindung in einer solchen integrierten Schaltung ist ein
verhältnismäßig großer Bereich erforderlich, was zu einer Verringerung der Integrationsdichte der integrierten Schaltung
führt.
Aus diesem Grund wurden mehrschichtige Metallisierungen
anstelle von üblichen einschichtigen Metallisierungen in neuerer Zeit zur Verbindung angewandt. Bei mehrschichtigen
Metallisierungen liegen Leitschichten und Isolierschichten alternativ auf der Oberfläche des Halbleiterkörpers.
Jede Isolierschicht weist Kontaktlöcher oder Öffnungen auf, durch die die Leitschichten, die
auf beiden Seiten der Isolierschicht angeordnet sind, untereinander in Kontakt stehen. Wenn in einem solchen
Fall die Isolierschicht überhängende Teile aufweist, kann es dazu kommen, daß die darauf liegende Metallleitschicht
keine gleichförmige Dicke längs der gesamten Isolierschicht aufweist. Dies führt zu Problemen.
Die darauf liegende Leitschicht ist manchmal diskontinuierlich, d.h. bei den überhängenden Teilen unterbrochen.
Alternativ kann diese während des Gebrauchs
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unterbrochen werden. Die üblichen Halbleiter dieser Art zeigen solche ungünstigen überhängenden Teile der Isolierschicht.
Folglich treten bei üblichen Halbleitern die vorgenannten Probleme auf.
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Zum besseren Verständnis der üblichen Halbleiter dieser Art wird auf Fig. 1 Bezug genommen. Die Bezugszeichen
2, 4, 6, 8 und 10 bezeichnen einen Halbleiterkörper, eine erste Isolierschicht, eine erste Leitschicht,
beispielsweise aus Aluminium, eine zweite Isolierschicht und eine zweite Leitschicht, beispielsweise
aus Aluminium. Wie aus der Figur ersichtlich ist, hängt die Isolierschicht 8 an den mit 12 bezeichneten
Stellen über. Die zweite Leitschicht 10 ist diskontinuierlich, d.h. bei den überhängenden Stellen
unterbrochen.
Eine Art der in Fig. 1 gezeigten Halbleiter wird nachstehend unter Bezugnahme auf die Fig. 2A bis 2H beschrieben.
Es wird zuerst ein Halbleiterkörper 2, beispielsweise aus Silicium, hergestellt, indem eine Anzahl
von Komponenten (nicht gezeigt) ausgebildet werden, wie dies aus Fig. 2A ersichtlich ist. Anschliessend
wird die erste Isolierschicht 4, beispielsweise ein SiO2-FiIm, auf dem Halbleiterkörper 2, beispielsweise
durch Oberflächenoxidation ausgebildet, wie dies aus Fig. 2B ersichtlich ist. Danach wird die erste Leitschicht
6, beispielsweise ein Aluminiumfilm, auf der ersten Isolierschicht 4 mittels eines geeigneten Verfahrens,
beispielsweise durch Aufdampfen, aufgebracht, wie dies aus Fig. 2C ersichtlich ist. In der nächsten
Stufe wird die Aluminiumschicht 6 mit einem dünnen
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gleichförmigen überzug aus photoresistentem Material
zur Bildung eines Photoresist 14 überzogen, wie dies aus Fig. 2D ersichtlich ist. Der Photoresist 14 wird
dann mit einem vorgegebenen Muster versehen. Der Photoresist wird als Maske beim Ätzen der Aluminiumschicht
6 verwendet. Dieser Schritt ist in Fig. 2E gezeigt. Nach dem Versehen des Photoresist mit einem Muster
wird die Aluminiumschicht 6 durch die Maske des Photoresist 14 geätzt, um die Aluminiumschicht zu entfernen
außer jene Teile derselben, die unter der Maske 1 4 liegen. Dies ist aus Fig. 2F ersichtlich. Anschließend
wird die Maske 14 entfernt und die zweite Isolierschicht 8 ausgebildet, beispielsweise durch
chemische Dampfablagerung, wie dies aus Fig. 2G ersichtlich ist. Aus Fig. 2G ist ferner ersichtlich,
daß die zweite Isolierschicht 8 bei den mit 12 bezeichneten Teilen überhängt. Der Überhang ergibt sich
daraus, daß die Seitenwand 16 der Aluminiumschicht stark geneigt ist. Danach wird die zweite Leitschicht
10, beispielsweise eine Aluminiumschicht, auf der zweiten Isolierschicht 8 durch Aufdampfen von Aluminium
aufgebracht, wie dies aus Fig. 2H ersichtlich ist. Die Aluminiumschicht 10 ist diskontinuierlich, d.h. beim
überhängenden Teil 12 unterbrochen. Die Aluminiumschicht 10 sollte jedoch kontinuierlich ohne Unterbrechung sein.
Ferner muß die Aluminiumschicht so dünn wie möglich sein. Bei Ausbildung einer dickeren Schicht ist die
Zeit, die zu deren Ausbildung erforderlich ist, länger. Ferner ist die Zeit, die zum Ätzen der Schicht 10 zum
Erhalten eines gewünschten Verdrahtungsmusters erforderlich ist, länger. D.h. vom Herstellungsstandpunkt
wird die Wirtschaftlichkeit verringert. Ferner wird
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die Präzision des erhaltenen Verdrahtungsmusters möglicherweise verringert.
Aufgabe der Erfindung ist die Schaffung eines Halbleiters und eines Verfahrens zu dessen Herstellung, bei
dem die vorstehend skizzierten Nachteile bekannter Halbleiter und Verfahren zu deren Herstellung vermieden werden.
Gemäß der Erfindung werden wenigstens zwei Metallschichten für die Leitschicht verwendet, deren Ätzausmaß unterschiedlich
ist. Diese Metallschichten werden so angeordnet, daß die Metallschicht mit dem höchsten Ätzausmaß
an der Oberseite am weitestens weg vom Halbleiterkörper angeordnet wird und jene mit dem niedrigsten
Ätzausmaß auf der Unterseite nahe zum Halbleiterkörper vorgesehen wird. Die Leitschicht wird durch eine Maske
mit einem vorgegebenen Muster unter Verwendung einer geeigneten Lösung geätzt. Aufgrund des Ätzens sind die Seitenflachen
der verbleibenden Teile so angeordnet, daß sie sich zum Halbleiterkörper hin erweitern. Dies führt dazu,
daß keine überhängenden Teile der Halbleiterschicht auftreten. Deshalb kann die Aluminiumschicht 10, die auf
der Isolierschicht angeordnet wird, ohne jegliche Unterbrechungen vorgesehen werden. Der Neigungswinkel der Seitenwand
der verbleibenden Teile zur Hauptfläche des Halbleiterkörpers kann unterschiedlich sein, und zwar in Abhängigkeit
von der Art der verwendeten Metallschicht für die Leitschicht und der Art der Ätzlösung.
Der Erfindung liegt somit die Aufgabe zugrunde, einen Halbleiter mit mehrschichtiger Metallisierung zu schaf-
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fen, bei dem überhängende Teile der Isolierschicht vermieden werden und dadurch eine Unterbrechung der Leitschichten
vermieden wird.
Aufgabe der Erfindung ist ferner die Schaffung eines Verfahrens zur Herstellung solcher Halbleiter.
Gegenstand der Erfindung ist ein Halbleiter mit mehrschichtiger Metallisierung, der dadurch gekennzeichnet
ist, daß er einen Halbleiterkörper und alternativ angeordnete Isolier- und Leitschichten umfaßt, die auf
der Hauptfläche des Halbleiterkörpers ausgebildet sind, wobei die Isolierschichten jeweils in einer vorgegebenen
Anordnung Kontaktlöcher aufweisen und die Leitschichten jeweils eine vorgegebene Anordnung haben, die Leitschichten
wenigstens eine Metallschicht umfassen, und die Leitschicht oder die Leitschichten mit Ausnahme der
vom Halbleiterkörper am weitesten entfernten Seitenwände aufweisen, die sich zum Halbleiterkörper erweitern.
Gegenstand der Erfindung ist ferner ein Verfahren zur Herstellung eines Halbleiters mit mehrschichtiger Metallisierung,
das dadurch gekennzeichnet ist, daß man einen Halbleiterkörper herstellt, auf der Hauptfläche
des Halbleiterkörpers eine erste Isolierschicht mit ersten in einem vorgegebenen Muster angeordneten Kontaktlöchern
ausbildet, eine erste Leitschicht aus Metall auf der ersten Isolierschicht ausbildet, wobei
die erste Leitschicht wenigstens zwei miteinander verbundene Metallschichten umfaßt und mit der Hauptfläche
des Halbleiterkörpers durch die ersten Kontaktlöcher in Berührung steht, wobei eine der Metal!schichten der
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ersten Leitschicht, die mit der ersten Isolierschicht in Berührung steht, ein geringeres Ätzausmaß aufweist,
als die andere Metallschicht, eine Maskenschicht mit vorgegebenem Muster auf der ersten Leitschicht ausbildet,
die erste Leitschicht unter Verwendung der Maskenschicht als Maske zur Entfernung nicht erforderlicher
Teile derselben verwendet, so daß die Seitenfläche der verbleibenden Teile der Leitschicht
sich zum Halbleiterkörper erweitert, die Maskenschicht entfernt, auf der ersten Leitschicht eine
zweite Isolierschicht mit zweiten in einem vorgegebenen Muster angeordneten Kontaktlöchern ausbildet,
eine zweite Leitschicht mit wengistens einer Metallschicht auf der zweiten Isolierschicht ausbildet, wobei
die zweite Leitschicht mit der ersten Leitschicht durch die zweiten Kontaktlöcher in Berührung steht.
Die Erfindung wird nachstehend anhand der Zeichnung, die beispielsweise Ausführungsformen zeigt, näher erläutert.
Es zeigen:
Fig. 1 eine Querschnittsansicht eines Teils
eines üblichen Halbleiters mit mehrschichtiger Metallisierung; 25
Fig. 2A bis 2H ein Herstellungsverfahren für den in
Fig. 1 gezeigten Halbleiter;
Fig. 3 eine teilweise Draufsicht auf eine
erste Ausführungsform eines Halblei
ters mit mehrschichtiger Metallisierung gemäß der Erfindung;
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Fig. 4 eine vergrößerte Querschnittsansicht
längs der Linie 4-4 der Ausführungsform der Fig. 3;
Fig. 5 eine vergrößerte Querschnittsansicht
längs der Linie 5-5 der Ausführungsform der Fig. 3;
Fig. 6 einen Teil einer Querschnittsansicht
einer anderen Ausführungsform eines
Halbleiters gemäß der Erfindung mit mehrschichtiger Metallisierung;
Fig. 7A bis 7K eine Reihe von Stufen zur Herstellung der in Fig. 3 bis 5 gezeigten Halblei
ter, wobei das gezeigte Verfahren eine erfindungsgemäße Ausführungsform darstellt;
Fig. 8 Änderungen des Ätzausmasses von Alu
minium und Molybden gegenüber der Menge an Salpetersäure mit einer Konzentration von
70 % in der Ätzlösung, wobei die Kurven A und B das Ätzausmaß von Aluminium bzw.
Molybden zeigen; und
Fig. 9 die Änderung des Neigungswinkels θ der
Seitenwand eines Laminats, das Aluminium- und Molybdenschichten umfaßt,
gegenüber der Menge an Salpetersäure
mit einer Konzentration von 70 % in der Ätzlösung.
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In Fig. 3 ist ein Halbleiter mit mehrschichtiger Metallisierung gemäß einer Ausführungsform der Erfindung gezeigt.
Bei dieser Ausführungsform weist der Halbleiterkörper 42 beispielsweise einen einzigen Transistor auf.
Die Bezugszeichen 44, 46 und 48 benennen tiefer liegende Leitschichten und das Bezugszeichen 50 eine obere
Leitschicht. Die obere Leitschicht 50 ist auf den Leitschichten 44, 46 und 48 beispielsweise aus Aluminium
ausgebildet und dazwischen ist eine Isolierschicht angeordnet. Die obere Leitschicht 50 steht mit einer der
unteren Leitschichten, bezeichnet als 48, über ein Kontaktloch in der Isolierschicht in Berührung. Der Kontaktteil
ist mit 52 bezeichnet. Am Kreuzungspunkt 54 sind die obere Leitschicht 50 und die andere untere Leitschicht
46 ohne Kontakt und kreuzen sich nur über der Isolierschicht.
Die in Fig. 3 gezeigte Ausführungsform wird nunmehr unter
Bezugnahme auf Fig. 4 näher erläutert. Ein einziger Transistor, der einen Kollektorbereich 56, einen Emitterbereich
58 und einen Basisbereich 60 aufweist, wird auf dem Halbleiterkörper 42 ausgebildet. In der Figur ist
die Leitfähigkeit der Bereiche nicht illustriert, da
sie für vorliegende Erfindung nicht von Bedeutung ist.
Obwohl nur ein einziger Transistor in der Figur wiedergegeben ist, ist darauf hinzuweisen, daß eine große Anzahl
von Transistoren üblicherweise auf einem Halbleiterkörper 42 ausgebildet wird und andere verschiedene
Komponenten vorgesehen sein können. Der Bereich 62 ist ein Kollektorbereich mit einer hohen Konzentration an
Störstoffen für Ohm1sehen Kontakt. Eine erste Isolierschicht
64, beispielsweise ein SiO^-FiIm, wird auf der Hauptfläche des Hnlbleiterkörpers 42 ausgebildet. Die
Kontaktlöcher r>5a bis 65c sind in der ersten Isolier-
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schicht 64 in einem vorgegebenen Muster angeordnet. Die niedrigeren Leitschichten 44, 46 und 48 sind auf der
Isolierschicht 64 ausgebildet. Die tieferen Leitschichten 44, 46 und 48 stehen mit dem Kollektorbereich 62,
dem Emitterbereich 58 und dem Basisbereich 60 durch Kontaktlöcher 65a, 65b bzw. 65c in Verbindung. Die Seitenwand
der Leitschichten 44, 46 und 48 ist leicht nach außen zum Halbleiterkörper 42 geneigt. Eine zweite Isolierschicht
66 mit mehreren Kontaktlöchern, die in vorgegebenem Muster angeordnet sind (in der Figur ist lediglich
ein einziges mit 66a bezeichnetes Kontaktloch gezeigt) ist auf den unteren Leitschichten 44, 46 und
48 ausgebildet. Die obere Metallschicht 50, die auf der zweiten Isolierschicht 66 ausgebildet ist, steht mit
der unteren Leitschicht 48 durch das Kontaktloch 66a der zweiten Isolierschicht 66 in Berührung. Die unteren
Leitschichten 44, 46 und 48 werden als Kollektorelektrode, Emitterelektrode bzw. Basiselektrode verwendet.
Die obere Leitschicht 50 wird gleichfalls als Basiselektrode verwendet.
Wie vorstehend beschrieben wurde, ist bei dem Halbleiter die Seitenwand der unteren Leitschichten 44, 46
und 48 so geneigt, daß sie sich gegenüber dem Halbleiterkörper 42 erweitert. Aus diesem Grund wird der Nachteil
von üblichen Halbleitern vermieden, daß nämlich die zweite Isolierschicht 66 über die unteren Leitschichten
44, 46 und 48 überhängt. D.h. gemäß der Erfindung liegt die zweite Isolierschicht 66 gleichförmiq
über den Leitsrhichten 44, 46 und 48, wodurch
eine Unterbrechung der oberen Leitschicht 50 vermieden wird. Dies ist aus Fig. 4 und 5 ersichtlich. Fig. 5
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zeigt auch, daß die obere Leitschicht 50 die untere Leitschicht 44 mit der dazwischenliegenden zweiten Isolierschicht
66 kreuzt.
In Fig. 6 ist eine andere Ausführungsform des Halbleiters mit mehrschichtiger Metallisierung gemäß der Erfindung gezeigt.
Bei dieser Ausführungsform bestehen die unteren Leitschichten 44, 46 und 48 jeweils aus einem Laminat
76, das zwei Schichten 72 und 74 mit jeweils unterschiedlichem Ätzausmaß umfaßt. Das Laminat 76 umfaßt die auf der
ersten Isolierschicht 64 ausgebildete Metallschicht 72 und eine andere Metallschicht 74, die auf der Metallschicht
72 liegt. Die Metallschicht 72 ist mit der Hauptfläche des Halbleiterkörpers 42 über die Kontaktlöcher 65a, 65b
und 65c der ersten Isolierschicht 64 in Kontakt. Die Metallschicht 74 hat ein höheres Ätzausmaß als die Metallschicht
72. In diesem Beispiel besteht die Metallschicht 72 aus Aluminium und die Metallschicht 74 aus Molybden.
Es ist festzustellen, daß die Seitenwand der Laminate 76 graduell nach außen geneigt ist und sich gegen den
Halbleiterkörper 42 erweitert. Folglich wird bei dieser Ausführungsform die gleiche Wirkung wie vorher unter Bezugnahme
auf Fig. 3 und 5 beschrieben erreicht.
In den Fig. 7A bis 7K ist ein Beispiel eines Verfahrens zur Herstellung eines Halbleiters mit mehrschichtiger
Metallisierung, wie unter Bezugnahme auf Fig. 3 bis 5 beschrieben wurde, dargestellt.
Ein Halbleiterkörper 42, beispielsweise aus Silicium, wird mit der erforderlichen Anzahl von PN-Anschlüssen
zur Bildung eines Transistors hergestellt. Dies ist aus Fig. 7A ersichtlich. In der Figur sind die Symbole, die
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die Leitfähigkeiten P und N angeben, nicht wiedergegeben,
da diese für die vorliegende Erfindung nicht wesentlich sind. Danach wird eine erste Isolierschicht 64, beispielsweise
aus SiO^, auf der Hauptfläche des Halbleiterkörpers 42, beispielsweise durch Oberflächenoxidation,
ausgebildet, wie dies aus Fig. 7B ersichtlich ist. Danach werden Kontaktlöcher 65a, 65b und 65c mit vorgegebener
Anordnung in der ersten Isolierschicht 64 gebildet. Die dritte in Fig. 7C gezeigte Stufe wird beispielsweise
mittels Photogravurverfahren durchgeführt. Danach wird eine erste Metallschicht 42, beispielsweise aus Aluminium,
auf der ersten Isolierschicht 64 ausgebildet und danach eine zweite Metallschicht 74, beispielsweise
aus Molybden, auf der ersten Metallschicht 72 durch Aufdampfen, Zerstäuben oder dergl. aufgebracht, wie dies aus
Fig. 7D ersichtlich ist. Wie vorstehend beschrieben wurde, ist das Ätzausmaß der ersten Metallschicht 72 geringer als
das der zweiten Metallschicht 74. Auf diese Weise wird ein Laminat 76 hergestellt, das eine erste Metallschicht 72
und eine zweite Metallschicht 74 umfaßt. Danach muß ein vorgegebenes Verdrahtungsmuster auf dem Laminat 76 ausgebildet
werden, das als erste Leitschicht dient. Dies wird durch Photogravur des Laminats 76 erreicht. Die
fünfte Stufe besteht in der Bildung einer Maske, die zum Ätzen des Laminats 76 verwendet wird. Dazu wird
das Laminat 76 mit einem photoresistenten Material unter Bildung eines Photoresistüberzugs 78 überzogen.
Die sechste, in Fig. 7F gezeigte Stufe, besteht darin, den photoresisten Überzug selektiv Ultraviolettstrahlen
auszusetzen und anschließend ein Muster auf den Photoresist 78, wie in Fig. 7F gezeigt, zu entwickeln. In
der siebten Stufe, wie in Fig. 7G gezeigt ist, wird die
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erste Leitschicht 76 geätzt, wobei der mit einem Muster versehene Photoresist 78 als Maske verwendet wird, um
ein Verdrahtungsmuster für die erste Leitschicht, wie in Fig. 7G gezeigt, auszubilden. Für diesen Zweck besteht
die bevorzugte Ätzlösung aus einer Mischung aus Phosphorsäure, Essigsäure, Salpetersäure und Wasser,
wenn die erste Metallschicht 72 aus Aluminium und die Metallschicht 74 aus Molybden besteht. Anschließend
wird der Photoresist 78 entfernt. Auf diese Weise wird die erste Leitschicht 76 mittels der Schritte fünf bis
sieben photograviert. Wie vorstehend beschrieben, ist das Ätzausmaß der Metallschicht 72 niedriger als jenes
der Metallschicht 74. Für eine gegebene Zeit ist die herausgeätzte Menge an Metallschicht 74 größer als jene
an Metallschicht 72. Dies führt dazu, daß die erste Leitschicht 76 abgegrenzt wird, was aus Fig. 7G ersichtlich
ist. D.h., der verbleibende Teil der ersten Leitschicht 76 weist Seitenwände auf, die allmählich nach
außen zum Halbleiterkörner 42 von der Oberseite zur Unterseite der Leitschicht 76 abfallen und sich zum
Halbleiterkörper 42 erweitern. Anschließend wird nur die Metallschicht 74 der so geätzten ersten Leitschicht
76, beispielsweise durch Plasmaätzen, entfernt. Nach dem Entfernen der Metallschicht 74 wird eine zweite Isolierschicht
66 auf der ersten Leitschicht 76, beispielsweise durch chemische Dampfablagerung, niedergeschlagen. Diese
achte Stufe ist in Fig. 7H gezeigt. Es ist hier festzuhalten, daß die zweite Isolierschicht 66 kontinuierlich auf
der ersten Leitschicht 76 liegt, und zwar selbst auf den verbleibenden Bereichen der ersten Leitschicht 76, gemäß
. der Konfiguration der Schicht 76, da die verbleibenden
Teile der ersten Leitschicht 76 sanft gegenüber dem HaIb-
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leiterkörper 42 abfallen. Mit anderen Worten verhindert
die Form der verbleibenden Teile der ersten Leitschicht 76 ein Auftreten von Überhängen der zweiten Isolierschicht
66, die man oftmals bei üblichen Halbleitern beobachtet. Die neunte Stufe besteht darin, daß Kontaktlöcher in vorgegebener
Anordnung in der zweiten Isolierschicht 66 unter Anwendung einer Photoätztechnik ausgebildet werden,
und zwar wie bei der ersten Isolierschicht 64 und der ersten Leitschicht 76. Dies ist aus Fig. 71 ersichtlich.
Die zehnte Stufe besteht in der Bildung einer zweiten Leitschicht 50, beispielsweise aus Aluminium, auf der
zweiten Isolierschicht 66, wie dies in Fig. 7J gezeigt ist. Dafür kommt jedes geeignete Verfahren, wie Aufdampfen
oder Zerstäuben in Frage. Die zweite Leitschicht 50 steht mit der ersten Leitschicht 76 über die Kontaktlöcher
der zweiten Isolierschicht 66 in Verbindung. Die letzte elfte Stufe besteht darin, die zweite Leitschicht
50 unter Bildung eines Verdrahtungsmusters, wie in Fig. 7K gezeigt, unter Verwendung beispielsweise eines Photoätz-Verfahrens,
mit einem Muster zu versehen.
Bei der Herstellung des in Fig. 6 gezeigten Halbleiters
wird das in Fig. 7C- gezeigte Plasmaätzen der siebten
Stufe weggelassen. Aus Fig. 6 ist ersichtlich, daß cSie
erste Leitschicht 76 übereinander liegende Metallscfrichten
72 und 74 aufweist. Wie vorstehend beschrieben wurde, wird die Metallschicht 74 verwendet, um den Seitenwänden
der verbleibenden Teile der Metallschicht 72 bei der Herstellung des Halbleiters eine Neigung zu erteilen.
Bei der Ausführungsform der Fig. 6 wird die Metallschicht
74 unverändert, gelassen. Da jedoch bei der in Fig. 6 gezeigten Ausführungsform kein Entfernen der Metallschicht
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74 erforderlich ist, ist dieses Herstellungsverfahren einfacher und billiger. Der Neigungswinkel θ des verbleibenden
Teils, d.h. der Seitenwand, der ersten Leitschicht (der Metallschichten 44, 46 und 48 in Fig. 4
und der Metallschicht 76 in Fig. 6) zur Hauptfläche des Halbleiterkörpers 42 ist variierbar, und zwar in Abhängigkeit
von der Art der Metalle der Schichten 72 und 74 und der Durchführung der Ätzung, wie beispielsweise der
verwendeten Ätzlösung.
In Fig. 8 sind charakteristische Kurven gezeigt, wobei
die Änderung des Ätzausmasses (Ätzgeschwindigkeit) von Aluminium und Molybden in Beziehung zur Menge an Salpetersäure
in der Ätzlösung wiedergegeben ist, die aus 760 ml Phosphorsäure, mit einer Konzentration von 85 %,
150 ml Essigsäure, mit einer Konzentration von im wesentlichen 100 %, Salpetersäure mit einer Konzentration
von 70 % und SO ml Wasser besteht. In der Figur zeigt
die Kurve A die Änderung des Ätzausmasses bei Aluminium und! dlie Ktirve B jene von Moiybden.
Aus der Figur ist ersichtlich, daft das Ätzausiuaß von
Aluminium konstant niedrig bei etwa 0,15 Mim/min bei
Änderung der Menge an Salpetersäure ist. Andererseits
ändert sich das ÄtzausitaS bei Molybden linear mit der
Änderung der Mlenge an Salpetersäure, und zwar etwa
0,38 μπΐ/min bei 35 ml und etwa 0,82 pitt/min bei T30 ml.
Bei den in Fig. 4 und 6 gezeigten Halbleitern wird durch den verhältnismäßig geringen Neigungswinkel θ der Seitenwand,
d.h. des verbleibenden Teils der ersten Leitschicht zur Oberfläche der ersten Isolierschicht 64, die Kompo-
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nentendichte je Einheitsfläche des Halbleiters verringert.
Der optimale Neigungswinkel Θ, bei dem die Integrationsdichte ohne Unterbrechung der zweiten Leitschicht 50 nur
wenig verringert wird, liegt unter 40°, vorzugsweise bei etwa 30°.
In Fig. 9 ist die Beziehung des Neigungswinkels θ zur Menge an Salpetersäure, mit einer Konzentration von 70 %,
in der Ätzlösung wiedergegeben, die aus Phosphorsäure mit einer Konzentration von 85 %, Essigsäure mit einer Konzentration
von im wesentlichen 100 %, Salpetersäure und
Wasser besteht. Die erste verwendete Leitschicht besteht aus Aluminium- und Molybdenschichten, wie in den bezüglich
Fig. 3 bis 7 beschriebenen Ausführungsformen. Die Dicke der Aluminiumschicht beträgt 1 um und jene der
Molybdenschicht 0,3 um. In der Ä'tzlösung liegen 760 ml
Phosphorsäure, 150 ml Essigsäure und 50 ml Wasser vor. Aus der Figur ist ersichtlich, daß der Neigungswinkel
θ abnimmt, wenn die Menge an Salpetersäure zunimmt. Der optimale Neigungswinkel von etwa 30° wird mit etwa 80 ml
Salpetersäure erhalten. Es ist ersichtlich, daß Phosphorsäure, Essigsäure, Salpetersäure und Wasser für eine optimale
Lösung im Verhältnis von etwa 76:15:8:5 gemischt werden müssen.
Obwohl bei den beschriebenen Ausführungsformen nur zwei Metallschichten aus Aluminium und Molybden zur Bildung
der ersten Leitschicht beschrieben wurden, können auch mehr als zwei Metallschichten für die erste Leitschicht
verwendet werden. Bei den vorbeschriebenen Ausführungsformen wurden zwei Metallisierschichten, d.h. eine erste
und eine zweite Leitschicht, verwendet. Es können jedoch auch mehrere Metallisierschichten vorgesehen sein.
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Claims (17)
- PATENTANWÄLTE DR. KADOR & DR. KLUNKERK 11TOKYO SHIBAURA ELECTRIC CO., LTD. 72 Horikawa-cho, Saiwai-ku Kawasaki-shi, JapanHalbleiter mit mehrschichtiger Metallisierung und Verfahren zu dessen HerstellungPatentansprüche1 .J Halbleiter mit mehrschichtiger Metallisierung, dadurch gekennzeichnet , daß er einen Halbleiterkörper und alternativ angeordnete Isolier- und Leitschichten umfaßt, die auf der Hauptfläche des Halbleiterkörpers ausgebildet sind, wobei die Isolierschichten jeweils in einer vorgegebenen Anordnung Kontaktlöcher aufweisen und die Leitschichten jeweils eine vorgegebene Anordnung haben, die Leitschichten wenigstens eine Metallschicht umfassen, und wenigstens eine der Leitschichten mit Ausnahme der vom Halbleiterkörper am weitesten entfernten 'eine Schichtstruktur aus wenigstens zwei Metallschichten aufweist und deren Seitenwand zum Halbleiterkörper erweitert ist.
- 2. Halbleiter nach Anspruch 1, dadurch gekennzeichnet , daß die vom Halbleiterkörper am weitesten entfernte Leitschicht eine einfache Metallschicht ist.809811/0939ORIGINAL INSPECTED
- 3. Halbleiter nach Anspruch 2, dadurch gekennzeichnet , daß die einfache Metallschicht aus Aluminium besteht.
- 4. Halbleiter nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet , daß das Laminat eine erste und eine zweite Metallschicht umfaßt, wobei die zweite Metallschicht auf der ersten Metallschicht angeordnet ist und das Ätzausmaß der ersten Metallschicht geringer ist als das der zweiten Metallschicht.
- 5. Halbleiter nach Anspruch 4, dadurch gekennzeichnet , daß die erste Metallschicht aus Aluminium und die zweite Metallschicht aus Molybden besteht.
- 6. Halbleiter nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet , daß die Leitschichten wenigstens eine Aluminiumschicht umfassen.
- 7. Verfahren zur Herstellung eines Halbleiters mit mehrschichtiger Metallisierung, dadurch gekennzeichnet, daß man einen Halbleiterkörper herstellt, auf der Hauptfläche des Halbleiterkörpers eine erste Isolierschicht ausbildet, die erste Kontaktlöcher in vorgegebener Anordnung aufweist, eine erste Leitschicht aus Metall auf der ersten Isolierschicht ausbildet, wobei die erste Leitschicht wenigstens zwei untereinander verbundene Metallschichten aufweist und mit der Hauptfläche des Halbleiterkörpers durch die ersten Kontaktlöcher in Berührung steht, und wobei eine der Metallschichten der ersten Leitschicht, die mit der ersten Isolierschicht in Berührung steht, ein geringeres Ätzausmaß als die andere Metallschicht aufweist,809811/0939eirie Maskenschicht mit einem vorgegebenen Muster auf der ersten Leitschicht ausbildet, die erste Leitschicht mit Ätzmitteln ätzt und die Maskenschicht als Maske zur Entfernung nicht erforderlicher Teile derselben verwendet, so daß die erste Leitschicht Seitenwandteile aufweist, die sich zum Halbleiterkörper erweitern, die Maskenschicht entfernt, auf der ersten Leitschicht eine zweite Isolierschicht mit zweiten Kontaktlöchern in vorgegebener Anordnung ausbildet, und eine zweite Leitschicht ausbildet, die wenigstens eine Metallschicht auf der zweiten Isolierschicht umfaßt und wobei die zweite Leitschicht mit der ersten Leitschicht durch die zweiten Kontaktlöcher in Berührung steht.
- 8. Verfahren nach Anspruch 7, dadurch gekennzeichnet , daß die Metallschichten außer jener, die mit der ersten Leitschicht in Berührung stehen, nach dem Entfernen der Maskenschicht entfernt werden.
- 9. Verfahren nach Anspruch 8, dadurch gekennzeichnet , daß das Entfernen der Metallschicht mittels Plasmaätzen erfolgt.
- 10. Verfahren nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß die erste und zweite Leitschicht durch Aufdampfen gebildet werden.
- 11. Verfahren nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet , daß die erste und zweite Leitschicht durch Zerstäuben gebildet werden.
- 12. Verfahren nach einem der Ansprüche 7 bis 11, dadurch gekennzeichnet , daß die zweite Leitschicht-A-809811/0939solchermaßen ausgebildet wird, daß sie eine erste und eine zweite Metallschicht umfaßt, wobei die erste Metallschicht auf der zweiten Isolierschicht angeordnet ist während die zweite Metallschicht auf der ersten Metallschicht angeordnet ist, und das Ätzausmaß der ersten Metallschicht niedriger ist als jenes der zweiten Metallschicht.
- 13. Verfahren nach Anspruch 12, dadurch g e k e η η zeichnet, daß die zweite Metallschicht der zweiten Leitschicht entfernt wird.
- 14. Verfahren nach Anspruch 13, dadurch gekennzeichnet , daß das Entfernen der zweiten Leit- schicht durch Plasmaätzen erfolgt.
- 15. Verfahren nach einem der Ansprüche 7 bis 14, dadurch gekennzeichnet , daß man als Maskenschicht einen Photoresist verwendet.
- 16. Verfahren nach einem der Ansprüche 7 bis 15, dadurch gekennzeichnet , daß man zum Ätzen eine Ätzlösung verwendet.
- 17. Verfahren nach einem der Ansprüche 7 bis 16, dadurch gekennzeichnet , daß man die erste Metallschicht aus Aluminium und die zweite Metallschicht aus Molybden ausbildet und als Ätzlösung eine Mischung aus Phosphorsäure, Essigsäure, Salpetersäure und Wasser verwendet.809811/0939
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP10788876A JPS5334484A (en) | 1976-09-10 | 1976-09-10 | Forming method for multi layer wiring |
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DE2740757A1 true DE2740757A1 (de) | 1978-03-16 |
DE2740757C2 DE2740757C2 (de) | 1985-06-13 |
Family
ID=14470607
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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DE2740757A Expired DE2740757C2 (de) | 1976-09-10 | 1977-09-09 | Halbleiteranordnung und Verfahren zu deren Herstellung |
Country Status (4)
Country | Link |
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US (1) | US4200969A (de) |
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OD | Request for examination | ||
D2 | Grant after examination | ||
8364 | No opposition during term of opposition | ||
8328 | Change in the person/name/address of the agent |
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|
8327 | Change in the person/name/address of the patent owner |
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