DE4426311B4 - Leiterbahnstruktur eines Halbleiterbauelementes und Verfahren zu ihrer Herstellung - Google Patents

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Abstract

Leiterbahnstruktur in einem Halbleiterbauelement, mit
– einer Mehrzahl von Leiterbahnen (400) und dazwischen gebildeten Kontaktlöchern (470), wobei
– die Leiterbahnen (400) in einem Abschnitt (460), neben dem ein jeweiliges Kontaktloch (470) gebildet ist, mit einer ersten, geringeren Leiterbahnbreite und im übrigen Teil mit einer zweiten Leiterbahnbreite, die größer als die erste Leiterbahnbreite ist, gebildet sind und
– wenigstens zwei Kontaktlöcher beidseits und auf Höhe eines Leiterbahnabschnitts mit der ersten Leiterbahnbreite angeordnet sind.

Description

  • Die Erfindung bezieht sich auf eine Leiterbahnstruktur eines vorzugsweise hochintegrierten Halbleiterbauelementes, speziell einer solchen, bei der selbstjustierte Kontaktlöcher verwendet werden, auf ein Verfahren zu deren Herstellung sowie auf ein dieses Verfahren verwendendes Verfahren zur Herstellung eines Halbleiterspeicherbauelementes.
  • Mit höher werdendem Integrationsgrad von integrierten Halbleiterbauelementschaltkreisen verringert sich zusehends die Fehljustierungstoleranz zwischen mehreren Leiterbahnschichten oder Kontaktlöchern. Spezieller wurde für Fälle, in denen eine enge Entwurfsregel vorliegt und komplexe Strukturen wiederholt werden, wie beispielsweise bei einer Speicherzelle, ein Verfahren entwickelt, bei dem die Kontaktlöcher durch eine Selbstjustierungstechnik gebildet werden, um die Zellenfläche zu verringern. Das Verfahren zur Erzeugung selbstjustierter Kontaktlöcher ist eines, bei dem die Kontaktlöcher unter Verwendung des Stufenunterschieds einer peripheren Struktur gebildet werden. Da die Kontaktlöcher in verschiedenen Abmessungen ohne Verwendung einer Maske gemäß der Höhe der peripheren Struktur, der Dicke des Isolationsmaterials an der Stelle, an der das jeweilige Kontaktloch zu bilden ist, und dem Ätzverfahren erhalten werden, ist dieses Verfahren zur Realisierung hochintegrierter Halbleiterbauelemente geeignet.
  • Ein Aufbau eines herkömmlichen Halbleiterspeicherbauelementes, bei dem die oben erwähnten, selbstjustierten Kontaktlöcher verwendet sind, ist in 1 dargestellt. Dabei bezeichnen das Bezugszeichen (200) Gateelektroden, die Bezugszeichen (300) und (350) erste bzw. zweite Anschlußelektroden, das Bezugszeichen (360) Bitleitungskontaktlöcher, das Bezugszeichen (400) Bitleitungselektroden und das Bezugszeichen (450) Speicherknotenkontaktlöcher.
  • Die 2 und 3 zeigen Querschnittsansichten entlang der Linien A-A' bzw. B-B' in 1 zur Veranschaulichung des herkömmlichen Verfahrens zur Herstellung des Halbleiterspeicherbauelementes. Bezugnehmend auf die 2 und 3 wird zunächst durch Erzeugung eines Isolationsgebietes (104) auf einem Halbleitersubstrat (100) ein aktives Gebiet (102) festgelegt und daraufhin auf dem Substrat (100) unter Zwischenfügung eines (nicht gezeigten) Gateoxidfilms die sich in einer Richtung erstreckenden Gateelektroden (200) von Zugriffstransistoren gebildet. Nach Aufbringen eines ersten Isolationsfilms (220) auf die resultierende Struktur wird dieser anisotrop geätzt. Danach werden Störstellenionen implantiert, um in dem Substrat (100) erste (150) und zweite Störstellengebiete (160) der Zugriffstransistoren zu bilden, die voneinander durch die Gateelektroden (200) beabstandet sind. Während des anisotropen Ätzprozesses des ersten Isolationsfilms (220) werden gleichzeitig (nicht gezeigte) Kontaktlöcher selbstjustiert bezüglich des ersten Isolationsfilms (220) erzeugt, die jeweils einen vorbestimmten Bereich des aktiven Gebietes (102) öffnen. Anschließend wird auf der resultierenden Struktur ein leitfähiges Material abgeschieden und durch einen Lithographieprozeß strukturiert, um die ersten (300) sowie die zweiten Anschlußelektroden (350) zu erzeugen, die über die Kontaktlöcher mit den ersten (150) bzw. den zweiten Störstel lengebieten (160) verbunden sind. Danach wird ein zweiter Isolationsfilm (320) auf die resultierende Struktur aufgebracht und geätzt, um die Bitleitungskontaktlöcher (360) auf den zweiten Anschlußelektroden (350) zu erzeugen. Dann wird ein leitfähiges Material auf der resultierenden Struktur abgeschieden und durch einen Lithographieprozeß strukturiert, um die Bitleitungselektroden (400) zu erzeugen, die jeweils mit einer zweiten Anschlußelektrode (350) über ein Bitleitungskontaktloch (360) verbunden sind. Nach Aufbringen eines dritten Isolationsfilms (420) auf die resultierende Struktur werden der dritte (420) und der zweite Isolationsfilm (320) geätzt, um Speicherknotenkontaktlöcher (450) auf den ersten Anschlußelektroden (300) zu erzeugen. Anschließend werden nacheinander auf der resultierenden Struktur die jeweils mit einer ersten Anschlußelektrode (300) über ein Speicherknotenkontaktloch (450) verbundenen Speicherknoten (500), ein dielektrischer Film (550) sowie eine Plattenelektrode (600) gebildet.
  • Gemäß dem oben beschriebenen herkömmlichen Verfahren werden die Speicherknoten (500) und die Bitleitungselektroden (400) unter Verwendung der ersten (300) bzw. der zweiten Anschlußelektroden (350) mit den ersten (150) bzw. den zweiten Störstellengebieten (160) des Zugriffstransistors verbunden. Wenn daher während des Prozesses zur Erzeugung der Bitleitungskontaktlöcher (360) oder der Speicherknotenkontaktlöcher (450) eine Fehljustierung in der Richtung A-A' von 1 auftritt, kann ein Kurzschluß zwischen einer Gateelektrode (200) und einer Bitleitungselektrode (400) oder einem Speicherknoten (500) verhindert werden. Jedoch können bei der Erzeugung der Speicherknotenkontaktlöcher (500) aufgrund einer Fehljustierung derselben bezüglich der Bitleitungselektroden (440) Kurzschlüsse zwischen Speicherknotenkontaktlöchern (500) und Bitleitungselektroden (440) auftreten, was die Zuverlässigkeit des Halbleiterspeicherbauelementes herabsetzt. Desgleichen besteht die Gefahr eines fehljustierungsbedingten Kurz schlusses zwischen einem Speicherknoten (500) und einer Bitleitungselektrode.
  • In der nicht vorveröffentlichten Patentschrift DE 42 32 621 C1 werden ein Herstellungsverfahren für ein selbstjustiertes Kontaktloch in einer integrierten Halbleiterschaltung mit auf einem Halbleitersubstrat isoliert angeordneten Wortleitungen und eine zugehörige Halbleiterstruktur beschrieben, wobei das Kontaktloch ein zwischen zwei Wortleitungen befindliches, tiefer liegendes leitendes Gebiet im Halbleitersubstrat mindestens teilweise freilegt. Die Wortleitungen sind in einem Abschnitt, neben dem das Kontaktloch gebildet ist, mit einer geringeren Leiterbahnbreite als im übrigen Teil gebildet. Auf gegenüberliegenden Seiten einer Wortleitung befindliche Kontaktlöcher sind in Wortleitungsrichtung versetzt zueinander angeordnet, so dass sich in einem Wortleitungsabschnitt, neben dem sich auf der einen Seite ein Kontaktloch befindet, auf der anderen Seite kein Kontaktloch befindet.
    •
  • Der Erfindung liegt als technisches Problem die Bereitstellung einer Leiterbahnstruktur für ein vorzugsweise hochintegriertes Halbleiterbauele ment mit hoher Zuverlässigkeit unter Verwendung selbstjustierter Kontaktlöcher sowie eines Verfahrens zu deren Herstellung und eines dieses verwendenden Halbleiterspeicherbauelement-Herstellungsverfahrens zugrunde.
  • Dieses Problem wird durch eine Verdrahtungsstruktur mit den Merkmalen des Patentanspruchs 1, ein Verfahren mit den Merkmalen des Patentanspruchs 3 sowie durch ein Verfahren mit den Merkmalen des Patentanspruchs 5 gelöst. Erfindungsgemäß werden Kontaktlöcher ohne einen Lithographieprozeß zwischen benachbarten Leiterbahnen in selbstjustierter Anordnung zu letzteren gebildet, wobei die Leiterbahnen jeweils im Bereich eines Kontaktloches verengt gestaltet ist. Damit läßt sich bei klein gehaltener Speicherzelleneinheitsfläche die Gefahr von Kurzschlüssen auch zwischen Speicherknotenkontaktlöchern und Bitleitungselektroden aufgrund von Fehljustierungen verhindern. Folglich läßt sich auf diese Weise ein zuverlässiges, hochintegriertes Halbleiterspeicherbauelement herstellen, wobei der Herstellungsvorgang dadurch vereinfacht ist, daß während der Erzeugung der Kontaktlöcher kein Lithographieprozeß verwendet wird. Dabei sind gemäß einem Aspekt der Erfindung wenigstens zwei Kontaktlöcher beidseits und auf Höhe eines Leiterbahnabschnitts mit der geringeren Leiterhbahnbreite angeordnet. Weitere vorteilhafte Merkmale der Erfindung sind in den Unteransprüchen angegeben.
  • Bevorzugte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie das zu deren besserem Verständnis oben beschriebene herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:
  • 1 einen Entwurfsplan eines nach einem herkömmlichen Verfahren hergestellten Halbleiterspeicherbauelementes,
  • 2 und 3 Querschnittsansichten entlang der Linien A-A' bzw. B-B' in 1,
  • 4A, 4B, 5A, 5B, 5C, 6A und 6B Entwurfspläne und Querschnittsansichten zur Veranschaulichung eines ersten erfindungsgemäßen Verfahrens zur Herstellung einer Leiterbahnstruktur für ein hochintegriertes Halbleiterbauelement,
  • 7 einen Entwurfsplan eines Halbleiterspeicherbauelementes mit einer erfindungsgemäßen Leiterbahnstruktur,
  • 8A, 8B, 9A, 9B und 10 Querschnittsansichten zur Veranschaulichung eines erfindungsgemäßen, das erfindungsgemäße Leiterbahnstruktur-Herstellungsverfahren verwendenden Verfahrens zur Herstellung eines Halbleiterspeicherbauelementes und
  • 11 einen Entwurfsplan zur Veranschaulichung eines zweiten Beispiels einer erfindungsgemäßen Leiterbahnstruktur in einem Halbleiterbauelement.
  • Anhand der 4A, 4B, 5A, 5B, 5C, 6A und 6B wird nachfolgend die erfindungsgemäße Herstellung einer erfindungsgemäßen Leiterbahnstruktur für ein hochintegriertes Halbleiterbauelement erläutert.
    •
  • 4A zeigt einen Entwurfsplan einer Leiterbahnstruktur eines Halbleiterbauelementes, innerhalb der eine Mehrzahl von Leiterbahnen (400) angeordnet ist, und 4B zeigt einen Querschnitt entlang der Linie A-A' von 4A. Die Mehrzahl von Leiterbahnen (400), die aus einer von einer Isolationsschicht (402) abgedeckten, leitfähigen Schicht bestehen, wird nach dem Aufbringen eines ersten Isolationsfilms (110) auf ein Halbleitersubstrat (100) gebildet. Die mehreren Leiter bahnen (400) sind so angeordnet, daß sie ein regelmäßiges Muster mit gleichbleibendem Abstand zueinander bilden und Leiterbahnbereiche, in welchen jeweils ein Kontaktloch dazwischen anzuordnen ist, auf eine erste Breite verengt sind, während die übrigen Leiterbahnbereiche mit einer zweiten Breite, die größer als die erste ist, verbreitert ausgebildet sind. Das bedeutet, daß sich der jeweilige übrige Leiterbahnbereich zu den benachbarten Leiterbahnen hin derart erstreckt, daß der Abstand a, siehe 4A, zwischen den Leiterbahnen dort minimal ist.
  • 5A zeigt einen Entwurfsplan einer Leiterbahnstruktur eines Halbleiterbauelementes, bei der ein Abstandshalter (405') in den Abschnitten, in denen die Kontaktlöcher anzuordnen sind, ausgebildet ist, und die 5B und 5C zeigen Querschnittsansichten entlang der Linien B-B' bzw. A-A' in 5A. Hierzu wird nach dem Aufbringen eines zweiten Isolationsfilms (405) auf die resultierende Struktur, welche die Mehrzahl von Leiterbahnen (400) beinhaltet, dieser zweite Isolationsfilm (405) zurückgeätzt. Als Resultat hiervon entsteht in den Bereichen (460), in denen die Kontaktlöcher anzuordnen sind, der aus dem zweiten Isolationsfilm bestehende Abstandshalter (405') an den Seitenwänden derjenigen Abschnitte der Leiterbahnen (400), welche die erste, geringere Breite aufweisen (s. auch 5C). Im übrigen Bereich werden die Zwischenräume zwischen denjenigen Abschnitten der Leiterbahnen (400), welche die zweite, größere Breite aufweisen, mit dem zweiten Isolationsfilm (405) gefüllt (s. 5B). Der zweite Isolationsfilm (405) muß folglich in einer Dicke gebildet werden, die ausreicht, die zwischen diesen Abschnitten der Leiterbahnen (400) mit der zweiten, größeren Breite gebildeten Zwischenräume aufzufüllen. Die bevorzugte Dicke beträgt hierbei etwa die Hälfte des Abstands a, der zwischen diesen Abschnitten der Leiterbahnen 400) mit der zweiten, größeren Breite vorliegt.
  • 6A zeigt einen Entwurfsplan der Leiterbahnstruktur, des Halbleiterbauelementes mit eingebrachten Kontaktlöchern (470), und 6B zeigt eine Querschnittsansicht entlang der Linie A-A' von 6A. Unter Verwendung der Isolationsschicht (402) und des zweiten Isolationsfilms (405) einschließlich des Seitenwandabstandshalters (405') wird der erste Isolationsfilm (110), auf dem die Leiterbahnen (400) liegen, geätzt, um die Kontaktlöcher (470) zu erzeugen, und zwar selbstjustiert zu den Leiterbahnen (400). Folglich werden die Kontaktlöcher (470) jeweils zwischen benachbarten Leiterbahnen (400) in selbstjustierter Anordnung zu den Leiterbahnen (400) ohne Verwendung eines Lithographieprozesses erzeugt.
  • Nachfolgend wird die Anwendung einer erfindungsgemäßen Leiterbahnstruktur für ein DRAM-Halbleiterspeicherbauelement unter Bezugnahme auf die 7 bis 10 näher erläutert.
  • 7 zeigt einen Entwurfsplan für eine DRAM-Zelle, bei der die erfindungsgemäße Leiterbahnstruktur verwendet ist. Bezugszeichen (200) bezeichnet Gateelektroden, (300) und (350) erste bzw. zweite Anschlußelektroden, (360) ein Bitleitungskontaktlöcher, (400) Bitleitungselektroden und (460) Speicherknotenkontaktlöcher. Wie aus 7 hervorgeht, sind die erfindungsgemäßen Bitleitungselektroden (400) so gebildet, daß der verbleibende Bereich außerhalb jeweiliger Abschnitte, in welchen Speicherknotenkontaktlöcher zu bilden sind, sich jeweils zu den benachbarten Bitleitungselektroden hin erstreckt. Der Abstand a zwischen benachbarten Bitleitungselektroden ist dadurch in diesem Bereich minimiert.
  • Die 8 bis 10 zeigen Querschnittsansichten zur Veranschaulichung eines erfindungsgemäßen Verfahrens zur Herstellung der DRAM-Zelle, wobei die 8A und 9A sowie 10 jeweils Schnitte entlang der Linie B-B' in 7 und die 8B und 9B Schnitte entlang der Linie C-C' in 7 darstellen.
  • Die 8A und 8B veranschaulichen einen Schritt zur Bildung erster (300) und zweiter Anschlußelektroden (350), von Bitleitungskontaktlöchern (360) und Bitleitungselektroden (400). Auf einem Halbleitersubstrat (100) eines ersten Leitfähigkeitstyps, z.B. p-leitend, wird ein Bauelementisolationsbereich (104) zur Erzeugung eines aktiven Bereiches (102) gebildet. Nach Aufbringen eines (nicht gezeigten) Gateoxidfilms auf das Substrat (100) durch einen thermischen Oxiationsprozeß wird ein leitfähiges Material, z.B. störstellendotiertes polykristallines Silizium, abgeschieden und durch einen Lithographieprozeß strukturiert, so daß die Gateelektroden (Bezugszeichen (200) in 7) von Zugriffstransistoren entstehen, die sich in einer Richtung erstrecken. Nach Aufbringen eines Isolationsmaterials, z.B. eines Oxids, auf die resultierende Struktur mit den Gateelektroden (200) wird dann der Isolationsfilm anisotrop geätzt, um einen (nicht gezeigten) Abstandshalter an den Seitenwänden der Gateelektroden (200) zu erzeugen. Während dieses anisotropen Ätzprozesses des Isolationsfilms werden (nicht gezeigte) Kontaktlöcher, die Bereiche des aktiven Gebietes (102) öffnen, selbstjustiert zur Gateelektrode (200) gebildet. Dann wird die gesamte Oberfläche der resultierenden Struktur mit den Kontaktlöchern einer Implantation mit Störstellenionen unterworfen, um erste (150) und zweite Störstellengebiete (160) der Zugriffstransistoren im Substrat (100) zu erzeugen, die voneinander jeweils durch eine Gateelektrode (200) beabstandet sind. Daraufhin wird ein leitfähiges Material, z.B. störstellendotiertes polykristallines Silizium, auf der resultierenden Struktur mit den darauf gebildeten ersten (150) und zweiten Störstellengebieten (160) abgeschieden und durch einen Lithographieprozeß strukturiert, um erste (300) und zweite Anschlußelektroden (350) auszubilden, die jeweils mit den ersten (150) bzw. den zweiten Störstellengebieten (160) der Zugriffstransistoren verbunden sind. Dann wird auf die mit den ersten (300) und zweiten Anschlußelektroden (350) versehene, resultierende Struktur ein Isolationsmaterial, z.B. ein Hochtemperaturoxid oder Borphosphorsilicatglas (BPSG), in ei ner Dicke von 50nm bis 300nm aufgebracht, um einen ersten zwischenliegenden Isolationsfilm (310) zu bilden. Anschließend wird der erste zwischenliegende Isolationsfilm (310) selektiv geätzt, um Bitleitungskontaktlöcher (360) auf den mit den zweiten Störstellengebieten (160) verbundenen zweiten Anschlußelektroden (350) zu erzeugen. Auf der resultierenden Struktur mit den gebildeten Bitleitungskontaktlöchern (360) wird zur Erzeugung einer leitfähigen Schicht ein leitfähiges Material, z.B. störstellendotiertes polykristallines Silizium oder eine Schichtfolge aus störstellendotiertem polykristallinem Silizium und einem anschließenden Wolframsilizid (WSix), in Dicken zwischen 50nm und 100nm bzw. zwischen 100nm und 200nm abgeschieden. Auf die leitfähige Schicht wird dann zur Bildung eines zweiten zwischenliegenden Isolationsfilms (402) ein Isolationsmaterial, z.B. Siliziumnitrid (Si3N4) in einer Dicke von 150nm bis 300nm abgeschieden. Der zweite zwischenliegende Isolationsfilm (402) und die leitfähige Schicht werden daraufhin durch einen Lithographieprozeß strukturiert, wodurch Bitleitungselektroden (400) entstehen, die von dem zweiten zwischenliegenden Isolationsfilm (402) bedeckt sind. Dabei ist der Abstand a zwischen Bitleitungselektroden (400) im übrigen Bereich außerhalb der Abschnitte (Bezugszeichen (460) in 7), in denen Speicherknotenkontaktlöcher zu erzeugen sind, minimiert. Beispielsweise liegt der obige Abstand a bei Verwendung eines KrF-Excimerlasers (248nm) in dem Lithographieprozeß in der Größenordnung zwischen 0,2μm und 0,25μm.
  • Die 9A und 9B veranschaulichen einen Schritt zur Bildung eines dritten zwischenliegenden Isolationsfilms (405). Nach Aufbringen des dritten zwischenliegenden Isolationsfilms (405) auf die resultierende, mit den Bitleitungselektroden (400) versehene Struktur durch Abscheiden eines Isolationsmaterials, z.B. eines Siliziumnitrids, wird der dritte zwischenliegende Isolationsfilm (405) zurückgeätzt, wobei die Zwischenräume, die zwischen den Bitleitungselektroden (400) in deren oben erwähnten Bereich außerhalb der zur Kontakt lochbildung vorgesehenen Abschnitte vorliegen, mit dem dritten zwischenliegenden Isolationsfilm (405) aufgefüllt bleiben. Wenn beispielsweise der zugehörige, geringe Abstand a zwischen den Bitleitungselektroden (400) zwischen 0,2μm und 0,25μm beträgt, kann der Zwischenraum zwischen den Bitleitungselektroden (400) mit dem dritten zwischenliegenden Isolationsfilm (405) gefüllt werden, indem der dritte zwischenliegende Isolationsfilm (405) in einer Dicke von 150nm bis 200nm aufgebracht wird. Gleichzeitig verbleibt der dritte zwischenliegende Isolationsfilm (405) in den Abschnitten (460), in denen Speicherknotenkontaktlöcher zu bilden sind, an den Seitenwänden der Bitleitungselektroden (400) in Form eines Abstandshalters (405').
  • 10 veranschaulicht einen Schritt zur Erzeugung von Speicherknotenkontaktlöchern (470). Dabei wird der erste zwischenliegende Isolationsfilm (310) unter Verwendung des zweiten (402) und des dritten zwischenliegenden Isolationsfilms (405) einschließlich des Abstandshalters (405') als Ätzmaske geätzt, um die Speicherknotenkontaktlöcher (470) auf der jeweiligen ersten Anschlußelektrode (300) zu erzeugen, die mit den ersten Störstellengebieten (150) verbunden ist. Dabei wird bevorzugt als Material für den zweiten (402) und den dritten zwischenliegenden Isolationsfilm (405) einschließlich des Abstandshalters (405') ein solches verwendet, das bezüglich irgendeines anisotropen Ätzprozesses eine von derjenigen des Materials des ersten zwischenliegenden Isolationsfilms (310) unterschiedliche Ätzrate aufweist. Wenn nämlich die Ätzrate des ersten zwischenliegenden Isolationsfilms (310) ähnlich denjenigen des zweiten (402) und des dritten zwischenliegenden Isolationsfilms (405) einschließlich des Abstandshalters (405') ist, werden der zweite (402) und der dritte zwischenliegende Isolationsfilm (405) samt Abstandshalter (405') beim Ätzen des ersten zwischenliegenden Isolationsfilms (310) überätzt. Um daraus resultierende Schwierigkeiten zu verhindern, sollte dann die Dicke des zweiten zwischenliegenden Isolationsfilms (402) ausreichend groß sein.
  • Anschließend werden in nicht gezeigter Weise nacheinander auf der resultierenden Struktur, die mit den Speicherknotenkontaktlöchern (470) versehen ist, Speicherknoten, ein dielektrischer Film und eine Plattenelektrode erzeugt, um die Bildung von Zellenkondensatoren zu vervollständigen.
  • Gemäß dem oben beschriebenen erfindungsgemäßen Ausführungsbeispiel werden die Speicherknotenkontaktlöcher selbstjustiert zu den Bitleitungselektroden ohne Verwendung eines Lithographieprozesses erzeugt. Die Gefahr eines Kurzschlusses zwischen Speicherknoten und Bitleitungselektroden aufgrund einer Fehljustierung besteht daher nicht.
  • 11 zeigt einen Entwurfsplan einer weiteren erfindungsgemäßen Verdrahtungsstruktur eines Halbleiterbauelementes.
  • Das Bezugszeichen (1) bezeichnet einen Bereich, in welchem mehrere Leiterbahnen (400) in einer Richtung nahe beieinanderliegen und zwischen den Leiterbahnen (400) Kontaktlöcher gebildet sind, wie beispielsweise in einem Speicherzellenfeld eines üblichen Halbleiterspeicherbauelementes. Die Kontaktlöcher sind dabei gemäß des oben beschriebenen ersten erfindungsgemäßen Verfahrens gebildet, dieser Bereich (1) entspricht folglich in seinem Aufbau dem oben beschriebenen Beispiel.
  • Das Bezugszeichen (2) bezeichnet ein Gebiet mit weniger enger Entwurfsregel, wie beispielsweise ein peripheres Schaltkreisgebiet, in welchem ein Kontaktloch (480) gebildet ist. In diesem Fall wird nach dem Aufbringen der Leiterbahnen (400) ein dritter zwischenliegender Isolationsfilm (entsprechend Bezugszeichen (405) in 9) ganzflächig auf der resultierenden Struktur gebildet, wie dies in Verbindung mit 9 beschrieben wurde. Daraufhin wird in dem weniger dicht gepackten Bereich (2) ein Fotoresist (800) auf einem Teil außerhalb eines Bereiches (480) belassen, in welchem unter Verwendung eines Lithographieprozesses ein Kontaktloch durch das herkömmliche Kontaktlochbildungsverfahren erzeugt werden soll. Dabei wird kein Fotoresist im dichtgepackten Bereich (1) belassen. Der dritte zwischenliegende Isolationsfilm (405) wird dann unter Verwendung des Fotoresists (800) als Ätzmaske geätzt. Als Resultat ergibt sich das im weniger dichtgepackten Bereich (2) durch einen Lithographieprozeß gebildete Kontaktloch (480). Im dichtgepackten Bereich (1) entsteht das von dem Abstandshalter (Bezugszeichen 405' in 10) umgebene Kontaktloch, das in dem zur Kontaktlochbildung vorgesehenen Bereich (460) angeordnet ist, wobei der übrige Bereich mit dem dritten zwischenliegenden Isolationsfilm (405) gefüllt wird.
  • Gemäß diesem oben beschriebenen zweiten erfindungsgemäßen Ausführungsbeispiel können in Fällen, in denen die Erzeugung von Kontaktlöchern in einem Bereich, in dem keine eng benachbarten Leiterbahnen gebildet sind, erforderlich ist, diese Kontaktlöcher in einfacher Weise durch einen Lithographieprozeß zusammen mit der Anwendung des Verfahrens nach dem obigen ersten Ausführungsbeispiel zur Kontaktlochbildung in anderen Bereichen erzeugt werden.
  • Gemäß der an den obigen Beispielen erläuterten Erfindung werden in einem Bereich, in der eine Mehrzahl von Leiterbahnen sich wiederholend angeordnet ist und zwischen den Leiterbahnen Kontaktlöcher gebildet sind, wie beispielsweise einem Zellenfeld eines Halbleiterspeicherbauelementes, die Leiterbahnen so gebildet, daß Abschnitte, in denen Kontaktlöcher einzubringen sind, auf eine erste, geringere Leiterbahnbreite verengt sind, während sie auf dem restlichen Abschnitt auf eine zweite Breite erweitert sind, die größer als die erste Breite ist. Da die Kontaktlöcher in zu den Leiterbahnen selbstjustierter Art und Weise gebildet sind, werden Kurzschlüsse aufgrund von Fehljustierungen verhindert, wobei die Speicherzelleneinheitsfläche gering gehalten werden kann. Auf diese Weise läßt sich folglich ein zuverlässiges, hochintegriertes Halbleiterspeicherbauelement erhalten. Da zur Kon taktlochbildung kein Lithographieprozeß erforderlich ist, ist das Verfahren zudem sehr ökonomisch. Es versteht sich, daß für den Fachmann zahlreiche Modifikationen der oben beschriebenen Beispiele im Rahmen der Erfindung realisierbar sind, wie sie durch die beigefügten Patentansprüche festgelegt ist.

Claims (6)

  1. Leiterbahnstruktur in einem Halbleiterbauelement, mit – einer Mehrzahl von Leiterbahnen (400) und dazwischen gebildeten Kontaktlöchern (470), wobei – die Leiterbahnen (400) in einem Abschnitt (460), neben dem ein jeweiliges Kontaktloch (470) gebildet ist, mit einer ersten, geringeren Leiterbahnbreite und im übrigen Teil mit einer zweiten Leiterbahnbreite, die größer als die erste Leiterbahnbreite ist, gebildet sind und – wenigstens zwei Kontaktlöcher beidseits und auf Höhe eines Leiterbahnabschnitts mit der ersten Leiterbahnbreite angeordnet sind.
  2. Leiterbahnstruktur nach Anspruch 1, weiter dadurch gekennzeichnet, daß die Leiterbahnen (400) sich jeweils benachbart gegenüberliegend in einer Richtung erstreckend gebildet sind.
  3. Verfahren zur Herstellung einer Leiterbahnstruktur für ein Halbleiterbauelement, gekennzeichnet durch folgende Schritte zur Herstellung einer Leiterbahnstruktur nach Anspruch 1 oder 2: – Aufbringen erster Leiterbahnen (400) auf ein Halbleitersubstrat (100) derart, daß sie in einem Abschnitt (460), in welchem ein Kontaktloch (470) zu bilden ist, eine erste, geringere Leiterbahnbreite und im übrigen Teil eine zweite Leiterbahnbreite, die größer als die erste Leiterbahnbreite ist, aufweisen, – Aufbringen eines Isolationsfilms (405) auf das mit den ersten Leiterbahnen (400) versehene Substrat (100), – Ätzen des Isolationsfilms (405) zur Erzeugung der Kontaktlöcher (470) zwischen den Abschnitten der ersten Leiterbahnen mit der ersten Leiterbahnbreite derart, dass wenigstens zwei Kontaktlöcher beidseits und auf Höhe eines Leiterbahnabschnitts mit der ersten Leiterbahnbreite angeordnet sind, und – Aufbringen zweiter Leiterbahnen auf die mit den Kontaktlöcher (470) versehene Struktur.
  4. Verfahren nach Anspruch 3, weiter dadurch gekennzeichnet, daß die Dicke des Isolationsfilms (405) wenigstens halb so groß wie der Abstand zwischen dem übrigen Teil der ersten Leiterbahnen mit der zweiten Leiterbahnbreite ist.
  5. Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit wenigstens einem Transistor, der eine auf einem Halbleitersubstrat unter Zwischenfügung eines Gateisolationsfilms angeordnete Gateelektrode sowie ein erstes und ein zweites, jeweils im Halbleitersubstrat gebildetes Störstellengebiet, die voneinander durch die Gateelektrode beabstandet sind, aufweist, mit folgenden Schritten: – Aufbringen eines ersten Isolationsfilms mit ersten Kontaktlöchern, die das erste (150) bzw. das zweite Störstellengebiet (160) freilegen, auf das Halbleitersubstrat (100) in dem Bereich, in dem der Transistor gebildet ist, – Bilden erster (300) und zweiter Anschlußelektroden (350), die mit dem ersten (150) bzw. dem zweiten Störstellengebiet (160) verbunden sind, auf die mit dem ersten Isolationsfilm versehene resultierende Struktur durch die ersten Kontaktlöcher hindurch, – Aufbringen eines zweiten Isolationsfilms (310) mit einem zweiten Kontaktloch (360), das jeweils eine zweite Anschlußelektrode (350) freilegt, auf die mit den ersten (300) und den zweiten Anschlußelektroden (350) versehene resultierende Struktur, – Aufbringen von Bitleitungselektroden bildenden ersten Leiterbahnen (400) auf das Halbleitersubstrat (100) derart, daß sie in einem Abschnitt (460), in welchem dritte Kontaktlöcher (470) zu bilden sind, eine erste, geringere Leiterbahnbreite und im übrigen Teil eine zweite Leiterbahnbreite, die größer als die erste Leiterbahnbreite ist, aufweisen und durch das zweite Kontaktloch (360) hindurch mit einer jeweiligen zweiten Anschlusselektrode (350) verbunden sind, – Aufbringen eines dritten Isolationsfilms (405) auf das mit den dritten Leiterbahnen (400) versehene Substrat (100), – Ätzen des dritten Isolationsfilms (405) zur Erzeugung der Kontaktlöcher (470) zwischen den Abschnitten der ersten Leiterbahnen mit der ersten Leiterbahnbreite derart, dass der Zwischenraum zwischen den Teilen der Bitleitungselektroden mit der zweiten Leiterbahnbreite mit diesem Isolationsfilm gefüllt und an den Seitenwänden des Abschnitts der Bitleitungselektroden mit der ersten Leiterbahnbreite ein aus dem dritten Isolationsfilm bestehender Abstandshalter (405') gebildet wird, – Ätzen des zweiten Isolationsfilms (310) unter Verwendung des dritten Isolationsfilms (405) als Ätzmaske, um die dritten Kontaktlöcher (470) zur Freilegung der ersten Anschlusselektroden (300) zu erzeugen, und – Aufbringen zweiter Leiterbahnen auf die mit den dritten Kontaktlöchern (470) versehene Struktur.
  6. Verfahren nach Anspruch 5, weiter dadurch gekennzeichnet, daß als Material für den dritten Isolationsfilm (405) ein solches verwendet wird, das gegenüber demjenigen für den zweiten Isolationsfilm (310) bezüg lich irgendeines anisotropen Ätzprozesses eine unterschiedliche Ätzrate aufweist.
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