JPH0575006A - リードフレーム及び樹脂封止型半導体装置 - Google Patents

リードフレーム及び樹脂封止型半導体装置

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JPH0575006A
JPH0575006A JP3237952A JP23795291A JPH0575006A JP H0575006 A JPH0575006 A JP H0575006A JP 3237952 A JP3237952 A JP 3237952A JP 23795291 A JP23795291 A JP 23795291A JP H0575006 A JPH0575006 A JP H0575006A
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lead frame
layered structure
etching rate
chip
resin
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Kazumi Ebihara
一美 蛯原
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Kyushu Fujitsu Electronics Ltd
Fujitsu Ltd
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Kyushu Fujitsu Electronics Ltd
Fujitsu Ltd
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Abstract

(57)【要約】 （修正有） 【目的】 ステージ部１とチップ４間の接着力を低下さ
せる事なく、ステージ部１と封止樹脂との接着力を向上
させたリードフレームを用いた半導体装置を提供する。 【構成】 異なる材料で構成された少なくとも２種の層
状構成体１１、１２、１３が互いに積層されて形成され
たステージ部１からなる。各層状構成体１１、１２、１
３の構成材料は互いにエッチングレートを異にするリー
ドフレームであり、更に各層状構成体のうち最もエッチ
ングレートが大きい層状構成体内に空間部１５を構成す
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、リードフレームに関す
るものであり、特に詳しくは樹脂封止型半導体装置に使
用されるリードフレームに関するものである。
【０００２】
【従来の技術】従来に於けるリードフレーム１、１’と
しては、図９に示す様に、例えば銅系材料（Ｃｕ）、或
いは鉄−ニッケル合金（Ｆｅ／Ｎｉ、 通称４２アロイ
と言われるものが一般的である）等の材料を単独で用い
て構成された単層構造のものが一般的に使用されてお
り、該リードフレームのステージ部１の上方主面５に半
導体集積回路を含むチップ４を銀（Ａｇ）ペースト等の
導電性接着剤を介して接合させて搭載し、又該チップ４
の端子を構成するパッド７はその先端が銀（Ａｇ）等で
メッキされたリードフレームのリード１’に金線等の適
宜の導線３により接続させた後、適宜の封止樹脂２を用
いてモールド加工を施し該リードフレームのステージ部
１と該チップ４及び該リード１’の一部とを該樹脂２で
包絡し、樹脂封止型半導体装置を形成するものである。
【０００３】処で、係る構造からなるリードフレームを
用いた半導体装置に於いては、該チップと該リードフレ
ームとの接合面の接着と該リードフレームと該封止樹脂
との接合面での接着が問題となり、該リードフレームと
該チップとの間の界面の接着強力は、接着剤の改良によ
り、改善されて来ているが、該リードフレームの特にス
テージ部１の下面６と該樹脂２との接合界面における接
着強度は未だ充分ではなく、その改善が要求されてい
る。
【０００４】つまり、上記した様なステージ部１と該樹
脂２との上記接合界面に於ける接着強度が弱いと、その
接合界面に空間部、亀裂部、剥離部等が予め発生する
か、該半導体装置の何らかのストレスが印加された場合
に係る空間部、亀裂部、剥離部等が更に発生するとか、
該空間部、亀裂部、剥離部の大きさが拡大される恐れが
ある。
【０００５】特に、係る空間部、亀裂部、剥離部等が該
半導体装置の該界面部に形成されていると、該樹脂２に
元々吸湿されていた水分、或いは湿気、更には該樹脂が
新たに外部から吸湿する水分等が、該空間部、亀裂部、
剥離部等に蓄積される可能性があり、かかる部分に吸湿
された水分、或いは湿気は、該半導体装置が、回路基板
に実装される際、その工程で使用される半田付け時の高
温度（例えば２１５〜２６０℃）により、該水分、或い
は湿気の体積が膨張し、該空間部等を押し広げる事によ
り、該半導体装置にクラックが発生すると言う問題が生
じている。
【０００６】係る問題を解決する方法として、従来で
は、該リードフレームのステージ部１に貫通穴を設ける
方法が採られているが、係る方法では、ステージ部１に
チップ４を搭載する際、銀ペースト、半田等の導電性接
着材が貫通穴に入り込み接着効果を半減させていた。
又、ステージ部１とチップとの接着面積が小さくなる
為、ステージ部１とチップ４間の接着強力を低下させる
原因ともなっていた。
【０００７】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、ステージ部１とチップ４
間の接着強力を低下させる事なく、ステージ部１と封止
樹脂との接着力を向上させる事の出来るリードフレーム
を提供するものであり、更には、係るリードフレームを
用いて構成された半導体装置を提供するものである。
【０００８】
【課題を解決するための手段】本発明は上記した目的を
達成するため、以下に記載されたような技術構成を採用
するものである。即ち、本発明の第１の態様は、異なる
材料で構成された少なくとも２種の層状構成体が互いに
積層されて形成された本体からなり、該各構成体の構成
材料は互いにエッチングレートを異にするものであるリ
ードフレームであり、又本発明の第２の態様は、該リー
ドフレームの本体は、ひとつの層状構成体に開口部が形
成され、他の層状構成体には、当該開孔部に連通する独
立状の空間部が形成されているリードフレームであり、
更に、本発明に係る第３の態様としては、上記した構成
を有するリードフレームに適宜のチップを搭載した半導
体装置に樹脂材料で封止した前記各請求項の何れかに記
載されたリードフレームに適宜のチップを搭載したもの
を樹脂材料により封止したもので有って、当該リードフ
レームに於ける該チップを搭載する面とは反対側の面に
形成された開口部を介して、該封止樹脂が該空間部内に
嵌入されている樹脂封止型半導体装置である。
【０００９】
【作用】本発明に係るリードフレームは、上記した様な
構成を採用しているので、該リードフレームに於けるス
テージ部の該チップ搭載面と反対側の面に形成された上
記の空間部に、モールド工程に於いて封止に使用される
樹脂が嵌入し且つアンカー効果を発揮するものである
為、該リードフレームの特にステージ部と該樹脂との接
合する界面の於ける密着性が向上しそれによって該界面
に於ける接着力も向上する事になる。
【００１０】更に、係る本発明のリードフレームを用い
る事により、該ステージ部の該チップを搭載している上
面には、貫通穴が存在しなしので、該ステージ部とチッ
プとの接着する為の接着剤としては、従来の接着剤に比
べて粘度の低い接着剤、例えば銀ペースト、或いは半田
等の導電性接着剤を容易に使用する事が可能となり、ス
テージ部とチップ間の接着作業も均一化、効率化しえる
と同時にステージ部とチップ間の接着力を損なう事なく
ステージ部と樹脂との密着力を向上する事が出来る。
【００１１】
【実施例】以下に、本発明に係るリードフレームの具体
例を図面を参照しながら詳細に説明する。図１は、本発
明に係るリードフレームの一具体例の構成を示す断面図
であり、３層構造を有するリードフレームの例を示した
ものである。
【００１２】図１中、異なる材料で構成された少なくと
も２種の層状構成体１１、１２、１３が互いに積層され
て形成された本体１からなり、該各層状構成体１１、１
２、１３の構成材料は互いにエッチングレートを異にす
るものである。今仮に図に於ける一番上に形成されてい
る層状構成体１３が該リードフレームに於いてチップを
搭載させる主面を構成するものとし、該層状構成体１１
を第１の層状構成体、中間処理層を構成する該層状構成
体１２を第２の層状構成体そして該層状構成体１３を第
３の層状構成体とする。
【００１３】係る構成に於いて、各層状構成体のエッチ
ングレートは、それぞれ異なる様に構成するもので有っ
て、一例を示すと、該第２の層状構成体のエッチングレ
ートが最も大きく、該第１の層状構成体のエッチングレ
ートが該第２の層状構成体のそれに比べて小さくなるよ
うに構成し、更に該第３の層状構成体のエッチングレー
トが当該３種の層状構成体の中で一番エッチングレート
が小さくなる様に構成するものである。
【００１４】又他の例としては、該第２の層状構成体の
エッチングレートを一番大きく設定し、第１と第３の層
状構成体におけるエッチングレートは該第２の層状構成
体のエッチングレートよりは小さいが、互いに等しい様
に構成する事も出来る。本発明に於いて該各層状構成体
のエッチングレートを変更するには、各層状構成体を構
成する材料を適宜変更することにより達成される。
【００１５】例えば銅系材料（Ｃｕ）のエッチングレー
トは鉄−ニッケル合金（Ｆｅ／Ｎｉ）より大きい事が知
られているので、該第２の層状構成体を銅系材料で構成
し、且つ該第１と第３の層状構成体を鉄−ニッケル合金
材料で構成する事により実現出来る。次に、本発明にお
いては、所定のエッチングレートを有する第２の層状構
成体１２と第２の層状構成体のエッチングレートとより
小さなエッチングレートを有する第１の層状構成体１１
及び／又は該第２の層状構成体１２のエッチングレート
よりは小さく且つ該第１の層状構成体のエッチングレー
トと同一若しくはそれよりも大きいエッチングレートを
有する第３の層状構成体１３とを準備するし、各層状構
成体を適宜の接合手段を用いて図１に示す配列構成とな
る様に堆積接合するものである。
【００１６】本発明に於いては、該第１の層状構成体１
１に、予め所定の間隔で且つ所定の個数の貫通穴１４を
形成しておいても良く、又図１の様に積層体を形成して
から該第１の層状構成体１１に上記した貫通穴１４を形
成するもので有って良い。後者の場合には、該第１の層
状構成体１１と該第２の層状構成体１２とをせつ合する
場合の圧延操作時に該第２の層状構成体１２を構成する
材料の一部が該際１の層状構成体１１に形成された該貫
通穴１４に侵出する事になる。
【００１７】該貫通穴１４の形状は特に限定されるもの
ではないが、円形、多角形、楕円形等任意の形状のもの
が使用しえる。又該貫通穴１４の断面積も特に限定する
ものではないが、後述する様に、該第２の層状構成体１
２内に独立した空洞部からなる空間部を多数形成させる
必要があるので、該第２の層状構成体１２を構成する材
料とそのエッチングレート、されにはエッチング液の種
類等によって決定される事が好ましい。
【００１８】次に、本発明に於いては、かくして構成さ
れた３層からなるリードフレーム１にエッチング処理を
施し該第１の層状構成体１１に形成された貫通穴１４に
連通する独立状の空間部１５を該第２の層状構成体１２
の内部に形成するものである。本発明に使用されるエッ
チング処理剤としては、例えば塩化第二鉄が使用され
る。
【００１９】本発明に於いては、かかるエッチング処理
を施す事によって、該リードフレームの第２の層状構成
体１２が第１の層状構成体１１より優先的にエッチング
されるので、図３に示す様に該第１の層状構成体１１に
形成された貫通穴１４のそれぞれに対応して互いに独立
した空間部１５が形成されるものである。従って、本発
明に於ける該エッチング処理の条件としては、該第２の
層状構成体１２内を完全にエッチングしてしまう条件、
或いは複数の該貫通穴１４を包含する様な大きな空洞部
１５が形成される様な条件は回避されるべきである。
【００２０】又、本発明に於いては、該第２の層状構成
体１２内に形成される該空間部１５の大きさも特に限定
されるものではないが、当該各空間部１５の先端部１６
が該第２の層状構成体１２内で止まっているもので有っ
ても良く、又図３に示す様に第３の層状構成体１３に到
達する様にエッチングするもので有っても良い。本発明
に係るエッチング処理を施す以前の該第１の層状構成体
１１の底面の構成と該エッチング処理を施した後の該第
１の層状構成体１１の底面の構成を図４及び図５に示
す。
【００２１】又、本発明に於いては、係る本発明のリー
ドフレームを用いて適宜のチップを該リードフレームの
ステージ部の一主面５に適宜の接着剤を用いて接合固定
し、次いで適宜の封止用樹脂を用いてモールディング加
工を行い樹脂封止型半導体装置を構成するものである。
本発明に係るリードフレームを用いて構成された半導体
装置の構成例を図６に示す。
【００２２】図６に於いて図８と同一部分には同一の参
照符号が用いられている。又本発明に於いては、該リー
ドフレームを構成する層状構成体が複数であればよいの
であるから、少なくとも２種のエッチングレートが異な
る層状構成体を積層して構成すれば良いのであり、４種
又はそれ以上の種類の層状構成体を用いる事も可能であ
る。
【００２３】そこで、本発明に係るリードフレームの他
の具体例として、リードフレームを２層で構成する場合
の例を図７及び図８により説明する。図７は、本発明に
係るリードフレーム１を図１に示す第１の層状構成体１
１と第２の層状構成体１２のみで構成されているもので
ある。そして、本具体例における各層状構成体のエッチ
ングレートは、第２の層状構成体１２のエッチングレー
トが大きく、該第１の層状構成体１１のエッチングレー
トがそれよりも小さくなる様に構成されている。
【００２４】係る各層状構成体の構成材料は、図１で説
明した原理に基づいて適宜決定する事が可能である。
又、係る具体例に於いては該第２の層状構成体１２の上
面５’がチップ４を搭載せしめる主面となるのであり、
更に、該第１の層状構成体１１には、上記で説明したと
同様に適宜の貫通穴１４が図４に示される様に設けられ
る。
【００２５】そして係る両層状構成体１１、１２が接合
処理されて一体的なリードフレーム１が形成された後、
上記と同様のエッチング処理が施されると、該リードフ
レームの第２の層状構成体１２が第１の層状構成体１１
より優先的にエッチングされるので、図３に示すと同様
に該第１の層状構成体１１に形成された貫通穴１４のそ
れぞれに対応して互いに独立した空間部１５が多数該第
２の層状構成体１２内に形成されるものである。
【００２６】本具体例に於いては、係るエッチング処理
に際して、該空間部１５の先端部１６は、該第２の層状
構成体１２を貫通して該チップ搭載主面５’に連通しな
い様な条件を採用する必要がある。係るエッチング処理
条件以外の条件は、上記した実施例と同様のものが採用
される。
【００２７】
【発明の効果】本発明に係るリードフレームは、上記し
た様な構成を有しているので、リードフレームのステー
ジ部とチップとの間の接着力を損なうことなく該リード
フレームのステージ部と樹脂封止との密着力を向上する
事を可能としているので、半導体集積回路を用いた半導
体装置の信頼性の向上に寄与するものである。
【図面の簡単な説明】
【図１】図１は、本発明に係るリードフレームの一具体
例の構成を示す断面図である。
【図２】図２は、本発明にかかるリードフレームに於い
て第１の層状構成体に貫通穴を形成させた場合の例を示
す断面図である。
【図３】図３は、本発明に係るリードフレームの構成例
を示す断面図である。
【図４】図４は、本発明に係るリードフレームの底部平
面図である。
【図５】図５は、本発明に係るリードフレームの底部平
面図である。
【図６】図６は、本発明に係るリードフレームを用いて
構成された樹脂封止型半導体装置の例を示す断面図であ
る。
【図７】図７は、本発明に係るリードフレームの他の例
の構成を示す断面図である。
【図８】図８は、本発明に係るリードフレームの他の例
の構成を示す断面図である。
【図９】図９は、従来に於ける樹脂封止型半導体装置の
構成例を示す断面図である。
【符号の説明】
１…リードフレームのステージ部 １’…リードフレームのリード部 ２…封止用樹脂 ３…ワイヤ、金線 ４…チップ ５、５’…リードフレーム上面 ６…リードフレーム下面 ７…パッド部 １１…第１の層状構成体 １２…第２の層状構成体 １３…第３の層状構成体 １４…貫通穴１４ １５…空間部 １６…空間部の先端部

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 異なる材料で構成された少なくとも２種
    の層状構成体が互いに積層されて形成された本体からな
    り、該各構成体の構成材料は互いにエッチングレートを
    異にするものである事を特徴とするリードフレーム。
  2. 【請求項２】 該本体は３層の層状構成体が積層されて
    形成されている事を特徴とする請求項１記載のリードフ
    レーム。
  3. 【請求項３】 該リードフレームの本体は、ひとつの層
    状構成体に開口部が形成され、他の層状構成体には、当
    該開孔部に連通する独立状の空間部が形成されている事
    を特徴とする請求項１乃至２記載のリードフレーム。
  4. 【請求項４】 当該リードフレームのチップ搭載面から
    最も離れた層状構成体のエッチングレートが最小である
    様に構成されており、且つ該エッチングレートが最小で
    ある層状構成体の内側に隣接された他の層状構成体のエ
    ッチングレートが最大となる様に構成されており更に、
    該リードフレームに於ける該チップを搭載する面を構成
    する該層状構成体は、該最大のエッチングレートを有す
    る層状構成体のエッチングレートよりも小さいエッチン
    グレートを有しているものである事を特徴とするリード
    フレーム。
  5. 【請求項５】 当該エッチングレートが最小である層状
    構成体には、所定数の複数個の貫通孔が予め設けられて
    いる事を特徴とする請求項１乃至５記載のリードフレー
    ム。
  6. 【請求項６】 前記各請求項の何れかに記載されたリー
    ドフレームに適宜のチップを搭載したものを樹脂材料に
    より封止したもので有って、当該リードフレームに於け
    る該チップを搭載する面とは反対側の面に形成された開
    口部を介して、該封止樹脂が該空間部内に嵌入されてい
    る事を特徴とする樹脂封止型半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0730021A (ja) * 1993-07-09 1995-01-31 Goto Seisakusho:Kk 半導体装置用ヒートシンク及びその製造方法
JP2008254445A (ja) * 2007-03-30 2008-10-23 Wc Heraeus Gmbh 電子構成素子のためのシステムキャリア帯状体
JP2016152384A (ja) * 2015-02-19 2016-08-22 三菱マテリアル株式会社 パワーモジュール用基板の製造方法及びパワージュールの製造方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5429992A (en) * 1994-05-25 1995-07-04 Texas Instruments Incorporated Lead frame structure for IC devices with strengthened encapsulation adhesion
US5773895A (en) * 1996-04-03 1998-06-30 Intel Corporation Anchor provisions to prevent mold delamination in an overmolded plastic array package
US5939775A (en) * 1996-11-05 1999-08-17 Gcb Technologies, Llc Leadframe structure and process for packaging intergrated circuits
JP2877122B2 (ja) * 1997-01-20 1999-03-31 ソニー株式会社 半導体装置及びリードフレーム
JP3481117B2 (ja) 1998-02-25 2003-12-22 富士通株式会社 半導体装置及びその製造方法
US5880520A (en) * 1998-03-31 1999-03-09 Micron Technology, Inc. Low mutual inductance lead frame device
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
TW446627B (en) * 1998-09-30 2001-07-21 Toyo Kohan Co Ltd A clad sheet for lead frame, a lead frame using thereof and a manufacturing method thereof
US6184064B1 (en) * 2000-01-12 2001-02-06 Micron Technology, Inc. Semiconductor die back side surface and method of fabrication
US6294409B1 (en) 2000-01-27 2001-09-25 Siliconware Precisionware Industries Co., Ltd. Method of forming a constricted-mouth dimple structure on a leadframe die pad
JP2001320007A (ja) 2000-05-09 2001-11-16 Dainippon Printing Co Ltd 樹脂封止型半導体装置用フレーム
JP4840893B2 (ja) * 2000-05-12 2011-12-21 大日本印刷株式会社 樹脂封止型半導体装置用フレーム
EP1366521A2 (en) * 2000-08-18 2003-12-03 Koninklijke Philips Electronics N.V. Method of manufacturing a semiconductor device and a support plate, and a semiconductor device obtained by means of said method
US7034382B2 (en) 2001-04-16 2006-04-25 M/A-Com, Inc. Leadframe-based chip scale package
JP2002368176A (ja) * 2001-06-11 2002-12-20 Rohm Co Ltd 半導体電子部品のリードフレーム
US20030178707A1 (en) * 2002-03-21 2003-09-25 Abbott Donald C. Preplated stamped small outline no-lead leadframes having etched profiles
US20040124505A1 (en) * 2002-12-27 2004-07-01 Mahle Richard L. Semiconductor device package with leadframe-to-plastic lock
US6879050B2 (en) * 2003-02-11 2005-04-12 Micron Technology, Inc. Packaged microelectronic devices and methods for packaging microelectronic devices
DE10348715B4 (de) * 2003-10-16 2006-05-04 Infineon Technologies Ag Verfahren zum Herstellen eines Flachleiterrahmens mit verbesserter Haftung zwischen diesem und Kunststoff sowie Flachleiterrahmen
DE102005003390B4 (de) * 2005-01-24 2007-09-13 Qimonda Ag Substrat für ein FBGA-Halbleiterbauelement
JP5443497B2 (ja) * 2008-09-25 2014-03-19 エルジー イノテック カンパニー リミテッド リードフレームの製造方法
US9076776B1 (en) * 2009-11-19 2015-07-07 Altera Corporation Integrated circuit package with stand-off legs

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5334484A (en) * 1976-09-10 1978-03-31 Toshiba Corp Forming method for multi layer wiring
JPS54100676A (en) * 1978-01-26 1979-08-08 Toshiba Corp Manufacture of semiconductor device
JPH0612796B2 (ja) * 1984-06-04 1994-02-16 株式会社日立製作所 半導体装置
JPS63132466A (ja) * 1986-11-22 1988-06-04 Nippon Steel Corp リ−ドフレ−ム用材料
US4942452A (en) * 1987-02-25 1990-07-17 Hitachi, Ltd. Lead frame and semiconductor device
JPH0680760B2 (ja) * 1987-03-13 1994-10-12 株式会社日立製作所 リ−ドフレ−ム並びに半導体装置
JPS63213362A (ja) * 1987-02-27 1988-09-06 Mitsubishi Electric Corp 樹脂封止型半導体装置
JPS63239967A (ja) * 1987-03-27 1988-10-05 Toshiba Corp 樹脂封止型半導体装置及びその製造方法
JPH01129448A (ja) * 1987-11-16 1989-05-22 Hitachi Ltd リードフレーム
JP2531963B2 (ja) * 1987-12-03 1996-09-04 新光電気工業株式会社 半導体装置
JP2536564B2 (ja) * 1987-12-10 1996-09-18 三菱電機株式会社 樹脂封止型半導体装置
JP2593912B2 (ja) * 1988-04-29 1997-03-26 新光電気工業株式会社 リードフレーム
JPH02129948A (ja) * 1988-11-09 1990-05-18 Dainippon Printing Co Ltd プリモールド型半導体装置
JPH02246359A (ja) * 1989-03-20 1990-10-02 Fujitsu Ltd 半導体装置
JPH0318048A (ja) * 1989-06-14 1991-01-25 Matsushita Electron Corp 半導体装置
JP2797542B2 (ja) * 1989-11-06 1998-09-17 ソニー株式会社 リードフレームの製造方法
JPH03159163A (ja) * 1989-11-16 1991-07-09 Shinko Electric Ind Co Ltd リードフレーム
JPH07109869B2 (ja) * 1989-12-01 1995-11-22 日立金属株式会社 リードフレーム用部材
JPH0787235B2 (ja) * 1989-12-19 1995-09-20 凸版印刷株式会社 半導体装置用リードフレーム用材及び半導体装置用リードフレームの製造方法
JPH03188658A (ja) * 1989-12-19 1991-08-16 Toppan Printing Co Ltd 半導体装置用リードフレーム用材及び半導体装置用リードフレームの製造方法
JPH03188656A (ja) * 1989-12-19 1991-08-16 Toppan Printing Co Ltd 半導体装置用リードフレーム用材及び半導体装置用リードフレームの製造方法
JPH03188660A (ja) * 1989-12-19 1991-08-16 Toppan Printing Co Ltd 半導体装置用リードフレーム用材及び半導体装置用リードフレームの製造方法
JPH03188659A (ja) * 1989-12-19 1991-08-16 Toppan Printing Co Ltd 半導体集積回路用リードフレーム
JPH04283953A (ja) * 1991-03-12 1992-10-08 Dainippon Printing Co Ltd 半導体用リードフレーム材およびリードフレームの製造法
JPH05129512A (ja) * 1991-10-31 1993-05-25 Nec Corp リードフレーム

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0730021A (ja) * 1993-07-09 1995-01-31 Goto Seisakusho:Kk 半導体装置用ヒートシンク及びその製造方法
JP2521230B2 (ja) * 1993-07-09 1996-08-07 株式会社後藤製作所 半導体装置用ヒ―トシンク及びその製造方法
JP2008254445A (ja) * 2007-03-30 2008-10-23 Wc Heraeus Gmbh 電子構成素子のためのシステムキャリア帯状体
JP2016152384A (ja) * 2015-02-19 2016-08-22 三菱マテリアル株式会社 パワーモジュール用基板の製造方法及びパワージュールの製造方法

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