DE3423776C2 - Verfahren zur Herstellung einer Halbleiteranordnung - Google Patents

Verfahren zur Herstellung einer Halbleiteranordnung

Info

Publication number
DE3423776C2
DE3423776C2 DE3423776A DE3423776A DE3423776C2 DE 3423776 C2 DE3423776 C2 DE 3423776C2 DE 3423776 A DE3423776 A DE 3423776A DE 3423776 A DE3423776 A DE 3423776A DE 3423776 C2 DE3423776 C2 DE 3423776C2
Authority
DE
Germany
Prior art keywords
layer
buried
mask
area
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE3423776A
Other languages
English (en)
Other versions
DE3423776A1 (de
Inventor
Pieter Johannes Wilhel Jochems
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Electronics NV filed Critical Philips Electronics NV
Publication of DE3423776A1 publication Critical patent/DE3423776A1/de
Application granted granted Critical
Publication of DE3423776C2 publication Critical patent/DE3423776C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/2205—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities from the substrate during epitaxy, e.g. autodoping; Preventing or using autodoping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)

Description

Die Erfindung bezieht sich auf ein Verfahren nach dem Oberbegriff des ersten Anspruches.
Ein derartiges Verfahren ist aus der DE-OS 31 16 268 der Anmelderin bekannt.
Bei der Herstellung einer integrierten Halbleiter­ anordnung, bei der Halbleiterschaltungselemente in einem durch Diffusion aus einer vergrabenen Schicht erhaltenen Gebiet vorgesehen werden, wie obenstehend beschrieben, entstehen oft Probleme in bezug auf die Reproduzierbarkeit der elektrischen Charakteristiken. Diese sind nämlich in vielen Fällen mehr oder weniger stark abhängig von der Dotierungskonzentration an der Oberfläche des aus der vergrabenen Schicht diffundierten Gebietes. So ist bei­ spielsweise die Schwellenspannung eines in diesem Gebiet vorgesehenen Feldeffekttransistors mit isolierter Steuer­ elektrode weitgehend von der Dotierung an der Oberfläche abhängig. Die Faktoren, die bei dem beschriebenen Verfahren die Dotierungskonzentration an der Oberfläche beeinflussen, sind hauptsächlich die Dotierung und die Dicke der Epitaxial­ schicht und die Dotierungskonzentration der vergrabenen Schicht, wenn wenigstens die Dotierung des ausdiffundierten Gebietes völlig oder nahezu völlig durch Diffusion aus der vergrabenen Schicht bis an die Oberfläche bestimmt wird. Die Dotierungskonzentration an der Oberfläche kann durch geringfügige Abweichungen in der Dicke der Epitaxialschicht und/oder in den Implantationsparametern der vergrabenen Schicht relativ stark variieren.
Insbesondere dann, wenn die Epitaxialschicht und die vergrabene Schicht entgegengesetzten Leitfähigkeitstyps sind, können dadurch relativ äußerst wichtige Abweichungen in der Oberflächendotierung auftreten. Wenn, durch eine zufällige Verdickung der Epitaxialschicht oder durch eine zufällige Verringerung der Dotierungskonzentration der vergrabenen Schicht der Punkt, wo die aus der vergrabenen Schicht diffundierte Dotierungskonzentration die Hinter­ grunddotierungskonzentration der Epitaxialschicht gerade ausgleicht, unterhalb der Oberfläche liegt, entsteht an der Oberfläche sogar eine Inversionsschicht.
Diese Erscheinungen spielen insbesondere dann eine wichtige Rolle, wenn in dem ausdiffundierten Gebiet ein Feldeffekttransistor mit isolierter Gate-Elektrode ge­ bildet wird. Die Schwellenspannung derselben kann unter dem Einfluß der obengenannten Faktoren eine relativ große Streuung zwischen den jeweiligen gleichzeitig bearbeiteten Halbleiterscheiben aufweisen.
Die Erfindung hat nun zur Aufgabe, ein ver­ bessertes Verfahren zu schaffen, bei dem unabhängig von zufälligen Schwankungen in der Dicke der Epitaxialschicht und in der Dotierung der vergrabenen Schicht gut definierte und reproduzierbare Schwellenspannungen des Feldeffekttransistors erhalten werden können.
Diese Aufgabe wird mit den im kennzeichnenden Teil des ersten Anspruches genannten Merkmalen gelöst.
Nach der Erfindung wird die Diffusion aus der ver­ grabenen Schicht absichtlich derart durchgeführt, daß an der Oberfläche eine konstante Bezugsdotierung vorhanden ist, die als Basisdotierung für die anzubringenden FETs dient, wodurch zufällige Schwankungen, wie diese obenstehend be­ schrieben sind, in der Dicke der Epitaxialschicht und/oder in der Dotierung der vergrabenen Schicht, keine Rolle mehr spielen.
Mit Vorteil wird in dem Kanalgebiet in der ge­ nannten Oberflächenschicht eine Implantation mit die Schwel­ lenspannung bestimmenden Ionen durchgeführt. Dies ist ins­ besondere von Bedeutung, wenn die vergrabene Schicht und die Epitaxialschicht entgegengesetzten Leitfähigkeitstyps sind. Durch die Implantation wird dann die Oberflächenschicht in den Leitfähigkeitstyp der vergrabenen Schicht umgewandelt und zugleich die Schwellenspannung reproduzierbar bestimmt. Diese Implantation kann unter Umständen ohne zusätzliche Implantationsmaske erfolgen, wie untenstehend noch be­ schrieben wird.
Von besonderer Bedeutung ist die Erfindung bei einem Verfahren, bei dem außer der ersten vergrabenen Schicht des ersten Leitfähigkeitstyps eine zweite ver­ grabene Schicht des zweiten entgegengesetzten Leitfähig­ keitstyps vorgesehen wird mit einem Dotierungsstoff, der bei derselben Temperatur nahezu gleich schnell in die Epitaxialschicht diffundiert wie die der ersten vergrabenen Schicht und wobei in dem über der zweiten vergrabenen Schicht liegenden Teil der Epitaxialschicht ein zweiter Feldeffekttransistor mit isolierter Gate-Elektrode von zu dem ersten Feldeffekttransistor komplementärer Struktur gebildet wird. Außer etwaigen späteren Schwellenverschie­ bungsimplantationen kann die Schwellenspannung des einen Transistors dann durch die Hintergrunddotierung der Epitaxialschicht und die Schwellenspannung des anderen Transistors durch eine einzelne Ionenimplantation bestimmt werden, wie untenstehend noch näher erläutert wird. Bei Verwendung von Silizium als Halbleitermaterial können als Dotierungsstoff für die beiden genannten vergrabenen Schichten Bor bzw. Phosphor verwendet werden.
Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher be­ schrieben.
Die Figuren sind nicht maßgerecht, während deut­ lichkeitshalber insbesondere die Abmessungen in der Dicken­ richtung relativ stark übertrieben sind. Halbleitergebiete desselben Leitfähigkeitstyps sind im Querschnitt in der­ selben Richtung schraffiert. Einander entsprechende Teile haben in der Zeichnung im allgemeinen dieselben Bezugs­ zeichen.
Die Fig. 1 bis 8 zeigen auf schematische Weise im Querschnitt aufeinanderfolgende Stufen der Herstellung einer Halbleiteranordnung, in diesem Beispiel eine inte­ grierte Schaltungsanordnung mit zwei komplementären MOS-Transistoren und mit einem bipolaren Transistor durch Anwendung des erfindungsgemäßen Verfahrens.
Ausgegangen wird (siehe Fig. 1) von einem halb­ leitenden Substratgebiet 1, in diesem Beispiel von einer p-leitenden Siliziumplatte mit einem spezifischen Wider­ stand von beispielsweise 10 Ohm.cm und vorzugsweise mit einer Oberfläche mit einer <100<-Orientierung. Auf dieser Oberfläche wird durch thermische Oxydation eine dünne Oxydschicht 2 gebildet mit einer Dicke von beispielsweise 50 nm. Auf dieser Oxydschicht 2 wird daraufhin durch Anwendung bekannter Techniken eine beispielsweise 150 nm dicke Schicht 3 aus Siliziumnitrid niedergeschlagen. Danach werden unter Anwendung üblicher photolithographischer Techniken in den Schichten 2 und 3 nebeneinander Öffnungen 4 und 5 geätzt. Durch Implantation von Phosphorionen (Dosis beispielsweise 2×10¹⁴ Ionen/cm², Energie 170 keV), werden in diesen Öffnungen n-leitende Schichten 6 und 7 gebildet, wobei die Schichten 2 und 3 als Implantations­ maske wirksam sind.
Durch thermische Oxydation, wobei die Schichten 2 und 3 als Anti-Oxydationsmaske wirksam sind, werden auf den Schichten 6 und 7 Oxydschichten 8 und 9 gebildet, (siehe Fig. 2), wonach die Schichten 2 und 3 durch Ätzen entfernt werden und durch Implantation von Borionen p-lei­ tende Schichten 10, 11 und 12 gebildet werden. Die Dosis beträgt in diesem Beispiel auch hier 2×10¹⁴ Ionen/cm², die Energie 40 keV; die Oxydschichten 8 und 9 dienen bei dieser Implantation als Implantationsmaske.
Nach Entfernung der Oxydschichten 8 und 9 durch Ätzen wird nun auf der Oberfläche eine n-leitende Silizium­ schicht 13 epitaxial angewachsen, siehe Fig. 3. Die Schich­ ten 6, 7, 10, 11 und 12 sind in Fig. 3 und in den folgenden Figuren einfachheitshalber auf gleichem Pegel und gleich dick dargestellt. Sie bilden vergrabene Schichten, wobei die Schichten 10, 11 und 12 vom ersten, in diesem Beispiel als p-Leitungstyp, und die Schichten 6, 7 sowie die Epitaxial­ schicht 13 vom zweiten, n-Leitungstyp sind.
Die genannten vergrabenen Schichten können statt auf die obenstehend beschriebene Art und Weise auch ent­ sprechend anderen Techniken angebracht werden. So kann beispielsweise zunächst eine Schicht vom einen Leitungstyp über die ganze Oberfläche angebracht werden, wonach diese Schicht an bestimmten Stellen weggeätzt wird und an diesen Stellen unter Verwendung der Ätzmaske als Dotierungsmaske die vergrabenen Schichten vom anderen Leitungstyp gebildet werden, wie dies beispielsweise in der bereits genannten DE-OS 31 16 268 (Fig. 1 bis 5) beschrieben ist.
Die Epitaxialschicht 13 hat in dem obenstehend beschriebenen Beispiel eine Dicke von 7,5 µm und eine Dotierungskonzentration von 8×10¹⁴ Phosphoratomen/cm³ bzw. eine Gesamtdotierung von 7,5×10-4×8×10¹⁴ = 6×10¹¹ Atomen/cm², also eine geringere Gesamtdotierung als die vergrabenen Schichten 6, 7, 10, 11 und 12.
Daraufhin wird während 5 Stunden eine Erhitzung bei 1200°C durchgeführt, während welcher Erhitzung durch Diffusion aus jeder vergrabenen Schicht in dem darüber­ liegenden Teil der Epitaxialschicht ein Gebiet des Leitungs­ typs der vergrabenen Schicht gebildet wird. Auf diese Weise entstehen (siehe Fig. 4) über den vergrabenen Schichten 10, 11 und 12 p-leitende Gebiete 10A, 11A und 12A, während über den vergrabenen Schichten 6 und 7 n-leitende Gebiete 6A und 7A gebildet werden. Die vergrabenen Schichten diffun­ dieren auch in dem Substratgebiet 1; die Lage der ursprüng­ lichen Grenzfläche zwischen der Epitaxialschicht 13 und dem Substratgebiet 1 ist durch eine strichpunktierte Linie 14 bezeichnet. Die pn-Übergänge zwischen den p-leitenden Ge­ bieten 10A, 11A und 12A einerseits und den n-leitenden Gebieten 6A und 7A andererseits stehen nahezu senkrecht auf der Oberfläche, weil Bor und Phosphor nahezu gleich schnell diffundieren, wie dies bereits in der genannten DE-OS 31 16 268 eingehend beschrieben wird, so daß die lateralen Diffusionen von Bor und Phosphor einander nahezu ausgleichen.
Nach der Erfindung wird nun die genannte Diffusion derart durchgeführt, d. h. werden die Zeit und die Tempe­ ratur der Diffusion derart gewählt, daß über der vergra­ benen Schicht, in diesem Beispiel über jeder vergrabenen Schicht, an der Oberfläche eine dünne Schicht 13A der n-leitenden Epitaxialschicht 13 mit nahezu der ursprüng­ lichen Dotierung übrig bleibt, wie dies in Fig. 4 darge­ stellt ist. Diese dünne n-leitende Oberflächenschicht 13A bildet mit den p-leitenden Gebieten 10A, 11A und 12A pn-Übergänge. Beim Anbringen der Halbleiterschaltungselemente in den Gebieten 6A, 7A, 10A, 11A und 12A ist diese Ober­ flächenschicht 13A als Bezugsdotierung verfügbar, die von zufälligen Schwankungen der Dotierung der vergrabenen Schichten und der Dicke der Epitaxialschicht 13 unabhängig ist.
In Fig. 4A ist auf schematische Weise das Diffusions­ profil (NB) der Boratome in den Gebieten 10A, 11A und 12A senkrecht auf und von der Oberfläche angegeben. In Fig. 4B ist das gleiche für die Phosphoratome (Np) in den Gebieten 6A und 7A gemacht. In beiden Fällen ist auch die n-leitende Hintergrunddotierung (NE) der Epitaxialschicht 13 angegeben. Der Absolutwert der gesamten resultierenden Netto-n-Dotierung ND-NA in der Nähe der Oberfläche ist gestrichelt angegeben. In dem Fall der Fig. 4A befindet sich dann, wie obenstehend bereits beschrieben, an der Oberfläche eine n-leitende Schicht (13A), die auf einer Tiefe Xj von etwa 0,6 µm mit dem darunterliegenden Gebiet (10A, 11A oder 12A) einen pn-Übergang bildet.
In den Gebieten 6A, 7A und 11A werden daraufhin Halbleiterzonen, die zu den jeweiligen Halbleiterschaltungs­ elementen gehören, angebracht, was in diesem Beispiel wie folgt stattfindet.
Zunächst wird auf der Oberfläche eine Anti-Oxyda­ tionsmaske angebracht. Dazu wird eine dünne thermische Oxydschicht 15 und darauf eine Siliziumnitridschicht 16 angebracht, wonach diese Schichten durch übliche photo­ lithographische Ätztechniken in das gewünschte Muster ge­ bracht werden, wobei die auf diese Weise erhaltene Anti- Oxydationsmaske in jedem der über den vergrabenen Schichten liegenden Gebiete 6A, 7A und 11A Randteile dieser Gebiete freiläßt, siehe Fig. 5.
Danach werden durch Implantation von Phosphorionen bei einer Energie von beispielsweise 70 keV und einer Dosis von 10¹² Ionen/cm² n-leitende kanalunterbrechende Zonen 17 gebildet, siehe Fig. 5. Die Anti-Oxydationsmaske (15, 16) ist dabei als Implantationsmaske wirksam.
Daraufhin wird außerhalb des Gebietes 11A eine Implantationsmaske 18 in Form einer Photolackschicht ange­ bracht, siehe Fig. 6. Dann werden durch Implantation von Borionen (Dosis 5×10¹³ Ionen/cm², Energie 16 keV) selektiv in den Randteilen des Gebietes 11A p-leitende kanalunter­ brechende Zonen 19 gebildet (siehe Fig. 6), wobei diese Borimplantation die frühere Phosphorimplantation 17 über­ dotiert. Die Photolackschicht 18 sowie die Oxydnitrid­ schicht (15, 16) maskieren gegen diese Borimplantation.
Dann wird in dem Gebiet 11A in dem Kanalgebiet des zu bildenden Feldeffekttransistors, in der Oberflächen­ schicht 13A eine Implantation mit Borionen durchgeführt, wodurch die n-leitende Schicht 13A p-leitend wird, siehe Fig. 7. Die letztere Implantation 20, bei einer Energie von 60 keV und einer Dosis von 10¹¹ Ionen/cm² dringt teil­ weise durch die Anti-Oxydmaske (15, 16), nicht aber durch die Photolackschicht 18 hindurch und bestimmt, abgesehen von etwaigen späteren Schwellenverschiebungsimplantationen, die Schwellenspannung.
Daraufhin wird die Photolackschicht 18 entfernt. Durch Erhitzung bei 1000°C während 2 Stunden in einer Atmosphäre feuchten Sauerstoffs wird dann (siehe Fig. 8) ein teilweise in dem Halbleiterkörper versenktes Oxyd­ muster 21 gebildet, wonach die Anti-Oxydationsmaske (15, 16) durch Ätzen entfernt wird. Die kanalunterbrechenden Zonen 17 und 19 befinden sich dann unter dem Oxydmuster 21.
In den nach Entfernung der Anti-Oxydmaske (15, 16) freiliegenden Teilen der Siliziumoberfläche werden nun auf übliche Weise Halbleiterschaltungselemente angebracht. Dies sind in diesem Beispiel (siehe Fig. 8) in dem n-leiten­ den Gebiet 6A ein p-Kanal MOS-Transistor vom Anreicherungs­ typ, in dem p-leitenden Gebiet 11A ein n-Kanal MOS-Transis­ tor ebenfalls vom Anreicherungstyp und im n-leitenden Ge­ biet 7A ein bipolarer vertikaler npn-Transistor. Dabei wird das Oxydmuster 21 als Dotierungsmaske benutzt. Das Anbringen der p-leitenden Basiszone 22 des bipolaren Transistors kann beispielsweise durch Implantation von Borionen erfolgen, und zwar unter Abdeckung der weiteren freiliegenden Teile der Siliziumoberfläche mittels einer nicht-kritischen Photolackmaske. Danach wird die Oberfläche durch thermische Oxydation mit einer beispielsweise etwa 50 nm dicken Oxydschicht 23 bedeckt, worauf nach bekannten Techniken eine polykristalline Siliziumschicht 24 nieder­ geschlagen wird. Nachdem diese durch Diffusion oder Implan­ tation stark n-leitend gemacht worden ist, werden daraus durch photolithographisches Ätzen die Gate-Elektroden einschließlich der Anschlüsse und der Zwischenverbindungen der MOS-Transistorschaltung gebildet, siehe Fig. 8. Diese werden durch thermisches Oxydieren mit einer Oxydschicht 25 versehen und dann zusammen mit nicht-kritischen Photolack­ masken als Implantationsmaske beim Implantieren der p-lei­ tenden Source- und Drain-Zonen 26 bzw. 27 in dem Gebiet 6A und der n-leitenden Source- und Drain-Zonen 28 und 29 in dem Gebiet 11A benutzt. Die Emitterzone 30 und die Kollektor­ kontaktzone 31 des bipolaren Transistors können gleich­ zeitig mit den Source- und Drain-Zonen 28 bzw. 29 gebildet werden, während die Basis-Kontaktzone 32 gleichzeitig mit den Source- und Drain-Zonen 26 bzw. 27 gebildet werden kann.
Über Fenster in einer über das Ganze angebrachten Oxydschicht 33 werden letzten Endes die jeweiligen Anschluß­ elektroden angebracht, wonach die Anordnung fertig ist und in einer geeigneten Umhüllung angebracht werden kann und weiter auf übliche Weise fertig montiert wird.

Claims (2)

1. Verfahren zur Herstellung einer Halbleiteranordnung,
wobei in einem Oberflächenteil eines halbleitenden Substratgebietes durch Einführung eines Dotierstoffes eine zu vergrabende Schicht eines ersten Leitungstyps gebildet wird,
wonach auf dem Substratgebiet eine Epitaxialschicht vom zweiten entgegengesetzten Leitungstyp mit einer niedrigeren Dotierung, als die zu vergrabende Schicht angewachsen wird und
in dem über der vergrabenen Schicht liegenden Teil der Epitaxialschicht unter Verwendung einer Diffusion aus der vergrabenen Schicht ein Gebiet des ersten Leitungstyps gebildet wird,
in welchem Gebiet des ersten Leitungstyps Halbleiterzonen eines Feld­ effekttransistors mit isolierter Gate-Elektrode angebracht werden,
dadurch gekennzeichnet, daß das Gebiet (11a) des ersten Leitungstyps gebildet wird durch Diffusion aus der vergrabenen Schicht (11), die in dem darüberliegenden Teil der Epitaxialschicht (13) so weit durchgeführt wird, daß eine Oberflächenschicht (13a) mit nahezu derselben Dotierungskonzentration wie die der ursprünglichen Epitaxialschicht zurückbleibt, wonach durch eine Implantation die Oberflächenschicht (13a) im Bereich des Kanalgebietes des zu bildenden Feldeffekttransistors mit die Schwellenspannung bestimmenden Ionen des ersten Leitungstyps dotiert wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß nach der Diffusion aus der vergrabenen Schicht an der Stelle des zu bildenden Feldeffekttransistors eine Anti-Oxydations­ maske angebracht wird, die Randteile des Gebietes über der vergrabenen Schicht freiläßt, und außerhalb des Gebietes eine Implantationsmaske angebracht wird, wonach durch Ionenimplantation selektiv in den Randteilen kanalunter­ brechende Zonen gebildet werden, wonach die genannte Implan­ tation in dem Kanalbereich mit einer derartigen Energie durchgeführt wird, daß die Ionen durch die Anti-Oxydationsmaske hindurchdringen, durch die Implantationsmaske jedoch nicht hindurchdringen, und daß dann die Implantationsmaske entfernt wird und in den nicht durch die Anti-Oxydationsmaske bedeckten Teilen der Oberfläche durch thermische Oxydation ein versenktes Oxydmuster gebildet wird.
DE3423776A 1983-07-05 1984-06-28 Verfahren zur Herstellung einer Halbleiteranordnung Expired - Fee Related DE3423776C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
NLAANVRAGE8302383,A NL188923C (nl) 1983-07-05 1983-07-05 Werkwijze ter vervaardiging van een halfgeleiderinrichting.

Publications (2)

Publication Number Publication Date
DE3423776A1 DE3423776A1 (de) 1985-01-17
DE3423776C2 true DE3423776C2 (de) 1997-07-31

Family

ID=19842115

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3423776A Expired - Fee Related DE3423776C2 (de) 1983-07-05 1984-06-28 Verfahren zur Herstellung einer Halbleiteranordnung

Country Status (9)

Country Link
US (1) US4535529A (de)
JP (1) JPS6037760A (de)
CA (1) CA1216966A (de)
CH (1) CH665308A5 (de)
DE (1) DE3423776C2 (de)
FR (1) FR2548831B1 (de)
GB (1) GB2143086B (de)
IT (1) IT1174221B (de)
NL (1) NL188923C (de)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6031232A (ja) * 1983-07-29 1985-02-18 Toshiba Corp 半導体基体の製造方法
US4578128A (en) * 1984-12-03 1986-03-25 Ncr Corporation Process for forming retrograde dopant distributions utilizing simultaneous outdiffusion of dopants
US5023193A (en) * 1986-07-16 1991-06-11 National Semiconductor Corp. Method for simultaneously fabricating bipolar and complementary field effect transistors using a minimal number of masks
JPH01161752A (ja) * 1987-12-18 1989-06-26 Toshiba Corp 半導体装置製造方法
KR910009739B1 (ko) * 1988-07-13 1991-11-29 삼성전자 주식회사 반도체장치의 제조방법
US5102811A (en) * 1990-03-20 1992-04-07 Texas Instruments Incorporated High voltage bipolar transistor in BiCMOS
JP2511784Y2 (ja) * 1991-01-11 1996-09-25 福代 杉田 繊維製品用仕上機
US5454258A (en) * 1994-05-09 1995-10-03 Olin Corporation Broad range moisture analyzer and method
US5556796A (en) * 1995-04-25 1996-09-17 Micrel, Inc. Self-alignment technique for forming junction isolation and wells
WO1997023901A1 (en) * 1995-12-21 1997-07-03 Philips Electronics N.V. Method of manufacturing a resurf semiconductor device, and a semiconductor device manufactured by such a method
JP3304803B2 (ja) * 1997-02-07 2002-07-22 ヤマハ株式会社 多電源半導体装置の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5190277A (en) * 1975-02-05 1976-08-07 Handotaisochino seizohoho
JPS5214388A (en) * 1975-07-25 1977-02-03 Hitachi Ltd Process for complementary insulated gate semiconductor integrated circuit device
FR2358748A1 (fr) * 1976-07-15 1978-02-10 Radiotechnique Compelec Procede d'autoalignement des elements d'un dispositif semi-conducteur et dispositif realise suivant ce procede
US4132573A (en) * 1977-02-08 1979-01-02 Murata Manufacturing Co., Ltd. Method of manufacturing a monolithic integrated circuit utilizing epitaxial deposition and simultaneous outdiffusion
US4128439A (en) * 1977-08-01 1978-12-05 International Business Machines Corporation Method for forming self-aligned field effect device by ion implantation and outdiffusion
JPS5493981A (en) * 1978-01-09 1979-07-25 Toshiba Corp Semiconductor device
US4168997A (en) * 1978-10-10 1979-09-25 National Semiconductor Corporation Method for making integrated circuit transistors with isolation and substrate connected collectors utilizing simultaneous outdiffusion to convert an epitaxial layer
JPS567463A (en) * 1979-06-29 1981-01-26 Hitachi Ltd Semiconductor device and its manufacture
NL186662C (nl) * 1980-04-29 1992-03-16 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
NL187328C (nl) * 1980-12-23 1991-08-16 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
JPS57134948A (en) * 1981-02-14 1982-08-20 Pioneer Electronic Corp Semiconductor device
JPS57136342A (en) * 1981-02-17 1982-08-23 Fujitsu Ltd Manufacture of semiconductor device
US4420344A (en) * 1981-10-15 1983-12-13 Texas Instruments Incorporated CMOS Source/drain implant process without compensation of polysilicon doping
NL8104862A (nl) * 1981-10-28 1983-05-16 Philips Nv Halfgeleiderinrichting, en werkwijze ter vervaardiging daarvan.
US4442591A (en) * 1982-02-01 1984-04-17 Texas Instruments Incorporated High-voltage CMOS process
JPS59107561A (ja) * 1982-12-13 1984-06-21 Nec Corp 相補型絶縁ゲ−ト電界効果半導体集積回路装置

Also Published As

Publication number Publication date
JPS6037760A (ja) 1985-02-27
CH665308A5 (de) 1988-04-29
US4535529A (en) 1985-08-20
NL188923C (nl) 1992-11-02
FR2548831B1 (fr) 1988-10-14
IT8421721A0 (it) 1984-07-02
GB2143086B (en) 1987-03-04
NL8302383A (nl) 1985-02-01
GB8417046D0 (en) 1984-08-08
IT8421721A1 (it) 1986-01-02
CA1216966A (en) 1987-01-20
IT1174221B (it) 1987-07-01
NL188923B (nl) 1992-06-01
GB2143086A (en) 1985-01-30
DE3423776A1 (de) 1985-01-17
JPH0412628B2 (de) 1992-03-05
FR2548831A1 (fr) 1985-01-11

Similar Documents

Publication Publication Date Title
DE3012363C2 (de) Verfahren zur Bildung der Kanalbereiche und der Wannen von Halbleiterbauelementen
DE3150222C2 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE2745857C2 (de)
DE3881799T2 (de) Verfahren zur Herstellung von CMOS-Bauelementen.
DE69029942T2 (de) Verfahren zur Herstellung von MOS-Leistungstransistoren mit vertikalem Strom
DE68925116T2 (de) In gemischter Technologie hergestellte integrierte Schaltung mit CMOS-Strukturen und leistungsfähigen lateralen Bipolartransistoren mit erhöhter Early-Spannung und Herstellungsverfahren dafür
DE4223272C2 (de) Halbleitervorrichtung mit einer Wannenstruktur und Verfahren zu deren Herstellung
DE3511229A1 (de) Verfahren zur herstellung isolierter bipolartransistoren in verbindung mit cmos-halbleiterstrukturen
DE3334337A1 (de) Verfahren zur herstellung einer integrierten halbleitereinrichtung
DE19642538A1 (de) Halbleitereinrichtung und Herstellungsverfahren derselben
DE3110477A1 (de) Verfahren zur herstellung von cmos-bauelementen
DE2634500A1 (de) Halbleiteranordnung mit zonen herabgesetzter traegerlebensdauer und verfahren zur herstellung
DE19940362A1 (de) MOS-Transistor und Verfahren zu dessen Herstellung
DE3116268C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE69010034T2 (de) Halbleiteranordnung mit einer Schutzschaltung.
DE3856150T2 (de) Halbleiteranordnung und verfahren zur herstellung
DE69020160T2 (de) Misfet-anordnung mit abmessungen im submikrometerbereich und beseitigung der heissen ladungsträger.
DE19639697C2 (de) Bipolar- oder MOS-Transistor mit vergrabener Diffusionsbarriere und Herstellungsverfahren dafür
DE68928396T2 (de) CMOS-integrierte Schaltung mit modifizierter Isolation
DE2160427B2 (de) Verfahren zur Herstellung eines Halbleiterwiderstandes mit implantierten Ionen eines neutralen Dotierungsstoffes
DE3423776C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE10036891A1 (de) Verfahren zum Herstellen einer Schottky-Diode und einer verwandten Struktur
DE69105621T2 (de) Herstellungsverfahren eines Kanals in MOS-Halbleiteranordnung.
DE3001032A1 (de) Halbleiteranordnung und verfahren zu deren herstellung
DE2318179C2 (de) Halbleiteranordnung und Verfahren zu ihrer Herstellung

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8128 New person/name/address of the agent

Representative=s name: KUNZE, K., DIPL.-ING. DR.-ING., PAT.-ASS., 2000 HA

8125 Change of the main classification

Ipc: H01L 21/74

8128 New person/name/address of the agent

Representative=s name: VOLMER, G., DIPL.-ING., PAT.-ASS., 4350 RECKLINGHA

8127 New person/name/address of the applicant

Owner name: PHILIPS ELECTRONICS N.V., EINDHOVEN, NL

D2 Grant after examination
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: KONINKLIJKE PHILIPS ELECTRONICS N.V., EINDHOVEN, N

8320 Willingness to grant licences declared (paragraph 23)
8339 Ceased/non-payment of the annual fee