DE4223272C2 - Halbleitervorrichtung mit einer Wannenstruktur und Verfahren zu deren Herstellung - Google Patents

Halbleitervorrichtung mit einer Wannenstruktur und Verfahren zu deren Herstellung

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Description

Die vorliegende Erfindung bezieht sich auf eine Halbleitervor­ richtung mit einer Wannenstruktur und ein Verfahren zu deren Herstellung.
In jüngster Zeit sind für Halbleitervorrichtungen wie DRAMs (dynamische Direktzugriffsspeicher) fortschreitende Miniaturi­ sierung und Integration in größerem Maßstab gefordert, was zur Anwendung von Wannenstrukturen führt, bei denen Wannen unter­ schiedlicher Leitungstypen einander benachbart gebildet sind. Eine solche Wannenstruktur weist das Problem auf, daß "soft errors" in DRAMs und Blockier-("latch-up"-)Effekte in CMOS- Schaltungen (Schaltungen mit komplementären Metall-Oxid-Halb­ leiter-Strukturen) infolge von Beeinflussungen zwischen benach­ barten Wannen auftreten.
Zum Beispiel in "IEDM 88", S. 48 bis 51 wird eine Halbleiter­ vorrichtung mit Wannenstruktur zur Verhinderung von soft-errors in einem SRAM (Statischen Direktzugriffsspeicher) beschrieben. Die in dieser Druckschrift beschriebenen Wannen werden alle durch thermische Diffusionsschritte gebildet. Bei den derzeit erreichten hohen Integrationsdichten ist es jedoch schwierig geworden, die Störstellenkonzentrationsverteilung von Wannen durch thermische Diffusion zu steuern.
Weiter ist eine herkömmliche Technik zur Verhinderung von Be­ einflussungen zwischen benachbarten Wannen bekannt, bei der eine Halbleitervorrichtung eine Störstellenschicht hoher Kon­ zentration aufweist, die unterhalb einer Trennoxidschicht gebildet ist, die die Wannen an der Halbleitersubstratober­ fläche trennt. Nachfolgend wird eine herkömmliche Halbleiter­ vorrichtung, die eine Wannenstruktur zur Verhinderung von Beeinflussungen zwischen benachbarten Wannen aufweist, unter Bezugnahme auf Fig. 14 beschrieben. Bei der Wannenstruktur nach Fig. 14 sind eine n-Wanne 2, eine p-Wanne 3 und n-Wanne 4 benachbart zueinander in entsprechenden Tiefen in der Oberflä­ che eines p-Siliziumsubstrates 1 angeordnet. Jede Wanne ist durch eine Trennoxidschicht 6 in der Oberfläche des Silizium­ substrates 1 abgetrennt. Eine p-Wanne 5 ist innerhalb der n- Wanne 4 gebildet. Zum Zwecke des Verbesserns der Isolationscha­ rakteristiken zwischen den Wannen sind eine n-Schicht 7 hoher Konzentration, eine p-Schicht 8 hoher Konzentration, eine n- Schicht 9 und eine p-Schicht 10 hoher Konzentration in der n- Wanne 2, in der p-Wanne 3, der n-Wanne 4 bzw. der p-Wanne 5 unterhalb der Trennoxidschicht gebildet.
Nachfolgend werden unter Bezugnahme auf die Fig. 15 bis 26 die Herstellungsschritte dieser erwähnten Halbleitervorrichtung mit herkömmlichem Wannenaufbau beschrieben.
Eine Resistschicht 11 wird auf der Hauptoberfläche des p-Sili­ ziumsubstrates 1 mit einer Öffnung nur in dem Gebiet, in dem die n-Wanne 4 gebildet werden soll, ausgebildet. Phosphor, der ein Dotierungsstoff von n-Typ ist, wird mit einer vorbestimm­ ten Implantationsenergie und -dosis (Fig. 15) implantiert, um eine n-Wanne 4 zu bilden (Fig. 16).
Dann wird eine Resistschicht 12 mit einer Öffnung in dem Ge­ biet, in dem die n-Wanne 2 zu bilden ist, ausgebildet. Phosphor wird mit einer Implantationsenergie implantiert, die niedriger als diejenige zur Bildung der n-Wanne 4 ist (Fig. 17), was zur Bildung der Wanne 2 führt (Fig. 18).
Als nächstes wird eine Resistschicht 13 mit Öffnungen nur in den Gebieten, in denen die p-Wannen 3 und 5 zu bilden sind, ausgebildet. Bor, der ein Dotierungsstoff von p-Typ ist, wird implantiert (Fig. 19), um die p-Wannen 3 und 5 zu bilden (Fig. 20).
Eine Oxidschicht 14 und eine Siliziumnitridschicht (Si3N4- Schicht) 15 werden auf der gesamten Hauptoberfläche des Halb­ leitersubstrates 1 gebildet (Fig. 21). Die Siliziumnitrid­ schicht 15 wird durch Photolithographie und Ätzen gemustert (Fig. 22). Dann wird die Resistschicht 16 so gebildet, daß sie die Oberfläche der n-Wannen 2 und 4 bedeckt. Bor wird implan­ tiert (Fig. 23), um die p-Schichten 8 und 10 hoher Konzentra­ tion in einem Teil der Oberfläche der p-Wannen 3 und 5 zu bilden.
Die Resistschicht 16 wird entfernt, und eine Resistschicht 17 wird so gebildet, daß sie die Oberfläche der p-Wannen 3 und 5 bedeckt (Fig. 24). Phosphor wird implantiert, um die n-Schich­ ten 7 und 9 hoher Konzentration in der Oberfläche der n-Wannen 2 bzw. 4 zu bilden. Dann wird die Resistschicht 17 entfernt (Fig. 25).
Die Trennoxidschicht 6 wird durch thermische Oxidation gebil­ det, so daß sich schließlich die in den Fig. 26 und 14 ge­ zeigte Struktur ergibt.
Die oben beschriebene herkömmliche Wannenstruktur und deren Herstellungsverfahren weisen die folgenden Probleme auf:
Die n-Schicht 7 hoher Konzentration und die p-Schichten 8 und 10 hoher Konzentration direkt unterhalb der Trennoxidschicht 6 werden vor dem Schritt der Bildung der Trennoxidschicht 6 zur Verbesserung der Elementtrennung gebildet. Dotierungsatome bzw. Störstellen aus der n-Schicht 7 hoher Konzentration oder den p- Schichten 8 und 10 hoher Konzentration breiten sich durch ther­ mische Diffusion bei den hohen Temperaturen während der Wärme­ behandlung zur Bildung der Trennoxidschicht 6 in die aktiven Gebiete jeder Wanne aus. Wenn die Kanalbreite der in diesen ak­ tiven Gebieten gebildeten Transistoren gering ist, wird die Schwellspannung Vth infolge der hohen Konzentration von Stör­ stellen im aktiven Gebiet zu hoch, was zu dem Nachteil führt, das der Transistor nicht exakt arbeitet. Dies ist ein großer Nachteil bei der Miniaturisierung von Halbleitervorrichtungen zur Erhöhung der Speicherkapazität. Diese nachteilige Erschei­ nung wird als Schmalkanaleffekt ("narrow channel effect") be­ zeichnet.
Der herkömmliche Wannenaufbau nach Fig. 14 zeigt auch das fol­ gende Problem:
Aus Fig. 27A ist zu entnehmen, daß das Halbleitersubstrat 1 und die n-Wanne 4 und die p-Wanne 5 jeweils voneinander durch pn-Übergänge getrennt sind, wobei bei jedem pn-Übergang eine Übergangskapazität C1 bzw. C2 gebildet ist. Dies bedeutet, daß, obwohl diese pn-Übergänge bezüglich der Gleichstromkomponente eines Stromes getrennt sind, bezüglich der Wechselstromkompo­ nente eine elektrische Verbindung hergestellt ist. Damit er­ scheint, wenn an die n-Wanne 4 eine Versorgungsspannung VCC mit einem hochfrequenten Rauschen VN(t) angelegt wird, das hoch­ frequente Rauschen VN(t) als Differenz zwischen dem Potential V5 der p-Wanne 5 und dem Potential V1 des Halbleitersubstrates 1. Beim herkömmlichen Wannenaufbau der Fig. 27A ist die p- Störstellenkonzentration des Halbleitersubstrates 1 direkt unterhalb der n-Wanne relativ niedrig, so daß auf der Substratseite des pn-Überganges, der durch die n-Wanne 4 und das Halbleitersubstrat 1 gebildet wird, leicht eine Verarmungs­ schicht gebildet werden kann. Dies verringert die Übergangs­ kapazität C1, womit der größte Anteil des hochfrequenten Rau­ schens VN(t) zu einer Fluktation des Potentials V5 der p-Wanne 5 führt. Dies wirft das Problem auf, daß die in einem in der p- Wanne 5 gebildeten Speicher gespeicherte Information verloren­ geht und die Betriebsweise anderer Bauelemente instabil werden kann.
Aus der EP 0 396 948 A1 ist eine Halbleitervorrichtung nach dem Oberbegriff des Patentanspruches 1 bekannt. Die dotierten Schichten und die Wanne werden durch Diffusion ausgebildet.
Aus der EP 0 424 926 A2 ist eine Halbleitervorrichtung bekannt, bei der drei durch Diffusion ausgebildete Halbleiterschichten senkrecht übereinander angeordnet sind, wobei die jeweils nach unten nachfolgende Schicht die Bodenoberfläche der darüberliegenden Schicht nicht vollständig abdeckt.
Aus der EP 0 282 734 A1 ist eine Halbleitervorrichtung bekannt, bei der drei senkrecht übereinander angeordnete Schichten durch Diffusion ausgebildet sind.
Aus der DD 1 48 546 C1 ist ein Doppelepitaxieverfahren zur Herstellung von unipolaren und bipolaren Halbleiterstrukturen bekannt, bei dem die Epitaxieschichten die entsprechenden Bodenflächen der entsprechenden darüberliegenden Schichten nicht vollständig abdecken.
Es ist Aufgabe der Erfindung, eine Halbleitervorrichtung mit einer Wannenstruktur bereitzustellen, die über verbesserte Elementtrenncharakteristiken verfügt und damit leichter der Miniaturisierung und Höherintegration zugänglich ist, bei der die Entstehung des Schmalka­ naleffekts in der Halbleitervorrichtung verhindert wird, und ein Verfahren zu deren Herstellung anzugeben.
Diese Aufgabe wird gelöst durch eine Halbleitervorrichtung nach Anspruch 1 oder ein Verfahren nach Anspruch 8.
Zur Lösung der Aufgabe gehört es, daß die thermische Diffusion von Störstellen in die aktiven Gebiete unterbunden wird.
Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.
Die Halbleitervorrichtung ist bezüglich der Elementtrenncharak­ teristiken einer Wanne durch die Schicht hoher Konzentration des ersten Leitungstyps verbessert, die an den Boden der oberen Wanne des ersten Leitungstyps angrenzt und deren Rand zum Boden der Trennoxidschicht benachbart ist. Diese Schicht hoher Konzentration des ersten Leitungstyps unterscheidet sich von einer herkömmlichen Störstellenschicht hoher Konzentration, die unterhalb der Trennoxidschicht und sich zum aktiven Gebiet er­ streckend gebildet ist, darin, daß vom aktiven Gebiet ein rela­ tiv großer Abstand eingehalten wird. Dies verhindert, daß durch Diffusion infolge einer Wärmebehandlung Störstellen in das aktive Gebiet gestreut werden, womit der Anstieg der Schwell­ spannung im aktiven Gebiet unterdrückt wird.
Nach einem weiteren Aspekt der vorliegenden Erfindung enthält die Halbleitervorrichtung weiter die Wanne des zweiten Lei­ tungstyps mit einer vorbestimmten Dicke.
Bei diesem Aufbau wird die Erzeugung einer Verarmungsschicht in dem zwischen der Wanne des zweiten Leitungstyps und der vergrabenen Schicht hoher Konzentration des ersten Leitungstyps gebildeten pn-Übergang unterdrückt. Dessen Übergangskapazität wird erhöht, so daß der Anteil der oberen Wanne des ersten Lei­ tungstyps an der hochfrequenten Rauschkomponente der an die Wanne des zweiten Leitungstyps angelegten Versorgungsspannung verringert wird. Damit wird die Schwankung im Potential der oberen Wanne des ersten Leitungstyps unterdrückt.
Bei dem beschriebenen Verfahren zur Herstellung einer Halblei­ tervorrichtung wird das Auftreten der Erscheinung des Eindrin­ gens von Störstellen in das aktive Gebiet bei einer Wärmebe­ handlung während der Bildung der Trennoxidschicht dadurch un­ terbunden, daß zuerst die Trennoxidschicht zur Abtrennung des aktiven Gebietes gebildet wird und dann jeweils die Dotanden zur Bildung der Wannen und der vergrabenen Schicht hoher Kon­ zentration implantiert werden. Das Ausbreiten von Störstellen in das aktive Gebiet wird zuverlässig verhindert, indem die Wannen des ersten Leitungstyps als vergrabene Schichten und nicht durch thermische Diffusion gebildet werden.
Damit kann eine Wannenstruktur be­ reitgestellt werden, die sich zur Erreichung hoher Integra­ tionsdichten eignet und bei der die durch Ausbreitung von Störstellen in das aktive Gebiet bewirkte Degradation der Kanalcharakteristiken verhindert ist, indem eine Störstellen­ schicht hoher Konzentration in der Wanne benachbart zur Bodenfläche der Trennoxidschicht und sich längs des gesamten aktiven Gebietes erstreckend gebildet ist.
Mit einer Wannenstruktur aus einer Wanne des ersten Leitungs­ typs, deren Boden und deren seitliche Umfangsflächen von einer Wanne des zweiten Leitungstyps umschlossen sind und die eine vergrabene Schicht hoher Konzentration des ersten Leitungstyps, der gleich dem Leitungstyp des Halbleitersubstrates ist, benachbart zum Boden der Wanne des zweiten Leitungstyps hat, kann die Schwankung bzw. Fluktation des Potentials der Wanne des ersten Leitungstyps infolge des Einflusses von Rauschkompo­ nenten, die der an der Wanne des zweiten Leitungstyps angeleg­ ten Versorgungsspannung anhaften, unterdrückt werden, was eine Degradation einer Elementcharakteristiken verhindert.
Bei dem Verfahren zur Herstellung einer Halbleitervorrichtung wird die Erscheinung der Diffusion von Störstellen in das aktive Gebiet infolge der hohen Tempera­ turen bei einer Wärmebehandlung unterdrückt, wodurch die die fortschreitende Miniaturisierung üblicherweise begleitende De­ gradation der Kanalcharakteristiken unterdrückt wird, weil die Bildung der Trennoxidschicht vor der Bildung der Wannen ausge­ führt wird und die Bildung der Wanne als vergrabene Schicht ohne einen thermischen Diffusionsschritt erfolgt.
Es folgt die Erläuterung von Ausführungsbeispielen anhand der Figuren.
Von den Figuren zeigen:
Fig. 1 eine Querschnittsdarstellung einer Wannenstruktur einer Halbleitervorrichtung nach einer ersten Aus­ führungsform,
Fig. 2 eine Querschnittsdarstellung, die den Fall zeigt, daß in der Wannenstruktur nach Fig. 1 ein Halblei­ terelement gebildet ist,
Fig. 3 eine Querschnittsdarstellung der Halbleitervorrich­ tung der ersten Ausführungsform nach Fig. 1, die den ersten Herstellungsschritt zur Bildung der Wan­ nenstruktur zeigt,
Fig. 4 eine Querschnittsdarstellung der Halbleitervorrich­ tung der ersten Ausführungsform, die den zweiten Herstellungsschritt zeigt,
Fig. 5 eine Querschnittsdarstellung der Halbleitervorrich­ tung der ersten Ausführungsform, die den dritten Herstellungsschritt zeigt,
Fig. 6 eine Querschnittsdarstellung der Halbleitervorrich­ tung der ersten Ausführungsform, die den vierten Herstellungsschritt zeigt,
Fig. 7 eine Querschnittsdarstellung der Halbleitervorrich­ tung der ersten Ausführungsform, die den fünften Herstellungsschritt zeigt,
Fig. 8 eine Querschnittsdarstellung der Halbleitervorrich­ tung der ersten Ausführungsform, die den sechsten Herstellungsschritt zeigt,
Fig. 9A eine graphische Darstellung, die die Störstellen­ konzentrationsverteilung in Richtung des Pfeiles X1 der Wannenstruktur der Halbleitervorrichtung der ersten Ausführungsform nach Fig. 1 zeigt,
Fig. 9B eine graphische Darstellung, die die Störstellen­ konzentrationsverteilung in Richtung des Pfeil X1 der Wannenstruktur der herkömmlichen Halbleiter­ einrichtung nach Fig. 14 zeigt,
Fig. 10A eine graphische Darstellung, die den Schmalkanal­ effekt der ersten Ausführungsform und einer her­ kömmlichen Vorrichtung zeigt,
Fig. 10B eine graphische Darstellung, die den Kurzkanal­ effekt bei der ersten Ausführungsform und einer herkömmlichen Vorrichtung zeigt,
Fig. 11 eine Querschnittsdarstellung der Wannenstruktur einer Halbleitereinrichtung nach einer zweiten Aus­ führungsform,
Fig. 12A eine Querschnittsdarstellung der Wannenstruktur nach Fig. 1 mit einen Ersatzschaltbild zur Be­ schreibung der Potentialschwankung der p-Wanne 27 infolge des Einflusses einer Rauschkomponente VN(t) der an die n-Wanne 29 angelegten Versorgungsspan­ nung VCC,
Fig. 12B eine graphische Darstellung, die die Art und Weise der Schwankung der Rauschkomponente VN(t) zeigt,
Fig. 12C eine graphische Darstellung, die die Art und Weise der Schwankung des Potentials V27 der p-Wanne 27 zeigt,
Fig. 13 eine Querschnittsdarstellung der Wannenstruktur einer weiteren Ausführungsform, die im wesentlichen den gleichen Effekt wie die in Fig. 11 gezeigte zweite Ausführungsform hat,
Fig. 14 eine Querschnittsdarstellung einer Wannenstruktur einer herkömmlichen Halbleitervorrichtung,
Fig. 15 eine Querschnittsdarstellung der herkömmlichen Halbleitervorrichtung nach Fig. 14, die den ersten Herstellungsschritt zur Bildung der Wannenstruktur zeigt,
Fig. 16 eine Querschnittsdarstellung der herkömmlichen Halbleitervorrichtung, die den zweiten Herstel­ lungsschritt zeigt,
Fig. 17 eine Querschnittsdarstellung der herkömmlichen Halbleitervorrichtung, die den dritten Herstel­ lungsschritt zeigt,
Fig. 18 eine Querschnittsdarstellung der herkömmlichen Halbleitervorrichtung, die den vierten Herstel­ lungsschritt zeigt,
Fig. 19 eine Querschnittsdarstellung der herkömmlichen Halbleitervorrichtung, die den fünften Herstel­ lungsschritt zeigt,
Fig. 20 eine Querschnittsdarstellung der herkömmlichen Halbleitervorrichtung, die den sechsten Herstel­ lungsschritt zeigt,
Fig. 21 eine Querschnittsdarstellung der herkömmlichen Halbleitervorrichtung, die den siebten Herstel­ lungsschritt zeigt,
Fig. 22 eine Querschnittsdarstellung der herkömmlichen Halbleitervorrichtung, die den achten Herstel­ lungsschritt zeigt,
Fig. 23 eine Querschnittsdarstellung der herkömmlichen Halbleitervorrichtung, die den neunten Herstel­ lungsschritt zeigt,
Fig. 24 eine Querschnittsdarstellung der herkömmlichen Halbleitervorrichtung, die den zehnten Herstel­ lungsschritt zeigt,
Fig. 25 eine Querschnittsdarstellung der herkömmlichen Halbleitervorrichtung, die den elften Herstel­ lungsschritt zeigt,
Fig. 26 eine Querschnittsdarstellung der herkömmlichen Halbleitervorrichtung, die den zwölften Herstel­ lungsschritt zeigt,
Fig. 27A eine Querschnittsdarstellung der herkömmlichen Wannenstruktur nach Fig. 14 unter Einschluß eines Ersatzschaltbildes zur Beschreibung der Fluktation des Potentials der p-Wanne 5 infolge des Einflusses des Rauschanteils VN(t) der Versorgungsspannung VCC, die an die n-Wanne 4 angelegt ist,
Fig. 27B eine graphische Darstellung, die die Fluktation des Rauschanteils VN(t) zeigt,
Fig. 27C eine graphische Darstellung, die die Fluktation des Potentials V5 der n-Wanne 5 zeigt,
Fig. 28A eine graphische Darstellung, die die Dotandenkon­ zentrationsverteilung in Richtung des Pfeiles X2 der Wannenstruktur bei der Halbleitereinrichtung nach der ersten Ausführungsform der Erfindung gemäß Fig. 1 zeigt,
Fig. 28B eine graphische Darstellung, die die Dotandenkon­ zentrationsverteilung in Richtung des Pfeiles X2 analog zur Fig. 28A unter der Annahme zeigt, daß die Schicht 34 des ersten Leitungstyps und die p- Wanne 28 in einem einzelnen Störstellenimplanta­ tionsschritt gebildet sind.
Nachfolgend wird die Wannenstruktur einer Halbleitervorrichtung entsprechend einer ersten Ausführungsform der Erfindung unter Bezugnahme auf Fig. 1 erklärt.
Wie Fig. 1 zeigt, weist die Halbleitervorrichtung eine obere und eine untere Schicht von n-Wannen 23 und 24, eine obere und eine untere Schicht von p-Wannen 25 und 26 und eine obere und eine untere Schicht von p-Wannen 27 und 28 auf, die in jeweils durch eine Elementtrennoxidschicht 22 abgetrennten Gebieten in der Hauptoberfläche eines p-Siliziumsubstrates 1 gebildet sind, welches das Halbleitersubstrat ist.
Eine n-Schicht 32 hoher Konzentration, eine p-Schicht 33 hoher Konzentration und eine p-Schicht 34 hoher Konzentration sind mit einer Konzentration von 1016-1022/cm3 zwischen den n- Wannen 23 und 24, den p-Wannen 25 und 26 bzw. den p-Wannen 27 und 28 direkt unterhalb der Trennoxidschicht 22 im gesamten Gebiet jeder Wanne gebildet, um die Trenncharakteristiken jeden aktiven Gebietes zu verbessern.
Die Seitenwände der p-Schicht 34 hoher Konzentration und der p- Wanne 28 und der Boden der p-Wanne 28 sind von n-Wannen 29, 30 bzw. 31 mit hoher Konzentration umschlossen, um die Trennung bzw. Isolation zwischen den p-Wannen 25 und 27 und zwischen den p-Wannen 26 und 28 zu gewährleisten. Die p-Dotandenkonzentra­ tion der p-Wannen 25, 26, 27 und 28 ist etwa 1015-1018/cm3. Die n-Dotandenkonzentration der n-Wannen 29, 30 und 31 ist etwa 1016-1019/cm3.
Die Wannenstruktur nach Fig. 1 wird beispielsweise auf die in Fig. 2 gezeigte Halbleitervorrichtung angewendet. Die Halblei­ tervorrichtung nach Fig. 2 weist einen p-Kanal-Transistor 101 und einen n-Kanal-Transistor 102 auf, die auf der n-Wanne 23 bzw. der p-Wanne 25 gebildet sind. Speicherzellen 103 eines DRAM sind auf der p-Wanne 27 gebildet. Die Halbleitervorrich­ tung mit einem solchen Aufbau hat ausgezeichnete Trenncharak­ teristiken der p-Wanne 27, auf der die Speicherzellen 103 ge­ bildet sind, so daß soft errors, die bei der Implantation von Ladungsträgern in den Kondensator der Speicherzelle 103 vor­ kommen, verhindert werden, was die Elementcharakteristiken verbessert.
Das Herstellungsverfahren für die Halbleitervorrichtung der ge­ zeigten Ausführungsform wird nachfolgend unter Bezugnahme auf die Fig. 3 bis 8 erklärt.
Eine Oxidschicht 35 mit 50 nm wird durch thermische Oxidation auf der gesamten Hauptoberfläche des p-Siliziumsubstrates 21 gebildet. Eine Siliziumnitridschicht 36 wird darauf mittels eines CVD-Verfahrens mit einer Dicke von etwa 100 nm gebildet (siehe Fig. 3). Die Siliziumnitridschicht 36 wird durch Photo­ lithographie und Ätzen gemustert (Fig. 4), wonach eine thermi­ sche Oxidation in einer Atmosphäre mit 900°C bis 1000°C er­ folgt, um die Trennoxidschicht 22 zu bilden. Dann wird die Si­ liziumnitridschicht 36 entfernt (Fig. 5).
Dann wird eine Resistschicht 37 derart gebildet, daß sie eine Öffnung nur in dem Gebiet aufweist, wo die n-Wanne 31 gebildet werden soll. Phosphor wird mit einer Implantationsenergie von 2 bis 6 MeV und einer Dosis von 1×1012 bis 1016/cm2 implan­ tiert, wodurch die n-Wanne 31 in einer vorbestimmten Tiefe im Siliziumsubstrat 21 gebildet wird (Fig. 6).
Nachdem die Resistschicht 37 entfernt ist, wird eine Resist­ schicht 38 mit Öffnungen nur in den Gebieten, in denen die n- Wannen 24 und 30 gebildet werden sollen, ausgebildet. Phosphor wird mit einer Implantationsenergie von 500 keV bis 3 MeV und einer Dosis von 1×1012 bis 1016/cm2 implantiert, um die n- Wannen 24 und 30 zu bilden. Danach wird Phosphor mit einer Im­ plantationsenergie von 200 keV bis 1 MeV und einer Dosis von 1×1011 bis 1015/cm2 implantiert, um die n-Schichten 29 und 32 hoher Konzentration zu bilden (Fig. 7).
Die Resistschicht 38 wird dann entfernt, und danach erfolgt die Bildung einer Resistschicht 39 mit einer Öffnung nur in den Ge­ bieten, wo die p-Wannen 26 und 28 gebildet werden sollen. Dann wird Bor mit Implantationsenergie von 300 keV bis 3 MeV und einer Dosis von 1×1012 bis 1016/cm2 implantiert, um die p- Wannen 26 und 28 zu bilden. Danach wird wieder Bor mit einer Energie von 50 keV bis 1 MeV und einer Dosis von 1×1011 bis 1×1015/cm2 implantiert, um die p-Schichten 33 und 34 hoher Konzentration zu bilden. Weiterhin wird Bor mit einer Energie von 5 bis 100 keV und einer Dosis von 1×1010 bis 1×1015/cm2 implantiert, um die p-Wannen 25 und 27 zu bilden (Fig. 8).
Bei der Wannenstruktur der Halbleitervorrichtung nach der vor­ liegenden Ausführungsform ist die Störstellenkonzentrationsver­ teilung in Tiefenrichtung, gezeigt durch den Pfeil X1 in Fig. 1, so wie in Fig. 9A angegeben, während die Störstellenkonzen­ trationsverteilung in Tiefenrichtung, gezeigt durch den Pfeil X1, bei der herkömmlichen Wannenstruktur nach Fig. 14 so ist, wie in Fig. 9B gezeigt. Aus den Fig. 9A und 9B ist zu ent­ nehmen, daß es bei der herkömmlichen Wannenstruktur in der Nähe der Oberfläche des Siliziumsubstrates 1 eine flache Konzentra­ tionsverteilungskurve mit niedrigem Konzentrationswert gibt, während es bei der vorliegenden Ausführungsform keine solche flache Konzentrationsverteilung gibt. Die Störstellenkonzentra­ tionsverteilung vom p-Typ hat in der Nachbarschaft der Ober­ fläche des Siliziumsubstrates bei der vorliegenden Ausfüh­ rungsform ein Peak.
In der Fläche direkt unter der Trennoxidschicht 22 in Richtung des Pfeiles X2 in Fig. 1 außerhalb des Umfanges der p-Wanne 27 ist die Störstellenkonzentrationsverteilung in Tiefenrichtung, die durch den Pfeil X2 gezeigt ist, wie in Fig. 28A angegeben. Die p-Schicht 34 und die p-Wanne 28 werden durch eine Zwei­ schritt-Störstellenimplantation gebildet, und daher gibt es direkt unterhalb der Trennoxidschicht 22 und in einem tieferen Gebiet Peaks der p-Störstellenkonzentration, und eine hohe Kon­ zentration der Störstellenverteilung wird in einem vergleichs­ weisen weiten Bereich in Tiefenrichtung gehalten. In dem Falle, daß die p-Schicht 34 und die p-Wanne 28 durch einen Implanta­ tionsschritt als eine Schicht gebildet werden, liegt ein jedoch ein Peak der p-Störstellenkonzentrationsverteilung im tieferen Gebiet, wie in Fig. 28B gezeigt, und die p-Störstellenkonzen­ tration ist im Gebiet direkt unterhalb der Trennoxidschicht 22 relativ niedrig, wodurch die Funktion der Verstärkung der Elementisolation nicht hinreichend ausgeführt wird.
Folglich kann die vorliegende Ausführungsform mit einer Wannen­ struktur mit einem Profil, wie es in den Fig. 9A und 28A ge­ zeigt ist, durch die p-Schicht 34 hoher Konzentration verbesserte Elementtrenncharakteristiken der p-Wanne 27 haben, ohne daß unterhalb der Trennoxidschicht 22 in der Nähe der aktiven Schicht eine p-Schicht hoher Konzentration vorgesehen ist. Damit ist der Abstand zwischen der p-Schicht 34 hoher Konzentration und der Oberfläche des aktiven Gebietes gewährleistet, so daß die Diffusion von p-Störstellen in die Oberfläche der aktiven Schicht verhindert wird.
Die n-Wanne 24 hoher Konzentration, die p-Wannen 26 und 28 und die n-Wanne 30 werden alle ohne Anwendung einer thermischen Diffusion als vergrabene Schichten gebildet, um zu verhindern, daß sich Dotanden bzw. Störstellen unter dem Einfluß des ther­ mischen Diffusionsschrittes zur Wannenbildung in das aktive Gebiet ausbreiten.
Damit wird auch dann, wenn eine Miniaturisierung der Bauele­ mente erforderlich ist, der nachteilige Anstieg der Schwell­ spannung im aktiven Gebiet unterdrückt, was zu einer für hohe Integrationsdichten geeigneten Wannenstruktur führt.
Um den Effekt der vorliegenden Erfindung zu beschreiben, sind in den graphischen Darstellungen der Fig. 10A und 10B die Beziehungen zwischen der Kanalbreite und der Schwellspannung und der Kanallänge und der Schwellspannung bei der vorliegen­ den Ausführungsform im Vergleich mit einer herkömmlichen Vor­ richtung gezeigt. In Fig. 10B ist die Backgatespannung der vorliegenden Ausführungsform 0V und diejenige der herkömmlichen Vorrichtung -3V. Aus Fig. 10A ist zu erkennen, daß der soge­ nannte Schmalkanaleffekt, der darin besteht, daß die Schwell­ spannung proportional mit der Verringerung der Kanalbreite an­ steigt, bei der vorliegenden Ausführungsform im Vergleich mit der herkömmlichen Vorrichtung deutlich unterdrückt ist. Aus Fig. 10B ist weiterhin zu erkennen, daß der sogenannte Kurz­ kanaleffekt ("short-channel-effect"), der darin besteht, daß die Schwellspannung proportional zur Verringerung der Kanal­ länge absinkt, bei der vorliegenden Ausführungsform auch unter­ drückt ist.
Nachfolgend wird unter Bezugnahme auf Fig. 11 und die Fig. 12A und 12C eine zweite Ausführungsform der Erfindung erklärt.
Die Wannenstruktur dieser Ausführungsform weist eine vergrabene Schicht hoher Konzentration (im folgenden als "vergrabene p- Schicht hoher Konzentration" bezeichnet) 40 in einer Tiefe be­ nachbart zum Boden der n-Wanne 31 mit den gleichen Leitungstyp wie das Halbleitersubstrat 21 (in der Ausführungsform dem p- Typ) auf, wie in Fig. 11 gezeigt. Die vergrabene p-Schicht 40 hoher Konzentration ist elektrisch mit dem Halbleitersubstrat 21 verbunden, da der Boden an das p-Gebiet des Halbleitersub­ strates 21 angrenzt. Dies bedeutet, daß die vergrabene p- Schicht 40 hoher Konzentration das an das Substrat angelegte Potential aufweist. Die vergrabene p-Schicht hoher Konzentra­ tion 40 hat eine p-Störstellenkonzentration von etwa 1016/cm3 bis 1022/cm3, während das Halbleitersubstrat 21 eine p-Stör­ stellenkonzentration von etwa 1015/cm3 aufweist.
Wie Fig. 12A zeigt, ist an die n-Wanne 29 die Versorgungsspan­ nung VCC angelegt, und an das Halbleitersubstrat 21 sind 0V oder ein negatives Spannungspotential V21 angelegt. Daher gibt es am p-Übergang zwischen der n-Wanne 31 und der vergrabenen p- Schicht 40 hoher Konzentration eine Art Verarmungsschicht. An­ genommen, daß die Übergangskapazität dieses pn-Überganges C10 und diejenige zwischen der n-Wanne 31 und p-Wanne 34 C20 ist, ist C10 größer als C1 der in Fig. 27A gezeigten herkömmlichen Wannenstruktur. Dies liegt daran, daß die Breite der am pn- Übergang der n-Wanne 31 und der vergrabenen p-Schicht hoher Konzentration 40 erzeugten Verarmungsschicht infolge des Vor­ handenseins der vergrabenen p-Schicht hoher Konzentration 40 zwischen dem Halbleitersubstrat der n-Wanne 31 geringer ist als diejenige der Schicht zwischen dem Halbleitersubstrat 1 und der n-Wanne 4 bei der Wannenstruktur nach Fig. 27A. Die Übergangs­ kapazität C20 ist im wesentlichen gleich der Kapazität C2 im herkömmlichen Falle.
Die an die p-Wanne 27 übertragene Rauschkomponente VN (t) - wie in Fig. 12B gezeigt -, die die Versorgungsspannung VCC, die an die n-Wanne 29 angelegt ist, begleitet, erfährt eine Teilung ihres Wertes durch den Widerstand RN der n-Wanne 31 und die Übergangskapazität C1.
Bei der Wannenstruktur der beschriebenen Ausführungsform bewirkt das Ansteigen der Übergangskapazität C10, daß der Anteil der Übergangskapazität C10 an der Rauschkomponente VN (t) im Vergleich zum herkömmlichen Fall größer wird. Damit wird die Fluktation des Potentials V27 der p-Wanne 27 im Vergleich zu dem in Fig. 27C gezeigten herkömmlichen Fall drastisch ver­ ringert, wie in Fig. 12C gezeigt. Im Ergebnis dessen wird eine Degradation der Elementcharakteristiken, die in einer herkömm­ lichen Wannenstruktur durch die Schwankung des Wannenpotentials infolge des Einflusses der Versorgungsspannung bewirkt wird, verhindert.
Die vergrabene p-Schicht hoher Konzentration 40 bei der be­ schriebenen Ausführungsform wird durch Implantation von Bor als Dotand vom p-Typ in das gesamte Halbleitersubstrat 21 mit einer Implantationsenergie von 1 bis 3 MeV und einer Dosis von 1012 bis 1013/cm2 vor den Schritten der Bildung der n-Wannen 29, 30 und 31 und nach der Bildung des Elementtrenngebietes 22 - wie bei der ersten Ausführungsform beschrieben - gebildet.
Obgleich die vergrabene p-Schicht hoher Konzentration 40 bei der beschriebenen Ausführungsform sich über das gesamte Halb­ leitersubstrat 21 erstreckend gebildet ist, kann eine vergra­ bene p-Schicht hoher Konzentration 41 mit einer ähnlichen Störstellenkonzentration und Dicke wie derjenigen der vergrabe­ nen p-Schicht hoher Konzentration 40 auch nur im Gebiet unter­ halb der n-Wanne 31 gebildet werden, um Potentialschwankungen der p-Wanne 27 infolge des Stromquellenrauschens zu unterdrücken.

Claims (14)

1. Halbleitervorrichtung mit
einem Halbleitersubstrat (21) mit einem in seiner Oberfläche bestimmten aktiven Gebiet,
einer auf der Oberfläche des Halbleitersubstrates (21) zur Abtrennung des aktiven Gebietes gebildeten Trennoxidschicht (22),
einer Wanne (27) eines ersten Leitungstyps (27) im aktiven Gebiet, die von der Oberfläche des Halbleitersubstrates (21) bis in eine vorbestimmte Tiefe im Halbleitersubstrat gebildet ist,
einer ersten dotierten Schicht (34) vom ersten Leitungstyp, die als sich längs der gesamten Fläche des aktiven Gebietes erstreckende vergrabene Schicht an den Boden der Wanne (27) des ersten Leitungstyps (27) angrenzt, und
einer zweiten dotierten Schicht (28) des ersten Leitungstyps, die als sich längs der gesamten Fläche des aktiven Gebietes erstreckende vergrabene Schicht an den Boden der ersten dotierten Schicht (34) des ersten Leitungstyps angrenzt,
dadurch gekennzeichnet, daß die erste dotierte Schicht (34) des ersten Leitungstyps eine höhere Störstellenkonzentration als die Wanne (27) des ersten Leitungstyps aufweist, und daß die Wanne (27), die erste dotierte Schicht (34) und die zweite dotierte Schicht (28) durch Implantation von Störstellen ausgebildet sind.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Wanne (27) des ersten Leitungstyps und die zweite dotierte Schicht (28) des ersten Leitungstyps eine Störstellenkonzentration von 1015 bis 1018/cm3 aufweisen und die erste dotierte Schicht (34) des ersten Leitungstyps eine Störstellenkonzentration von 1016 bis 1022/cm3 aufweist.
3. Halbleitervorrichtung nach Anspruch 1 oder 2, gekennzeichnet durch eine Wanne (29, 30, 31) eines zweiten Leitungstyps mit einer vorbestimmten Dicke, die als vergrabene Schicht so gebildet ist, daß sie den Boden und die äußere seitliche Umfangsfläche der zweiten dotierten Schicht (28) des ersten Leitungstyps, die äußere seitliche Umfangsfläche der Wanne (27) des ersten Leitungstyps und die äußere seitliche Umfangsfläche der ersten dotierten Schicht (34) hoher Konzentration des erste Leitungstyps umschließt.
4. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die Wanne (29, 30, 31) des zweiten Leitungstyps eine Störstellenkonzentration von 1016 bis 1019/cm3 aufweist.
5. Halbleitervorrichtung nach Anspruch 3 oder 4, gekennzeichnet durch eine vergrabene Schicht (40, 41) des ersten Leitungstyps mit einer vorbestimmten Dicke, die mindestens im Gebiet unterhalb der Wanne (29, 30, 31) des zweiten Leitungstyps so gebildet ist, daß sie dem Boden der Wanne (31) des zweiten Leitungstyps benachbart ist.
6. Halbleitervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß die vergrabene Schicht (40, 41) des ersten Leitungstyps eine Störstellenkonzentration von 1016 bis 1022/cm3 aufweist.
7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß im aktiven Gebiet auf der Oberfläche des Halbleitersubstrates (21) eine Speicherzelle (DRAM) gebildet ist.
8. Verfahren zur Herstellung einer Halbleitervorrichtung mit den Schritten:
Bilden einer Trennoxidschicht (22) auf einer Oberfläche eines Halbleitersubstrates (21) zum Abtrennen aktiver Gebiete,
Implantieren von Dotanden eines ersten Leitungstyps in die Oberfläche des Halbleitersubstrates (21) mit einer vorbestimmten Implantationsenergie und einer vorbestimmten Dosis zur Bildung einer zweiten dotierten Schicht (28) eines ersten Leitungstyps mit einer vorbestimmten Dicke in einer vorbestimmten Tiefe längs der gesamten Fläche des aktiven Gebietes,
Implantieren von Dotanden des ersten Leitungstyps mit einer vorbestimmten Implantationsenergie und einer vorbestimmten Dosis, zur Bildung einer ersten dotierten Schicht (34) des ersten Leitungstyps längs der gesamten Fläche des aktiven Gebietes angrenzend an die obere Oberfläche der zweiten dotierten Schicht (28) des ersten Leitungstyps, und
Implantieren von Dotanden des ersten Leitungstyps mit einer Implantationsenergie und einer Dosis, die geringer als diejenige bei der Bildung der ersten dotierten Schicht (34) ist, zur Bildung einer Wanne (27) des ersten Leitungstyps längs der gesamten Fläche des aktiven Gebietes angrenzend an die obere Oberfläche der ersten dotierten Schicht (34) des ersten Leitungstyps.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß der erste Leitungstyp der p-Typ ist, und daß
der Schritt des Bildens der zweiten dotierten Schicht (28) des ersten Leitungstyps durch Implantation von Bor mit einer Implanta­ tionsenergie von 300 keV bis 3 MeV und einer Dosis von 1×1012 bis 1×1016/cm2 ausgeführt wird,
der Schritt des Bildens der ersten dotierten Schicht (34) des ersten Leitungstyps durch Implantation von Bor mit einer Implantationsenergie von 50 keV bis 1 MeV und einer Dosis von 1×1011 bis 1015/cm2 ausgeführt wird
und der Schritt des Bildens der Wanne (27) des ersten Leitungstyps durch Implantation von Bor mit einer Implantationsenergie von 5 bis 100 keV und einer Dosis von 1x1010 bis 1×1015/cm2 ausgeführt wird.
10. Verfahren nach Anspruch 8 oder 9, gekennzeichnet durch einen Schritt des Bildens einer Wanne (29, 30, 31) des zweiten Leitungstyps durch Implantation von Dotanden des zweiten Leitungstyps mit einer vorbestimmten Implantationsenergie und einer vorbestimmten Dosis, so daß der Boden der zweiten dotierten Schicht (28) des ersten Leitungstyps und die äußeren seitlichen Umfangsflächen der zweiten dotierten Schicht (28) des ersten Leitungstyps und die äußeren seitlichen Umfangsflächen der ersten dotierten Schicht (34) des ersten Leitungstyps, die später gebildet werden, umschlossen werden, nach dem Schritt des Bildens der Trennoxidschicht (22) und vor dem Schritt des Bildens der zweiten dotierten Schicht (28) des ersten Leitungstyps.
11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß der Schritt des Bildens der Wanne (29, 30 des zweiten Leitungstyps die Schritte aufweist:
Bilden einer Resistschicht (37) mit einer Öffnung nur in dem Gebiet, in dem die zweite dotierte Schicht (28) des ersten Leitungstyps später zu bilden ist,
Implantieren von Dotanden des zweiten Leitungstyps zur Bildung eines dotierten Gebietes (31) des zweiten Leitungstyps mit einer vorbestimmten Implantationsenergie und einer vorbestimmten Dosis,
Bilden einer Resistschicht (38) mit einer streifenförmigen Öffnung vorbestimmter Breite entlang des Umfangs des dotierten Gebietes (31) des zweiten Leitungstyps,
Implantieren von Dotanden des zweiten Leitungstyps zur Vervollständigung einer Wanne (29, 30, 31) des zweiten Leitungstyps, die die äußeren seitlichen Umfangsflä­ chen der zweiten dotierten Schicht (28) des ersten Leitungstyps und der ersten dotierten Schicht (34) des ersten Leitungstyps, die später gebildet werden, umschließt, mit vorbestimmter Implanta­ tionsenergie und vorbestimmter Dosis.
12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt des Bildens des dotierten Gebietes (31) des zweiten Leitungstyps durch Implantation von Phosphor mit einer Implantations­ energie von 2 bis 6 MeV und einer Dosis von 1×1012 bis 1×1016/cm2 ausgeführt wird und daß der Schritt der Vervollständigung der Wanne (29, 30, 31) des zweiten Leitungstyps durch zwei aufeinanderfolgende Implantationsschritte, durch Implantation von Phosphor mit einer Implantationsenergie von 500 keV bis 3 MeV und einer Dosis von 1×1012 bis 1×1016/cm2 und durch Implantation von Phosphor mit einer Implantationsenergie von 200 keV bis 1 MeV und einer Dosis von 1×1011 bis 1×1015/cm2 ausgeführt wird.
13. Verfahren nach einem der Ansprüche 10 bis 12, gekennzeichnet durch einen Schritt des Implantierens von Dotanden des ersten Leitungstyps mit einer vorbestimmten Implantationsenergie und Dosis zur Bildung einer vergrabenen Schicht (40, 41) des ersten Leitungstyps (40, 41) benachbart zu dem Boden der Wanne (29, 30, 31) des zweiten Leitungstyps nach dem Schritt des Bildens der Trennoxidschicht (22) und vor dem Schritt des Bildens der Wanne (29, 30, 31) des zweiten Leitungstyps.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß der Schritt des Bildens der vergrabenen Schicht (40, 41) des ersten Leitungstyps durch Implantation von Bor mit einer Implantationsenergie von 1 bis 3 MeV und einer Dosis von 1012 bis 1013/cm2 ausgeführt wird.
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2851753B2 (ja) * 1991-10-22 1999-01-27 三菱電機株式会社 半導体装置およびその製造方法
KR0131373B1 (ko) * 1994-06-15 1998-04-15 김주용 반도체 소자의 데이터 출력버퍼
JP3601612B2 (ja) * 1994-09-22 2004-12-15 富士通株式会社 半導体装置及びその製造方法
US5623159A (en) * 1994-10-03 1997-04-22 Motorola, Inc. Integrated circuit isolation structure for suppressing high-frequency cross-talk
US5501993A (en) * 1994-11-22 1996-03-26 Genus, Inc. Method of constructing CMOS vertically modulated wells (VMW) by clustered MeV BILLI (buried implanted layer for lateral isolation) implantation
JPH09270466A (ja) * 1996-04-01 1997-10-14 Mitsubishi Electric Corp 半導体装置及びその製造方法
US5874346A (en) * 1996-05-23 1999-02-23 Advanced Micro Devices, Inc. Subtrench conductor formation with large tilt angle implant
US5767000A (en) * 1996-06-05 1998-06-16 Advanced Micro Devices, Inc. Method of manufacturing subfield conductive layer
KR980006533A (ko) * 1996-06-28 1998-03-30 김주용 반도체 장치 및 그 제조방법
TW362275B (en) * 1996-09-05 1999-06-21 Matsushita Electronics Corp Semiconductor device and method for producing the same
KR100228331B1 (ko) * 1996-12-30 1999-11-01 김영환 반도체 소자의 삼중웰 제조 방법
US6057184A (en) * 1997-03-21 2000-05-02 International Business Machines Corporation Semiconductor device fabrication method using connecting implants
KR100244248B1 (ko) * 1997-04-10 2000-03-02 김영환 반도체 소자의 웰 형성방법
AU8277198A (en) * 1997-06-30 1999-01-19 Symbios, Inc. High dose p+ buried layer structure
US6107672A (en) * 1997-09-04 2000-08-22 Matsushita Electronics Corporation Semiconductor device having a plurality of buried wells
JP3382144B2 (ja) * 1998-01-29 2003-03-04 株式会社東芝 半導体集積回路装置
US6137142A (en) 1998-02-24 2000-10-24 Sun Microsystems, Inc. MOS device structure and method for reducing PN junction leakage
JP2978467B2 (ja) * 1998-03-16 1999-11-15 株式会社日立製作所 半導体集積回路装置の製造方法
KR100265774B1 (ko) * 1998-03-26 2000-09-15 윤종용 반도체 메모리장치의 트리플 웰의 제조방법
US5985705A (en) * 1998-06-30 1999-11-16 Lsi Logic Corporation Low threshold voltage MOS transistor and method of manufacture
KR100300069B1 (ko) * 1999-05-10 2001-09-26 김영환 반도체 소자 및 그 제조방법
US6440805B1 (en) * 2000-02-29 2002-08-27 Mototrola, Inc. Method of forming a semiconductor device with isolation and well regions
US7145191B1 (en) * 2000-03-31 2006-12-05 National Semiconductor Corporation P-channel field-effect transistor with reduced junction capacitance
KR20030096667A (ko) * 2002-06-17 2003-12-31 삼성전자주식회사 반도체 메모리 장치의 정션 캐패시터 형성방법 및 그 구조
US7719054B2 (en) 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
JP2008160078A (ja) * 2006-12-01 2008-07-10 Matsushita Electric Ind Co Ltd 樹脂膜の評価方法および半導体装置の製造方法
JP5519140B2 (ja) * 2008-10-28 2014-06-11 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4424526A (en) * 1981-05-29 1984-01-03 International Business Machines Corporation Structure for collection of ionization-induced excess minority carriers in a semiconductor substrate and method for the fabrication thereof
US4633289A (en) * 1983-09-12 1986-12-30 Hughes Aircraft Company Latch-up immune, multiple retrograde well high density CMOS FET
DE3650186T2 (de) * 1985-01-30 1995-05-24 Toshiba Kawasaki Kk Halbleiteranordnung und Verfahren zu deren Herstellung.
JPH0793282B2 (ja) * 1985-04-15 1995-10-09 株式会社日立製作所 半導体装置の製造方法
KR930010088B1 (ko) * 1985-04-24 1993-10-14 가부시기가이샤 히다찌세이꾸쇼 반도체 기억장치와 그 제조방법
US5148255A (en) * 1985-09-25 1992-09-15 Hitachi, Ltd. Semiconductor memory device
JPS62248247A (ja) * 1986-04-21 1987-10-29 Seiko Epson Corp 半導体装置
JPS63198367A (ja) * 1987-02-13 1988-08-17 Toshiba Corp 半導体装置
US4795716A (en) * 1987-06-19 1989-01-03 General Electric Company Method of making a power IC structure with enhancement and/or CMOS logic
US5260226A (en) * 1987-07-10 1993-11-09 Kabushiki Kaisha Toshiba Semiconductor device having different impurity concentration wells
JP2727552B2 (ja) * 1988-02-29 1998-03-11 ソニー株式会社 半導体装置の製造方法
JPH0279464A (ja) * 1988-09-14 1990-03-20 Mitsubishi Electric Corp 半導体記憶装置およびその製造方法
JPH02123766A (ja) * 1988-11-02 1990-05-11 Mitsubishi Electric Corp 半導体装置
JP3097092B2 (ja) * 1989-04-21 2000-10-10 日本電気株式会社 Ｂｉ―ＣＭＯＳ集積回路およびその製造方法
JPH03138974A (ja) * 1989-10-24 1991-06-13 Toshiba Corp Ｂｉ―ＣＭＯＳ集積回路
US5138420A (en) * 1989-11-24 1992-08-11 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having first and second type field effect transistors separated by a barrier
JP2668141B2 (ja) * 1989-11-29 1997-10-27 三菱電機株式会社 Ｍｉｓ型ｆｅｔ
US5290714A (en) * 1990-01-12 1994-03-01 Hitachi, Ltd. Method of forming semiconductor device including a CMOS structure having double-doped channel regions
JPH04152536A (ja) * 1990-10-16 1992-05-26 Fuji Electric Co Ltd Ｍｉｓ型半導体装置の製造方法

Also Published As

Publication number Publication date
US5401671A (en) 1995-03-28
KR930003325A (ko) 1993-02-24
JPH05129429A (ja) 1993-05-25
KR960015596B1 (ko) 1996-11-18
DE4223272A1 (de) 1993-01-21
US5293060A (en) 1994-03-08
JP2965783B2 (ja) 1999-10-18

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