DE10062728B4

DE10062728B4 - Pegelumsetzerschaltung

Info

Publication number: DE10062728B4
Application number: DE10062728A
Authority: DE
Inventors: Naoaki Kawasaki Naka; Junko Kawasaki Nakamoto
Original assignee: Fujitsu Ltd
Current assignee: Socionext Inc
Priority date: 2000-03-01
Filing date: 2000-12-15
Publication date: 2008-07-24
Anticipated expiration: 2020-12-16
Also published as: JP2001244804A; JP3987262B2; KR20010087131A; US6661274B1; DE10062728A1; KR100686983B1

Abstract

Pegel-Umsetzerschaltung, umfassend:
einen Eingabeanschluß (40);
einen ersten Ausgabeanschluß (46) und einen zweiten Ausgabeanschluß (47), deren jeder ein Differenzsignal ausgibt;
einen ersten Inverter (41) und einen zweiten Inverter (42), von denen jeder entweder ein Bezugspotential (VSS) oder ein erstes Stromversorgungspotential (VDL) ausgibt, basierend auf dem Potential des von dem Eingabeanschluß empfangenen Eingabesignals, wobei der erste Inverter (41) und der zweite Inverter (42) seriell verbunden sind;
einen ersten N-kanaligen Feldeffekttransistor (N1), dessen Gate mit dem Ausgang des ersten Inverters verbunden ist und welcher das Bezugspotential ausgibt, wenn der erste Inverter (41) das erste Stromversorgungspotential (VDL) ausgegeben hat;
einen ersten P-kanaligen Feldeffekttransistor (P1), welcher das Bezugspotential empfängt, das durch den ersten N-kanaligen Feldeffekttransistor (N1) ausgegeben worden ist, und ein zweites Stromversorgungspotential (VDH) an den ersten Ausgabeanschluß (46) ausgibt;
einen zweiten N-kanaligen Feldeffekttransistor (N2), dessen Gate mit dem Ausgang des ersten Inverters verbunden ist und welcher das Bezugspotential...

Description

TECHNISCHES GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft eine Pegelumsetzerschaltung, und insbesondere eine Differenzsignalausgabepegel-Umsetzerschaltung, welche ein Differenzsignal ausgibt.
HINTERGRUND DER ERFINDUNG
In letzter Zeit macht die Prozeßtechnologie Fortschritte, und dadurch gibt es viele Fälle, bei denen Signale unterschiedlichen Potentials gehandhabt werden müssen oder bei denen ein Differenzsignal verwendet wird, um die Ausbreitung eines Hochgeschwindigkeitssignals zu veranlassen. Aus diesem Grund werden sowohl eine Differenzsignalausgabeschaltung als auch eine Pegelumsetzerschaltung verlangt. Wenn jedoch diese Schaltkreise mit aufgenommen werden, dann wächst der Schaltungsmaßstab an. Wenn viele Schaltungen synchron mit einem Zeittaktsignal betrieben werden, dann ist es erwünscht, daß ein Zeitversatz zwischen diesen Schaltungen so klein wie möglich ist. Um den Zeitversatz klein zu halten, muß der Schaltungsmaßstab so klein wie möglich gemacht werden, um eine Ausbreitungsverzögerungszeit der Schaltung selbst klein zu halten.
1 ist ein Schaltungsdiagramm, welches eine Konstruktion einer herkömmlichen Differenzsignal-Ausgabeschaltung zeigt, die eine CMOS-Schaltung umfaßt. Diese Differenzsignal-Ausgabeschaltung umfaßt vier Inverter 11, 12, 13 und 14, sowie eine Durchgangsschaltung 15.
Der erste Inverter 11 verwendet ein Signal von einem Eingabeanschluß 10 als Eingabesignal. Ein von dem ersten Inverter 11 ausgegebenes Signal wird in den zweiten Inverter 12 und in den dritten Inverter 13 eingegeben. Ein Ausgabesignal des zweiten Inverters 12 wird über die Durchgangsschaltung 15 an einen ersten Ausgabeanschluß 16 ausgegeben. Ein von dem dritten Inverter 13 ausgegebenes Signal wird in den vierten Inverter 14 eingegeben. Ein Ausgabesignal des vierten Inverters 14 wird an einen zweiten Ausgabeanschluß 17 ausgegeben.
Wenn der Potentialpegel des Eingabesignals relativ niedrig ist (nachstehend als L-Pegel bezeichnet), dann nimmt das Ausgabepotential des ersten Inverters 11 einen relativ hohen Potentialpegel an (nachstehend als H-Pegel bezeichnet). Die Ausgabepotentiale des zweiten Inverters 12 und des dritten Inverters 13 nehmen beide einen L-Pegel an. Weiter wird der Potentialpegel des vierten Inverters 14 ein H-Pegel. Demnach werden der Ausgabepotentialpegel des ersten Ausgabeanschlusses 16 bzw. der Ausgabepotentialpegel des zweiten Ausgabeanschlusses 17 jeweils ein L-Pegel bzw. ein H-Pegel. Wenn andererseits das Eingabesignal einen H-Pegel hat, dann werden die Ausgabepotentialpegel umgekehrt zu dem oben beschriebenen Fall. Demnach geht das Signal von dem Eingabeanschluß 10 zu den Ausgabeanschlüssen 16 und 17 durch ein dreistufiges Logikelement oder Transistorbauteil.
2 ist ein Schaltungsdiagramm, welches eine andere Konstruktion der herkömmlichen Differenzsignalausgabeschaltung zeigt, welche eine CMOS-Schaltung umfaßt. Diese Differenzsignalausgabeschaltung umfaßt vier Inverter 21, 22, 23 und 24, zwei N-kanalige MOS-Transistoren (nachstehend als NMOS-Transistor bezeichnet) Q1 und Q2, sowie zwei P-kanalige MOS-Transistoren (nachstehend als PMOS-Transistor bezeichnet) Q3 und Q4.
Ein Eingabesignal wird über einen Eingabeanschluß 20 in den ersten Inverter 21 eingegeben. Eine Signalausgabe von dem ersten Inverter 21 wird in den zweiten Inverter 22 und in den dritten Inverter 23 eingegeben, und sie wird auch in die Gates des zweiten NMOS-Transistors Q2 und des zweiten PMOS-Transistors Q4 vom Sourcefolgertyp eingegeben. Die Source des zweiten NMOS-Transistors Q2 und diejenige des zweiten PMOS-Transistors Q4 sind zusammen mit einem Ausgabeanschluß des zweiten Inverters 22 mit einem ersten Ausgabeanschluß 26 verbunden.
Eine Signalausgabe von dem dritten Inverter 23 wird in den vierten Inverter 24 eingegeben, und sie wird auch in die Gates des ersten NMOS-Transistors Q1 und des ersten PMOS-Transistors Q3 vom Sourcefolgertyp eingegeben. Die Sources des ersten NMOS-Transistors Q1 und des ersten PMOS-Transistors Q3 sind zusammen mit einem Ausgabeanschluß des vierten Inverters 24 mit einem zweiten Ausgabeanschluß 27 verbunden.
Wenn das Eingabesignal einen L-Pegel aufweist, dann nimmt das Ausgabepotential des ersten Inverters 21 einen H- Pegel an. Deshalb nimmt das Ausgabepotential des zweiten Inverters 22 einen L-Pegel an, und demnach wird an den ersten Ausgabeanschluß 26 ein Signal mit einem L-Pegel ausgegeben. Weiter wird der NMOS-Transistor Q1 eingeschaltet, und dadurch wird der Potentialpegel des zweiten Ausgabeanschlusses 27 ein H-Pegel. Wenn andererseits das Eingabesignal einen H-Pegel hat, dann nimmt das Ausgabepotential des ersten Inverters 21 einen L-Pegel an. Der Ausgabepegel wird durch den zweiten Inverter 22 invertiert; deshalb wird der Potentialpegel des ersten Ausgabeanschlusses 26 ein H-Pegel. Weiter wird der PMOS-Transistor Q3 eingeschaltet, und dadurch wird der Potentialpegel des zweiten Ausgabeanschlusses 27 ein L-Pegel. Dementsprechend geht das Signal von dem Eingabeanschluß 20 zu den Ausgabeanschlüssen 26 und 27 durch ein zweistufiges Logikelement oder Transistorbauteil.
3 ist ein Schaltungsdiagramm, welches eine Konstruktion einer herkömmlichen, eine CMOS-Schaltung umfassenden Pegelumsetzerschaltung zeigt. Diese Pegelumsetzerschaltung umfaßt zwei Inverter 31 und 32, zwei NMOS-Transistoren Q5 und Q6 und zwei PMOS-Transistoren Q7 und Q8.
Ein Eingabesignal wird über einen Eingabeanschluß 30 in den ersten Inverter 31 eingegeben. Eine Signalausgabe von dem ersten Inverter 31 wird in den zweiten Inverter 32 eingegeben, und sie wird auch in das Gate des ersten NMOS-Transistors Q5 eingegeben. Weiter wird eine Signalausgabe von dem zweiten Inverter 32 in das Gate des zweiten NMOS-Transistors Q6 eingegeben. Die Inverter 31 und 32 geben beide entweder ein Bezugspotential VSS oder ein erstes Stromversorgungspotential VDL aus.
Der Drain des ersten NMOS-Transistors Q5 und der Drain des ersten PMOS-Transistors Q7 sind miteinander verbunden, und der den oben genannten beiden Transistoren gemeinsame Drain ist mit dem Gate des zweiten PMOS-Transistors Q8 verbunden. Weiter sind der Drain des zweiten PMOS-Transistors Q8 und der Drain des zweiten NMOS-Transistors Q6 miteinander verbunden, und der den oben genannten beiden Transistoren gemeinsame Drain ist mit dem Gate des ersten PMOS-Transistors Q7 verbunden, und er ist ferner mit dem Ausgabeanschluß 36 verbunden. Das Sourcepotential der NMOS-Transistoren Q5 und Q6 ist das Bezugspotential VSS. Und das Sourcepotential der PMOS-Transistoren Q7 und Q8 ist das zweite Stromversorgungspotential VDH.
Wenn das Eingabesignal einen L-Pegel hat, dann nimmt das Ausgabepotential des ersten Inverters 31 einen H-Pegel an. Deshalb wird der NMOS-Transistor Q5 eingeschaltet, und dadurch wird der zweite PMOS-Transistor Q8 eingeschaltet. Demgemäß wird ein Signal mit H-Pegel in den Ausgabeanschluß 36 eingegeben. Wenn andererseits ein Eingabesignal einen H-Pegel hat, dann nimmt das Ausgabepotential des ersten Inverters 31 einen L-Pegel an; deshalb nimmt das Ausgabepotential des zweiten Inverters 32 einen H-Pegel an. Dadurch wird der zweite NMOS-Transistor Q6 eingeschaltet; demnach wird an den Ausgabeanschluß 36 ein Signal mit einem L-Pegel ausgegeben. Dementsprechend geht das Signal von dem Eingabeanschluß 30 zu dem Ausgabeanschluß 32 durch ein dreistufiges Logikelement oder Transistorbauteils.
Wenn die in 1 gezeigte Differenzsignalausgabeschaltung und die in 3 gezeigte Pegelumsetzerschaltung kombiniert werden, dann geht ein Signal durch drei Stufen in der Differenzsignalausgabeschaltung, und durch drei Stufen in der Pegelumsetzerschaltung. D. h., das Signal geht insgesamt von dem Eingabeanschluß 10 zu dem Ausgabeanschluß 36 durch sechs Stufen von Logikelementen oder Transistorbauteilen. Wenn andererseits die in 2 gezeigte Differenzsignalausgabeschaltung und die in 3 gezeigte Pegelumsetzerschaltung kombiniert werden, dann geht ein Signal durch zwei Stufen in der Differenzsignalausgabeschaltung und durch drei Stufen in der Pegelumsetzerschaltung. D. h., das Signal geht insgesamt von dem Eingabeanschluß 20 zu dem Ausgabeanschluß 36 durch fünf Stufen von Logikelementen oder Transistorbauteilen.
Um die Ausbreitungsverzögerungszeit der Schaltung klein zu machen, und auch um den Zeitversatz zwischen einer Vielzahl von Schaltungen so klein wie möglich zu machen, ist es erwünscht, die Anzahl der Stufen von Logikelementen oder Transistorbauteilen, durch die ein Signal in der Differenzsignalausgabeschaltung und der Pegelumsetzerschaltung hindurchgeht, zu reduzieren.
Aus der US 5 870 348 A ist ein Pegelkonverter bekannt, der ein Signal, das von einem Reihendecodierer ausgesendet wird, in wechselseitig komplementäre Logiksignale mit hoher Spannung und negativem Signal konvertiert.
ZUSAMMENFASSUNG DER ERFINDUNG
Es ist eine Aufgabe der vorliegenden Erfindung, eine Pegelumsetzerschaltung zu schaffen, die sowohl Funktionen der Differenzsignalausgabeschaltung als auch des Pegelumsetzers hat, und die die Anzahl der Stufen von Logikelemen ten oder Transistorbauteilen, durch die ein Signal hindurchgeht, reduziert.
Diese Aufgabe ist durch die Merkmale des Anspruchs 1 gelöst.
Wenn ein Eingabesignal mit einem H-Pegel eingegeben wird, dann wird von dem Logikelement das Bezugspotential VSS ausgegeben, und sodann wird dessen Potentialpegel invertiert, so daß er zu einem ersten Stromversorgungspotential VDL wird. Ferner wird ein dritter N-kanaliger Feldeffekttransistor durch das erste Stromversorgungspotential VDL so getrieben, daß ein Bezugspotential VSS an den ersten Ausgabeanschluß ausgegeben wird. Weiter wird ein vierter N-kanaliger Feldeffekttransistor durch ein invertiertes Potential der Ausgabe des Logikelementes getrieben, und ferner wird ein zweiter P-kanaliger Feldeffekttransistor durch die Ausgabe des vierten N-kanaligen Feldeffekttransistors so getrieben, daß das erste Stromversorgungspotential VDH an den zweiten Ausgabeanschluß ausgegeben wird.
Gemäß der vorliegenden Erfindung ist die Anzahl der Stufen von Logikelementen oder Transistorbauteilen in einem Signalausbreitungsweg von dem Eingabeanschluß zu den Ausgabeanschlüssen der Differenzsignalausgabepegel-Umsetzerschaltung gleich zwei oder drei, wenn das Eingabesignal einen L-Pegel hat, und gleich drei oder vier, wenn das Eingabesignal einen H-Pegel hat.
Andere Aufgaben und Merkmale dieser Erfindung werden aus der folgenden Beschreibung mit Bezug auf die beigefügten Zeichnungen offenbar.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist ein Schaltungsdiagramm, welches eine Konstruktion einer herkömmlichen Differenzsignalausgabeschaltung zeigt;
2 ist ein Schaltungsdiagramm, welches eine andere Konstruktion der herkömmlichen Differenzsignalausgabeschaltung zeigt;
3 ist ein Schaltungsdiagramm, welches eine Konstruktion einer herkömmlichen Pegelumsetzerschaltung zeigt;
4 ist ein Schaltungsdiagramm, welches eine Differenzsignalausgabepegel-Umsetzerschaltung gemäß einer ersten Ausgestaltung der vorliegenden Erfindung zeigt;
5 ist ein Schaltungsdiagramm, welches ein Abwandlungsbeispiel der ersten Ausgestaltung zeigt;
6 ist ein Schaltungsdiagramm, welches eine Differenzsignalausgabepegel-Umsetzerschaltung gemäß einer zweiten Ausgestaltung der vorliegenden Erfindung zeigt;
7 ist ein Schaltungsdiagramm, welches ein Abwandlungsbeispiel der zweiten Ausgestaltung zeigt;
8 ist ein Schaltungsdiagramm, welches eine Differenzsignalausgabepegel-Umsetzerschaltung gemäß einer dritten Ausgestaltung der vorliegenden Erfindung zeigt; und
9 ist ein Schaltungsdiagramm, welches ein Abwandlungsbeispiel der dritten Ausgestaltung zeigt.
BESCHREIBUNG DER BEVORZUGTEN AUSGESTALTUNGEN
Drei bevorzugte Ausgestaltungen der Differenzsignalausgabepegel-Umsetzerschaltung gemäß dieser Erfindung werden unten mit Bezug auf die beigefügten Zeichnungen beschrieben.
4 ist ein Schaltungsdiagramm, welches eine Differenzsignalausgabepegel-Umsetzerschaltung gemäß einer ersten Ausgestaltung der vorliegenden Erfindung zeigt. Diese Differenzsignalausgabepegel-Umsetzerschaltung umfaßt zwei Inverter 41 und 42, vier NMOS-Transistoren N1, N2, N3 und N4 sowie vier PMOS-Transistoren P1, P2, P3 und P4.
Der erste Inverter 41 hat einen Eingabeanschluß, welcher mit dem Eingabeanschluß 40 der Gesamtheit der Differenzsignalausgabepegel-Umsetzerschaltung verbunden ist, und er gibt entweder ein Bezugspotential VSS oder ein erstes Stromversorgungspotential VDL entsprechend einem Eingabesignal aus. Insbesondere ist der erste Inverter 41 einem mit dem Eingabeanschluß 40 verbundenen Logikelement äquivalent. Ein Ausgabeanschluß des ersten Inverters 41 ist mit dem Gate des ersten NMOS-Transistors N1 verbunden.
Ein Sourcepotential des ersten NMOS-Transistors N1 ist ein Bezugspotential VSS. Der Drain des ersten NMOS-Transi stors N1 ist mit dem Drain des dritten PMOS-Transistors P3 und mit dem Gate des ersten PMOS-Transistors P1 verbunden. Jedes Sourcepotential des ersten PMOS-Transistors P1 und des dritten PMOS-Transistors P3 ist ein zweites Stromversorgungspotential VDH.
Das Gate des dritten PMOS-Transistors P3 ist mit dem Drain des ersten PMOS-Transistors P1 und dem Drain des dritten NMOS-Transistors N3 gemeinsam verbunden, und es ist auch mit einem ersten Ausgabeanschluß 46 verbunden. Ein Sourcepotential des dritten NMOS-Transistors N3 ist ein Bezugspotential VSS. Das Gate des dritten NMOS-Transistors N3 ist mit einem Ausgabeanschluß des zweiten Inverters 42 verbunden.
Weiter ist der Ausgabeanschluß des ersten Inverters 41 mit einem Eingabeanschluß des zweiten Inverters 42 verbunden. Der zweite Inverter 42 gibt entweder ein Bezugspotential VSS oder ein erstes Stromversorgungspotential VDL entsprechend einem Ausgabepotentialpegel des ersten Inverters 41 aus. Der Ausgabeanschluß des zweiten Inverters 42 ist mit dem Gate des vierten NMOS-Transistors N4 verbunden.
Ein Sourcepotential des vierten NMOS-Transistors N4 ist ein Bezugspotential VSS. Der Drain des vierten NMOS-Transistors N4 ist mit dem Drain des vierten PMOS-Transistors P4 und dem Gate des zweiten PMOS-Transistors 22 verbunden. Jedes Sourcepotential des zweiten PMOS-Transistors 22 und des vierten PMOS-Transistors 24 ist ein zweites Stromversorgungspotential VDH.
Das Gate des vierten PMOS-Transistors 24 ist mit dem Drain des zweiten PMOS-Transistors P2 und dem Drain des zweiten NMOS-Transistors N2 gemeinsam verbunden, und es ist auch mit einem zweiten Ausgabeanschluß 47 verbunden. Ein Sourcepotential des zweiten NMOS-Transistors N2 ist ein Bezugspotential VSS. Das Gate des zweiten NMOS-Transistors N2 ist mit dem Ausgabeanschluß des zweiten Inverters 41 verbunden.
Als nächstes wird der Betrieb der Differenzsignalausgabepegel-Umsetzerschaltung gemäß dieser ersten Ausgestaltung erläutert. Wenn der Potentialpegel des Eingabesignals ein L-Pegel ist, dann wird der jeweilige Ausgabepotentialpegel des ersten Inverters 41 bzw. des zweiten Inverters 42 das erste Stromversorgungspotential VDL bzw. ein Bezugspotential VSS. Deshalb kommt der erste NMOS-Transistor N1 in den EIN-Zustand; als Ergebnis wird der Potentialpegel der Drainausgabe des NMOS-Transistors N1 ein Bezugspotential VSS.
So kommt der erste PMOS-Transistor 21 in einen EIN-Zustand und sodann wird der Potentialpegel des ersten Ausgabeanschlusses ein zweites Stromversorgungspotential VDH. In diesem Fall kommen der dritte PMOS-Transistor P3 und der dritte NMOS-Transistor N3 beide in einen AUS-Zustand, und dadurch ist es möglich, zu verhindern, daß ein Durchgangsstrom zwischen einem beaufschlagten Anschluß des zweiten Stromversorgungspotentials VDH und einem beaufschlagten Anschluß des Bezugspotentials VSS fließt.
Darüber hinaus kommt der zweite NMOS-Transistor N2 in einen EIN-Zustand, und sodann wird ein Potentialpegel der Drainausgabe, d. h. ein Potentialpegel des zweiten Ausgabeanschlusses 47 ein Bezugspotential VSS. In diesem Fall kommt der vierte PMOS-Transistor P4 in einen EIN-Zustand, und dadurch kommt der zweite PMOS-Transistor P2 in einen AUS-Zustand. Ferner kommt auch der vierte NMOS-Transistor N4 in einen AUS-Zustand, und dadurch ist es möglich, zu verhindern, daß ein Durchgangsstrom zwischen einem beaufschlagten Anschluß des zweiten Stromversorgungspotentials VDH und einem beaufschlagten Anschluß des Bezugspotentials VSS fließt.
Allerdings besteht in diesem Fall jeder Schwellenwert des ersten NMOS-Transistors N1 und des zweiten NMOS-Transistors N2 in einem Bereich zwischen dem Bezugspotential VSS und dem ersten Stromversorgungspotential VDL.
Wenn andererseits der Potentialpegel des Eingabesignals ein H-Pegel ist, dann wird jeder Ausgabepotentialpegel des ersten Inverters 41 bzw. des zweiten Inverters 42 jeweils ein Bezugspotential VSS bzw. das erste Stromversorgungspotential VDL. Deshalb kommt der dritte NMOS-Transistor N3 in einen EIN-Zustand; als Ergebnis wird ein Potentialpegel der Drainausgabe, d. h. ein Potentialpegel des ersten Ausgabeanschlusses 46 ein Bezugspotential VSS. In diesem Fall kommt der dritte PMOS-Transistor P3 in einen EIN-Zustand, und dadurch kommt der erste PMOS-Transistor P1 in einen AUS-Zustand. Darüber hinaus kommt auch der erste NMOS-Transistor N1 in einen AUS-Zustand, und dadurch ist es möglich, zu verhindern, daß ein Durchgangsstrom zwischen einem beaufschlagten Anschluß des zweiten Stromversorgungspotentials VDH und einem beaufschlagten Anschluß des Bezugspotentials VSS fließt.
Weiter kommt der vierte NMOS-Transistor N4 in einen EIN-Zustand, und sodann wird ein Potentialpegel der Drainausgabe ein Bezugspotential VSS. Der zweite PMOS-Transistor P2 kommt demnach in einen EIN-Zustand, und dadurch wird ein Potentialpegel des zweiten Ausgabeanschlusses 47 ein zweites Stromversorgungspotential VDH. In diesem Fall kommen der vierte PMOS-Transistor P4 und der zweite NMOS-Transistor N2 beide in einen AUS-Zustand, und dadurch ist es möglich, zu verhindern, daß ein Durchgangsstrom zwischen einem beaufschlagten Anschluß des zweiten Stromversorgungspotentials VDH und einem beaufschlagten Anschluß des Bezugspotentials VSS fließt.
Allerdings besteht in diesem Fall jeder Schwellenwert des ersten NMOS-Transistors N1, des zweiten NMOS-Transistors N2, des dritten NMOS-Transistors N3 und des vierten NMOS-Transistors N4 in einem Bereich zwischen dem Bezugspotential VSS und dem ersten Stromversorgungspotential VDL. In dem ersten Inverter 41 und in dem zweiten Inverter 42 wird verhindert, daß ein Durchgangsstrom zwischen einem beaufschlagten Anschluß des ersten Stromversorgungspotentials VDL und einem beaufschlagten Anschluß des Bezugspotentials VSS fließt.
Gemäß der ersten Ausgestaltung beträgt die Anzahl der Stufen von Logikelementen oder Transistorbauteilen in einem Signalausbreitungsweg von dem Eingabeanschluß 40 zu den Ausgabeanschlüssen 46 und 47 gleich zwei oder drei Stufen, wenn das Eingabesignal gleich L ist, und sie beträgt drei oder vier Stufen, wenn das Eingabesignal gleich H ist. Deshalb ist die Anzahl von Stufen reduziert, wenn man sie mit dem herkömmlichen Fall vergleicht. Als Ergebnis wird der Schaltungsmaßstab reduziert, und auch die Ausbreitungsverzögerungszeit der Schaltung selbst wird kurz. Weiter hat die Differenzsignalausgabepegel-Umsetzerschaltung eine einfache Konstruktion, wenn man sie mit der herkömmlichen Schaltung vergleicht. Deshalb wird eine Phasendifferenz zwischen Differenzsignalen klein. Zusätzlich fließt kein Durchgangsstrom; deshalb ist es möglich, einen Stromverbrauch zu reduzieren.
Demzufolge kann die Differenzsignalausgabepegel-Umsetzerschaltung dieser Erfindung wirksam bei einer LSI Hochgeschwindigkeitseingabe-/Ausgabeschaltung, als eine Schnittstelle zwischen internen und externen Busleitungen, wie etwa einem Server oder Austauscher, als Schnittstellenschaltung zwischen einer Optikvorrichtung für eine optische Kommunikation und einem LSI usw. verwendet werden.
5 zeigt eine Abwandlung der ersten Ausgestaltung. Die in 5 gezeigte Differenzsignalausgabepegel-Umsetzerschaltung ist von der in 4 gezeigten Schaltung in den folgenden beiden Punkten verschieden.

1) Anstelle des dritten PMOS-Transistors 23 ist ein fünfter PMOS-Transistor 25 vorgesehen. Bei diesem fünften PMOS-Transistor 25 ist das Sourcepotential ein zweites Stromversorgungspotential VDH, und dabei ist jeweils ein Gate bzw. ein Drain mit dem Gate bzw. dem Drain des ersten NMOS-Transistors N1 verbunden.
2) Anstelle des vierten PMOS-Transistors 24 ist ein sechster PMOS-Transistor 26 vorgesehen. Bei diesem sechsten PMOS-Transistor P6 ist das Sourcepotential ein zweites Stromversorgungspotential VDH, und dabei ist ein Gate bzw. ein Drain jeweils mit dem Gate bzw. dem Drain des vierten NMOS-Transistors N4 verbunden. Vorzugsweise haben der fünfte PMOS-Transistor P5 und der sechste PMOS-Transistor P6 eine Schwellenwertspannung derart, daß kaum ein Strom fließt, außer wenn sie eingeschaltet sind oder sogar auch dann, wenn sie eingeschaltet sind in dem Fall, in welchem ihr Potential das erste Stromversorgungspotential VDL ist.

Die in 5 gezeigte Schaltung führt die gleiche Operation aus wie die in 4 gezeigte Schaltung. Allerdings wird bei der in 5 gezeigten Differenzsignalausgabepegel-Umsetzerschaltung jedes Ausgabepotential des ersten Ausgabeanschlusses 46 und des zweiten Ausgabeanschlusses 47 nicht zu dem Vorstufentransistor rückgeführt. Deshalb wird die Betriebsgeschwindigkeit eine hohe Geschwindigkeit, verglichen mit der in 4 gezeigten Schaltung. Insbesondere ist die in 5 gezeigte Schaltung wirksam bei einer Vorrichtung für höhere Geschwindigkeit verwendbar.
6 ist ein Schaltungsdiagramm, welches eine Konstruktion einer Differenzsignalausgabepegel-Umsetzerschaltung gemäß einer zweiten Ausgestaltung der vorliegenden Erfindung zeigt. Diese Differenzsignalausgabepegel-Umsetzerschaltung ist von der in 4 gezeigten Schaltung in den folgenden acht Punkten verschieden.

1) Ein dritter Inverter 43 ist mit dem Ausgabeanschluß des ersten Inverters 41 verbunden.
2) Ein vierter Inverter 44 ist mit dem Ausgabeanschluß des zweiten Inverters 42 verbunden. Der dritte Inverter 43 und der vierte Inverter 44 geben ein erstes Stromversorgungspotential VDL oder ein Bezugspotential VSS aus.
3) Der Gateanschluß des dritten NMOS-Transistors N3 ist nicht mit dem Ausgabeanschluß des zweiten Inverters 42 verbunden, sondern ist mit einem Ausgabeanschluß des dritten Inverter 43 verbunden.
4) Der Gateanschluß des zweiten NMOS-Transistors N2 ist nicht mit dem Ausgabeanschluß des ersten Inverters 41 verbunden, sondern ist mit einem Ausgabeanschluß des vierten Inverters 44 verbunden
5) Ein fünfter NMOS-Transistor N5 ist vorgesehen, dessen Drainpotential ein zweites Stromversorgungspotential VDH ist, und bei welchem ein Gateanschluß bzw. ein Sourceanschluß jeweils mit dem Ausgabeanschluß des dritten Inverters 43 bzw. dem zweiten Ausgabeanschluß 47 verbunden sind.
6) Es ist ein sechster NMOS-Transistor N6 vorgesehen, dessen Drainpotential ein zweites Stromversorgungspotential VDH ist, und bei welchem ein Gateanschluß bzw. ein Sourceanschluß jeweils mit dem Ausgabeanschluß des vierten Inverters 44 bzw. dem ersten Ausgabeanschluß 46 verbunden sind.
7) Es ist ein siebter PMOS-Transistor P7 vorgesehen, dessen Drainpotential ein Bezugspotential VSS ist, und bei welchem ein Gateanschluß bzw. ein Sourceanschluß jeweils mit dem Drainanschluß des ersten NMOS-Transistors N1 bzw. dem zweiten Ausgabeanschluß 47 verbunden sind.
8) Es ist ein achter PMOS-Transistor P8 vorgesehen, dessen Drainpotential ein Bezugspotential VSS ist, und bei welchem ein Gateanschluß bzw. ein Sourceanschluß jeweils mit dem Drainanschluß des fünften NMOS-Transistors N4 bzw. dem ersten Ausgabeanschluß 46 verbunden sind.

Die übrige Konstruktion ist die gleiche wie bei der oben beschriebenen ersten Ausgestaltung. Es werden die gleichen Bezugszeichen verwendet, um die gleiche Konstruktion wie bei der ersten Ausgestaltung zu bezeichnen, und Einzelheiten sind fortgelassen worden, um eine sich überschneidende Erläuterung zu vermeiden.
Als nächstes wird der Betrieb der Differenzsignalausgabepegel-Umsetzerschaltung gemäß der zweiten Ausgestaltung erläutert. Wenn der Potentialpegel des Eingabesignals ein L-Pegel ist, dann wird der Ausgabepotentialpegel des ersten Inverters 41 das erste Stromversorgungspotential VDL. Deshalb kommt der erste NMOS-Transistor in einen EIN-Zustand, der Potentialpegel seiner Drainausgabe wird das Bezugspotential VSS. Demzufolge kommt der PMOS-Transistor P1 in den EIN-Zustand, und der Potentialpegel des ersten Ausgabeanschlusses 46 wird das zweite Stromversorgungspotential VDH. Ferner kommt der siebte PMOS-Transistor P7 in den EIN-Zustand; deshalb wird der Potentialpegel seiner Sourceausgabe, d. h. der Potentialpegel des zweiten Ausgabeanschlusses 47 das Bezugspotential VSS.
In diesem Fall kommt der dritte PMOS-Transistor P3 in den AUS-Zustand. Der Ausgabepotentialpegel des dritten Inverters 43 wird das Bezugspotential VSS. Deshalb kommen der dritte NMOS-Transistor N3 und der fünfte NMOS-Transistor N5 beide in den AUS-Zustand. Weiter kommt der vierte PMOS-Transistor P4 in den EIN-Zustand; und dadurch kommen der zweite PMOS-Transistor P2 und der achte PMOS-Transistor P8 in den AUS-Zustand. Zusätzlich kommt auch der vierte NMOS-Transistor N4 in den AUS-Zustand. Wodurch es möglich ist, zu verhindern, daß ein Durchgangsstrom zwischen einem beaufschlagten Anschluß des zweiten Stromversorgungspotentials VDH und einem beaufschlagten Anschluß des Bezugspotentials VSS fließt.
Wenn andererseits der Potentialpegel des Eingangssignals gleich H ist, dann wird jeder Ausgabepotentialpegel des ersten Inverters 41 bzw. des dritten Inverters 43 jeweils das Bezugspotential VSS bzw. das erste Stromversorgungspotential VDL. Deshalb kommt der dritte NMOS-Transistor N3 in den EIN-Zustand; als Ergebnis wird ein Potentialpegel von dessen Drainausgabe, d. h. ein Potentialpegel des ersten Ausgabeanschlusses 46, das Bezugspotential VSS. Weiter kommt auch der fünfte NMOS-Transistor N5 in den EIN-Zustand. Deshalb wird der Potentialpegel von dessen Sourceausgabe, d. h. ein Potentialpegel des zweiten Ausgabeanschlusses 47, ein zweites Stromversorgungspotential VDH.
In diesem Fall kommt der dritte PMOS-Transistor P3 in den EIN-Zustand, und dadurch kommen der erste PMOS-Transistor P1 und der siebte PMOS-Transistor P7 in den AUS-Zustand. Ferner kommt der erste NMOS-Transistor N1 in den AUS-Zustand. Außerdem kommt der vierte PMOS-Transistor P4 in den AUS-Zustand. Weiter wird das Ausgabepotential des vierten Inverters 44 das Bezugspotential VSS. Deshalb kommen der zweite NMOS-Transistor N2 und der sechste NMOS- Transistor N6 in den AUS-Zustand. Wodurch es möglich ist, zu verhindern, daß ein Durchgangsstrom zwischen einem beaufschlagten Anschluß des zweiten Stromversorgungspotentials VDH und einem beaufschlagten Anschluß des Bezugspotentials VSS fließt.
In diesem Fall besteht jedoch ein Schwellenwert des fünften NMOS-Transistors N5 in einem Bereich zwischen dem zweiten Stromversorgungspotential VDH und dem ersten Stromversorgungspotential VDL. Bei dem dritten Inverter 43 und dem vierten Inverter 44 wird verhindert, daß ein Durchgangsstrom zwischen einem beaufschlagten Anschluß des ersten Stromversorgungspotentials VDL und einem beaufschlagten Anschluß des Bezugspotentials VSS fließt.
Gemäß der zweiten Ausgestaltung ist die Anzahl der Stufen von Logikelementen oder Transistorbauteilen in einem Signalausbreitungsweg von dem Eingabeanschluß 40 zu den Ausgabeanschlüssen 46 und 47 gleich drei, und zwar in jedem Falle, ob das Eingabesignal nun einen L- oder einen H-Pegel aufweist. Deshalb ist die Anzahl der Stufen im Vergleich mit dem herkömmlichen Fall reduziert. Als Ergebnis ist der Schaltungsmaßstab reduziert, und auch die Ausbreitungsverzögerungszeit der Schaltung selbst wird kurz. Darüber hinaus hat die Differenzsignalausgabepegel-Umsetzerschaltung eine einfache Konstruktion, verglichen mit der herkömmlichen Schaltung. Deshalb wird die Phasendifferenz zwischen Differenzsignalen klein. Zusätzlich fließt kein Durchgangsstrom; deshalb ist es möglich, einen Stromverbrauch zu reduzieren.
Demnach ist die Differenzsignalausgabepegel-Umsetzerschaltung der zweiten Ausgestaltung wirksam bei einer LSI Hochgeschwindigkeitseingabe-/Ausgabeschaltung, als eine Schnittstelle zwischen internen und externen Busleitungen, wie etwa einem Server oder Austauscher, als eine Schnittstellenschaltung zwischen einer Optikvorrichtung für eine optische Kommunikation und einem LSI usw. verwendbar.
7 zeigt eine Abwandlung der zweiten Ausgestaltung. Die Beziehung zwischen einer Differenzsignalausgabepegel-Umsetzerschaltung, wie sie in 7 gezeigt ist, und der in 6 gezeigten Schaltung ist die gleiche wie die Beziehung zwischen der in 5 gezeigten Schaltung des Abwandlungsbeispieles und der in 4 gezeigten Schaltung in der oben beschriebenen ersten Ausgestaltung. Mehr im einzelnen ist die Schaltung anstelle des dritten PMOS-Transistors P3 und des vierten PMOS-Transistors 24 mit einem fünften PMOS-Transistor 25 und einem sechsten PMOS-Transistor P6 ausgestattet.
Die in 7 gezeigte Schaltung führt die gleiche Operation aus wie die in 6 gezeigte Schaltung. Allerdings wird bei der Differenzsignalausgabepegel-Umsetzerschaltung, die in 7 gezeigt ist, jedes Ausgabepotential des ersten Ausgabeanschlusses 46 und des zweiten Ausgabeanschlusses 47 nicht zu dem Vorstufentransistor rückgeführt. Deshalb wird die Betriebsgeschwindigkeit im Vergleich zu der in 6 gezeigten Schaltung hoch. Insbesondere ist die in 7 gezeigte Schaltung wirksam bei einer Vorrichtung für eine höhere Geschwindigkeit verwendbar.
8 ist ein Schaltungsdiagramm, welches eine Konstruktion einer Differenzsignalausgabepegel-Umsetzerschaltung gemäß einer dritten Ausgestaltung der vorliegenden Erfindung zeigt. Diese Differenzsignalausgabepegel-Umsetzerschaltung ist von der in 4 gezeigten Schaltung in den folgenden vier Punkten verschieden.

1) Es ist ein fünfter NMOS-Transistor N5 vorgesehen, dessen Drainpotential ein zweites Stromversorgungspotential VDH ist, und bei welchem ein Gate bzw. eine Source jeweils mit dem Ausgabeanschluß des zweiten Inverters 42 bzw. dem zweiten Ausgabeanschluß 47 verbunden sind.
2) Es ist ein sechster NMOS-Transistor N6 vorgesehen, dessen Drainpotential ein zweites Stromversorgungspotential VDH ist, und bei welchem ein Gate bzw. eine Source jeweils mit dem Ausgabeanschluß des ersten Inverters 41 bzw. dem ersten Ausgabeanschluß 46 verbunden sind.
3) Es ist ein siebter PMOS-Transistor P7 vorgesehen, dessen Drainpotential ein Bezugspotential VSS ist, und bei welchem ein Gate bzw. eine Source jeweils mit dem Drainanschluß des ersten NMOS-Transistors N1 bzw. dem zweiten Ausgabeanschluß 47 verbunden sind.
4) Es ist ein achter PMOS-Transistor P8 vorgesehen, dessen Drainpotential ein Bezugspotential VSS ist, und bei welchem ein Gate bzw. eine Source jeweils mit dem Drainanschluß des fünften NMOS-Transistor N4 bzw. dem ersten Ausgabeanschluß 46 verbunden sind. Die weitere Konstruktion ist die gleiche wie bei der oben beschriebenen ersten Ausgestaltung. Gleiche Bezugszeichen werden verwendet, um die gleiche Konstruktion wie bei der ersten Ausgestaltung zu bezeichnen, und die Einzelheiten sind fortgelassen worden, um eine sich überschneidende Erläuterung zu vermeiden.

Als nächstes wird der Betrieb der Differenzsignalausgabepegel-Umsetzerschaltung gemäß der dritten Ausgestaltung erläutert. Wenn der Potentialpegel des Eingabesignals ein L-Pegel ist, dann wird der Ausgabepotentialpegel des ersten Inverters 41 das erste Stromversorgungspotential VDL. Deshalb nimmt der sechste NMOS-Transistor N6 einen EIN-Zustand an. Als Ergebnis wird der Potentialpegel des ersten Ausgabeanschlusses 46 ein zweites Stromversorgungspotential VDH. Darüber hinaus nimmt der zweite NMOS-Transistor N2 einen EIN-Zustand an. Deshalb wird der Potentialpegel des zweiten Ausgabeanschlusses 47 das Bezugspotential VSS.
In diesem Fall nimmt der dritte PMOS-Transistor P3 einen AUS-Zustand an. Weiter nimmt der vierte PMOS-Transistor P4 einen EIN-Zustand an, und deshalb nehmen der zweite PMOS-Transistor P2 und der achte PMOS-Transistor P8 einen AUS-Zustand an. Zusätzlich wird der Ausgabepotentialpegel des zweiten Inverters 42 das Bezugspotential VSS. Deshalb nehmen der dritte NMOS-Transistor N3 und der fünfte NMOS-Transistor N5 beide den AUS-Zustand an. Zusätzlich nimmt der vierte NMOS-Transistor N4 den AUS-Zustand an. Wodurch es möglich ist, zu verhindern, daß ein Durchgangsstrom zwischen einem beaufschlagten Anschluß des zweiten Stromversorgungspotential VDH und einem beaufschlagten Anschluß des Bezugspotentials VSS fließt.
Wenn der Potentialpegel des Eingabesignals gleich H ist, dann wird jeder Ausgabepotentialpegel des ersten In verters 41 bzw. des zweiten Inverters 42 jeweils das Bezugspotential VSS bzw. das erste Stromversorgungspotential VDL. Deshalb nimmt der dritte NMOS-Transistor N3 den EIN-Zustand an. Als Ergebnis wird der Potentialpegel des ersten Ausgabeanschlusses 46 das Bezugspotential VSS. Weiter nimmt auch der fünfte NMOS-Transistor N5 den EIN-Zustand an. Deshalb wird der Potentialpegel des zweiten Ausgabeanschlusses 47 das zweite Stromversorgungspotential VDH.
In diesem Fall nimmt der dritte PMOS-Transistor P3 den EIN-Zustand an, und deshalb nehmen der erste PMOS-Transistor P1 und der siebte PMOS-Transistor P7 den AUS-Zustand an. Ferner nimmt der erste NMOS-Transistor N1 den AUS-Zustand an. Darüber hinaus nimmt der vierte PMOS-Transistor P4 den AUS-Zustand an. Weiter nehmen der zweite NMOS-Transistor N2 und der sechste NMOS-Transistor N6 den AUS-Zustand an. Wodurch es möglich ist, zu verhindern, daß ein Durchgangsstrom zwischen einem beaufschlagten Anschluß des zweiten Stromversorgungspotentials VDH und einem beaufschlagten Anschluß des Bezugspotentials VSS fließt.
Allerdings besteht in diesem Fall jeder Schwellenwert des fünften NMOS-Transistors N5 und des sechsten NMOS-Transistors N6 in einem Bereich zwischen dem zweiten Stromversorgungspotential VDH und dem ersten Stromversorgungspotential VDL.
Gemäß der dritten Ausgestaltung ist die Anzahl der Stufen von Logikelementen oder Transistorbauteilen in einem Signalausbreitungsweg von dem Eingabeanschluß 40 zu den Ausgabeanschlüssen 46 und 47 gleich zwei, wenn das Eingabesignal einen L-Pegel annimmt, und drei, wenn das Eingabe signal einen H-Pegel annimmt. Deshalb ist die Anzahl von Stufen im Vergleich zu dem herkömmlichen Fall reduziert. Als Ergebnis ist der Schaltungsmaßstab reduziert, und die Ausbreitungsverzögerungszeit der Schaltung selbst wird kurz. Weiter hat die Differenzsignalausgabepegel-Umsetzerschaltung eine einfache Konstruktion im Vergleich zu der herkömmlichen Schaltung. Deshalb wird eine Phasendifferenz zwischen Differenzsignalen klein. Zusätzlich fließt kein Durchgangsstrom; deshalb ist es möglich, einen Stromverbrauch zu reduzieren.
Demzufolge kann die Differenzsignalausgabepegel-Umsetzerschaltung der dritten Ausgestaltung wirksam bei einer LSI Hochgeschwindigkeitseingabe-/Ausgabeschaltung, als eine Schnittstelle zwischen internen und externen Busleitungen, wie etwa ein Server oder Austauscher, als eine Schnittstellenschaltung zwischen einer Optikvorrichtung für die optische Kommunikation und einem LSI usw. verwendet werden.
9 zeigt eine Abwandlung der dritten Ausgestaltung. Die Beziehung zwischen einer in 9 gezeigten Differenzsignalausgabepegel-Umsetzerschaltung und der in 8 gezeigten Schaltung ist die gleiche wie die Beziehung zwischen der Schaltung des in 5 gezeigten Abwandlungsbeispiels und der in 4 bei der oben beschriebenen ersten Ausgestaltung gezeigten Schaltung. Mehr im einzelnen ist die Schaltung anstelle des dritten PMOS-Transistors P3 und des vierten PMOS-Transistors P4 mit einem fünftem PMOS-Transistor P5 und einem sechsten PMOS-Transistor P6 ausgestattet.
Die in 9 gezeigte Schaltung führt die gleiche Operation aus wie die in 8 gezeigte Schaltung. Allerdings wird bei der in 9 gezeigten Differenzsignalausgabepegel-Umsetzerschaltung jedes Ausgabepotential des ersten Ausgabeanschlusses 46 und des zweiten Ausgabeanschlusses 47 nicht zu dem Vorstufentransistor rückgeführt. Deshalb wird die Betriebsgeschwindigkeit im Vergleich zu der in 8 gezeigten Schaltung hoch. Insbesondere ist die in 9 gezeigte Schaltung bei einer Vorrichtung für höhere Geschwindigkeit verwendbar.
Wie aus der oben angegebenen Beschreibung offensichtlich ist, ist in der vorliegenden Erfindung ein Feldeffekttransistor vom Isolationsgate-Typ (MOS-Transistor) als Feldeffekttransistor verwendet worden. Die vorliegende Erfindung ist nicht darauf beschränkt und es kann beispielsweise ein Feldeffekttransistor vom Sperrschichttyp verwendet werden. Weiter können verschiedene Konstruktionen und Abwandlungen in einer Schaltungskonfiguration durchgeführt werden.
Gemäß der vorliegenden Erfindung ist die Anzahl der Stufen von Logikelementen oder Transistorbauteilen in einem Signalausbreitungsweg von dem Eingabeanschluß zu den Ausgabeanschlüssen der Differenzsignalausgabepegel-Umsetzerschaltung gleich zwei oder drei, wenn das Eingabesignal einen L-Pegel annimmt, und drei oder vier, wenn das Eingabesignal einen H-Pegel annimmt. Insbesondere ist es möglich, die Anzahl der Stufen von Logikelementen oder Transistorbauteilen, durch die ein Signal hindurchgeht, im Vergleich mit dem herkömmlichen Fall zu reduzieren. Deshalb kann ein Schaltungsmaßstab klein gehalten werden, und dadurch ist es möglich, eine Ausbreitungsverzögerungszeit der Schaltung selbst kurz zu machen.

Claims

Pegel-Umsetzerschaltung, umfassend: einen Eingabeanschluß (40); einen ersten Ausgabeanschluß (46) und einen zweiten Ausgabeanschluß (47), deren jeder ein Differenzsignal ausgibt; einen ersten Inverter (41) und einen zweiten Inverter (42), von denen jeder entweder ein Bezugspotential (VSS) oder ein erstes Stromversorgungspotential (VDL) ausgibt, basierend auf dem Potential des von dem Eingabeanschluß empfangenen Eingabesignals, wobei der erste Inverter (41) und der zweite Inverter (42) seriell verbunden sind; einen ersten N-kanaligen Feldeffekttransistor (N1), dessen Gate mit dem Ausgang des ersten Inverters verbunden ist und welcher das Bezugspotential ausgibt, wenn der erste Inverter (41) das erste Stromversorgungspotential (VDL) ausgegeben hat; einen ersten P-kanaligen Feldeffekttransistor (P1), welcher das Bezugspotential empfängt, das durch den ersten N-kanaligen Feldeffekttransistor (N1) ausgegeben worden ist, und ein zweites Stromversorgungspotential (VDH) an den ersten Ausgabeanschluß (46) ausgibt; einen zweiten N-kanaligen Feldeffekttransistor (N2), dessen Gate mit dem Ausgang des ersten Inverters verbunden ist und welcher das Bezugspotential an den zweiten Ausgabeanschluß (47) ausgibt, wenn der erste Inverter (41) das erste Stromversorgungspotential (VDL) ausgegeben hat; einen dritten N-kanaligen Feldeffekttransistor (N3), dessen Gate mit dem Ausgang des zweiten Inverters verbunden ist und welcher das Bezugspotential an den ersten Ausgabeanschluß (46) ausgibt, wenn der zweite Inverter (42) das erste Stromversorgungspotential ausgegeben hat; einen vierten N-kanaligen Feldeffekttransistor (N4), dessen Gate mit dem Ausgang des zweiten Inverters verbunden ist und welcher das Bezugspotential ausgibt, wenn der zweite Inverter (42) das erste Stromversorgungspotential ausgegeben hat; einen zweiten P-kanaligen Feldeffekttransistor (P2), welcher das Bezugspotential empfängt, welches durch den vierten N-kanaligen Feldeffekttransistor (N4) ausgegeben worden ist, und das zweite Stromversorgungspotential (VDH) an den zweiten Ausgabeanschluß (47) ausgibt; einen dritten P-kanaligen Feldeffekttransistor (P5) mit einem Gate, einer Source und einem Drain, wobei das Potential an dem Gate das gleiche wie das Potential an dem Gate des ersten N-kanaligen Feldeffekttransistors (N1) ist, das Potential an der Source das gleiche wie das zweite Stromversorgungspotential (VDH) ist und der Drain mit einem Drain des ersten N-kanaligen Feldeffekttransistors (N1) gemeinsam verbunden ist; und einen vierten P-kanaligen Feldeffekttransistor (P6) mit einem Gate, einer Source und einem Drain, wobei das Potential an dem Gate das gleiche wie das Potential an dem Gate des vierten N-kanaligen Feldeffekttransistors (N4) ist, das Potential an der Source das gleiche wie das zweite Stromversorgungspotential (VDH) ist, und der Drain mit einem Drain des vierten N-kanaligen Feldeffekttransistors (N4) gemeinsam verbunden ist.
Pegel-Umsetzerschaltung nach Anspruch 1, bei welcher die Pegel-Umsetzerschaltung einen fünften P-kanaligen Feldeffekttransistor (P7) umfaßt, welcher das Bezugspotential (VSS) an den zweiten Ausgabeanschluß (47) ausgibt, wenn ein Ausgabepotential des ersten Inverters (41) das erste Stromversorgungspotential (VDL) ist.
Pegel-Umsetzerschaltung nach Anspruch 1, bei welcher die Pegel-Umsetzerschaltung einen fünften N-kanaligen Feldeffekttransistor (N5) umfaßt, welcher das zweite Stromversorgungspotential (VDH) an den zweiten Ausgabeanschluß (47) ausgibt, wenn ein Ausgabepotential des ersten Inverters (41) das Bezugspotential (VSS) ist.
Pegel-Umsetzerschaltung nach Anspruch 1, bei welcher die Pegel-Umsetzerschaltung einen sechsten N-kanaligen Feldeffekttransistor (N6) umfaßt, welcher das zweite Stromversorgungspotential (VDH) an den ersten Ausgabeanschluß (46) ausgibt, wenn ein Ausgabepotential des ersten Inverters (41) das erste Stromversorgungspotential (VDL) ist.
Pegel-Umsetzerschaltung nach Anspruch 1, bei welcher die Pegel-Umsetzerschaltung einen sechsten P-kanaligen Feldeffekttransistor (P8) umfaßt, welcher das Bezugspotential (VSS) an den ersten Ausgabeanschluß (46). ausgibt, wenn ein Ausgabepotential des ersten Inverters (41) das Bezugspotential (VSS) ist.
Pegel-Umsetzerschaltung nach Anspruch 1, bei welcher der erste Inverter (41), der zweite Inverter (42) und jeder Feldeffekttransistor auf dem identischen Halbleitersubstrat montiert sind.