KR100686983B1

KR100686983B1 - 레벨 컨버터 회로

Info

Publication number: KR100686983B1
Application number: KR1020000064284A
Authority: KR
Inventors: 준코 나카모토; 나오아키 나카
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2000-03-01
Filing date: 2000-10-31
Publication date: 2007-02-27
Also published as: JP2001244804A; JP3987262B2; DE10062728B4; KR20010087131A; US6661274B1; DE10062728A1

Abstract

본 발명은 차동 신호 출력 회로와 레벨 컨버터 회로의 기능을 겸비하며, 신호가 경유하는 논리 소자 또는 트랜지스터의 단수를 줄이는 것을 목적으로 한다.

입력 신호가 L 레벨일 때, 인버터(41)로부터 출력된 제1 전원 전위(VDL)에 의해 제1 NMOS 트랜지스터(N1)가 온되고, 제1 PMOS 트랜지스터(P1)가 온되며, 제1 출력 단자(46)에 제2 전원 전위(VDH)가 출력되고, 제2 NMOS 트랜지스터(N2)가 온되며, 제2 출력 단자(47)에 기준 전위(VSS)가 출력된다. 입력 신호가 H 레벨일 때, 인버터(41)의 출력 전위를 인버터(42)에 의해 반전하여 제1 전원 전위(VDL)로 하고, 제3 NMOS 트랜지스터(N3)가 온되며, 제1 출력 단자(46)에 기준 전위(VSS)가 출력되고, 제4 NMOS 트랜지스터(N4) 및 제2 PMOS 트랜지스터(P2)가 온되며, 제2 출력 단자(47)에 제1 전원 전위(VDH)가 출력된다.

Description

레벨 컨버터 회로{LEVEL CONVERTER CIRCUIT}

도 1은 본 발명에 관한 차동 신호 출력 레벨 컨버터 회로의 제1 실시 형태를 도시한 회로도.

도 2는 제1 실시 형태의 변형예를 도시한 회로도.

도 3은 본 발명에 관한 차동 신호 출력 레벨 컨버터 회로의 제2 실시 형태를 도시한 회로도.

도 4는 제2 실시 형태의 변형예를 도시한 회로도.

도 5는 본 발명에 관한 차동 신호 출력 레벨 컨버터 회로의 제3 실시 형태를 도시한 회로도.

도 6은 제3 실시 형태의 변형예를 도시한 회로도.

도 7은 일반적인 차동 신호 출력 회로의 구성을 도시한 회로도.

도 8은 일반적인 차동 신호 출력 회로의 다른 구성을 도시한 회로도.

도 9는 일반적인 레벨 컨버터 회로의 구성을 도시한 회로도.

〈도면의 주요 부분에 대한 부호의 설명〉

N1: 제1 전계 효과(NMOS) 트랜지스터

N2: 제2 전계 효과(NMOS) 트랜지스터

N3: 제3 전계 효과(NMOS) 트랜지스터

N4: 제4 전계 효과(NMOS) 트랜지스터

N5: 제5 전계 효과(NMOS) 트랜지스터

N6: 제6 전계 효과(NMOS) 트랜지스터

P1: 제1 전계 효과(PMOS) 트랜지스터

P2: 제2 전계 효과(PMOS) 트랜지스터

P3: 제3 전계 효과(PMOS) 트랜지스터

P4: 제4 전계 효과(PMOS) 트랜지스터

P5: 제5 전계 효과(PMOS) 트랜지스터

P6: 제6 전계 효과(PMOS) 트랜지스터

P7: 제7 전계 효과(PMOS) 트랜지스터

VSS: 기준 전위

VDL: 제1 전원 전위

VDH: 제2 전원 전위

40: 입력 단자

41: 논리 소자(제1 인버터)

46: 제1 출력 단자

47: 제2 출력 단자

본 발명은 레벨 컨버터 회로에 관한 것으로, 특히, 차동 신호를 출력하는 작동 신호 출력 레벨 컨버터 회로에 관한 것이다. 최근, 프로세스·테크놀로지의 발전에 따라 전위가 다른 신호들을 취급할 필요가 있으며, 고속 신호를 전파시키기 위해서 차동 신호를 사용하는 경우가 증가하고 있다. 그 때문에, 차동 신호 출력 회로와 레벨 컨버터 회로가 필요해지고, 회로 규모가 증대하는 경향이 있다. 그러나, 대부분의 회로가 하나의 클록 신호에 동기하여 동작하는 경우, 이들 회로끼리의 스큐(skew)는 가능한 한 작은 것이 바람직하다. 그러기 위해서는 회로 규모를 가능한 한 작게 하여 회로 자체의 전파 지연 시간을 줄일 필요가 있다.

도 7은 CMOS 회로로 구성된 일반적인 차동 신호 출력 회로의 구성을 도시한 회로도이다. 이 차동 신호 출력 회로는 4개의 인버터(11, 12, 13, 14) 및 스루(through) 회로(15)에 의해 구성되어 있다.

제1 인버터(11)는 입력 단자(10)로부터 신호를 입력 신호로 한다. 제2 인버터(12) 및 제3 인버터(13)에는 제1 인버터(11)로부터 출력된 신호가 입력된다. 제2 인버터(12)의 출력 신호는 스루 회로(15)를 통해 제1 출력 단자(16)에 출력된다. 제4 인버터(14)에는 제3 인버터(13)로부터 출력된 신호가 입력된다. 제4 인버터(14)의 출력 신호는 제2 출력 단자(17)에 출력된다.

입력 신호의 전위 레벨이 상대적으로 낮을(이하, L 레벨로 함) 경우, 제1 인버터(11)의 출력 전위는 상대적으로 높은 전위 레벨(이하, H 레벨로 함)이 된다. 제2 인버터(12) 및 제3 인버터(13)의 출력 전위는 모두 L 레벨이 된다. 또한, 제4 인버터(14)의 출력 전위는 H 레벨이 된다. 따라서, 제1 출력 단자(16) 및 제2 출력 단자(17)의 출력 전위 레벨은 각각 L 레벨 및 H 레벨이 된다. 입력 신호가 H 레벨인 경우에는 그 반대가 된다. 따라서, 입력 단자(10)에서 출력 단자(16, 17)까지 신호는 3단의 논리 소자 또는 트랜지스터를 경유하게 된다.

도 8은 CMOS 회로로 구성된 일반적인 차동 신호 출력 회로의 다른 구성을 도시하는 회로도이다. 이 차동 신호 출력 회로는 4개의 인버터(21, 22, 23, 24), 2개의 N채널 MOS 트랜지스터(이하, NMOS 트랜지스터로 함: Q1, Q2) 및 2개의 P채널 MOS 트랜지스터(이하, PMOS 트랜지스터로 함: Q3, Q4)에 의해 구성되어 있다.

도 8에 있어서, 제1 인버터(21)에는 입력 단자(20)를 통해 입력 신호가 입력된다. 제1 인버터(21)로부터 출력된 신호는 제2 인버터(22) 및 제3 인버터(23)에 입력되는 동시에 각각 소스 폴로어형 제2 NMOS 트랜지스터(Q2) 및 제2 PMOS 트랜지스터(Q4)의 각 게이트 단자에 입력된다. 제1 출력 단자(26)에는 제2 인버터(22)의 출력단과 함께 제2 NMOS 트랜지스터(Q2) 및 제2 PMOS 트랜지스터(Q4)의 각 소스 단자가 접속된다.

제3 인버터(23)로부터 출력된 신호는 제4 인버터(24)에 입력되는 동시에 각각 소스 폴로어형 제1 NMOS 트랜지스터(Q1) 및 제1 PMOS 트랜지스터(Q3)의 각 게이트 단자에 입력된다. 제2 출력 단자(27)에는 제4 인버터(24)의 출력단과 함께 제1 NMOS 트랜지스터(Q1) 및 제1 PMOS 트랜지스터(Q3)의 각 소스 단자가 접속된다.

도 8에 도시된 회로에서는, 입력 신호가 L 레벨인 경우, 제1 인버터(21)의 출력 전위는 H 레벨이 된다. 따라서, 제2 인버터(22)의 출력 전위는 L 레벨이 되고, 제1 출력 단자(26)에는 L 레벨의 신호가 출력된다. 또한, NMOS 트랜지스터(Q1) 가 온되기 때문에 제2 출력 단자(27)의 전위 레벨은 H 레벨이 된다. 한편, 입력 신호가 H 레벨인 경우, 제1 인버터(21)의 출력 전위는 L 레벨이 된다. 그것이 제2 인버터(22)에 의해 반전되기 때문에 제1 출력 단자(26)의 전위 레벨은 H 레벨이 된다. 또한, PMOS 트랜지스터(Q3)가 온되기 때문에 제2 출력 단자(27)의 전위 레벨은 L 레벨이 된다. 따라서, 입력 단자(20)에서 출력 단자(26, 27)까지 신호는 2단의 논리 소자 또는 트랜지스터를 경유하게 된다.

도 9는 CMOS 회로로 구성된 일반적인 레벨 컨버터 회로의 구성을 도시하는 회로도이다. 이 레벨 컨버터는 2개의 인버터(31, 32), 2개의 NMOS 트랜지스터(Q5, Q6) 및 2개의 PMOS 트랜지스터(Q7, Q8)에 의해 구성되어 있다.

도 9에 있어서, 제1 인버터(31)에는 입력 단자(30)를 통해 입력 신호가 입력된다. 제1 인버터(31)로부터 출력된 신호는 제2 인버터(32)에 입력되는 동시에 제1 NMOS 트랜지스터(Q5)의 게이트 단자에 입력된다. 또한, 제2 인버터(32)로부터 출력된 신호는 제2 NMOS 트랜지스터(Q6)의 게이트 단자에 입력된다. 인버터(31, 32)는 모두 기준 전위(VSS) 또는 제1 전원 전위(VDL) 중 어느 하나를 출력한다.

제1 NMOS 트랜지스터(Q5)의 드레인 단자와 제1 PMOS 트랜지스터(Q7)의 드레인 단자는 공통 접속되어 있고, 그 공통 드레인은 제2 PMOS 트랜지스터(Q8)의 게이트 단자에 접속되어 있다. 또한, 제2 PMOS 트랜지스터(Q8)의 드레인 단자와 제2 NMOS 트랜지스터(Q6)의 드레인 단자는 공통 접속되어 있고, 그 공통 드레인은 제1 PMOS 트랜지스터(Q7)의 게이트 단자에 접속되어 있는 동시에 출력 단자(36)에 접속되어 있다. NMOS 트랜지스터(Q5, Q6)의 소스 전위는 기준 전위(VSS)이다. PMOS 트 랜지스터(Q7, Q8)의 소스 전위는 제2 전원 전위(VDH)이다.

도 9에 도시된 회로에서는, 입력 신호가 L 레벨인 경우, 제1 인버터(31)의 출력 전위는 H 레벨이 된다. 따라서, NMOS 트랜지스터(Q5)가 온되고, 그것에 의해 제2 PMOS 트랜지스터(Q8)가 온되기 때문에 출력 단자(36)에는 H 레벨의 신호가 출력된다. 한편, 입력 신호가 H 레벨인 경우, 제1 인버터(31)의 출력 전위가 L 레벨이 되기 때문에 제2 인버터(32)의 출력 전위는 H 레벨이 된다. 그것에 의해, 제2 NMOS 트랜지스터(Q6)가 온되기 때문에 출력 단자(36)에는 L 레벨의 신호가 출력된다. 따라서, 입력 단자(30)에서 출력 단자(32)까지 신호는 3단의 논리 소자 또는 트랜지스터를 경유하게 된다.

종래, 도 7에 도시된 차동 신호 출력 회로와 도 9에 도시된 레벨 컨버터 회로를 조합할 경우, 입력 단자(10)에서 출력 단자(36)까지 신호는 차동 신호 출력회로에서 3단, 레벨 컨버터 회로에서 3단의 합계 6단의 논리 소자 또는 트랜지스터를 경유하게 된다. 또한, 도 8에 도시된 차동 신호 출력 회로와 도 9에 도시된 레벨 컨버터 회로를 조합시킨 경우에는, 신호는 차동 신호 출력 회로에서 2단, 레벨 컨버터 회로에서 3단의 합계 5단의 논리 소자 또는 트랜지스터를 경유하게 된다.

회로 자체의 전파 지연 시간을 줄여 복수의 회로간의 스큐를 가능한 한 작게 하기 위해서는 차동 신호 출력 회로 및 레벨 컨버터 회로에 있어서 신호가 경유하는 논리 소자 또는 트랜지스터의 단수를 보다 줄이는 것이 바람직하다.

본 발명은 상기 사정을 감안하여 이루어진 것으로, 차동 신호 출력 회로와 레벨 컨버터 회로의 기능을 겸비하고, 신호가 경유하는 논리 소자 또는 트랜지스터의 단수가 적은 레벨 컨버터 회로를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해서 본 발명은 이하의 구성을 특징으로 한다. 즉, 입력 신호가 L 레벨일 때에 제1 전원 전위(VDL)를 출력하는 논리 소자를 설치하고, 그 논리 소자의 출력에 의해 제1 N채널 전계 효과 트랜지스터를 구동한다. 그리고, 제1 N채널 전계 효과 트랜지스터의 출력에 의해 제1 P채널 전계 효과 트랜지스터를 구동하고, 제1 출력 단자에 제2 전원 전위(VDH)를 출력시킨다. 또한, 상기 논리 소자의 출력에 의해 제2 N채널 전계 효과 트랜지스터를 구동하며, 제2 출력 단자에 기준 전위(VSS)를 출력시킨다.

입력 신호가 H 레벨일 때에는 상기 논리 소자로부터 기준 전위(VSS)를 출력시키고, 그 전위 레벨을 반전시켜 제1 전원 전위(VDL)로 한다. 또한, 그 제1 전원 전위(VDL)에 의해 제3 N채널 전계 효과 트랜지스터를 구동하고, 제1 출력 단자에 기준 전위(VSS)를 출력시킨다. 또한, 상기 논리 소자의 출력의 반전 전위에 의해 제4 N채널 전계 효과 트랜지스터를 구동하고, 또한 그 출력에 의해 제2 P채널 전계 효과 트랜지스터를 구동하며, 제2 출력 단자에 제1 전원 전위(VDH)를 출력시킨다.

본 발명에 따르면, 차동 신호 출력 레벨 컨버터 회로의 입력 단자에서 출력 단자까지의 신호 전파 경로에 있어서, 입력 신호가 L 레벨일 때에는 논리 소자 또는 트랜지스터의 단수는 2 또는 3단으로 끝나고, 입력 신호가 H 레벨일 때에는 3 또는 4단으로 끝난다.

이하에, 본 발명에 관한 차동 신호 출력 레벨 컨버터 회로의 제1 실시 형태 내지 제3 실시 형태에 대해서 도면을 참조하면서 상세히 설명한다.

(제1 실시 형태)

도 1은 본 발명에 관한 차동 신호 출력 레벨 컨버터 회로의 제1 실시 형태를 도시하는 회로도이다. 이 차동 신호 출력 레벨 컨버터 회로는 2개의 인버터(41, 42), 4개의 NMOS 트랜지스터(N1, N2, N3, N4) 및 4개의 PMOS 트랜지스터(P1, P2, P3, P4)를 구비하고 있다.

제1 인버터(41)는 그 입력단을 차동 신호 출력 레벨 컨버터 회로 전체의 입력 단자(40)에 접속하고 있고, 입력 신호에 따라서 기준 전위(VSS) 또는 제1 전원 전위(VDL) 중 어느 하나를 출력한다. 즉, 제1 인버터(41)는 입력 단자(40)에 접속된 논리 소자에 해당한다. 제1 인버터(41)의 출력단은 제1 NMOS 트랜지스터(N1)의 게이트 단자에 접속되어 있다.

제1 NMOS 트랜지스터(N1)의 소스 전위는 기준 전위(VSS)이다. 제1 NMOS 트랜지스터(N1)의 드레인 단자는 제3 PMOS 트랜지스터(P3)의 드레인 단자와 제1 PMOS 트랜지스터(P1)의 게이트 단자에 접속되어 있다. 제1 PMOS 트랜지스터(P1) 및 제3 PMOS 트랜지스터(P3)의 각 소스 전위는 제2 전원 전위(VDH)이다.

제3 PMOS 트랜지스터(P3)의 게이트 단자는 제1 PMOS 트랜지스터(P1)의 드레인 단자와 제3 NMOS 트랜지스터(N3)의 드레인 단자에 공통 접속되어 있는 동시에 제1 출력 단자(46)에 접속되어 있다. 제3 NMOS 트랜지스터(N3)의 소스 전위는 기준 전위(VSS)이다. 제3 NMOS 트랜지스터(N3)의 게이트 단자는 제2 인버터(42)의 출력단에 접속되어 있다.

또한, 제1 인버터(41)의 출력단은 제2 인버터(42)의 입력단에 접속되어 있다. 제2 인버터(42)는 제1 인버터(41)의 출력 전위 레벨에 따라서 기준 전위(VSS) 또는 제1 전원 전위(VDL) 중 어느 하나를 출력한다. 제2 인버터(42)의 출력단은 제4 NMOS 트랜지스터(N4)의 게이트 단자에 접속되어 있다.

제4 NMOS 트랜지스터(N4)의 소스 전위는 기준 전위(VSS)이다. 제4 NMOS 트랜지스터(N4)의 드레인 단자는 제4 PMOS 트랜지스터(P4)의 드레인 단자와 제2 PMOS 트랜지스터(P2)의 게이트 단자에 접속되어 있다. 제2 PMOS 트랜지스터(P2) 및 제4의 PMOS 트랜지스터(P4)의 각 소스 전위는 제2 전원 전위(VDH)이다.

제4 PMOS 트랜지스터(P4)의 게이트 단자는 제2 PMOS 트랜지스터(P2)의 드레인 단자와 제2 NMOS 트랜지스터(N2)의 드레인 단자에 공통 접속되어 있는 동시에 제2 출력 단자(47)에 접속되어 있다. 제2 NMOS 트랜지스터(N2)의 소스 전위는 기준 전위(VSS)이다. 제2 NMOS 트랜지스터(N2)의 게이트 단자는 제1 인버터(41)의 출력단에 접속되어 있다.

제1 실시 형태의 차동 신호 출력 레벨 컨버터 회로의 동작에 대해서 설명한다. 입력 신호의 전위 레벨이 L 레벨인 경우, 제1 인버터(41) 및 제2 인버터(42)의 출력 전위 레벨은 각각 제1 전원 전위(VDL) 및 기준 전위(VSS)가 된다. 따라서, 제1 NMOS 트랜지스터(N1)가 온 상태가 되고, 그 드레인 출력의 전위 레벨은 기준 전위(VSS)가 된다.

따라서, 제1 PMOS 트랜지스터(P1)가 온 상태가 되고, 제1 출력 단자(46)의 전위 레벨은 제2 전원 전위(VDH)가 된다. 이 때, 제3 PMOS 트랜지스터(P3) 및 제3 NMOS 트랜지스터(N3)는 모두 오프 상태가 되고, 제2 전원 전위(VDH)의 인가 단자와 기준 전위(VSS)의 인가 단자 사이에서 관통 전류가 흐르는 것을 막고 있다.

또한, 제2 NMOS 트랜지스터(N2)가 온 상태가 되기 때문에 그 드레인 출력의 전위 레벨, 즉, 제2 출력 단자(47)의 전위 레벨은 기준 전위(VSS)가 된다. 이 때, 제4 PMOS 트랜지스터(P4)가 온 상태가 되고, 그것에 의해 제2 PMOS 트랜지스터(P2)가 오프 상태가 된다. 또한, 제4 NMOS 트랜지스터(N4)도 오프 상태가 되고, 제2 전원 전위(VDH)의 인가 단자와 기준 전위(VSS)의 인가 단자 사이에서 관통 전류가 흐르는 것을 막고 있다.

단, 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)의 임계치 전압은 모두 기준 전위(VSS)와 제1 전원 전위(VDL) 사이에 있다.

입력 신호의 전위 레벨이 H 레벨인 경우, 제1 인버터(41) 및 제2 인버터(42)의 출력 전위 레벨은 각각 기준 전위(VSS) 및 제1 전원 전위(VDL)가 된다. 따라서, 제3 NMOS 트랜지스터(N3)가 온 상태가 되기 때문에 그 드레인 출력의 전위 레벨, 즉, 제1 출력 단자(46)의 전위 레벨은 기준 전위(VSS)가 된다. 이 때, 제3 PMOS 트랜지스터(P3)가 온 상태가 되고, 그것에 의해 제1 PMOS 트랜지스터(P1)가 오프 상태가 된다. 또한, 제1 NMOS 트랜지스터(N1)도 오프 상태가 되고, 제2 전원 전위(VDH)의 인가 단자와 기준 전위(VSS)의 인가 단자 사이에서 관통 전류가 흐르는 것을 막고 있다.

또한, 제4 NMOS 트랜지스터(N4)는 온 상태가 되고, 그 드레인 출력의 전위 레벨은 기준 전위(VSS)가 된다. 따라서, 제2 PMOS 트랜지스터(P2)가 온 상태가 되고, 제2 출력 단자(47)의 전위 레벨은 제2 전원 전위(VDH)가 된다. 이 때, 제4 PMOS 트랜지스터(P4) 및 제2 NMOS 트랜지스터(N2)는 모두 오프 상태가 되고, 제2 전원 전위(VDH)의 인가 단자와 기준 전위(VSS)의 인가 단자 사이에서 관통 전류가 흐르는 것을 막고 있다.

단, 제1 NMOS 트랜지스터(N1), 제2 NMOS 트랜지스(N2), 제3 NMOS 트랜지스터(N3) 및 제4 NMOS 트랜지스터(N4)의 임계치 전압은 모두 기준 전위(VSS)와 제1 전원 전위(VDL) 사이에 있다. 또, 제1 인버터(41) 및 제2 인버터(42)에 있어서, 제1 전원 전위(VDL)의 인가 단자와 기준 전위(VSS)의 인가 단자 사이에서 관통 전류가 흐르는 것을 막고 있다.

상술한 제1 실시 형태에 따르면, 입력 단자(40)에서 출력 단자(46, 47)까지의 신호 전파 경로에 있어서의 논리 소자 또는 트랜지스터의 단수는 입력 신호가 L 레벨일 때에는 2 또는 3단, 입력 신호가 H 레벨일 때에는 3 또는 4단이 된다. 따라서, 종래보다 단수가 적어지기 때문에 회로 규모가 작아지고, 회로 자체의 전파 지연 시간이 줄어든다. 또한, 차동 신호 출력 레벨 컨버터 회로의 구성이 종래보다 간소하기 때문에 차동 신호쌍 사이의 위상차가 작아진다고 하는 효과를 얻을 수 있다. 또한, 관통 전류가 흐르지 않기 때문에 저소비 전력이다.

따라서, 이러한 특성을 갖는 차동 신호 출력 레벨 컨버터 회로는 LSI의 고속 입출력 회로나 서버 또는 교환기 등의 내부 버스와 외부 버스의 인터페이스나 광 통신용 광 디바이스와 LSI와의 인터페이스 회로 등의 용도에 적용하면 효과적이다.

도 2에 제1 실시 형태의 변형예를 도시한다. 도 2에 도시된 차동 신호 출력 레벨 컨버터 회로가 도 1에 도시된 회로와 다른 것은 다음의 2가지 점이다. 첫 번째로, 제3 PMOS 트랜지스터(P3) 대신에 소스 전위가 제2 전원 전위(VDH)이고, 또 게이트 단자 및 드레인 단자가 각각 제1 NMOS 트랜지스터(N1)의 게이트 단자 및 드레인 단자에 접속된 제5 PMOS 트랜지스터(P5)가 설치되어 있다.

두 번째로, 제4 PMOS 트랜지스터(P4) 대신에 소스 전위가 제2 전원 전위(VDH)이고, 또 게이트 단자 및 드레인 단자가 각각 제4 NMOS 트랜지스터(N4)의 게이트 단자 및 드레인 단자에 접속된 제6 PMOS 트랜지스터(P6)가 설치되어 있다. 제5 PMOS 트랜지스터(P5) 및 제6 PMOS 트랜지스터(P6)는 제1 전원 전위(VDL)에서 온되지 않거나 또는 온되어도 그다지 전류가 흐르지 않는 임계치 전압을 갖고 있는 것이 바람직하다.

도 2에 도시된 회로의 동작은 도 1에 도시된 회로와 동일하다. 도 2에 도시된 차동 신호 출력 레벨 컨버터 회로에 따르면, 제1 출력 단자(46) 및 제2 출력 단자(47)의 각 출력 전위를 전단의 트랜지스터에 피드백하지 않기 때문에 도 1에 도시된 회로보다 동작 속도가 고속이 된다. 즉, 이 회로는 보다 고속 장치에 적용하면 효과적이다.

(제2 실시형태)

도 3은 본 발명에 관한 차동 신호 출력 레벨 컨버터 회로의 제2 실시 형태를 도시한 회로도이다. 제2 실시 형태의 차동 신호 출력 레벨 컨버터 회로가 도 1에 도시된 제1 실시 형태와 다른 것은 다음의 8가지 점이다. 첫 번째로, 제1 인버터(41)의 출력단에 제3 인버터(43)가 접속되어 있다. 두 번째로, 제2 인버터(42)의 출력단에 제4 인버터(44)가 접속되어 있다. 이들 제3 인버터(43) 및 제4 인버터(44)는 제1 전원 전위(VDL) 또는 기준 전위(VSS)를 출력한다.

제1 실시 형태와 다른 점의 세 번째로, 제3 NMOS 트랜지스터(N3)의 게이트 단자가 제2 인버터(42)의 출력단에 접속하지 않고서, 제3 인버터(43)의 출력단에 접속되어 있다. 네 번째로, 제2 NMOS 트랜지스터(N2)의 게이트 단자가 제1 인버터(41)의 출력단에 접속하지 않고, 제4 인버터(44)의 출력단에 접속되어 있다. 다섯 번째로, 드레인 전위가 제2 전원 전위(VDH)이고, 또 게이트 단자 및 소스 단자가 각각 제3 인버터(43)의 출력단 및 제2 출력 단자(47)에 접속된 제5 NMOS 트랜지스터(N5)가 설치되어 있다.

여섯 번째로, 드레인 전위가 제2 전원 전위(VDH)이고, 또 게이트 단자 및 소스 단자가 각각 제4 인버터(44)의 출력단 및 제1 출력 단자(46)에 접속된 제6 NMOS 트랜지스터(N6)가 설치되어 있다. 일곱 번째로, 드레인 전위가 기준 전위(VSS)이고, 또 게이트 단자 및 소스 단자가 각각 제1 NMOS 트랜지스터(N1)의 드레인 단자 및 제2 출력 단자(47)에 접속된 제7 PMOS 트랜지스터(P7)가 설치되어 있다.

여덟 번째로, 드레인 전위가 기준 전위(VSS)이고, 또 게이트 단자 및 소스 단자가 각각 제4 NMOS 트랜지스터(N4)의 드레인 단자 및 제1 출력 단자(46)에 접속된 제8 PMOS 트랜지스터(P8)가 설치되어 있다. 그 밖의 구성은 제1 실시 형태와 동일하다. 제1 실시 형태와 동일한 구성에 대해서는 동일한 부호를 붙여 중복하는 설 명을 생략한다.

제2 실시 형태의 차동 신호 출력 레벨 컨버터 회로의 동작에 대해서 설명한다. 입력 신호의 전위 레벨이 L 레벨인 경우, 제1 인버터(41)의 출력 전위 레벨은 제1 전원 전위(VDL)가 된다. 따라서, 제1 NMOS 트랜지스터(N1)가 온 상태가 되고, 그 드레인 출력의 전위 레벨은 기준 전위(VSS)가 된다. 따라서, 제1 PMOS 트랜지스터(P1)가 온 상태가 되고, 제1 출력 단자(46)의 전위 레벨은 제2 전원 전위(VDH)가 된다. 또한, 제7 PMOS 트랜지스터(P7)가 온 상태가 되기 때문에 그 소스 출력의 전위 레벨, 즉, 제2 출력 단자(47)의 전위 레벨은 기준 전위(VSS)가 된다.

이 때, 제3 PMOS 트랜지스터(P3)는 오프 상태가 된다. 또한, 제3 인버터(43)의 출력 전위 레벨은 기준 전위(VSS)가 되기 때문에 제3 NMOS 트랜지스터(N3) 및 제5 NMOS 트랜지스터(N3)가 모두 오프 상태가 된다. 또한, 제4 PMOS 트랜지스터(P4)가 온 상태가 되고, 그것에 의해 제2 PMOS 트랜지스터(P2) 및 제8 PMOS 트랜지스터(P8)가 오프 상태가 된다. 또한, 제4 NMOS 트랜지스터(N4)도 오프 상태가 된다. 그것에 의해, 제2 전원 전위(VDH)의 인가 단자와 기준 전위(VSS)의 인가 단자 사이에서 관통 전류가 흐르는 것을 막고 있다.

입력 신호의 전위 레벨이 H 레벨인 경우, 제1 인버터(41) 및 제3 인버터(43)의 출력 전위 레벨은 각각 기준 전위(VSS) 및 제1 전원 전위(VDL)가 된다. 따라서, 제3 NMOS 트랜지스터(N3)가 온 상태가 되기 때문에 그 드레인 출력의 전위 레벨, 즉, 제1 출력 단자(46)의 전위 레벨은 기준 전위(VSS)가 된다. 또한, 제5 NMOS 트랜지스터(N5)도 온 상태가 되기 때문에 그 소스 출력의 전위 레벨, 즉, 제2 출력 단자(47)의 전위 레벨은 제2 전원 전위(VDH)가 된다.

이 때, 제3 PMOS 트랜지스터(P3)가 온 상태가 되고, 그것에 의해 제1 PMOS 트랜지스터(P1) 및 제7 PMOS 트랜지스터(P7)가 오프 상태가 된다. 또한, 제1 NMOS 트랜지스터(N1)도 오프 상태가 된다. 또한, 제4 PMOS 트랜지스터(P4)도 오프 상태가 된다. 또한, 제4 인버터의 출력 전위가 기준 전위(VSS)가 되기 때문에 제2 NMOS 트랜지스터(N2) 및 제6 NMOS 트랜지스터(N6)가 오프 상태가 된다. 그것에 의해, 제2 전원 전위(VDH)의 인가 단자와 기준 전위(VSS)의 인가 단자 사이에서 관통 전류가 흐르는 것을 막고 있다.

단, 제5 NMOS 트랜지스터(N5)의 임계치 전압은 제2 전원 전위(VDH)와 제1 전원 전위(VDL) 사이에 있다. 또, 제3 인버터(43) 및 제4 인버터(44)에 있어서, 제1 전원 전위(VDL)의 인가 단자와 기준 전위(VSS)의 인가 단자 사이에서 관통 전류가 흐르는 것을 막고 있다.

상술한 제2 실시 형태에 따르면, 입력 단자(40)에서 출력 단자(46, 47)까지의 신호 전파 경로에 있어서의 논리 소자 또는 트랜지스터의 단수는 입력 신호가 L 레벨에서도 H 레벨에서도 3단이 된다. 따라서, 종래보다 단수가 적어지기 때문에 회로 규모가 작아지고, 회로 자체의 전파 지연 시간이 줄어든다. 또한, 차동 신호 출력 레벨 컨버터 회로의 구성이 종래보다 간소하기 때문에 차동 신호쌍 사이의 위상차가 작아진다고 하는 효과를 얻을 수 있다. 또한, 관통 전류가 흐르지 않기 때문에 저소비 전력이다.

도 4에 제2 실시 형태의 변형예를 도시한다. 도 4에 도시된 차동 신호 출력 레벨 컨버터 회로와 도 3에 도시된 회로의 관계는 제1 실시 형태에 있어서 도 2에 도시된 변형예의 회로와 도 1에 도시된 회로의 관계와 동일하다. 즉, 제3 PMOS 트랜지스터(P3) 및 제4 PMOS 트랜지스터(P4) 대신에 제5 PMOS 트랜지스터(P5) 및 제6 PMOS 트랜지스터(P6)가 설치되어 있다.

이 회로의 동작은 도 3에 도시된 회로와 동일하다. 도 4에 도시된 차동 신호 출력 레벨 컨버터 회로에 따르면, 제1 출력 단자(46) 및 제2 출력 단자(47)의 각 출력 전위를 전단의 트랜지스터에 피드백하지 않기 때문에 도 3에 도시된 회로보다 동작 속도가 고속이 된다. 즉, 이 회로는 보다 고속 장치에 적용하면 효과적이다.

(제3 실시 형태)

도 5는 본 발명에 관한 차동 신호 출력 레벨 컨버터 회로의 제3 실시 형태를 도시한 회로도이다. 제3 실시 형태의 차동 신호 출력 레벨 컨버터 회로가 도 1에 도시된 제1 실시 형태와 다른 것은 다음의 4가지 점이다. 첫 번째로, 드레인 전위가 제2 전원 전위(VDH)이고, 또 게이트 단자 및 소스 단자가 각각 제2 인버터(42)의 출력단 및 제2 출력 단자(47)에 접속된 제5 NMOS 트랜지스터(N5)가 설치되어 있다. 두 번째로, 드레인 전위가 제2 전원 전위(VDH)이고, 또 게이트 단자 및 소스 단자가 각각 제1 인버터(41)의 출력단 및 제1 출력 단자(46)에 접속된 제6 NMOS 트랜지스터(N6)가 설치되어 있다.

세 번째로, 드레인 전위가 기준 전위(VSS)이고, 또 게이트 단자 및 소스 단자가 각각 제1 NMOS 트랜지스터(N1)의 드레인 단자 및 제2 출력 단자(47)에 접속된 제7 PMOS 트랜지스터(P7)가 설치되어 있다. 네 번째로, 드레인 전위가 기준 전위(VSS)이고, 또 게이트 단자 및 소스 단자가 각각 제4 NMOS 트랜지스터(N4)의 드레인 단자 및 제1 출력 단자(46)에 접속된 제8 PMOS 트랜지스터(P8)가 설치되어 있다. 그 밖의 구성은 제1 실시 형태와 동일하다. 제1 실시 형태와 동일한 구성에 대해서는 동일한 부호를 붙여 중복되는 설명을 생략한다.

제3 실시 형태의 차동 신호 출력 레벨 컨버터 회로의 동작에 대해서 설명한다. 입력 신호의 전위 레벨이 L 레벨인 경우, 제1 인버터(41)의 출력 전위 레벨은 제1 전원 전위(VDL)가 된다. 따라서, 제6 NMOS 트랜지스터(N6)가 온 상태가 되고, 제1 출력 단자(46)의 전위 레벨은 제2 전원 전위(VDH)가 된다. 또한, 제2 NMOS 트랜지스터(N2)가 온 상태가 되기 때문에 제2 출력 단자(47)의 전위 레벨은 기준 전위(VSS)가 된다.

이 때, 제3 PMOS 트랜지스터(P3)는 오프 상태가 된다. 또한, 제4 PMOS 트랜지스터(P4)가 온 상태가 되고, 그것에 의해 제2 PMOS 트랜지스터(P2) 및 제8 PMOS 트랜지스터(P8)가 오프 상태가 된다. 또한, 제2 인버터(42)의 출력 전위 레벨은 기준 전위(VSS)가 되기 때문에 제3 NMOS 트랜지스터(N3) 및 제5 NMOS 트랜지스터(N5)는 모두 오프 상태가 된다. 또한, 제4 NMOS 트랜지스터(N4)도 오프 상태가 된다. 그것에 의해, 제2 전원 전위(VDH)의 인가 단자와 기준 전위(VSS)의 인가 단자 사이에서 관통 전류가 흐르는 것을 막고 있다.

입력 신호의 전위 레벨이 H 레벨인 경우, 제1 인버터(41) 및 제2 인버터(42)의 출력 전위 레벨은 각각 기준 전위(VSS) 및 제1 전원 전위(VDL)가 된다. 따라서, 제3 NMOS 트랜지스터(N3)가 온 상태가 되기 때문에 제1 출력 단자(46)의 전위 레벨은 기준 전위(VSS)가 된다. 또한, 제5 NMOS 트랜지스터(N5)도 온 상태가 되기 때문에 제2 출력 단자(47)의 전위 레벨은 제2 전원 전위(VDH)가 된다.

이 때, 제3 PMOS 트랜지스터(P3)가 온 상태가 되고, 그것에 의해 제1 PMOS 트랜지스터(P1) 및 제7 PMOS 트랜지스터(P7)가 오프 상태가 된다. 또한, 제1 NMOS 트랜지스터(N1)도 오프 상태가 된다. 또한, 제4 PMOS 트랜지스터(P4)도 오프 상태가 된다. 또한, 제2 NMOS 트랜지스터(N2) 및 제6 NMOS 트랜지스터(N6)가 오프 상태가 된다. 그것에 의해, 제2 전원 전위(VDH)의 인가 단자와 기준 전위(VSS)의 인가 단자 사이에서 관통 전류가 흐르는 것을 막고 있다.

단, 제5 NMOS 트랜지스터(N5) 및 제6 NMOS 트랜지스터(N6)의 임계치 전압은 제2 전원 전위(VDH)와 제1 전원 전위(VDL) 사이에 있다.

상술한 제3 실시 형태에 따르면, 입력 단자(40)에서 출력 단자(46, 47)까지의 신호 전파 경로에 있어서의 논리 소자 또는 트랜지스터의 단수는 입력 신호가 L 레벨일 때에는 2단, 입력 신호가 H 레벨일 때에는 3단이 된다. 따라서, 종래보다 단수가 적어지기 때문에 회로 규모가 작아지고, 회로 자체의 전파 지연 시간이 작아진다. 또한, 차동 신호 출력 레벨 컨버터 회로의 구성이 종래보다 간소하기 때문에 차동 신호쌍 사이의 위상차가 작아진다고 하는 효과를 얻을 수 있다. 또한, 관통 전류가 흐르지 않기 때문에 저소비 전력이다.

도 6에 제3 실시 형태의 변형예를 도시한다. 도 6에 도시된 차동 신호 출력 레벨 컨버터 회로와 도 5에 도시된 회로의 관계는 제1 실시 형태에 있어서 도 2에 도시된 변형예의 회로와 도 1에 도시된 회로의 관계와 동일하다. 즉, 제3 PMOS 트랜지스터(P3) 및 제4 PMOS 트랜지스터(P4) 대신에 제5 PMOS 트랜지스터(P5) 및 제6 PMOS 트랜지스터(P6)가 설치되어 있다.

이 회로의 동작은 도 5에 도시된 회로와 동일하다. 도 6에 도시된 차동 신호 출력 레벨 컨버터 회로에 따르면, 제1 출력 단자(46) 및 제2 출력 단자(47)의 각 출력 전위를 전단의 트랜지스터에 피드백하지 않기 때문에 도 5에 도시된 회로보다 동작 속도가 고속이 된다. 즉, 이 회로는 보다 고속 장치에 적용하면 효과적이다.

이상에 있어서 본 발명은 전계 효과 트랜지스터로서 절연 게이트형 전계 효과 트랜지스터(MOS 트랜지스터)를 이용하였지만, 이것에 한정되지 않고, 예컨대, 접합형 전해 효과 트랜지스터를 이용하여도 좋다. 또한, 회로의 구성은 여러 가지 설계 변경이 가능하다.

본 발명에 따르면, 차동 신호 출력 레벨 컨버터 회로의 입력 단자에서 출력 단자까지의 신호 전파 경로에 있어서의 논리 소자 또는 트랜지스터의 단수는 입력 신호가 L 레벨일 때에는 2 또는 3단, 입력 신호가 H 레벨일 때에는 3 또는 4단이 된다. 즉, 신호가 경유하는 논리 소자 또는 트랜지스터의 단수가 종래보다 적어진다. 따라서, 회로 규모가 작아지기 때문에 회로 자체의 전파 지연 시간을 줄일 수 있다.

[부기]

또한, 이하와 같은 부기 1 내지 부기 10을 청구항으로 할 수도 있다.

(부기1) 입력 단자와, 신호 입력부와, 신호 레벨 변환부를 구비한 입력 신호의 레벨을 변환하여 출력하는 레벨 컨버터 회로에 있어서,

상기 신호 레벨 변환부를 복수개 설치하여 레벨을 변환한 작동 신호를 출력시키도록 한 것을 특징으로 하는 레벨 컨버터 회로.

(부기 2) 외부로부터 신호가 입력되는 입력 단자와,

외부로 차동 신호를 출력하는 제1 출력 단자 및 제2 출력 단자와,

상기 입력 단자로의 입력 신호의 전위에 따라 기준 전위 또는 제1 전원 전위 중 어느 한쪽의 전위를 출력하는 논리 소자와,

상기 논리 소자의 출력 전위가 상기 제1 전원 전위일 때에 상기 기준 전위를 출력하는 제1 N채널 전계 효과 트랜지스터와,

상기 제1 N채널 전계 효과 트랜지스터로부터 출력된 상기 기준 전위를 받아 상기 제1 출력 단자에 제2 전원 전위를 출력하는 제1 P채널 전계 효과 트랜지스터와,

상기 논리 소자의 출력 전위가 상기 제1 전원 전위일 때에 상기 제2 출력 단자에 상기 기준 전위를 출력하는 제2 N채널 전계 효과 트랜지스터와,

상기 논리 소자의 출력 전위가 상기 기준 전위일 때에 상기 제1 출력 단자에 상기 기준 전위를 출력하는 제3 N채널 전계 효과 트랜지스터와,

상기 논리 소자의 출력 전위가 상기 기준 전위일 때에 상기 기준 전위를 출력하는 제4 N채널 전계 효과 트랜지스터와,

상기 제4 N채널 전계 효과 트랜지스터로부터 출력된 상기 기준 전위를 받아 상기 제2 출력 단자에 상기 제2 전원 전위를 출력하는 제2 P채널 전계 효과 트랜지스터를 구비하는 것을 특징으로 하는 레벨 컨버터 회로.

(부기 3) 게이트 전위 및 소스 전위가 각각 상기 제1 출력 단자의 출력 전위 및 상기 제2 전원 전위이고, 또, 상기 제1 N채널 전계 효과 트랜지스터와 공통의 드레인을 갖는 제3 P채널 전계 효과 트랜지스터를 더 구비하는 것을 특징으로 하는 부기 2에 기재된 레벨 컨버터 회로.

(부기 4) 게이트 전위 및 소스 전위가 각각 상기 제2 출력 단자의 출력 전위 및 상기 제2 전원 전위이고, 또, 상기 제4 N채널 전계 효과 트랜지스터와 공통의 드레인을 갖는 제4 P채널 전계 효과 트랜지스터를 더 구비하는 것을 특징으로 하는 부기 2 또는 3에 기재된 레벨 컨버터 회로.

(부기 5) 게이트 전위 및 소스 전위가 각각 상기 제1 N채널 전계 효과 트랜지스터의 게이트 전위 및 상기 제2 전원 전위이고, 또, 상기 제1 N채널 전계 효과 트랜지스터와 공통의 드레인을 갖는 제5 P채널 전계 효과 트랜지스터를 더 구비하는 것을 특징으로 하는 부기 2에 기재된 레벨 컨버터 회로.

(부기 6) 게이트 전위 및 소스 전위가 각각 상기 제4 N채널 전계 효과 트랜지스터의 게이트 전위 및 상기 제2 전원 전위이고, 또, 상기 제4 N채널 전계 효과 트랜지스터와 공통의 드레인을 갖는 제6 P채널 전계 효과 트랜지스터를 더 구비하는 것을 특징으로 하는 부기 2 또는 5에 기재된 레벨 컨버터 회로.

(부기 7) 상기 논리 소자의 출력 전위가 상기 제1 전원 전위일 때에 상기 제2 출력 단자에 상기 기준 전위를 출력하는 제7 P채널 전계 효과 트랜지스터를 더 구비하는 것을 특징으로 하는 부기 2 내지 6중 어느 하나에 기재된 레벨 컨버터 회로.

(부기 8) 상기 논리 소자의 출력 전위가 상기 기준 전위일 때에 상기 제2 출력 단자에 상기 제2 전원 전위를 출력하는 제5 N채널 전계 효과 트랜지스터를 더 구비하는 것을 특징으로 하는 부기 2 내지 7중 어느 하나에 기재된 레벨 컨버터 회로.

(부기 9) 상기 논리 소자의 출력 전위가 상기 제1 전원 전위일 때에 상기 제1 출력 단자에 상기 제2 전원 전위를 출력하는 제6 N채널 전계 효과 트랜지스터를 더 구비하는 것을 특징으로 하는 부기 2 내지 8중 어느 하나에 기재된 레벨 컨버터 회로.

(부기 10) 상기 논리 소자의 출력 전위가 상기 기준 전위일 때에 상기 제1 출력 단자에 상기 기준 전위를 출력하는 제8 P채널 전계 효과 트랜지스터를 더 구비하는 것을 특징으로 하는 부기 1 내지 8중 어느 하나에 기재된 레벨 컨버터 회로.

(부기 11) 상기 논리 소자 및 상기 각 전계 효과 트랜지스터는 동일한 반도 체 기판상에 제작되어 있는 것을 특징으로 하는 부기 2 내지 10중 어느 하나에 기재된 레벨 컨버터 회로.

Claims

입력 단자와,

각각 차동 신호를 출력하는 제1 출력 단자 및 제2 출력 단자와,

상기 입력 단자로부터 수신한 입력 신호의 전위에 따라 기준 전위 또는 제1 전원 전위를 출력하는 제1 논리 소자와,

상기 제1 논리 소자의 출력 신호의 전위에 따라 상기 제1 전원 전위 또는 기준 전위를 출력하는 제2 논리 소자와,

상기 제1 논리 소자가 상기 제1 전원 전위를 출력하는 경우에, 상기 기준 전위를 출력하는 제1 N채널 전계 효과 트랜지스터와,

상기 제1 N채널 전계 효과 트랜지스터가 출력한 상기 기준 전위를 수신하여 제2 전원 전위를 상기 제1 출력 단자에 출력하는 제1 P채널 전계 효과 트랜지스터와,

상기 제1 논리 소자가 상기 제1 전원 전위를 출력하는 경우에, 상기 기준 전위를 상기 제2 출력 단자에 출력하는 제2 N채널 전계 효과 트랜지스터와,

상기 제1 논리 소자가 상기 기준 전위를 출력하는 경우에, 상기 기준 전위를 상기 제1 출력 단자에 출력하는 제3 N채널 전계 효과 트랜지스터와,

상기 제1 논리 소자가 상기 기준 전위를 출력하고, 상기 기준 전위에 기초하여 상기 제2 논리 소자가 상기 제1 전원 전위를 출력하는 경우에, 상기 기준 전위를 출력하는 제4 N채널 전계 효과 트랜지스터와,

상기 제4 N채널 전계 효과 트랜지스터가 출력한 상기 기준 전위를 수신하여 상기 제2 전원 전위를 상기 제2 출력 단자에 출력하는 제2 P채널 전계 효과 트랜지스터를 포함하는 레벨 컨버터 회로.
제1항에 있어서, 게이트, 소스 및 드레인을 구비한 제3 P채널 전계 효과 트랜지스터를 더 포함하고, 상기 제3 P채널 전계 효과 트랜지스터의 게이트 전위는 상기 제1 출력 단자의 출력 전위와 같고, 상기 소스의 전위는 상기 제2 전원 전위와 같으며, 상기 드레인은 상기 제1 N채널 전계 효과 트랜지스터의 드레인과 공통 연결되는 것인 레벨 컨버터 회로.
제1항에 있어서, 게이트, 소스 및 드레인을 구비한 제4 P채널 전계 효과 트랜지스터를 더 포함하고, 상기 제4 P채널 전계 효과 트랜지스터의 게이트 전위는 상기 제2 출력 단자의 출력 전위와 같고, 상기 소스의 전위는 상기 제2 전원 전위와 같으며, 상기 드레인은 상기 제4 N채널 전계 효과 트랜지스터의 드레인과 공통 연결되는 것인 레벨 컨버터 회로.
제1항에 있어서, 게이트, 소스 및 드레인을 구비한 제5 P채널 전계 효과 트랜지스터를 더 포함하고, 상기 제5 P채널 전계 효과 트랜지스터의 게이트 전위는 상기 제1 N채널 전계 효과 트랜지스터의 게이트 전위와 같고, 상기 소스의 전위는 상기 제2 전원 전위와 같으며, 상기 드레인은 상기 제1 N채널 전계 효과 트랜지스터의 드레인과 공통 연결되는 것인 레벨 컨버터 회로.
제1항에 있어서, 게이트, 소스 및 드레인을 구비한 제6 P채널 전계 효과 트랜지스터를 더 포함하고, 상기 제6 P채널 전계 효과 트랜지스터의 게이트 전위는 상기 제4 N채널 전계 효과 트랜지스터의 게이트 전위와 같고, 상기 소스의 전위는 상기 제2 전원 전위와 같으며, 상기 드레인은 상기 제4 N채널 전계 효과 트랜지스터의 드레인과 공통 연결되는 것인 레벨 컨버터 회로.
제1항에 있어서, 상기 제1 논리 소자의 출력 전위가 상기 제1 전원 전위인 경우에, 상기 기준 전위를 제2 출력 단자에 출력하는 제7 P채널 전계 효과 트랜지스터를 더 포함하는 레벨 컨버터 회로.
제1항에 있어서,

상기 제1 논리 소자의 출력 신호의 전위에 따라 상기 제1 전원 전위 또는 기준 전위를 출력하는 제3 논리 소자를 더 포함하고,

상기 제1 논리 소자의 출력 전위가 상기 기준 전위이고, 상기 기준 전위에 기초하여 상기 제3 논리 소자가 상기 제1 전원 전위를 출력하는 경우에, 상기 제2 전원 전위를 제2 출력 단자에 출력하는 제5 N채널 전계 효과 트랜지스터를 더 포함하는 레벨 컨버터 회로.
제1항에 있어서, 상기 제1 논리 소자의 출력 전위가 상기 제1 전원 전위인 경우에, 상기 제2 전원 전위를 제1 출력 단자에 출력하는 제6 N채널 전계 효과 트랜지스터를 더 포함하는 레벨 컨버터 회로.
제1항에 있어서, 상기 제1 논리 소자의 출력 전위가 상기 기준 전위인 경우에, 상기 기준 전위를 제1 출력 단자에 출력하는 제8 P채널 전계 효과 트랜지스터를 더 포함하는 레벨 컨버터 회로.
제1항에 있어서, 상기 제1 논리 소자와 각 전계 효과 트랜지스터는 동일한 반도체 기판 상에 탑재되는 것인 레벨 컨버터 회로.