KR100280471B1 - 전압레벨시프터회로 - Google Patents
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Abstract
본 발명은 전압 레벨 시프터회로에 관한 것으로, 종래에는 기준전압을 발생하는 회로를 별도로 구현하여야 하는 불편함이 있었고, 또한 칩 내부에 기준전압을 발생하는 회로를 구현하면 면적과 전력면에서 손실이 있는 문제점이 있으며, 또한 외부에 상기 기준전압을 발생하는 회로를 구현하게 되면 사용자의 입장에서는 전원을 하나 더 추가해야 하므로 비용이 상승될 수 있는 문제점이 있었다. 따라서, 본 발명은 저전압원 고전압원으로부터 입력되는 입력신호와 그 입력신호를 인버터를 통해 반전하여 입력받아 그 두신호의 차이를 증폭하는 차동증폭부와; 내부 고전압전원을 각기 게이트에 인가받는 제1,제2 공핍형 피모스트랜지스터로 이루어져, 상기 차동증폭부의 증폭신호를 상기 내부 고전압전원에 의해 안정화하여 그에 따른 신호를 출력하는 전압안정화부와; 상기 전압안정화부의 신호를 입력받아 이를 래치하는 래치부와; 상기 래치부의 래치신호를 입력받아 이를 반전하여 그에 따른 신호를 출력하는 인버터로 구성하여 파워 모스 소자를 포함한 칩에서 저전압신호와 고전압신호간의 인터페이스를 구현할 수 있음으로써 칩의 면적과 전력면에서 경제성을 가질수 있는 효과가 있다.
Description
본 발명은 전압 레벨 시프터회로에 관한 것으로, 특히 파워 모스 소자를 포함한 칩에서 저전압신호와 고전압신호간의 인터페이스를 구현할 수 있도록 한 전압 레벨 시프터회로에 관한 것이다.
일반적으로, 저전압논리회로와 고전압드라이버가 하나의 칩에 같이 들어있는 스마트 파워 칩은 디스플레이 구동칩등의 용도로 널리 쓰이고 있는데,복잡한 논리회로와 고전압 구동소자가 한 칩에 집적됨으로써 디스크리트소자를 사용하는 경우와 비교해서 시스템의 사이즈와 신뢰성면에서 얻는 이익이 크다.
도1은 종래 래치형의 레벨 시프터회로의 구성을 보인 회로도로서, 이에 도시된 바와같이 고전압전원(VDDH)이 소스에 인가된 제1 피모스트랜지스터(P11)의 드레인에 소스가 접지되고 게이트에 입력신호(INL)가 인가된 제1 엔모스트랜지스터(N11)의 드레인을 접속하고, 그 접속점을 고전압전원(VDDH)이 소스에 인가된 제2 피모스트랜지스터(P12)의 게이트에 접속하며, 상기 제2 피모스트랜지스터(P12)의 드레인을 상기 제1 피모스트랜지스터(P11)의 게이트에 접속함과 아울러 소스가 접지전압(VSS)이 인가되고 게이트에 입력신호(INL)가 인버터(INV1)를 통해 반전되어 인가된 제2 엔모스트랜지스터(N12)의 드레인에 접속하여 그 접속점에서 출력신호(OUTH)가 발생되도록 구성되며, 이와같이 구성된 종래장치의 동작을 설명한다.
먼저, 저전압전원(VDDL:3.3V), 고전압전원(VDDH:5V), 접지전압(VSS:0V)임을 가정한다.
입력신호(INL)가 접지전압(VSS)인 경우 제1 엔모스트랜지스터(N11)는 그 접지전압(VSS)을 게이트에 인가받아 턴오프되고, 인버터(INV1)는 상기 접지전압(VSS)을 반전한 저전압전원(VDDL)을 출력하여 제2 엔모스트랜지스터(N12)의 게이트에 인가되며, 이에 의해 상기 제2 엔모스트랜지스터(N12)는 턴온된다.
이에따라, 상기 제2 엔모스트랜지스터(N12)의 턴온에 의해 제1 노드(Node1)는 풀다운되며, 이에의해 제1 피모스트랜지스터(P11)는 턴온되어 제2 노드(Node2)의 전위는 고전압전원(VDDH)까지 풀업되고 이 제2 노드(Node2)의 전위에 의해 제2 피모스트랜지스터(P12)는 오프되어 제1 노드(Node1)의 전위는 접지전압(VSS)까지 떨어진다.
반대로, 입력신호(INL)가 저전압전원(VDDL)일 경우 제1 엔모스트랜지스터(N11)는 그 저전압전원(VDDL)을 게이트에 인가받아 턴온되고, 인버터(INV1)는 상기 저전압전원(VDDL)을 반전한 접지전압(VSS)을 출력하여 제2 엔모스트랜지스터(N12)의 게이트에 인가되며, 이에 의해 상기 제2 엔모스트랜지스터(N12)는 턴오프된다.
이에따라, 상기 제1 엔모스트랜지스터(N12)의 턴온에 의해 제2 노드(Node2)는 풀다운되며, 이에의해 제2 피모스트랜지스터(P11)는 턴온되어 제1 노드(Node1)의 전위는 고전압전원(VDDH)까지 풀업되고 이 제1 노드(Node1)의 전위에 의해 제2 피모스트랜지스터(P12)는 턴오프된다.
즉, 입력신호(INL)의 레벨(VSS,VDDL)이 변환되어 출력신호(OUTH)의 레벨(VSS,VDDH)로 된다.
그러나, 상기와 같은 경우 고전압전원(VDDH)이 아주 높은 경우 제1,제2 피모스트랜지스터(P11),(P12)의 게이트에 고전압전원(VDDH)이 인가되어 있는데, 출력신호(OUTH) 즉, 제1 노드(Node1)가 접지전압(VSS)인 경우 제1 피모스트랜지스터(P11)에는 고전압전원(VDDH)이 걸리고, 출력신호(OUTH)가 고전압전원(VDDH)인 경우 제2 피모스트랜지스터(P12)의 게이트에 고전압전원(VDDH)이 걸리게 되므로 상기 매우 높은 고전압전원(VDDH)에 의해 상기 제1,제2 피모스트랜지스터(P11),(P12)의 게이트가 깨지게 된다.
상기와 같은 문제점은 전압클램핑회로를 추가접속하여 해결하는데, 도2는 종래 클램프형 전압레벨시프터의 구성을 보인 회로도로서, 이에 도시된 바와같이 입력신호(INL)와 그 입력신호(INL)를 인버터(INV2)를 통해 반전하여 입력받아 그 두 신호의 차이를 증폭하는 차동증폭부(20)와; 상기 차동증폭부(20)의 증폭신호를 입력받아 이를 소정 기준전압(Vref)에 의해 안정화하여 그에 따른 신호를 출력하는 전압안정화부(21)와; 상기 전압안정화부(21)의 신호를 입력받아 이를 래치하는 래치부(22)와; 상기 래치부(22)의 신호를 입력받아 이를 반전하여 그에 따른 신호(OUT)를 출력하는 인버터(23)로 구성된다.
상기 래치부(22)는 고전압전원(VDDH)이 소스에 인가된 제1 피모스트랜스터(P21)의 드레인을 고전압전원(VDDH)이 소스에 인가된 제2 피모스트랜지스터(P22)의 게이트에 접속하고, 상기 제2 피모스트랜지스터(P22)의 드레인을 상기 제1 피모스트랜지스터(P21)의 게이트에 접속하여 구성된다.
상기 전압안정화부(21)는 기준전압(Vref)을 각기 게이트에 인가받는 제1,제2 피모스트랜지스터(P23),(P24)로 구성되며, 이와같이 구성된 종래 장치의 동작을 설명한다.
먼저, 차동증폭부(20)는 입력신호(INL)와 그 입력신호(INL)를 인버터(INV2)를 통해 반전하여 입력받아 그 두 신호의 차이를 증폭하고, 전압안정화부(21)는 상기 차동증폭부(20)의 증폭신호를 입력받아 이를 소정 기준전압(Vref)에 의해 안정화하여 그에 따른 신호를 래치부(22)에 인가한다.
이에 따라, 상기 래치부(22)는 상기 전압안정화부(21)의 출력신호를 입력받아 이를 래치하고, 이때 인버터(23)는 상기 래치부(22)의 래치신호를 입력받아 이를 반전하여 출력한다.
여기서, 상기와 같은 동작을 회로적으로 설명하면, 먼저 입력신호(INL)가 접지전압(VSS)인 경우, 제1 엔모스트랜지스터(N21)는 그 접지전압(VSS)을 게이트에 인가받아 턴오프되고, 인버터(INV2)는 상기 접지전압(VSS)을 반전한 저전압전원(VDDL)을 출력하여 제2 엔모스트랜지스터(N12)의 게이트에 인가되며, 이에 의해 상기 제2 엔모스트랜지스터(N22)는 턴온된다.
이에따라, 상기 제2 엔모스트랜지스터(N22)의 턴온에 의해 그 제2 엔모스트랜지스터(N22)의 드레인측의 전압은 풀다운되며, 이에의해 제1 노드(Node)의 전압도 떨어지는데, 전압안정화부(21)의 제2 피모스트랜지스터(P24)의 게이트가 기준전압(Vref)에 의해 잡혀 있기 때문에 상기 제1 노드(Node3)의 전압은 Vref+이하로는 떨어지지 않는다.
이때, 래치부(22)의 제1 피모스트랜지스터(P21)는 상기 제1 노드(Node3)의 전압에 의해 턴온되어 제2 노드(Node4)의 전압을 고전압전원(VDDH)으로 풀업시킨다.
이에따라, 상기 제2 노드(Node4)의 고전압전원(VDDH)에 의해 인버터(23)의 피모스트랜지스터(P25)는 턴오프되고, 반면에 상기 인버터(23)의 엔모스트랜지스터(N23)는 인버터(INV2)의 저전압전원(VDDL)에 의해 턴온된다.
이에따라, 출력단(OUT)의 레벨은 접지전압(VSS) 레벨로 떨어진다.
만약, 입력신호(INL)가 저전압전원(VDDL)인 경우, 제1 엔모스트랜지스터(N21)는 그 저전압전원(VDDL)을 게이트에 인가받아 턴온되고, 인버터(INV2)는 상기 저전압전원(VDDL)을 반전한 접지전압(VSS)을 출력하여 제2 엔모스트랜지스터(N22)의 게이트에 인가되며, 이에 의해 상기 제2 엔모스트랜지스터(N22)는 턴오프된다.
이에따라, 상기 제1 엔모스트랜지스터(N21)의 턴온에 의해 그 제1 엔모스트랜지스터(N21)의 드레인측의 전압은 풀다운되며, 이에의해 제2 노드(Node4)의 전압도 떨어지는데, 전압안정화부(21)의 제1 피모스트랜지스터(P23)의 게이트가 기준전압(Vref)에 의해 잡혀 있기 때문에 상기 제2 노드(Node)의 전압은 Vref+이하로는 떨어지지 않는다.
이때, 래치부(22)의 제2 피모스트랜지스터(P22)는 상기 제2 노드(Node4)의 전압에 의해 턴온되어 제1 노드(Node3)의 전압을 고전압전원(VDDH)으로 풀업시킨다.
이에따라, 상기 제1 노드(Node3)의 접지전압(VSS)에 의해 인버터(23)의 피모스트랜지스터(P25)는 턴온되고, 반면에 상기 인버터(23)의 엔모스트랜지스터(N23)는 인버터(INV2)의 접지전압(VSS)에 의해 턴오프되므로 출력단(OUT)의 레벨은 고전압전원(VDDH) 레벨까지 올라간다.
즉, 상기 제1,제2 노드(Node3),(Node4)의 전압이 Vref+까지만 떨어지기 때문에 래치부(22)의 피모스트랜지스터(P21),(P22) 게이트와 인버터(23)의 피모스트랜지스터(P25) 게이트에 과전압이 걸리는 것을 막아준다.
도3은 상기 도2의 클램프형 전압레벨시프터의 래치(22)와 전압안정화부(21) 사이에 쇼트키 다이오드(SD1),(SD2)를 추가 접속한 것으로, 일반적인 동작은 상기와 동일하며, 다만 이 쇼트키 다이오드(SD1),(SD2)는 제1,제2 노드(Node1),(Node2)의 전압이 커플링등의 노이즈에 의해 레벨이 지나치게 떨어지는 것을 막아준다.
그러나, 상기와 같이 동작하는 종래 장치는 기준전압을 발생하는 회로를 별도로 구현하여야 하는 불편함이 있었고, 또한 칩 내부에 기준전압을 발생하는 회로를 구현하면 면적과 전력면에서 손실이 있는 문제점이 있으며, 또한 외부에 상기 기준전압을 발생하는 회로를 구현하게 되면 사용자의 입장에서는 전원을 하나 더 추가해야 하므로 비용이 상승될 수 있는 문제점이 있었다.
따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 파워 모스 소자를 포함한 칩에서 저전압신호와 고전압신호간의 인터페이스를 구현할 수 있음으로써 칩의 면적과 전력면에서 경제성을 가질 수 있도록 한 전압 레벨 시프터회로를 제공함에 그 목적이 있다.
도1은 종래 래치형 전압 레벨 시프터회로의 구성을 보인 회로도.
도2는 종래 클램프형 전압 레벨 시프터회로의 구성을 보인 회로도.
도3은 종래 쇼트키 다이오드를 이용한 전압 레벨 시프터회로의 구성을 보인 회로도.
도4는 본 발명 전압 레벨 시프터회로의 구성을 보인 블록도.
도5는 도4에 있어서, 공핍형피모스트랜지스터의 전압과 전류에 대한 특성도.
도6은 본 발명 전압강화를 방지한 전압 레벨 시프터회로의 구성을 보인 회로도.
*****도면의 주요부분에 대한 부호의 설명*****
20 : 차동증폭부 40 : 전압안정화부
22 : 래치부 23 : 인버터
DP30,DP31 : 공핍형피모스트랜지스터
상기와 같은 목적을 달성하기 위한 본 발명은 저전압원 고전압원으로부터 입력되는 입력신호와 그 입력신호를 인버터를 통해 반전하여 입력받아 그 두신호의 차이를 증폭하는 차동증폭부와; 내부 고전압전원을 각기 게이트에 인가받는 제1,제2 공핍형 피모스트랜지스터로 이루어져, 상기 차동증폭부의 증폭신호를 상기 내부 고전압전원에 의해 안정화하여 그에 따른 신호를 출력하는 전압안정화부와; 상기 전압안정화부의 신호를 입력받아 이를 래치하는 래치부와; 상기 래치부의 래치신호를 입력받아 이를 반전하여 그에 따른 신호를 출력하는 인버터로 구성하여 된 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 본 발명은 저전압원 또는 고전압원으로부터 입력되는 입력신호와 그 입력신호를 인버터를 통해 반전하여 입력받아 그 두 신호의 차이를 증폭하는 차동증폭부와; 내부 고전압전원을 각기 게이트에 인가받는 제1,제2 공핍형 피모스트랜지스터로 이루어져, 상기 차동증폭부의 증폭신호를 상기 내부 고전압전원에 의해 안정화하여 그에 따른 신호를 출력하는 전압안정화부와; 상기 전압안정화부의 신호를 입력받아 이를 래치함과 아울러 그 래치신호의 전압강화를 방지하는 래치 및 전압강하방지부로 구성하여 된 것을 특징으로 한다.
이하, 본 발명에 의한 전압 레벨 시프터회로의 일실시예에 대한 작용 및 효과를 첨부한 도면을 참조하여 상세히 설명한다.
도4는 본 발명 전압 레벨 시프터회로의 일실시예에 대한 구성을 보인 회로도로서, 이에 도시된 바와같이 입력신호(INL)와 그 입력신호(INL)를 인버터(INV1)를 통해 반전하여 입력받아 그 두신호의 차이를 증폭하는 차동증폭부(20)와; 상기 차동증폭부(20)의 증폭신호를 입력받아 이를 내부 고전압전원(VDDH)에 의해 안정화하여 그에 따른 신호를 출력하는 전압안정화부(40)와; 상기 전압안정화부(40)의 신호를 입력받아 이를 래치하는 래치부(22)와; 상기 래치부(22)의 래치신호를 입력받아 이를 반전하여 그에 따른 신호(OUT)를 출력하는 인버터(23)로 구성한다.
상기 전압안정화부(40)는 내부 고전압전원(VDDH)을 각기 게이트에 인가받는 제1,제2 공핍형피모스트랜지스터(DP31),(DP32)로 구성되며, 이와같이 구성한 본 발명의 일실시예에 대한 동작을 설명한다.
먼저, 일반적인 동작은 종래와 동일하다. 즉, 차동증폭부(20)는 입력신호(INL)와 그 입력신호(INL)를 인버터(INV1)를 통해 반전하여 입력받아 그 두신호의 차이를 증폭하고, 이때, 종래와 달리, 전압안정화부(40)는 상기 차동증폭부(20)의 증폭신호를 입력받아 이를 내부 고전압전원(VDDH)에 의해 안정화하여 그에 따른 신호를 래치부(22)에 인가한다.
이에 따라, 상기 래치부(22)는 상기 전압안정화부(40)의 출력신호를 입력받아 이를 래치하고, 이때 인버터(23)는 상기 래치부(22)의 래치신호를 입력받아 이를 반전하여 출력한다.
여기서, 상기와 같은 동작을 회로적으로 설명하면, 먼저 입력신호(INL)가 접지전압(VSS)인 경우, 제1 엔모스트랜지스터(N41)는 그 접지전압(VSS)을 게이트에 인가받아 턴오프되고, 인버터(INV1)는 상기 접지전압(VSS)을 반전한 저전압전원(VDDL)을 출력하여 제2 엔모스트랜지스터(N42)의 게이트에 인가하며, 이에 의해 상기 제2 엔모스트랜지스터(N42)는 턴온된다.
이에따라, 상기 제2 엔모스트랜지스터(N42)의 턴온에 의해 그 제2 엔모스트랜지스터(N42)의 드레인측의 전압은 풀다운되며, 이에의해 제1 노드(Node3)의 전압도 떨어지는데, 이때 전압안정화부(40)는 도5와 같은 특성곡선을 가진 공핍형피모스트랜지스터(DP32)의 게이트에 종래와 달리, 내부 고전압전원(VDDH)에 의해 잡혀 있기때문에 제1 노드(Node3)의 전압은 VDDH-이하로 떨어지지 않으므로 래치부(22)의 피모스트랜지스터(P41),(P42) 게이트와 인버터(23)의 피모스트랜지스터(P43) 게이트에 과전압이 걸리지 않게 된다.
이때, 래치부(22)의 제1 피모스트랜지스터(P41)는 상기 제1 노드(Node3)의 전압에 의해 턴온되어 제2 노드(Node4)의 전압을 고전압전원(VDDH)으로 풀업시킨다.
이에따라, 상기 제2 노드(Node4)의 고전압전원(VDDH)에 의해 인버터(23)의 피모스트랜지스터(P43)는 턴오프되고, 반면에 상기 인버터(23)의 엔모스트랜지스터(N43)는 인버터(INV1)의 저전압전원(VDDL)에 의해 턴온된다.
이에따라, 출력단(OUT)의 레벨은 접지전압(VSS) 레벨로 떨어진다.
만약, 입력신호(INL)가 저전압전원(VDDL)인 경우, 제1 엔모스트랜지스터(N41)는 그 저전압전원(VDDL)을 게이트에 인가받아 턴온되고, 인버터(INV1)는 상기 저전압전원(VDDL)을 반전한 접지전압(VSS)을 출력하여 제2 엔모스트랜지스터(N42)의 게이트에 인가되며, 이에 의해 상기 제2 엔모스트랜지스터(N42)는 턴오프된다.
이에따라, 상기 제1 엔모스트랜지스터(N41)의 턴온에 의해 그 제1 엔모스트랜지스터(N41)의 드레인측의 전압은 풀다운되며, 이에의해 제2 노드(Node4)의 전압도 떨어지는데, 이때 전압안정화부(40)의 제1 공핍형피모스트랜지스터(DP31)의 게이트가 내부의 고전압전원(VDDH)에 의해 잡혀 있기 때문에 상기 제2 노드(Node4)의 전압은 VDDH-이하로는 떨어지지 않는다.
이때, 래치부(22)의 제2 피모스트랜지스터(P42)는 상기 제2 노드(Node4)의 전압에 의해 턴온되어 제1 노드(Node3)의 전압을 고전압전원(VDDH)으로 풀업시킨다.
이에따라, 상기 제1 노드(Node3)의 고전압전원(VDDH)에 의해 인버터(23)의 피모스트랜지스터(P43)는 턴온되고, 반면에 상기 인버터(23)의 엔모스트랜지스터(N43)는 인버터(INV1)의 접지전압(VSS)에 의해 턴오프되므로 출력단(OUT)의 레벨은 고전압전원(VDDH) 레벨까지 올라간다.
즉, 상기 제1,제2 노드(Node3),(Node4)의 전압이 VDDH-까지만 떨어지기 때문에 래치부(22)의 피모스트랜지스터(P41),(P42) 게이트와 인버터(23)의 피모스트랜지스터(P43) 게이트에 과전압이 걸리는 것을 막아준다.
도6은 본 발명 전압 레벨 시프터회로의 다른 실시예에 대한 구성을 보인 회로도로서, 이에 도시한 바와같이 입력신호(INL)와 그 입력신호(INL)를 인버터(INV1)를 통해 반전하여 입력받아 그 두 신호의 차이를 증폭하는 차동증폭부(20)와; 상기 차동증폭부(20)의 증폭신호를 입력받아 이를 내부 고전압전원(VDDH)에 의해 안정화하여 그에 따른 신호를 출력하는 전압안정화부(40)와; 상기 전압안정화부(40)의 신호를 입력받아 이를 래치함과 아울러 그 래치신호의 전압강화를 방지하는 래치 및 전압강하방지부(50)로 구성한다.
상기 전압안정화부(40)는 내부 고전압전원(VDDH)을 각기 게이트에 인가받는 제1,제2 공핍형피모스트랜지스터(DP31),(DP32)로 구성한다.
상기 래치 및 전압강하방지부(50)는 고전압전원(VDDH)이 소스에 인가된 제1 피모스트랜스터(P51)의 드레인을 고전압전원(VDDH)이 소스에 인가된 제2 피모스트랜지스터(P52)의 게이트에 접속하고, 상기 제2 피모스트랜지스터(P52)의 드레인을 상기 제1 피모스트랜지스터(P51)의 게이트에 접속하며, 상기 제1,제2 피모스트랜지스터(P51),(P52)의 소스에 각기 제1,제2 제너다이오드(ZD1),(ZD2)의 애노드를 접속하고 그 제1,제2 피모스트랜지스터(P51),(P52)의 드레인에 상기 제1,제2 제너다이오드(ZD1),(ZD2)의 캐소드를 접속하여 구성하며, 이와같이 구성한 본 발명의 동작을 설명한다.
먼저, 일반적인 동작은 상기 도4와 같으므로 생략하고, 다만 래치 및 전압방지부(50)의 내부에 제1,제2 제너다이오드(ZD1),(ZD2)를 달아 제1,제2 노드(Node3) ,(Node4)의 전압강하를 방지하는데, 이때 상기 제1,제2 제너다이오드(ZD1),(ZD2)의 브레이크 다운(Break Down) 전압은보다 커야 직류전류가 계속 흐르게 되어도 전력소모가 커지지 않는다.
이상에서 상세히 설명한 바와같이 본 발명은 파워 모스 소자를 포함한 칩에서 저전압신호와 고전압신호간의 인터페이스를 구현할 수 있음으로써 칩의 면적과 전력면에서 경제성을 가질수 있는 효과가 있다.
Claims (3)
- 저전압원 고전압원으로부터 입력되는 입력신호와 그 입력신호를 인버터를 통해 반전하여 입력받아 그 두신호의 차이를 증폭하는 차동증폭부와; 내부 고전압전원을 각기 게이트에 인가받는 제1,제2 공핍형 피모스트랜지스터로 이루어져, 상기 차동증폭부의 증폭신호를 상기 내부 고전압전원에 의해 안정화하여 그에 따른 신호를 출력하는 전압안정화부와; 상기 전압안정화부의 신호를 입력받아 이를 래치하는 래치부와; 상기 래치부의 래치신호를 입력받아 이를 반전하여 그에 따른 신호를 출력하는 인버터로 구성하여 된 것을 특징으로 하는 전압 레벨 시프터회로.
- 저전압원 또는 고전압원으로부터 입력되는 입력신호와 그 입력신호를 인버터를 통해 반전하여 입력받아 그 두 신호의 차이를 증폭하는 차동증폭부와; 내부 고전압전원을 각기 게이트에 인가받는 제1,제2 공핍형 피모스트랜지스터로 이루어져, 상기 차동증폭부의 증폭신호를 상기 내부 고전압전원에 의해 안정화하여 그에 따른 신호를 출력하는 전압안정화부와; 상기 전압안정화부의 신호를 입력받아 이를 래치함과 아울러 그 래치신호의 전압강화를 방지하는 래치 및 전압강하방지부로 구성하여 된 것을 특징으로 하는 전압 레벨 시프터회로.
- 제3 항에 있어서, 래치 및 전압강하방지부는 고전압전원이 소스에 인가된 제1 피모스트랜스터의 드레인을 고전압전원이 소스에 인가된 제2 피모스트랜지스터의 게이트에 접속하고, 상기 제2 피모스트랜지스터의 드레인을 상기 제1 피모스트랜지스터의 게이트에 접속하며, 상기 제1,제2 피모스트랜지스터의 소스에 각기 제1,제2 제너다이오드의 애노드를 접속하고 그 제1,제2 피모스트랜지스터의 드레인에 상기 제1,제2 제너다이오드의 캐소드를 접속하여 구성한 것을 특징으로 하는 전압 레벨 시프터회로.
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| KR1019980014717A KR100280471B1 (ko) | 1998-04-24 | 1998-04-24 | 전압레벨시프터회로 |
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