KR970024600A - 레벨시프트회로 - Google Patents
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Abstract
본 발명은 시스템의 신호레벨을 변환하여 출력하는 레벨시프터회로에 관한 것으로서, 그 구성은 게이트에는 제1입력신호(A)가 인가되고, 소스에는 제1전원전압으로서 접지(GND)가 연결되며 그리고 드레인에는 제1출력신호(OUTB)가 출력되도록 접속된 제1NMOS 트랜지스터(N1)와; 게이트에는 제2입력신호(B)가 인가되고, 소스에는 접지(GND)가 연결되며 그리고 드레인에는 제2출력신호(OUT)가 출력되도록 접속된 제2NMOS 트랜지스더(N2)와; 게이트에는 제2출력신호(OUT)가 인가되고, 드레인에는 상기 제1NMOS 트랜지스터(N1)의 드레인에 연결되며 그리고 소스에는 제1접속노드(DO1)가 연결되는 제1PM0S 트랜지스터(P1)와; 게이트에는 제1출력신호(OUTB)가 인가되고, 드레인에는 상기 제2NMOS 트랜지스터(N2)의 드레인에 연결되며 그리고 소스에는 상기 제2접속노드(DO2)가 연결되는 제2PMOS 트랜지스터(P2)와; 게이트와 드레인이 상기 제1접속노드(DO1)에 공통적으로 접속되어 있고, 그리고 소스에는 제2전원전압(VDDB)이 접속되는 제3PMOS 트랜지스터(P3)와; 게이트와 드레인이 상기 제2접속노드(DO2)에 공통적으로 접속되어 있고, 그리고 소스에는 상기 제2전원전압(VDDB)이 접속되는 제4PMOS 트랜지스터(P4)를 포함한다. 상술한 본 발명의 레벨시프트회로는 종래와 같은 폭과 길이를 유지하면서 지연시간이 개선된 출력파형과 소비전류가 적은 효과를 갖는다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 제1실시예에 따른 레벨시프트회로의 구성을 보여주는 회로도;
제5도는 본 발명의 제2실시예에 따른 레벨시프트회로의 구성을 보여주는 회로도.
Claims (2)
- 시스템간의 신호레벨을 변환하여 출력하는 레벨시프터회로에 있어서, 게이트에는 제1입력신호(A)가 인가되고, 소스에는 제1전원전압으로서 접지(GND)가 연결되며 그리고 드레인에는 제1출력신호(OUTB)가 출력되도록 접속된 제1NMOS 트랜지스터(N1)와; 게이트에는 제2입력신호(B)가 인가되고, 소스에는 접지(GND)가 연결되며 그리고 드레인에는 제2출력신호(OUT)가 출력되도록 접속된 제2NMOS 트랜지스터(N2)와; 게이트에는 제2출력신호(OUT)가 인가되고, 드레인에는 상기 제1NMOS 트랜지스터(N1)의 드레인에 연결되며 그리고 소스에는 제1접속노드(DO1)가 연결되는 제1PMOS 트랜지스터(P1)와; 게이트에는 제1출력신호(OUTB)가 인가되고, 드레인에는 상기 제2NMOS 트랜지스터(N2)의 드레인에 연결되며 그리고 소스에는 상기 제2접속노드(DO2)가 연결되는 제2PMOS 트랜지스터(P2)와; 게이트와 드레인이 상기 제1접속노드(DO1)에 공통적으로 접속되어 있고, 그리고 소스에는 제2전원전압(VDDB)이 접속되는 제3PMOS 트랜지스터(P3)와; 게이트와 드레인이 상기 제2접속노드(DO2)에 공통적으로 접속되어 있고, 그리고 소스에는 상기 제2전원전압(VDDB)이 접속되는 제4PMOS 트랜지스터(P4)를 포함하는 것을 특징으로 하는 레벨시프트회로.
- 시스템간의 신호레벨을 변환하여 출력하는 레벨시프터회로에 있어서, 게이트에는 제1입력신호(A)가 인가되고, 소스에는 제1전원전압으로서 접지(GND)가 연결되며 그리고 드레인에는 제1출력신호(OUTB)가 출력되도록 접속된 제1NMOS 트랜지스터(N1)와; 게이트에는 제2입력신호(B)가 인가되고, 소스에는 접지(GND)가 연결되며 그리고 드레인에는 제2출력신호(OUT)가 출력되도록 접속된 제2NMOS 트랜지스터(N2)와; 게이트에는 제2출력신호(OUT)가 인가되고, 드레인에는 상기 제1NMOS 트랜지스터(N1)의 드레인에 연결되며 그리고 소스에는 제1접속노드(DO1)가 연결되는 제1PMOS 트랜지스터(P1)와; 게이트에는 제1출력신호(OUTB)가 인가되고, 드레인에는 상기 제2NMOS 트랜지스터(N2)의 드레인에 연결되며 그리고 소스에는 상기 제2접속노드(DO2)가 연결되는 제2PMOS 트랜지스터(P2)와; 게이트와 소스가 상기 제2전원전압(VDDB)이 공통적으로 접속되어 있고, 그리고 드레인에는 상기 제1접속노드(DO1)가 접속되는 제3PMOS 트랜지스터(P3)와; 게이트와 소스가 상키 제2전원전압(BDDB)이 공통적으로 접속되어 있고, 그리고 드레인에는 상기 제2접속노드(DO2)가 접속되는 제4PMOS 트랜지스터(P4)를 포함하는 것을 특징으로 하는 레벨시프트회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950037291A KR970024600A (ko) | 1995-10-26 | 1995-10-26 | 레벨시프트회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019950037291A KR970024600A (ko) | 1995-10-26 | 1995-10-26 | 레벨시프트회로 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR970024600A true KR970024600A (ko) | 1997-05-30 |
Family
ID=66584588
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950037291A KR970024600A (ko) | 1995-10-26 | 1995-10-26 | 레벨시프트회로 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR970024600A (ko) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100686983B1 (ko) * | 2000-03-01 | 2007-02-27 | 후지쯔 가부시끼가이샤 | 레벨 컨버터 회로 |
KR20210071891A (ko) * | 2017-05-24 | 2021-06-16 | 에스케이하이닉스 주식회사 | 송수신 회로 및 수신 회로 |
-
1995
- 1995-10-26 KR KR1019950037291A patent/KR970024600A/ko not_active Application Discontinuation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100686983B1 (ko) * | 2000-03-01 | 2007-02-27 | 후지쯔 가부시끼가이샤 | 레벨 컨버터 회로 |
KR20210071891A (ko) * | 2017-05-24 | 2021-06-16 | 에스케이하이닉스 주식회사 | 송수신 회로 및 수신 회로 |
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Legal Events
Date | Code | Title | Description |
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WITN | Withdrawal due to no request for examination |