DE10062728A1

DE10062728A1 - Pegelumsetzerschaltung

Info

Publication number: DE10062728A1
Application number: DE10062728A
Authority: DE
Inventors: Naoaki Naka; Junko Nakamoto
Original assignee: Fujitsu Ltd
Current assignee: Socionext Inc
Priority date: 2000-03-01
Filing date: 2000-12-15
Publication date: 2001-09-20
Anticipated expiration: 2020-12-16
Also published as: JP2001244804A; JP3987262B2; DE10062728B4; KR20010087131A; US6661274B1; KR100686983B1

Abstract

Wenn bei der Pegel-Umsetzerschaltung das Eingabesignal einen L-Pegel annimmt, dann werden ein erster NMOS-Transistor und ein erster PMOS-Transistor P1 durch ein erstes Stromversorgungspotential eingeschaltet, ein zweites Stromversorgungspotential wird an einen ersten Eingabeanschluß ausgegeben, ein zweiter NMOS-Transistor wird eingeschaltet und dadurch wird ein Bezugspotential VSS an einen zweiten Ausgabeanschluß ausgegeben. Wenn andererseits das Eingabesignal einen H-Pegel annimmt, dann wird ein dritter NMOS-Transistor eingeschaltet, das Bezugspotential wird an den ersten Ausgabeanschluß ausgegeben, ein vierter NMOS-Transistor und ein zweiter PMOS-Transistor werden eingeschaltet und dadurch wird das erste Stromversorgungspotential VDH an den zweiten Ausgabeanschluß ausgegeben.

Description

TECHNISCHES GEBIET DER ERFINDUNG

Die vorliegende Erfindung betrifft eine Pegelumsetzer schaltung, und insbesondere eine Differenzsignalausgabe pegel-Umsetzerschaltung, welche ein Differenzsignal aus gibt.

HINTERGRUND DER ERFINDUNG

In letzter Zeit macht die Prozeßtechnologie Fort schritte, und dadurch gibt es viele Fälle, bei denen Signale unterschiedlichen Potentials gehandhabt werden müs sen oder bei denen ein Differenzsignal verwendet wird, um die Ausbreitung eines Hochgeschwindigkeitssignals zu veran lassen. Aus diesem Grund werden sowohl eine Differenz signalausgabeschaltung als auch eine Pegelumsetzerschaltung verlangt. Wenn jedoch diese Schaltkreise mit aufgenommen werden, dann wächst der Schaltungsmaßstab an. Wenn viele Schaltungen synchron mit einem Zeittaktsignal betrieben werden, dann ist es erwünscht, daß ein Zeitversatz zwischen diesen Schaltungen so klein wie möglich ist. Um den Zeit versatz klein zu halten, muß der Schaltungsmaßstab so klein wie möglich gemacht werden, um eine Ausbreitungsverzöge rungszeit der Schaltung selbst klein zu halten.

Fig. 1 ist ein Schaltungsdiagramm, welches eine Kon struktion einer herkömmlichen Differenzsignal-Ausgabeschal tung zeigt, die eine CMOS-Schaltung umfaßt. Diese Diffe renzsignal-Ausgabeschaltung umfaßt vier Inverter 11, 12, 13 und 14, sowie eine Durchgangsschaltung 15.

Der erste Inverter 11 verwendet ein Signal von einem Eingabeanschluß 10 als Eingabesignal. Ein von dem ersten Inverter 11 ausgegebenes Signal wird in den zweiten Inver ter 12 und in den dritten Inverter 13 eingegeben. Ein Aus gabesignal des zweiten Inverters 12 wird über die Durch gangsschaltung 15 an einen ersten Ausgabeanschluß 16 ausge geben. Ein von dem dritten Inverter 13 ausgegebenes Signal wird in den vierten Inverter 14 eingegeben. Ein Ausgabe signal des vierten Inverters 14 wird an einen zweiten Aus gabeanschluß 17 ausgegeben.

Wenn der Potentialpegel des Eingabesignals relativ niedrig ist (nachstehend als L-Pegel bezeichnet), dann nimmt das Ausgabepotential des ersten Inverters 11 einen relativ hohen Potentialpegel an (nachstehend als H-Pegel bezeichnet). Die Ausgabepotentiale des zweiten Inverters 12 und des dritten Inverters 13 nehmen beide einen L-Pegel an. Weiter wird der Potentialpegel des vierten Inverters 14 ein H-Pegel. Demnach werden der Ausgabepotentialpegel des ersten Ausgabeanschlusses 16 bzw. der Ausgabepotentialpegel des zweiten Ausgabeanschlusses 17 jeweils ein L-Pegel bzw. ein H-Pegel. Wenn andererseits das Eingabesignal einen H- Pegel hat, dann werden die Ausgabepotentialpegel umgekehrt zu dem oben beschriebenen Fall. Demnach geht das Signal von dem Eingabeanschluß 10 zu den Ausgabeanschlüssen 16 und 17 durch ein dreistufiges Logikelement oder Transistorbauteil.

Fig. 2 ist ein Schaltungsdiagramm, welches eine andere Konstruktion der herkömmlichen Differenzsignalausgabeschal tung zeigt, welche eine CMOS-Schaltung umfaßt. Diese Diffe renzsignalausgabeschaltung umfaßt vier Inverter 21, 22, 23 und 24, zwei N-kanalige MOS-Transistoren (nachstehend als NMOS-Transistor bezeichnet) Q1 und Q2, sowie zwei P-kana lige MOS-Transistoren (nachstehend als PMOS-Transistor be zeichnet) Q3 und Q4.

Ein Eingabesignal wird über einen Eingabeanschluß 20 in den ersten Inverter 21 eingegeben. Eine Signalausgabe von dem ersten Inverter 21 wird in den zweiten Inverter 22 und in den dritten Inverter 23 eingegeben, und sie wird auch in die Gates des zweiten NMOS-Transistors Q2 und des zweiten PMOS-Transistors Q4 vom Sourcefolgertyp eingegeben. Die Source des zweiten NMOS-Transistors Q2 und diejenige des zweiten PMOS-Transistors Q4 sind zusammen mit einem Ausgabeanschluß des zweiten Inverters 22 mit einem ersten Ausgabeanschluß 26 verbunden.

Eine Signalausgabe von dem dritten Inverter 23 wird in den vierten Inverter 24 eingegeben, und sie wird auch in die Gates des ersten NMOS-Transistors Q1 und des ersten PMOS-Transistors Q3 vom Sourcefolgertyp eingegeben. Die Sources des ersten NMOS-Transistors Q1 und des ersten PMOS- Transistors Q3 sind zusammen mit einem Ausgabeanschluß des vierten Inverters 24 mit einem zweiten Ausgabeanschluß 27 verbunden.

Wenn das Eingabesignal einen L-Pegel aufweist, dann nimmt das Ausgabepotential des ersten Inverters 21 einen H- Pegel an. Deshalb nimmt das Ausgabepotential des zweiten Inverters 22 einen L-Pegel an, und demnach wird an den ersten Ausgabeanschluß 26 ein Signal mit einem L-Pegel aus gegeben. Weiter wird der NMOS-Transistor Q1 eingeschaltet, und dadurch wird der Potentialpegel des zweiten Ausgabean schlusses 27 ein H-Pegel. Wenn andererseits das Eingabe signal einen H-Pegel hat, dann nimmt das Ausgabepotential des ersten Inverters 21 einen L-Pegel an. Der Ausgabepegel wird durch den zweiten Inverter 22 invertiert; deshalb wird der Potentialpegel des ersten Ausgabeanschlusses 26 ein H- Pegel. Weiter wird der PMOS-Transistor Q3 eingeschaltet, und dadurch wird der Potentialpegel des zweiten Ausgabean schlusses 27 ein L-Pegel. Dementsprechend geht das Signal von dem Eingabeanschluß 20 zu den Ausgabeanschlüssen 26 und 27 durch ein zweistufiges Logikelement oder Transistorbau teil.

Fig. 3 ist ein Schaltungsdiagramm, welches eine Kon struktion einer herkömmlichen, eine CMOS-Schaltung umfas senden Pegelumsetzerschaltung zeigt. Diese Pegelumsetzer schaltung umfaßt zwei Inverter 31 und 32, zwei NMOS-Transi storen Q5 und Q6 und zwei PMOS-Transistoren Q7 und Q8.

Ein Eingabesignal wird über einen Eingabeanschluß 30 in den ersten Inverter 31 eingegeben. Eine Signalausgabe von dem ersten Inverter 31 wird in den zweiten Inverter 32 eingegeben, und sie wird auch in das Gate des ersten NMOS- Transistors Q5 eingegeben. Weiter wird eine Signalausgabe von dem zweiten Inverter 32 in das Gate des zweiten NMOS- Transistors Q6 eingegeben. Die Inverter 31 und 32 geben beide entweder ein Bezugspotential VSS oder ein erstes Stromversorgungspotential VDL aus.

Der Drain des ersten NMOS-Transistors Q5 und der Drain des ersten PMOS-Transistors Q7 sind miteinander verbunden, und der den oben genannten beiden Transistoren gemeinsame Drain ist mit dem Gate des zweiten PMOS-Transistors Q8 ver bunden. Weiter sind der Drain des zweiten PMOS-Transistors Q8 und der Drain des zweiten NMOS-Transistors Q6 miteinan der verbunden, und der den oben genannten beiden Transisto ren gemeinsame Drain ist mit dem Gate des ersten PMOS-Tran sistors Q7 verbunden, und er ist ferner mit dem Ausgabean schluß 36 verbunden. Das Sourcepotential der NMOS-Transi storen Q5 und Q6 ist das Bezugspotential VSS. Und das Sourcepotential der PMOS-Transistoren Q7 und Q8 ist das zweite Stromversorgungspotential VDH.

Wenn das Eingabesignal einen L-Pegel hat, dann nimmt das Ausgabepotential des ersten Inverters 31 einen H-Pegel an. Deshalb wird der NMOS-Transistor Q5 eingeschaltet, und dadurch wird der zweite PMOS-Transistor Q8 eingeschaltet. Demgemäß wird ein Signal mit H-Pegel in den Ausgabeanschluß 36 eingegeben. Wenn andererseits ein Eingabesignal einen H- Pegel hat, dann nimmt das Ausgabepotential des ersten In verters 31 einen L-Pegel an; deshalb nimmt das Ausgabe potential des zweiten Inverters 32 einen H-Pegel an. Da durch wird der zweite NMOS-Transistor Q6 eingeschaltet; demnach wird an den Ausgabeanschluß 36 ein Signal mit einem L-Pegel ausgegeben. Dementsprechend geht das Signal von dem Eingabeanschluß 30 zu dem Ausgabeanschluß 32 durch ein dreistufiges Logikelement oder Transistorbauteils.

Wenn die in Fig. 1 gezeigte Differenzsignalausgabe schaltung und die in Fig. 3 gezeigte Pegelumsetzerschaltung kombiniert werden, dann geht ein Signal durch drei Stufen in der Differenzsignalausgabeschaltung, und durch drei Stu fen in der Pegelumsetzerschaltung. D. h., das Signal geht insgesamt von dem Eingabeanschluß 10 zu dem Ausgabeanschluß 36 durch sechs Stufen von Logikelementen oder Transistor bauteilen. Wenn andererseits die in Fig. 2 gezeigte Diffe renzsignalausgabeschaltung und die in Fig. 3 gezeigte Pegelumsetzerschaltung kombiniert werden, dann geht ein Signal durch zwei Stufen in der Differenzsignalausgabe schaltung und durch drei Stufen in der Pegelumsetzerschal tung. D. h., das Signal geht insgesamt von dem Eingabean schluß 20 zu dem Ausgabeanschluß 36 durch fünf Stufen von Logikelementen oder Transistorbauteilen.

Um die Ausbreitungsverzögerungszeit der Schaltung klein zu machen, und auch um den Zeitversatz zwischen einer Vielzahl von Schaltungen so klein wie möglich zu machen, ist es erwünscht, die Anzahl der Stufen von Logikelementen . oder Transistorbauteilen, durch die ein Signal in der Differenzsignalausgabeschaltung und der Pegelumsetzerschal tung hindurchgeht, zu reduzieren.

ZUSAMMENFASSUNG DER ERFINDUNG

Es ist eine Aufgabe der vorliegenden Erfindung, eine Pegelumsetzerschaltung zu schaffen, die sowohl Funktionen der Differenzsignalausgabeschaltung als auch des Pegelum setzers hat, und die die Anzahl der Stufen von Logikelemen ten oder Transistorbauteilen, durch die ein Signal hin durchgeht, reduziert.

Die Pegelumsetzerschaltung der vorliegenden Erfindung hat die folgenden Merkmale. Wenn ein Eingabesignal mit ei nem L-Pegel eingegeben wird, dann ist die Pegelumsetzer schaltung mit einem logischen Element ausgestattet, welches ein erstes Stromversorgungspotential VDL ausgibt, und so dann wird ein erster N-kanaliger Feldeffekttransistor durch eine Ausgabe des Logikelementes getrieben. Sodann wird ein erster P-kanaliger Feldeffekttransistor durch eine Ausgabe des ersten N-kanaligen Feldeffekttransistors so getrieben, daß ein zweites Stromversorgungspotential VDH an einen er sten Ausgabeanschluß ausgegeben wird. Weiter wird ein zwei ter N-kanaliger Feldeffekttransistor durch die Ausgabe des Logikelementes so getrieben, daß ein Bezugspotential VSS an einen zweiten Ausgabeanschluß ausgegeben wird.

Wenn ein Eingabesignal mit einem H-Pegel eingegeben wird, dann wird von dem Logikelement das Bezugspotential VSS ausgegeben, und sodann wird dessen Potentialpegel in vertiert, so daß er zu einem ersten Stromversorgungspoten tial VDL wird. Ferner wird ein dritter N-kanaliger Feld effekttransistor durch das erste Stromversorgungspotential VDL so getrieben, daß ein Bezugspotential VSS an den ersten Ausgabeanschluß ausgegeben wird. Weiter wird ein vierter N- kanaliger Feldeffekttransistor durch ein invertiertes Potential der Ausgabe des Logikelementes getrieben, und ferner wird ein zweiter P-kanaliger Feldeffekttransistor durch die Ausgabe des vierten N-kanaligen Feldeffekttransi stors so getrieben, daß das erste Stromversorgungspotential VDH an den zweiten Ausgabeanschluß ausgegeben wird.

Gemäß der vorliegenden Erfindung ist die Anzahl der Stufen von Logikelementen oder Transistorbauteilen in einem Signalausbreitungsweg von dem Eingabeanschluß zu den Ausga beanschlüssen der Differenzsignalausgabepegel-Umsetzer schaltung gleich zwei oder drei, wenn das Eingabesignal ei nen L-Pegel hat, und gleich drei oder vier, wenn das Einga besignal einen H-Pegel hat.

Andere Aufgaben und Merkmale dieser Erfindung werden aus der folgenden Beschreibung mit Bezug auf die beigefüg ten Zeichnungen offenbar.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Schaltungsdiagramm, welches eine Kon struktion einer herkömmlichen Differenzsignalausgabeschal tung zeigt;

Fig. 2 ist ein Schaltungsdiagramm, welches eine andere Konstruktion der herkömmlichen Differenzsignalausgabeschal tung zeigt;

Fig. 3 ist ein Schaltungsdiagramm, welches eine Kon struktion einer herkömmlichen Pegelumsetzerschaltung zeigt;

Fig. 4 ist ein Schaltungsdiagramm, welches eine Diffe renzsignalausgabepegel-Umsetzerschaltung gemäß einer ersten Ausgestaltung der vorliegenden Erfindung zeigt;

Fig. 5 ist ein Schaltungsdiagramm, welches ein Abwand lungsbeispiel der ersten Ausgestaltung zeigt;

Fig. 6 ist ein Schaltungsdiagramm, welches eine Diffe renzsignalausgabepegel-Umsetzerschaltung gemäß einer zwei ten Ausgestaltung der vorliegenden Erfindung zeigt;

Fig. 7 ist ein Schaltungsdiagramm, welches ein Abwand lungsbeispiel der zweiten Ausgestaltung zeigt;

Fig. 8 ist ein Schaltungsdiagramm, welches eine Diffe renzsignalausgabepegel-Umsetzerschaltung gemäß einer drit ten Ausgestaltung der vorliegenden Erfindung zeigt; und

Fig. 9 ist ein Schaltungsdiagramm, welches ein Abwand lungsbeispiel der dritten Ausgestaltung zeigt.

BESCHREIBUNG DER BEVORZUGTEN AUSGESTALTUNGEN

Drei bevorzugte Ausgestaltungen der Differenzsignal ausgabepegel-Umsetzerschaltung gemäß dieser Erfindung wer den unten mit Bezug auf die beigefügten Zeichnungen be schrieben.

Fig. 4 ist ein Schaltungsdiagramm, welches eine Diffe renzsignalausgabepegel-Umsetzerschaltung gemäß einer ersten Ausgestaltung der vorliegenden Erfindung zeigt. Diese Dif ferenzsignalausgabepegel-Umsetzerschaltung umfaßt zwei In verter 41 und 42, vier NMOS-Transistoren N1, N2, N3 und N4 sowie vier PMOS-Transistoren P1, P2, P3 und P4.

Der erste Inverter 41 hat einen Eingabeanschluß, wel cher mit dem Eingabeanschluß 40 der Gesamtheit der Diffe renzsignalausgabepegel-Umsetzerschaltung verbunden ist, und er gibt entweder ein Bezugspotential VSS oder ein erstes Stromversorgungspotential VDL entsprechend einem Eingabe signal aus. Insbesondere ist der erste Inverter 41 einem mit dem Eingabeanschluß 40 verbundenen Logikelement äquiva lent. Ein Ausgabeanschluß des ersten Inverters 41 ist mit dem Gate des ersten NMOS-Transistors N1 verbunden.

Ein Sourcepotential des ersten NMOS-Transistors N1 ist ein Bezugspotential VSS. Der Drain des ersten NMOS-Transi stars N1 ist mit dem Drain des dritten PMOS-Transistors P3 und mit dem Gate des ersten PMOS-Transistors P1 verbunden. Jedes Sourcepotential des ersten PMOS-Transistors P1 und des dritten PMOS-Transistors P3 ist ein zweites Stromver sorgungspotential VDH.

Das Gate des dritten PMOS-Transistors P3 ist mit dem Drain des ersten PMOS-Transistors P1 und dem Drain des dritten NMOS-Transistors N3 gemeinsam verbunden, und es ist auch mit einem ersten Ausgabeanschluß 46 verbunden. Ein Sourcepotential des dritten NMOS-Transistors N3 ist ein Be zugspotential VSS. Das Gate des dritten NMOS-Transistors N3 ist mit einem Ausgabeanschluß des zweiten Inverters 42 ver bunden.

Weiter ist der Ausgabeanschluß des ersten Inverters 41 mit einem Eingabeanschluß des zweiten Inverters 42 verbun den. Der zweite Inverter 42 gibt entweder ein Bezugspoten tial VSS oder ein erstes Stromversorgungspotential VDL ent sprechend einem Ausgabepotentialpegel des ersten Inverters 41 aus. Der Ausgabeanschluß des zweiten Inverters 42 ist mit dem Gate des vierten NMOS-Transistors N4 verbunden.

Ein Sourcepotential des vierten NMOS-Transistors N4 ist ein Bezugspotential VSS. Der Drain des vierten NMOS- Transistors N4 ist mit dem Drain des vierten PMOS-Transi stors P4 und dem Gate des zweiten PMOS-Transistors P2 ver bunden. Jedes Sourcepotential des zweiten PMOS-Transistors P2 und des vierten PMOS-Transistors P4 ist ein zweites Stromversorgungspotential VDH.

Das Gate des vierten PMOS-Transistors P4 ist mit dem Drain des zweiten PMOS-Transistors P2 und dem Drain des zweiten NMOS-Transistors N2 gemeinsam verbunden, und es ist auch mit einem zweiten Ausgabeanschluß 47 verbunden. Ein Sourcepotential des zweiten NMOS-Transistors N2 ist ein Be zugspotential VSS. Das Gate des zweiten NMOS-Transistors N2 ist mit dem Ausgabeanschluß des zweiten Inverters 41 ver bunden.

Als nächstes wird der Betrieb der Differenzsignalaus gabepegel-Umsetzerschaltung gemäß dieser ersten Ausgestal tung erläutert. Wenn der Potentialpegel des Eingabesignals ein L-Pegel ist, dann wird der jeweilige Ausgabepotential pegel des ersten Inverters 41 bzw. des zweiten Inverters 42 das erste Stromversorgungspotential VDL bzw. ein Bezugs potential VSS. Deshalb kommt der erste NMOS-Transistor N1 in den EIN-Zustand als Ergebnis wird der Potentialpegel der Drainausgabe des NMOS-Transistors N1 ein Bezugspoten tial VSS.

So kommt der erste PMOS-Transistor P1 in einen EIN-Zu st and und sodann wird der Potentialpegel des ersten Aus gabeanschlusses ein zweites Stromversorgungspotential VDH. In diesem Fall kommen der dritte PMOS-Transistor P3 und der dritte NMOS-Transistor N3 beide in einen AUS-Zustand, und dadurch ist es möglich, zu verhindern, daß ein Durchgangs strom zwischen einem beaufschlagten Anschluß des zweiten Stromversorgungspotentials VDH und einem beaufschlagten An schluß des Bezugspotentials VSS fließt.

Darüber hinaus kommt der zweite NMOS-Transistor N2 in einen EIN-Zustand, und sodann wird ein Potentialpegel der Drainausgabe, d. h. ein Potentialpegel des zweiten Ausgabe anschlusses 47 ein Bezugspotential VSS. In diesem Fall kommt der vierte PMOS-Transistor P4 in einen EIN-Zustand, und dadurch kommt der zweite PMOS-Transistor P2 in einen AUS-Zustand. Ferner kommt auch der vierte NMOS-Transistor N4 in einen AUS-Zustand, und dadurch ist es möglich, zu verhindern, daß ein Durchgangsstrom zwischen einem beauf schlagten Anschluß des zweiten Stromversorgungspotentials VDH und einem beaufschlagten Anschluß des Bezugspotentials VSS fließt.

Allerdings besteht in diesem Fall jeder Schwellenwert des ersten NMOS-Transistors N1 und des zweiten NMOS-Transi stors N2 in einem Bereich zwischen dem Bezugspotential VSS und dem ersten Stromversorgungspotential VDL.

Wenn andererseits der Potentialpegel des Eingabe signals ein H-Pegel ist, dann wird jeder Ausgabepotential pegel des ersten Inverters 41 bzw. des zweiten Inverters 42 jeweils ein Bezugspotential VSS bzw. das erste Stromversor gungspotential VDL. Deshalb kommt der dritte NMOS-Transi stor N3 in einen EIN-Zustand; als Ergebnis wird ein Poten tialpegel der Drainausgabe, d. h. ein Potentialpegel des er sten Ausgabeanschlusses 46 ein Bezugspotential VSS. In die sem Fall kommt der dritte PMOS-Transistor P3 in einen EIN- Zustand, und dadurch kommt der erste PMOS-Transistor P1 in einen AUS-Zustand. Darüber hinaus kommt auch der erste NMOS-Transistor N1 in einen AUS-Zustand, und dadurch ist es möglich, zu verhindern, daß ein Durchgangsstrom zwischen einem beaufschlagten Anschluß des zweiten Stromversorgungs potentials VDH und einem beaufschlagten Anschluß des Be zugspotentials VSS fließt.

Weiter kommt der vierte NMOS-Transistor N4 in einen EIN-Zustand, und sodann wird ein Potentialpegel der Drain ausgabe ein Bezugspotential VSS. Der zweite PMOS-Transistor P2 kommt demnach in einen EIN-Zustand, und dadurch wird ein Potentialpegel des zweiten Ausgabeanschlusses 47 ein zwei tes Stromversorgungspotential VDH. In diesem Fall kommen der vierte PMOS-Transistor P4 und der zweite NMOS-Transi stor N2 beide in einen AUS-Zustand, und dadurch ist es mög lich, zu verhindern, daß ein Durchgangsstrom zwischen einem beaufschlagten Anschluß des zweiten Stromversorgungspoten tials VDH und einem beaufschlagten Anschluß des Bezugs potentials VSS fließt.

Allerdings besteht in diesem Fall jeder Schwellenwert des ersten NMOS-Transistors N1, des zweiten NMOS-Transi stors N2, des dritten NMOS-Transistors N3 und des vierten NMOS-Transistors N4 in einem Bereich zwischen dem Bezugs potential VSS und dem ersten Stromversorgungspotential VDL. In dem ersten Inverter 41 und in dem zweiten Inverter 42 wird verhindert, daß ein Durchgangsstrom zwischen einem be aufschlagten Anschluß des ersten Stromversorgungspotentials VDL und einem beaufschlagten Anschluß des Bezugspotentials VSS fließt.

Gemäß der ersten Ausgestaltung beträgt die Anzahl der Stufen von Logikelementen oder Transistorbauteilen in einem Signalausbreitungsweg von dem Eingabeanschluß 40 zu den Ausgabeanschlüssen 46 und 47 gleich zwei oder drei Stufen, wenn das Eingabesignal gleich L ist, und sie beträgt drei oder vier Stufen, wenn das Eingabesignal gleich H ist. Des halb ist die Anzahl von Stufen reduziert, wenn man sie mit dem herkömmlichen Fall vergleicht. Als Ergebnis wird der Schaltungsmaßstab reduziert, und auch die Ausbreitungsver zögerungszeit der Schaltung selbst wird kurz. Weiter hat die Differenzsignalausgabepegel-Umsetzerschaltung eine ein fache Konstruktion, wenn man sie mit der herkömmlichen Schaltung vergleicht. Deshalb wird eine Phasendifferenz zwischen Differenzsignalen klein. Zusätzlich fließt kein Durchgangsstrom; deshalb ist es möglich, einen Stromver brauch zu reduzieren.

Demzufolge kann die Differenzsignalausgabepegel-Umset zerschaltung dieser Erfindung wirksam bei einer LSI Hochge schwindigkeitseingabe-/Ausgabeschaltung, als eine Schnitt stelle zwischen internen und externen Busleitungen, wie etwa einem Server oder Austauscher, als Schnittstellen schaltung zwischen einer Optikvorrichtung für eine optische Kommunikation und einem LSI usw. verwendet werden.

Fig. 5 zeigt eine Abwandlung der ersten Ausgestaltung. Die in Fig. 5 gezeigte Differenzsignalausgabepegel-Umset zerschaltung ist von der in Fig. 4 gezeigten Schaltung in den folgenden beiden Punkten verschieden.

1. Anstelle des dritten PMOS-Transistors P3 ist ein fünfter PMOS-Transistor PS vorgesehen. Bei diesem fünften PMOS-Transistor PS ist das Sourcepotential ein zweites Stromversorgungspotential VDH, und dabei ist jeweils ein Gate bzw. ein Drain mit dem Gate bzw. dem Drain des ersten NMOS-Transistors N1 verbunden.
2. Anstelle des vierten PMOS-Transistors P4 ist ein sechster PMOS-Transistor P6 vorgesehen. Bei diesem sechsten PMOS-Transistor P6 ist das Sourcepotential ein zweites Stromversorgungspotential VDH, und dabei ist ein Gate bzw. ein Drain jeweils mit dem Gate bzw. dem Drain des vierten NMOS-Transistors N4 verbunden. Vorzugsweise haben der fünfte PMOS-Transistor PS und der sechste PMOS-Transistor P6 eine Schwellenwertspannung derart, daß kaum ein Strom fließt, außer wenn sie eingeschaltet sind oder sogar auch dann, wenn sie eingeschaltet sind in dem Fall, in welchem ihr Potential das erste Stromversorgungspotential VDL ist.

Die in Fig. 5 gezeigte Schaltung führt die gleiche Operation aus wie die in Fig. 4 gezeigte Schaltung. Aller dings wird bei der in Fig. 5 gezeigten Differenzsignalaus gabepegel-Umsetzerschaltung jedes Ausgabepotential des er sten Ausgabeanschlusses 46 und des zweiten Ausgabeanschlus ses 47 nicht zu dem Vorstufentransistor rückgeführt. Des halb wird die Betriebsgeschwindigkeit eine hohe Geschwin digkeit, verglichen mit der in Fig. 4 gezeigten Schaltung. Insbesondere ist die in Fig. 5 gezeigte Schaltung wirksam bei einer Vorrichtung für höhere Geschwindigkeit verwend bar.

Fig. 6 ist ein Schaltungsdiagramm, welches eine Kon struktion einer Differenzsignalausgabepegel-Umsetzerschal tung gemäß einer zweiten Ausgestaltung der vorliegenden Er findung zeigt. Diese Differenzsignalausgabepegel-Umsetzer schaltung ist von der in Fig. 4 gezeigten Schaltung in den folgenden acht Punkten verschieden.

1. Ein dritter Inverter 43 ist mit dem Ausgabeanschluß des ersten Inverters 41 verbunden.
2. Ein vierter Inverter 44 ist mit dem Ausgabeanschluß des zweiten Inverters 42 verbunden. Der dritte Inverter 43 und der vierte Inverter 44 geben ein erstes Stromversor gungspotential VDL oder ein Bezugspotential VSS aus.
3. Der Gateanschluß des dritten NMOS-Transistors N3 ist nicht mit dem Ausgabeanschluß des zweiten Inverters 42 verbunden, sondern ist mit einem Ausgabeanschluß des drit ten Inverter 43 verbunden.
4. Der Gateanschluß des zweiten NMOS-Transistors N2 ist nicht mit dem Ausgabeanschluß des ersten Inverters 41 verbunden, sondern ist mit einem Ausgabeanschluß des vier ten Inverters 44 verbunden.
5. Ein fünfter NMOS-Transistor N5 ist vorgesehen, des sen Drainpotential ein zweites Stromversorgungspotential VDH ist, und bei welchem ein Gateanschluß bzw. ein Source anschluß jeweils mit dem Ausgabeanschluß des dritten Inver ters 43 bzw. dem zweiten Ausgabeanschluß 47 verbunden sind.
6. Es ist ein sechster NMOS-Transistor N6 vorgesehen, dessen Drainpotential ein zweites Stromversorgungspotential VDH ist, und bei welchem ein Gateanschluß bzw. ein Source anschluß jeweils mit dem Ausgabeanschluß des vierten Inver ters 44 bzw. dem ersten Ausgabeanschluß 46 verbunden sind.
7. Es ist ein siebter PMOS-Transistor P7 vorgesehen, dessen Drainpotential ein Bezugspotential VSS ist, und bei welchem ein Gateanschluß bzw. ein Sourceanschluß jeweils mit dem Drainanschluß des ersten NMOS-Transistors N1 bzw. dem zweiten Ausgabeanschluß 47 verbunden sind.
8. Es ist ein achter PMOS-Transistor P8 vorgesehen, dessen Drainpotential ein Bezugspotential VSS ist, und bei welchem ein Gateanschluß bzw. ein Sourceanschluß jeweils mit dem Drainanschluß des fünften NMOS-Transistors N4 bzw. dem ersten Ausgabeanschluß 46 verbunden sind.

Die übrige Konstruktion ist die gleiche wie bei der oben beschriebenen ersten Ausgestaltung. Es werden die gleichen Bezugszeichen verwendet, um die gleiche Konstruk tion wie bei der ersten Ausgestaltung zu bezeichnen, und Einzelheiten sind fortgelassen worden, um eine sich über schneidende Erläuterung zu vermeiden.

Als nächstes wird der Betrieb der Differenzsignalaus gabepegel-Umsetzerschaltung gemäß der zweiten Ausgestaltung erläutert. Wenn der Potentialpegel des Eingabesignals ein L-Pegel ist, dann wird der Ausgabepotentialpegel des ersten Inverters 41 das erste Stromversorgungspotential VDL. Des halb kommt der erste NMOS-Transistor in einen EIN-Zustand, der Potentialpegel seiner Drainausgabe wird das Bezugs potential VSS. Demzufolge kommt der PMOS-Transistor P1 in den EIN-Zustand, und der Potentialpegel des ersten Ausgabe anschlusses 46 wird das zweite Stromversorgungspotential VDH. Ferner kommt der siebte PMOS-Transistor P7 in den EIN- Zustand; deshalb wird der Potentialpegel seiner Sourceaus gabe, d. h. der Potentialpegel des zweiten Ausgabeanschlus ses 47 das Bezugspotential VSS.

In diesem Fall kommt der dritte PMOS-Transistor P3 in den AUS-Zustand. Der Ausgabepotentialpegel des dritten In verters 43 wird das Bezugspotential VSS. Deshalb kommen der dritte NMOS-Transistor N3 und der fünfte NMOS-Transistor N5 beide in den AUS-Zustand. Weiter kommt der vierte PMOS- Transistor P4 in den EIN-Zustand; und dadurch kommen der zweite PMOS-Transistor P2 und der achte PMOS-Transistor P8 in den AUS-Zustand. Zusätzlich kommt auch der vierte NMOS- Transistor N4 in den AUS-Zustand. Wodurch es möglich ist, zu verhindern, daß ein Durchgangsstrom zwischen einem be aufschlagten Anschluß des zweiten Stromversorgungspoten tials VDH und einem beaufschlagten Anschluß des Bezugs pcatentials VSS fließt.

Wenn andererseits der Potentialpegel des Eingangs signals gleich H ist, dann wird jeder Ausgabepotentialpegel des ersten Inverters 41 bzw. des dritten Inverters 43 je weils das Bezugspotential VSS bzw. das erste Stromversor gungspotential VDL. Deshalb kommt der dritte NMOS-Transi stor N3 in den EIN-Zustand; als Ergebnis wird ein Poten tialpegel von dessen Drainausgabe, d. h. ein Potentialpegel . des ersten Ausgabeanschlusses 46, das Bezugspotential VSS. Weiter kommt auch der fünfte NMOS-Transistor N5 in den EIN- Zustand. Deshalb wird der Potentialpegel von dessen Sourceausgabe, d. h. ein Potentialpegel des zweiten Ausgabe anschlusses 47, ein zweites Stromversorgungspotential VDH.

In diesem Fall kommt der dritte PMOS-Transistor P3 in den EIN-Zustand, und dadurch kommen der erste PMOS-Transi stor P1 und der siebte PMOS-Transistor P7 in den AUS-Zu stand. Ferner kommt der erste NMOS-Transistor N1 in den AUS-Zustand. Außerdem kommt der vierte PMOS-Transistor P4 in den AUS-Zustand. Weiter wird das Ausgabepotential des vierten Inverters 44 das Bezugspotential VSS. Deshalb kom men der zweite NMOS-Transistor N2 und der sechste NMOS- Transistor N6 in den AUS-Zustand. Wodurch es möglich ist, zu verhindern, daß ein Durchgangsstrom zwischen einem be aufschlagten Anschluß des zweiten Stromversorgungspoten tials VDH und einem beaufschlagten Anschluß des Bezugs potentials VSS fließt.

In diesem Fall besteht jedoch ein Schwellenwert des fünften NMOS-Transistors N5 in einem Bereich zwischen dem zweiten Stromversorgungspotential VDH und dem ersten Strom versorgungspotential VDL. Bei dem dritten Inverter 43 und dem vierten Inverter 44 wird verhindert, daß ein Durch gangsstrom zwischen einem beaufschlagten Anschluß des er sten Stromversorgungspotentials VDL und einem beaufschlag ten Anschluß des Bezugspotentials VSS fließt.

Gemäß der zweiten Ausgestaltung ist die Anzahl der Stufen von Logikelementen oder Transistorbauteilen in einem Signalausbreitungsweg von dem Eingabeanschluß 40 zu den Ausgabeanschlüssen 46 und 47 gleich drei, und zwar in jedem Falle, ob das Eingabesignal nun einen L- oder einen H-Pegel aufweist. Deshalb ist die Anzahl der Stufen im Vergleich mit dem herkömmlichen Fall reduziert. Als Ergebnis ist der Schaltungsmaßstab reduziert, und auch die Ausbreitungsver zögerungszeit der Schaltung selbst wird kurz. Darüber hin aus hat die Differenzsignalausgabepegel-Umsetzerschaltung eine einfache Konstruktion, verglichen mit der herkömmli chen Schaltung. Deshalb wird die Phasendifferenz zwischen Differenzsignalen klein. Zusätzlich fließt kein Durchgangs strom; deshalb ist es möglich, einen Stromverbrauch zu re duzieren.

Demnach ist die Differenzsignalausgabepegel-Umsetzer schaltung der zweiten Ausgestaltung wirksam bei einer LSI Hochgeschwindigkeitseingabe-/Ausgabeschaltung, als eine Schnittstelle zwischen internen und externen Busleitungen, wie etwa einem Server oder Austauscher, als eine Schnitt stellenschaltung zwischen einer Optikvorrichtung für eine optische Kommunikation und einem LSI usw. verwendbar.

Fig. 7 zeigt eine Abwandlung der zweiten Ausgestal tung. Die Beziehung zwischen einer Differenzsignalausgabe pegel-Umsetzerschaltung, wie sie in Fig. 7 gezeigt ist, und der in Fig. 6 gezeigten Schaltung ist die gleiche wie die Beziehung zwischen der in Fig. 5 gezeigten Schaltung des Abwandlungsbeispieles und der in Fig. 4 gezeigten Schaltung in der oben beschriebenen ersten Ausgestaltung. Mehr im einzelnen ist die Schaltung anstelle des dritten PMOS-Tran sistors P3 und des vierten PMOS-Transistors P4 mit einem fünften PMOS-Transistor PS und einem sechsten PMOS-Transi stor P6 ausgestattet.

Die in Fig. 7 gezeigte Schaltung führt die gleiche Operation aus wie die in Fig. 6 gezeigte Schaltung. Aller dings wird bei der Differenzsignalausgabepegel-Umsetzer schaltung, die in Fig. 7 gezeigt ist, jedes Ausgabepoten tial des ersten Ausgabeanschlusses 46 und des zweiten Aus gabeanschlusses 47 nicht zu dem Vorstufentransistor rückge führt. Deshalb wird die Betriebsgeschwindigkeit im Ver gleich zu der in Fig. 6 gezeigten Schaltung hoch. Insbeson dere ist die in Fig. 7 gezeigte Schaltung wirksam bei einer Vorrichtung für eine höhere Geschwindigkeit verwendbar.

Fig. 8 ist ein Schaltungsdiagramm, welches eine Kon struktion einer Differenzsignalausgabepegel-Umsetzerschal tung gemäß einer dritten Ausgestaltung der vorliegenden Er findung zeigt. Diese Differenzsignalausgabepegel-Umsetzer schaltung ist von der in Fig. 4 gezeigten Schaltung in den folgenden vier Punkten verschieden.

1. Es ist ein fünfter NMOS-Transistor N5 vorgesehen, dessen Drainpotential ein zweites Stromversorgungspotential VDH ist, und bei welchem ein Gate bzw. eine Source jeweils mit dem Ausgabeanschluß des zweiten Inverters 42 bzw. dem zweiten Ausgabeanschluß 47 verbunden sind.
2. Es ist ein sechster NMOS-Transistor N6 vorgesehen, dessen Drainpotential ein zweites Stromversorgungspotential VDH ist, und bei welchem ein Gate bzw. eine Source jeweils mit dem Ausgabeanschluß des ersten Inverters 41 bzw. dem ersten Ausgabeanschluß 46 verbunden sind.
3. Es ist ein siebter PMOS-Transistor P7 vorgesehen, dessen Drainpotential ein Bezugspotential VSS ist, und bei welchem ein Gate bzw. eine Source jeweils mit dem Drain anschluß des ersten NMOS-Transistors N1 bzw. dem zweiten Ausgabeanschluß 47 verbunden sind.
4. Es ist ein achter PMOS-Transistor P8 vorgesehen, dessen Drainpotential ein Bezugspotential VSS ist, und bei welchem ein Gate bzw. eine Source jeweils mit dem Drain anschluß des fünften NMOS-Transistor N4 bzw. dem ersten Ausgabeanschluß 46 verbunden sind. Die weitere Konstruktion ist die gleiche wie bei der oben beschriebenen ersten Aus gestaltung. Gleiche Bezugszeichen werden verwendet, um die gleiche Konstruktion wie bei der ersten Ausgestaltung zu bezeichnen, und die Einzelheiten sind fortgelassen worden, um eine sich überschneidende Erläuterung zu vermeiden.

Als nächstes wird der Betrieb der Differenzsignalaus gabepegel-Umsetzerschaltung gemäß der dritten Ausgestaltung erläutert. Wenn der Potentialpegel des Eingabesignals ein L-Pegel ist, dann wird der Ausgabepotentialpegel des ersten Inverters 41 das erste Stromversorgungspotential VDL. Des halb nimmt der sechste NMOS-Transistor N6 einen EIN-Zustand an. Als Ergebnis wird der Potentialpegel des ersten Aus gabeanschlusses 46 ein zweites Stromversorgungspotential VDH. Darüber hinaus nimmt der zweite NMOS-Transistor N2 einen EIN-Zustand an. Deshalb wird der Potentialpegel des zweiten Ausgabeanschlusses 47 das Bezugspotential VSS.

In diesem Fall nimmt der dritte PMOS-Transistor P3 einen AUS-Zustand an. Weiter nimmt der vierte PMOS-Transi stor P4 einen EIN-Zustand an, und deshalb nehmen der zweite PMOS-Transistor P2 und der achte PMOS-Transistor P8 einen AUS-Zustand an. Zusätzlich wird der Ausgabepotentialpegel des zweiten Inverters 42 das Bezugspotential VSS. Deshalb nehmen der dritte NMOS-Transistor N3 und der fünfte NMOS- Transistor N5 beide den AUS-Zustand an. Zusätzlich nimmt der vierte NMOS-Transistor N4 den AUS-Zustand an. Wodurch es möglich ist, zu verhindern, daß ein Durchgangsstrom zwi schen einem beaufschlagten Anschluß des zweiten Stromver sorgungspotential VDH und einem beaufschlagten Anschluß des Bezugspotentials VSS fließt.

Wenn der Potentialpegel des Eingabesignals gleich H ist, dann wird jeder Ausgabepotentialpegel des ersten In verters 41 bzw. des zweiten Inverters 42 jeweils das Be zugspotential VSS bzw. das erste Stromversorgungspotential VDL. Deshalb nimmt der dritte NMOS-Transistor N3 den EIN- Zustand an. Als Ergebnis wird der Potentialpegel des ersten Ausgabeanschlusses 46 das Bezugspotential VSS. Weiter nimmt auch der fünfte NMOS-Transistor N5 den EIN-Zustand an. Des halb wird der Potentialpegel des zweiten Ausgabeanschlusses 47 das zweite Stromversorgungspotential VDH.

In diesem Fall nimmt der dritte PMOS-Transistor P3 den EIN-Zustand an, und deshalb nehmen der erste PMOS-Transi star P1 und der siebte PMOS-Transistor P7 den AUS-Zustand an. Ferner nimmt der erste NMOS-Transistor N1 den AUS-Zu stand an. Darüber hinaus nimmt der vierte PMOS-Transistor P4 den AUS-Zustand an. Weiter nehmen der zweite NMOS-Tran sistor N2 und der sechste NMOS-Transistor N6 den AUS-Zu stand an. Wodurch es möglich ist, zu verhindern, daß ein Durchgangsstrom zwischen einem beaufschlagten Anschluß des zweiten Stromversorgungspotentials VDH und einem beauf schlagten Anschluß des Bezugspotentials VSS fließt.

Allerdings besteht in diesem Fall jeder Schwellenwert des fünften NMOS-Transistors N5 und des sechsten NMOS-Tran sistors N6 in einem Bereich zwischen dem zweiten Stromver sorgungspotential VDH und dem ersten Stromversorgungspoten tial VDL.

Gemäß der dritten Ausgestaltung ist die Anzahl der Stufen von Logikelementen oder Transistorbauteilen in einem Signalausbreitungsweg von dem Eingabeanschluß 40 zu den Ausgabeanschlüssen 46 und 47 gleich zwei, wenn das Eingabe signal einen L-Pegel annimmt, und drei, wenn das Eingabe signal einen H-Pegel annimmt. Deshalb ist die Anzahl von Stufen im Vergleich zu dem herkömmlichen Fall reduziert. Als Ergebnis ist der Schaltungsmaßstab reduziert, und die Ausbreitungsverzögerungszeit der Schaltung selbst wird kurz. Weiter hat die Differenzsignalausgabepegel-Umsetzer schaltung eine einfache Konstruktion im Vergleich zu der herkömmlichen Schaltung. Deshalb wird eine Phasendifferenz zwischen Differenzsignalen klein. Zusätzlich fließt kein Durchgangsstrom; deshalb ist es möglich, einen Stromver brauch zu reduzieren.

Demzufolge kann die Differenzsignalausgabepegel-Umset zerschaltung der dritten Ausgestaltung wirksam bei einer LSI Hochgeschwindigkeitseingabe-/Ausgabeschaltung, als eine Schnittstelle zwischen internen und externen Busleitungen, wie etwa ein Server oder Austauscher, als eine Schnittstel lenschaltung zwischen einer Optikvorrichtung für die opti sche Kommunikation und einem LSI usw. verwendet werden.

Fig. 9 zeigt eine Abwandlung der dritten Ausgestal tung. Die Beziehung zwischen einer in Fig. 9 gezeigten Dif ferenzsignalausgabepegel-Umsetzerschaltung und der in Fig. 8 gezeigten Schaltung ist die gleiche wie die Beziehung zwischen der Schaltung des in Fig. 5 gezeigten Abwandlungs beispiels und der in Fig. 4 bei der oben beschriebenen er sten Ausgestaltung gezeigten Schaltung. Mehr im einzelnen ist die Schaltung anstelle des dritten PMOS-Transistors P3 und des vierten PMOS-Transistors P4 mit einem fünftem PMOS- Transistor P5 und einem sechsten PMOS-Transistor P6 ausge stattet.

Die in Fig. 9 gezeigte Schaltung führt die gleiche Operation aus wie die in Fig. 8 gezeigte Schaltung. Aller dings wird bei der in Fig. 9 gezeigten Differenzsignalaus gabepegel-Umsetzerschaltung jedes Ausgabepotential des er sten Ausgabeanschlusses 46 und des zweiten Ausgabeanschlus ses 47 nicht zu dem Vorstufentransistor rückgeführt. Des halb wird die Betriebsgeschwindigkeit im Vergleich zu der in Fig. 8 gezeigten Schaltung hoch. Insbesondere ist die in Fig. 9 gezeigte Schaltung bei einer Vorrichtung für höhere Geschwindigkeit verwendbar.

Wie aus der oben angegebenen Beschreibung offensicht lich ist, ist in der vorliegenden Erfindung ein Feldeffekt transistor vom Isolationsgate-Typ (MOS-Transistor) als Feldeffekttransistor verwendet worden. Die vorliegende Er findung ist nicht darauf beschränkt und es kann beispiels weise ein Feldeffekttransistor vom Sperrschichttyp verwen det werden. Weiter können verschiedene Konstruktionen und Abwandlungen in einer Schaltungskonfiguration durchgeführt werden.

Gemäß der vorliegenden Erfindung ist die Anzahl der Stufen von Logikelementen oder Transistorbauteilen in einem Signalausbreitungsweg von dem Eingabeanschluß zu den Aus gabeanschlüssen der Differenzsignalausgabepegel-Umsetzer schaltung gleich zwei oder drei, wenn das Eingabesignal ei nen L-Pegel annimmt, und drei oder vier, wenn das Eingabe signal einen H-Pegel annimmt. Insbesondere ist es möglich, die Anzahl der Stufen von Logikelementen oder Transistor bauteilen, durch die ein Signal hindurchgeht, im Vergleich mit dem herkömmlichen Fall zu reduzieren. Deshalb kann ein Schaltungsmaßstab klein gehalten werden, und dadurch ist es möglich, eine Ausbreitungsverzögerungszeit der Schaltung selbst kurz zu machen.

Obwohl die Erfindung mit Bezug auf eine spezielle Aus gestaltung zum Zwecke einer vollständigen und klaren Offen barung beschrieben worden ist, sind die beigefügten Ansprü che nicht in dieser Weise zu beschränken, sondern sie sol len so ausgelegt werden, daß sie alle Abwandlungen und al ternativen Konstruktionen umfassen, die sich für einen Fachmann auf diesem Gebiet ergeben und ohne weiteres in die hier dargelegte grundsätzliche Lehre fallen.

Claims

1. Pegel-Umsetzerschaltung, die einen Pegel eines Ein gabesignals konvertiert und das pegelkonvertierte Diffe renzsignal ausgibt, wobei die Pegel-Umsetzerschaltung um faßt:
einen Eingabeanschluß;
eine Signaleingabeeinheit; und
eine Vielzahl von Signal-Umsetzeinheiten, deren jede ein pegelkonvertiertes Betriebssignal ausgibt.

2. Pegel-Umsetzerschaltung, umfassend:
einen Eingabeanschluß;
einen ersten Ausgabeanschluß und einen zweiten Aus gabeanschluß, deren jeder ein Differenzsignal ausgibt;
ein Logikelement, welches entweder ein Bezugspotential oder ein erstes Stromversorgungspotential ausgibt, basie rend auf dem Potential des von dem Eingabeanschluß empfan genen Eingabesignals;
einen ersten N-kanaligen Feldeffekttransistor, welcher das Bezugspotential ausgibt, wenn das Logikelement das er ste Stromversorgungspotential ausgegeben hat;
einen ersten P-kanaligen Feldeffekttransistor, welcher das Bezugspotential empfängt, das durch den ersten N-kana ligen Feldeffekttransistor ausgegeben worden ist, und ein zweites Stromversorgungspotential an den ersten Ausgabean schluß ausgibt;
einen zweiten N-kanaligen Feldeffekttransistor, wel cher das Bezugspotential an den zweiten Ausgabeanschluß ausgibt, wenn das Logikelement das erste Stromversorgungs potential ausgegeben hat;
einen dritten N-kanaligen Feldeffekttransistor, wel cher das Bezugspotential an den ersten Ausgabeanschluß aus gibt, wenn das Logikelement das Bezugspotential ausgegeben hat;
einen vierten N-kanaligen Feldeffekttransistor, wel cher das Bezugspotential ausgibt, wenn das Logikelement das Bezugspotential ausgegeben hat; und
einen zweiten P-kanaligen Feldeffekttransistor, wel cher das Bezugspotential empfängt, welches durch den vier ten N-kanaligen Feldeffekttransistor ausgegeben worden ist, und das zweite Stromversorgungspotential an den zweiten Ausgabeanschluß ausgibt.

3. Pegel-Umsetzerschaltung nach Anspruch 2, ferner um fassend:
einen dritten P-kanaligen Feldeffekttransistor mit ei nem Gate, einer Source und einem Drain, wobei das Potential an dem Gate das gleiche wie das Ausgabepotential des ersten Ausgabeanschlusses ist, das Potential an der Source das gleiche wie das zweite Stromversorgungspotential ist und der Drain mit einem Drain des ersten N-kanaligen Feld effekttransistors gemeinsam verbunden ist.

4. Pegel-Umsetzerschaltung nach Anspruch 2, ferner um fassend:
einen vierten P-kanaligen Feldeffekttransistor mit einem Gate, einer Source und einem Drain, wobei das Poten tial an dem Gate das gleiche wie das Ausgabepotential des zweiten Ausgabeanschlusses ist, das Potential an der Source das gleiche wie das zweite Stromversorgungspotential ist und der Drain mit einem Drain des vierten N-kanaligen Feld effekttransistors gemeinsam verbunden ist.

5. Pegel-Umsetzerschaltung nach Anspruch 2, ferner um fassend:
einen fünften P-kanaligen Feldeffekttransistor mit ei nem Gate, einer Source und einem Drain, wobei das Potential an dem Gate das gleiche wie das Potential an einem Gate des ersten N-kanaligen Feldeffekttransistors ist, das Potential an der Source das gleiche wie das zweite Stromversorgungs potential ist und der Drain mit einem Drain des ersten N- kanaligen Feldeffekttransistors gemeinsam verbunden ist.

6. Pegel-Umsetzerschaltung nach Anspruch 2, ferner um fassend:
einen sechsten P-kanaligen Feldeffekttransistor mit einem Gate, einer Source und einem Drain, wobei das Poten tial an dem Gate das gleiche wie das Potential an einem Gate des vierten N-kanaligen Feldeffekttransistors ist, das Potential an der Source das gleiche wie das zweite Strom versorgungspotential ist, und der Drain mit einem Drain des vierten N-kanaligen Feldeffekttransistors gemeinsam verbun den ist.

7. Pegel-Umsetzerschaltung nach Anspruch 2, bei wel cher ferner die Pegel-Umsetzerschaltung einen siebten P- kanaligen Feldeffekttransistor umfaßt, welcher das Bezugs potential an den zweiten Ausgabeanschluß ausgibt, wenn ein Ausgabepotential des Logikelementes das erste Stromversor gungspotential ist.

8. Pegel-Umsetzerschaltung nach Anspruch 2, bei wel cher die Pegel-Umsetzerschaltung ferner einen fünften N- kanaligen Feldeffekttransistor umfaßt, welcher das zweite Stromversorgungspotential an den zweiten Ausgabeanschluß ausgibt, wenn ein Ausgabepotential des Logikelementes das Bezugspotential ist.

9. Pegel-Umsetzerschaltung nach Anspruch 2, bei wel cher die Pegel-Umsetzerschaltung ferner einen sechsten N- kanaligen Feldeffekttransistor umfaßt, welcher das zweite Stromversorgungspotential an den ersten Ausgabeanschluß ausgibt, wenn ein Ausgabepotential des Logikelementes das erste Stromversorgungspotential ist.

10. Pegel-Umsetzerschaltung nach Anspruch 2, bei wel cher die Pegel-Umsetzerschaltung ferner einen achten P- kanaligen Feldeffekttransistor umfaßt, welcher das Bezugs potential an den ersten Ausgabeanschluß ausgibt, wenn ein Ausgabepotential des Logikelementes das Bezugspotential ist.

11. Pegel-Umsetzerschaltung nach Anspruch 2, bei wel cher ferner das Logikelement und jeder Feldeffekttransistor auf dem identischen Halbleitersubstrat montiert sind.