JP2001068978A - レベルシフタ回路 - Google Patents
レベルシフタ回路Info
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Abstract
(57)【要約】 （修正有）
【課題】 トランジスタのサイズを大とせず貫通電流を
抑制し、かつ回路構成を複雑にせず高集積化を実現可能
にする。 【解決手段】 第１のインバータＩＮＶ１によってＧＮ
ＤとＶＤＤ１間で変化する相補信号の入力信号がゲート
に入力されソースがＧＮＤに接続された対をなす第１、
第２のＮＭＯＳトランジスタＮ１，Ｎ２と、ソースがＶ
ＤＤ３に接続されゲートが対向するトランジスタのドレ
インに交差接続された対をなす第１、第２のＰＭＯＳト
ランジスタＰ１，Ｐ２と、ゲートがＶＤＤ２に接続され
ドレインが第１、第２のＮＭＯＳトランジスタの各ドレ
インと接続されソースが第１、第２のＰＭＯＳトランジ
スタＰ１，Ｐ２の各ドレインと接続された対をなす第
３、第４のＰＭＯＳトランジスタＰ３，Ｐ４とを備え
る。ここで、ＶＤＤ３＞ＶＤＤ２＞ＶＤＤ１である。
抑制し、かつ回路構成を複雑にせず高集積化を実現可能
にする。 【解決手段】 第１のインバータＩＮＶ１によってＧＮ
ＤとＶＤＤ１間で変化する相補信号の入力信号がゲート
に入力されソースがＧＮＤに接続された対をなす第１、
第２のＮＭＯＳトランジスタＮ１，Ｎ２と、ソースがＶ
ＤＤ３に接続されゲートが対向するトランジスタのドレ
インに交差接続された対をなす第１、第２のＰＭＯＳト
ランジスタＰ１，Ｐ２と、ゲートがＶＤＤ２に接続され
ドレインが第１、第２のＮＭＯＳトランジスタの各ドレ
インと接続されソースが第１、第２のＰＭＯＳトランジ
スタＰ１，Ｐ２の各ドレインと接続された対をなす第
３、第４のＰＭＯＳトランジスタＰ３，Ｐ４とを備え
る。ここで、ＶＤＤ３＞ＶＤＤ２＞ＶＤＤ１である。
Description
【０００１】
【発明の属する技術分野】本発明は一の電圧レベル信号
を異なる電圧レベル信号に変換するためのレベルシフタ
回路に関し、特に回路を構成するトランジスタのサイズ
を縮小化を実現したレベルシフタ回路に関するものであ
る。
を異なる電圧レベル信号に変換するためのレベルシフタ
回路に関し、特に回路を構成するトランジスタのサイズ
を縮小化を実現したレベルシフタ回路に関するものであ
る。
【０００２】
【従来の技術】近年のＬＳＩ（半導体集積回路）では、
ＬＳＩの消費電力を低減する為に、ＬＳＩ内部にボルテ
ージレギュレータを設けて外部からの電圧より低い電圧
を生成し、内部ＬＳＩの電源として使用している。その
ため、ＬＳＩ内部から外部に信号を出力する時は外部電
源電圧と同じレベルにする必要があり、レベルシフタ回
路を使用して信号を高レベル化して出力している。従来
のこの種のレベルシフタ回路を図３に示す。同図におい
て、ＩＮＶ１はＬＳＩの内部電源の第１の電源電圧ＶＤ
Ｄ１で駆動される第１のインバータであり、ＰＭＯＳト
ランジスタＰ１１とＮＭＯＳトランジスタＮ１１をＣＭ
ＯＳ接続し、ＬＳＩから信号ＩＮが入力され、その反転
信号を節点Ｓ１に出力するものである。また、ＩＮＶ２
は外部電源と同じ電圧の第３の電源電圧ＶＤＤ３で駆動
される第２のインバータであり、ＰＭＯＳトランジスタ
Ｐ２１とＮＭＯＳトランジスタＮ２２をＣＭＯＳ接続
し、節点Ｓ３に入力される信号を反転して出力ＯＵＴと
して出力するものである。そして、前記インバータＩＮ
Ｖ１の出力とインバータＩＮＶ３の間にレベルシフタ部
が接続されており、互いに対をなす第１及び第２のＰＭ
ＯＳトランジスタＰ１，Ｐ２と第１及び第２のＮＭＯＳ
トランジスタＮ１，Ｎ２で構成されている。
ＬＳＩの消費電力を低減する為に、ＬＳＩ内部にボルテ
ージレギュレータを設けて外部からの電圧より低い電圧
を生成し、内部ＬＳＩの電源として使用している。その
ため、ＬＳＩ内部から外部に信号を出力する時は外部電
源電圧と同じレベルにする必要があり、レベルシフタ回
路を使用して信号を高レベル化して出力している。従来
のこの種のレベルシフタ回路を図３に示す。同図におい
て、ＩＮＶ１はＬＳＩの内部電源の第１の電源電圧ＶＤ
Ｄ１で駆動される第１のインバータであり、ＰＭＯＳト
ランジスタＰ１１とＮＭＯＳトランジスタＮ１１をＣＭ
ＯＳ接続し、ＬＳＩから信号ＩＮが入力され、その反転
信号を節点Ｓ１に出力するものである。また、ＩＮＶ２
は外部電源と同じ電圧の第３の電源電圧ＶＤＤ３で駆動
される第２のインバータであり、ＰＭＯＳトランジスタ
Ｐ２１とＮＭＯＳトランジスタＮ２２をＣＭＯＳ接続
し、節点Ｓ３に入力される信号を反転して出力ＯＵＴと
して出力するものである。そして、前記インバータＩＮ
Ｖ１の出力とインバータＩＮＶ３の間にレベルシフタ部
が接続されており、互いに対をなす第１及び第２のＰＭ
ＯＳトランジスタＰ１，Ｐ２と第１及び第２のＮＭＯＳ
トランジスタＮ１，Ｎ２で構成されている。
【０００３】すなわち、前記シフタ部は、対をなす第１
及び第２のＰＭＯＳトランジスタＰ１，Ｐ２のゲートと
ドレインが互いに交差接続され、かつ各ドレインには前
記第１及び第２のＮＭＯＳトランジスタＮ１，Ｎ２の各
ドレインが接続されている。前記ＰＭＯＳトランジスタ
Ｐ１，Ｐ２の各ソースはＶＤＤ３に接続され、前記ＮＭ
ＯＳトランジスタＮ１，Ｎ２の各ソースはＧＮＤに接続
される。そして、前記ＮＭＯＳトランジスタＮ１，Ｎ２
の各ゲートは前記第１のインバータＩＮＶ１の入力ＩＮ
と出力である節点Ｓ１に接続される。なお、前記ＮＭＯ
ＳトランジスタＮ２のドレインは前記第２のインバータ
ＩＮＶ２の入力である節点Ｓ３に接続されている。
及び第２のＰＭＯＳトランジスタＰ１，Ｐ２のゲートと
ドレインが互いに交差接続され、かつ各ドレインには前
記第１及び第２のＮＭＯＳトランジスタＮ１，Ｎ２の各
ドレインが接続されている。前記ＰＭＯＳトランジスタ
Ｐ１，Ｐ２の各ソースはＶＤＤ３に接続され、前記ＮＭ
ＯＳトランジスタＮ１，Ｎ２の各ソースはＧＮＤに接続
される。そして、前記ＮＭＯＳトランジスタＮ１，Ｎ２
の各ゲートは前記第１のインバータＩＮＶ１の入力ＩＮ
と出力である節点Ｓ１に接続される。なお、前記ＮＭＯ
ＳトランジスタＮ２のドレインは前記第２のインバータ
ＩＮＶ２の入力である節点Ｓ３に接続されている。
【０００４】この従来のレベルシフタ回路の動作を図４
のＩＮ，Ｓ２，Ｓ３，ＯＵＴの波形図を参照して説明す
る。信号ＩＮがＧＮＤレベルの時、ＮＭＯＳトランジス
タＰ１、ＰＭＯＳトランジスタＰ２はＯＮしており、Ｎ
ＭＯＳトランジスタＮ２、ＰＭＯＳトランジスタＰ１は
ＯＦＦしている。信号ＩＮがＧＮＤレベルからＶＤＤ１
レベルに変化した時、ＮＭＯＳトランジスタＮ２はＯＮ
するとともにＩＮからの信号は第１のインバータＩＮＶ
１によってＧＮＤレベルとなりＮＭＯＳトランジスタＮ
１はＯＦＦする。この時、ＮＭＯＳトランジスタＮ２、
ＰＭＯＳトランジスタＰ２は共にＯＮ状態である。（こ
の時貫通電流が流れる）ＮＭＯＳトランジスタＰ２の方
がＰＭＯＳトランジスタＰ２よりトランジスタ能力が高
いため、節点Ｓ３の電位はＧＮＤ方向へ向かう。節点Ｓ
３の電位がＧＮＤ方向に向かうことでＰＭＯＳトランジ
スタＰ１がＯＮして、節点Ｓ２の電位はＶＤＤ３レベル
となり、ＰＭＯＳトランジスタＰ２はＯＦＦする。ＰＭ
ＯＳトランジスタＰ２がＯＦＦすることで、節点Ｓ３の
電位はＧＮＤレベルとなり、信号ＯＵＴはＶＤＤ３レベ
ルになる。
のＩＮ，Ｓ２，Ｓ３，ＯＵＴの波形図を参照して説明す
る。信号ＩＮがＧＮＤレベルの時、ＮＭＯＳトランジス
タＰ１、ＰＭＯＳトランジスタＰ２はＯＮしており、Ｎ
ＭＯＳトランジスタＮ２、ＰＭＯＳトランジスタＰ１は
ＯＦＦしている。信号ＩＮがＧＮＤレベルからＶＤＤ１
レベルに変化した時、ＮＭＯＳトランジスタＮ２はＯＮ
するとともにＩＮからの信号は第１のインバータＩＮＶ
１によってＧＮＤレベルとなりＮＭＯＳトランジスタＮ
１はＯＦＦする。この時、ＮＭＯＳトランジスタＮ２、
ＰＭＯＳトランジスタＰ２は共にＯＮ状態である。（こ
の時貫通電流が流れる）ＮＭＯＳトランジスタＰ２の方
がＰＭＯＳトランジスタＰ２よりトランジスタ能力が高
いため、節点Ｓ３の電位はＧＮＤ方向へ向かう。節点Ｓ
３の電位がＧＮＤ方向に向かうことでＰＭＯＳトランジ
スタＰ１がＯＮして、節点Ｓ２の電位はＶＤＤ３レベル
となり、ＰＭＯＳトランジスタＰ２はＯＦＦする。ＰＭ
ＯＳトランジスタＰ２がＯＦＦすることで、節点Ｓ３の
電位はＧＮＤレベルとなり、信号ＯＵＴはＶＤＤ３レベ
ルになる。
【０００５】
【発明が解決しようとする課題】このような従来のレベ
ルシフタ回路の動作において、図４に示したＰＭＯＳト
ランジスタＰ２、ＰＭＯＳトランジスタＰ１のゲート電
圧となる節点Ｓ２，Ｓ３の電位は、ＶＤＤ３〜ＧＮＤ間
で動作している為、信号ＩＮがＧＮＤレベルからＶＤＤ
１レベルに変化した時に、ＮＭＯＳトランジスタＮ２と
ＰＭＯＳトランジスタＰ２が共にＯＮ状態となり、この
時にＶＤＤ３とＧＮＤの間にＰＭＯＳトランジスタＰ２
とＮＭＯＳトランジスタＮ２を通して貫通電流が多く流
れるという問題がある。このような貫通電流は、ＮＭＯ
ＳトランジスタＮ１，Ｎ２とＰＭＯＳトランジスタＰ
１，Ｐ２の能力比を大きくすることによって抑制するこ
とが可能であるが、これではいたずらにトランジスタサ
イズが大きくなり、ＬＳＩの高集積化を図る上で好まし
くない。特に、ＶＤＤ１とＶＤＤ３の電位差が大きい場
合には、前記能力比をより大きいものにする必要があ
り、トランジスタサイズがさらにおおきなものとなる。
ルシフタ回路の動作において、図４に示したＰＭＯＳト
ランジスタＰ２、ＰＭＯＳトランジスタＰ１のゲート電
圧となる節点Ｓ２，Ｓ３の電位は、ＶＤＤ３〜ＧＮＤ間
で動作している為、信号ＩＮがＧＮＤレベルからＶＤＤ
１レベルに変化した時に、ＮＭＯＳトランジスタＮ２と
ＰＭＯＳトランジスタＰ２が共にＯＮ状態となり、この
時にＶＤＤ３とＧＮＤの間にＰＭＯＳトランジスタＰ２
とＮＭＯＳトランジスタＮ２を通して貫通電流が多く流
れるという問題がある。このような貫通電流は、ＮＭＯ
ＳトランジスタＮ１，Ｎ２とＰＭＯＳトランジスタＰ
１，Ｐ２の能力比を大きくすることによって抑制するこ
とが可能であるが、これではいたずらにトランジスタサ
イズが大きくなり、ＬＳＩの高集積化を図る上で好まし
くない。特に、ＶＤＤ１とＶＤＤ３の電位差が大きい場
合には、前記能力比をより大きいものにする必要があ
り、トランジスタサイズがさらにおおきなものとなる。
【０００６】本発明の目的は、シフタ部を構成するトラ
ンジスタのサイズを大きくすることなく貫通電流を抑制
することを可能とし、高集積化に適したレベルシフタ回
路を提供するものである。
ンジスタのサイズを大きくすることなく貫通電流を抑制
することを可能とし、高集積化に適したレベルシフタ回
路を提供するものである。
【０００７】
【課題を解決するための手段】本発明のレベルシフタ回
路は、ＧＮＤと第１の電源電圧ＶＤＤ１間で変化する相
補信号からなる入力信号がそれぞれゲートに入力されソ
ースがＧＮＤに接続された対をなす第１及び第２の一導
電型ＭＯＳトランジスタと、ソースが第３の電源電圧Ｖ
ＤＤ３に接続されゲートが対向するトランジスタのドレ
インに交差接続された対をなす第１及び第２の反対導電
型ＭＯＳトランジスタと、ゲートが第２の電源電圧ＶＤ
Ｄ２に接続されドレインが前記第１及び第２の一導電型
ＭＯＳトランジスタの各ドレインと接続されソースが前
記第１及び第２の反対導電型ＭＯＳトランジスタの各ド
レインと接続された対をなす第３及び第４の反対導電型
ＭＯＳトランジスタとを備え、前記ＶＤＤ３，ＶＤＤ
２，ＶＤＤ１は絶対レベルが、ＶＤＤ３＞ＶＤＤ２＞Ｖ
ＤＤ１の関係にあり、前記第１または第２の一導電型Ｍ
ＯＳトランジスタのドレインから出力信号を出力するレ
ベルシフタ部を備えることを特徴とする。
路は、ＧＮＤと第１の電源電圧ＶＤＤ１間で変化する相
補信号からなる入力信号がそれぞれゲートに入力されソ
ースがＧＮＤに接続された対をなす第１及び第２の一導
電型ＭＯＳトランジスタと、ソースが第３の電源電圧Ｖ
ＤＤ３に接続されゲートが対向するトランジスタのドレ
インに交差接続された対をなす第１及び第２の反対導電
型ＭＯＳトランジスタと、ゲートが第２の電源電圧ＶＤ
Ｄ２に接続されドレインが前記第１及び第２の一導電型
ＭＯＳトランジスタの各ドレインと接続されソースが前
記第１及び第２の反対導電型ＭＯＳトランジスタの各ド
レインと接続された対をなす第３及び第４の反対導電型
ＭＯＳトランジスタとを備え、前記ＶＤＤ３，ＶＤＤ
２，ＶＤＤ１は絶対レベルが、ＶＤＤ３＞ＶＤＤ２＞Ｖ
ＤＤ１の関係にあり、前記第１または第２の一導電型Ｍ
ＯＳトランジスタのドレインから出力信号を出力するレ
ベルシフタ部を備えることを特徴とする。
【０００８】前記レベルシフタ部に対して、ＧＮＤとＶ
ＤＤ１間で動作する第１のインバータと、ＧＮＤとＶＤ
Ｄ３間で動作する第２のインバータとを有し、前記第１
のインバータの入力端に前記入力信号が入力され、前記
第１のインバータの入力端が前記第１の一導電型ＭＯＳ
トランジスタのゲートに、出力端が前記第２の一導電型
ＭＯＳトランジスタのゲートにそれぞれ接続され、前記
第２の一導電型ＭＯＳトランジスタのドレインが前記第
２のインバータの入力端に接続され、前記第２のインバ
ータの出力端から出力信号を出力することを特徴とす
る。また、前記第１及び第２の各一導電型ＭＯＳトラン
ジスタと反対導電型ＭＯＳトランジスタのそれぞれの能
力比を小さく設計する。
ＤＤ１間で動作する第１のインバータと、ＧＮＤとＶＤ
Ｄ３間で動作する第２のインバータとを有し、前記第１
のインバータの入力端に前記入力信号が入力され、前記
第１のインバータの入力端が前記第１の一導電型ＭＯＳ
トランジスタのゲートに、出力端が前記第２の一導電型
ＭＯＳトランジスタのゲートにそれぞれ接続され、前記
第２の一導電型ＭＯＳトランジスタのドレインが前記第
２のインバータの入力端に接続され、前記第２のインバ
ータの出力端から出力信号を出力することを特徴とす
る。また、前記第１及び第２の各一導電型ＭＯＳトラン
ジスタと反対導電型ＭＯＳトランジスタのそれぞれの能
力比を小さく設計する。
【０００９】本発明では、一導電型ＭＯＳトランジスタ
をＮＭＯＳトランジスタとし、反対導電型ＭＯＳトラン
ジスタをＰＭＯＳトランジスタとした場合に、第３及び
第４のＰＭＯＳトランジスタを備え、そのゲート電圧と
してＶＤＤ２を印加したことにより、第１及び第２のＰ
ＭＯＳトランジスタのゲート電圧はＶＤＤ３〜（ＶＤＤ
２＋第３及び第４のＰＭＯＳトランジスタのしきい値電
圧）となりゲート・ソース間電圧を低く抑えることがで
きるので貫通電流を減らすことができる。また、電位差
の大きいレベルシフタ回路を設計する時は、通常第１の
ＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタ
間、又は、第２のＰＭＯＳトランジスタと第２のＮＭＯ
Ｓトランジスタ間の能力比大きくを取る必要があった
が、本発明では第１及び第２のＰＭＯＳトランジスタの
ゲート、ソース間の電圧を低くしている為、能力比を小
さくできトランジスタサイズを小さく設計できるという
利点がある。
をＮＭＯＳトランジスタとし、反対導電型ＭＯＳトラン
ジスタをＰＭＯＳトランジスタとした場合に、第３及び
第４のＰＭＯＳトランジスタを備え、そのゲート電圧と
してＶＤＤ２を印加したことにより、第１及び第２のＰ
ＭＯＳトランジスタのゲート電圧はＶＤＤ３〜（ＶＤＤ
２＋第３及び第４のＰＭＯＳトランジスタのしきい値電
圧）となりゲート・ソース間電圧を低く抑えることがで
きるので貫通電流を減らすことができる。また、電位差
の大きいレベルシフタ回路を設計する時は、通常第１の
ＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタ
間、又は、第２のＰＭＯＳトランジスタと第２のＮＭＯ
Ｓトランジスタ間の能力比大きくを取る必要があった
が、本発明では第１及び第２のＰＭＯＳトランジスタの
ゲート、ソース間の電圧を低くしている為、能力比を小
さくできトランジスタサイズを小さく設計できるという
利点がある。
【００１０】なお、本発明に近い技術として、特開平６
−３１８０５５号公報に記載のレベルシフタ回路では、
本発明の第３及び第４のＰＭＯＳトランジスタに対応す
る第３及び第４のスイッチング素子を接続した構成が記
載されているが、この従来技術では第３及び第４のスイ
ッチング素子のゲートに、入力信号の信号状態に応じて
形成された制御信号を入力して第３及び第４のスイッチ
ング素子をＯＮ，ＯＦＦ制御する構成であるため、制御
信号を生成するための回路が必要であり、回路が複雑化
することになる。この点において、本発明では、第３及
び第４のＰＭＯＳトランジスタのゲートにはＶＤＤ２を
入力するのみでよく、回路構成が複雑化することはな
い。
−３１８０５５号公報に記載のレベルシフタ回路では、
本発明の第３及び第４のＰＭＯＳトランジスタに対応す
る第３及び第４のスイッチング素子を接続した構成が記
載されているが、この従来技術では第３及び第４のスイ
ッチング素子のゲートに、入力信号の信号状態に応じて
形成された制御信号を入力して第３及び第４のスイッチ
ング素子をＯＮ，ＯＦＦ制御する構成であるため、制御
信号を生成するための回路が必要であり、回路が複雑化
することになる。この点において、本発明では、第３及
び第４のＰＭＯＳトランジスタのゲートにはＶＤＤ２を
入力するのみでよく、回路構成が複雑化することはな
い。
【００１１】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明のレベルシフタ回路の
回路図である。第１のインバータＩＮＶ１及び第２のイ
ンバータＩＮＶ２は従来と同じであり、第１のインバー
タＩＮＶ１はＬＳＩの内部電源である第１の電源電圧Ｖ
ＤＤ１で駆動され、ＰＭＯＳトランジスタＰ１１とＮＭ
ＯＳトランジスタＮ１１をＣＭＯＳ接続し、ＬＳＩから
信号ＩＮが入力され、その反転信号を節点Ｓ１に出力す
るものである。また、第２のインバータＩＮＶ２は外部
電源と同じ電圧の第３の電源電圧ＶＤＤ３で駆動され、
ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ
２１をＣＭＯＳ接続し、節点Ｓ４に入力される信号を反
転して出力ＯＵＴとして出力するものである。そして、
前記第１のインバータＩＮＶ１の出力と第２のインバー
タＩＮＶ２の間にレベルシフタ部が接続されている。
参照して説明する。図１は本発明のレベルシフタ回路の
回路図である。第１のインバータＩＮＶ１及び第２のイ
ンバータＩＮＶ２は従来と同じであり、第１のインバー
タＩＮＶ１はＬＳＩの内部電源である第１の電源電圧Ｖ
ＤＤ１で駆動され、ＰＭＯＳトランジスタＰ１１とＮＭ
ＯＳトランジスタＮ１１をＣＭＯＳ接続し、ＬＳＩから
信号ＩＮが入力され、その反転信号を節点Ｓ１に出力す
るものである。また、第２のインバータＩＮＶ２は外部
電源と同じ電圧の第３の電源電圧ＶＤＤ３で駆動され、
ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ
２１をＣＭＯＳ接続し、節点Ｓ４に入力される信号を反
転して出力ＯＵＴとして出力するものである。そして、
前記第１のインバータＩＮＶ１の出力と第２のインバー
タＩＮＶ２の間にレベルシフタ部が接続されている。
【００１２】前記レベルシフタ部は、それぞれ対をなす
第１及び第２のＰＭＯＳトランジスタＰ１，Ｐ２と、同
じく第３及び第４のＰＭＯＳトランジスタＰ３，Ｐ４
と、第１及び第２のＮＭＯＳトランジスタＮ１，Ｎ２と
で構成されている。前記第１及び第２のＰＭＯＳトラン
ジスタＰ１，Ｐ２のゲートとドレインは互いに交差接続
され、かつ各ソースは電源ＶＤＤ３に接続されている。
また、各ドレインは節点Ｓ２，Ｓ３、すなわちゲートを
共通接続して第２の電源電圧ＶＤＤ２に接続された前記
第３及び第４のＰＭＯＳトランジスタＰ３，Ｐ４の各ソ
ースに接続され、さらにこれら第３及び第４のＰＭＯＳ
トランジスタＰ３，Ｐ４の各ドレインは前記第１及び第
２のＮＭＯＳトランジスタＮ１，Ｎ２のドレインに接続
されている。前記第１及び第２のＮＭＯＳトランジスタ
Ｎ１，Ｎ２の各ソースはＧＮＤに接続され、またこれら
第１及び第２のＮＭＯＳトランジスタＮ１，Ｎ２の各ゲ
ートは前記第１のインバータＩＮＶ１の入力ＩＮの入力
端と、出力である接点Ｓ１に接続される。なお、前記Ｎ
ＭＯＳトランジスタＮ２のドレインは前記インバータＩ
ＮＶ２の入力である節点Ｓ４に接続されている。ここ
で、前記ＶＤＤ３，ＶＤＤ２，ＶＤＤ１，ＧＮＤの電圧
レベルの条件はＶＤＤ３＞ＶＤＤ２＞ＶＤＤ１＞ＧＮＤ
に設定されている。
第１及び第２のＰＭＯＳトランジスタＰ１，Ｐ２と、同
じく第３及び第４のＰＭＯＳトランジスタＰ３，Ｐ４
と、第１及び第２のＮＭＯＳトランジスタＮ１，Ｎ２と
で構成されている。前記第１及び第２のＰＭＯＳトラン
ジスタＰ１，Ｐ２のゲートとドレインは互いに交差接続
され、かつ各ソースは電源ＶＤＤ３に接続されている。
また、各ドレインは節点Ｓ２，Ｓ３、すなわちゲートを
共通接続して第２の電源電圧ＶＤＤ２に接続された前記
第３及び第４のＰＭＯＳトランジスタＰ３，Ｐ４の各ソ
ースに接続され、さらにこれら第３及び第４のＰＭＯＳ
トランジスタＰ３，Ｐ４の各ドレインは前記第１及び第
２のＮＭＯＳトランジスタＮ１，Ｎ２のドレインに接続
されている。前記第１及び第２のＮＭＯＳトランジスタ
Ｎ１，Ｎ２の各ソースはＧＮＤに接続され、またこれら
第１及び第２のＮＭＯＳトランジスタＮ１，Ｎ２の各ゲ
ートは前記第１のインバータＩＮＶ１の入力ＩＮの入力
端と、出力である接点Ｓ１に接続される。なお、前記Ｎ
ＭＯＳトランジスタＮ２のドレインは前記インバータＩ
ＮＶ２の入力である節点Ｓ４に接続されている。ここ
で、前記ＶＤＤ３，ＶＤＤ２，ＶＤＤ１，ＧＮＤの電圧
レベルの条件はＶＤＤ３＞ＶＤＤ２＞ＶＤＤ１＞ＧＮＤ
に設定されている。
【００１３】以上の構成のレベルシフタ回路の動作を図
２に示す節点Ｓ１，Ｓ２，Ｓ３，Ｓ４と出力ＯＵＴの各
波形図を参照して説明する。なお、図中、ＶＴ' は第３
及び第４のＰＭＯＳトランジスタＰ３，Ｐ４のしきい値
電圧を示す。信号ＩＮがＧＮＤレベルであり定常状態に
なると、ＮＭＯＳトランジスタＮ２はゲートにＧＮＤレ
ベルが入力されるためＯＦＦし、ＮＭＯＳトランジスタ
Ｎ１はゲートにＶＤＤ１が入力されるためＯＮする。こ
れにより、ＰＭＯＳトランジスタＰ１，ＰＭＯＳトラン
ジスタＰ３はＯＦＦし、ＰＭＯＳトランジスタＰ２，Ｐ
ＭＯＳトランジスタＰ４はＯＮする。信号ＩＮがＧＮＤ
レベルからＶＤＤ１レベルに変化した時、ＮＭＯＳトラ
ンジスタＮ２はＯＮするとともに、節点Ｓ１はＩＮから
の信号がインバータＩＮＶ１を経由するのでＧＮＤレベ
ルとなりＮＭＯＳトランジスタＮ１はＯＦＦする。この
時ＮＭＯＳトランジスタＮ２，ＰＭＯＳトランジスタＰ
４，ＰＭＯＳトランジスタＰ２はＯＮしている状態だ
が、ＮＭＯＳトランジスタＮ２の方がＰＭＯＳトランジ
スタＰ２よりトランジスタの能力が高いため節点Ｓ３の
電位は、（ＶＤＤ２＋ＶＴ’）のレベルに向かい、ＰＭ
ＯＳトランジスタＰ１がＯＮして節点Ｓ２の電位はＶＤ
Ｄ３レベルとなりＰＭＯＳトランジスタＰ２はＯＦＦす
る。ＰＭＯＳトランジスタＰ２がＯＦＦすると節点Ｓ４
はＧＮＤレベルとなり出力ＯＵＴの信号はＶＤＤ３レベ
ルとなる。
２に示す節点Ｓ１，Ｓ２，Ｓ３，Ｓ４と出力ＯＵＴの各
波形図を参照して説明する。なお、図中、ＶＴ' は第３
及び第４のＰＭＯＳトランジスタＰ３，Ｐ４のしきい値
電圧を示す。信号ＩＮがＧＮＤレベルであり定常状態に
なると、ＮＭＯＳトランジスタＮ２はゲートにＧＮＤレ
ベルが入力されるためＯＦＦし、ＮＭＯＳトランジスタ
Ｎ１はゲートにＶＤＤ１が入力されるためＯＮする。こ
れにより、ＰＭＯＳトランジスタＰ１，ＰＭＯＳトラン
ジスタＰ３はＯＦＦし、ＰＭＯＳトランジスタＰ２，Ｐ
ＭＯＳトランジスタＰ４はＯＮする。信号ＩＮがＧＮＤ
レベルからＶＤＤ１レベルに変化した時、ＮＭＯＳトラ
ンジスタＮ２はＯＮするとともに、節点Ｓ１はＩＮから
の信号がインバータＩＮＶ１を経由するのでＧＮＤレベ
ルとなりＮＭＯＳトランジスタＮ１はＯＦＦする。この
時ＮＭＯＳトランジスタＮ２，ＰＭＯＳトランジスタＰ
４，ＰＭＯＳトランジスタＰ２はＯＮしている状態だ
が、ＮＭＯＳトランジスタＮ２の方がＰＭＯＳトランジ
スタＰ２よりトランジスタの能力が高いため節点Ｓ３の
電位は、（ＶＤＤ２＋ＶＴ’）のレベルに向かい、ＰＭ
ＯＳトランジスタＰ１がＯＮして節点Ｓ２の電位はＶＤ
Ｄ３レベルとなりＰＭＯＳトランジスタＰ２はＯＦＦす
る。ＰＭＯＳトランジスタＰ２がＯＦＦすると節点Ｓ４
はＧＮＤレベルとなり出力ＯＵＴの信号はＶＤＤ３レベ
ルとなる。
【００１４】このように、ＮＭＯＳトランジスタＮ１と
ＰＭＯＳトランジスタＰ１間にＰＭＯＳトランジスタＰ
３を、ＮＭＯＳトランジスタＮ２とＰＭＯＳトランジス
タＰ２間にＰＭＯＳトランジスタＰ４をそれぞれ設け各
々のゲート電圧として電源ＶＤＤ２を印加することで、
図２の動作波形から判るように、ＰＭＯＳトランジスタ
Ｐ１，Ｐ２のゲート電圧としての節点Ｓ２，Ｓ３のレベ
ルは、「ＶＤＤ３〜（ＶＤＤ２＋ＶＴ’）」間で動作し
ている為、ＰＭＯＳトランジスタＰ１，Ｐ２のゲート電
圧が低くなり入力信号の切り替わり時の貫通電流を小さ
くできる。さらに、入力と出力信号の電位差の大きい時
でもＰＭＯＳトランジスタＰ１，Ｐ２のゲート、ソース
間の電圧が低く抑えられるので、トランジスタの能力比
を小さくでき、トランジスタサイズを小さくして高集積
化のＬＳＩの設計が可能となる。
ＰＭＯＳトランジスタＰ１間にＰＭＯＳトランジスタＰ
３を、ＮＭＯＳトランジスタＮ２とＰＭＯＳトランジス
タＰ２間にＰＭＯＳトランジスタＰ４をそれぞれ設け各
々のゲート電圧として電源ＶＤＤ２を印加することで、
図２の動作波形から判るように、ＰＭＯＳトランジスタ
Ｐ１，Ｐ２のゲート電圧としての節点Ｓ２，Ｓ３のレベ
ルは、「ＶＤＤ３〜（ＶＤＤ２＋ＶＴ’）」間で動作し
ている為、ＰＭＯＳトランジスタＰ１，Ｐ２のゲート電
圧が低くなり入力信号の切り替わり時の貫通電流を小さ
くできる。さらに、入力と出力信号の電位差の大きい時
でもＰＭＯＳトランジスタＰ１，Ｐ２のゲート、ソース
間の電圧が低く抑えられるので、トランジスタの能力比
を小さくでき、トランジスタサイズを小さくして高集積
化のＬＳＩの設計が可能となる。
【００１５】ここで、前記実施形態の電位レベルの極性
を反転した構成とすることも可能であり、この場合には
本発明のＰＭＯＳトランジスタをＮＭＯＳトランジスタ
に、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに置
き換えることで構成することが可能である。
を反転した構成とすることも可能であり、この場合には
本発明のＰＭＯＳトランジスタをＮＭＯＳトランジスタ
に、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに置
き換えることで構成することが可能である。
【００１６】
【発明の効果】以上説明したように本発明は、第１及び
第２の一導電型ＭＯＳトランジスタと、第１及び第２の
反対導電型ＭＯＳトランジスタで構成されるレベルシフ
タ回路に、第３及び第４の反対導電型ＭＯＳトランジス
タを介挿し、かつこれら第３及び第４の反対導電型ＭＯ
ＳトランジスタのゲートにＶＤＤ２（ＶＤＤ３＞ＶＤＤ
２＞ＶＤＤ１）を入力した構成としているので、第１及
び第２の反対導電型ＭＯＳトランジスタのゲート電圧は
ＶＤＤ３〜（ＶＤＤ２＋第３及び第４の反対導電型ＭＯ
Ｓトランジスタのしきい値電圧）となりゲート・ソース
間電圧を低く抑えることができるので貫通電流を減らす
ことができる。また、電位差の大きいレベルシフタ回路
を設計する時は、通常第１及び第２の各反対導電型ＭＯ
Ｓトランジスタと一導電型ＭＯＳトランジスタ間の能力
比大きくを取る必要があったが、本発明では第１及び第
２の反対導電型ＭＯＳトランジスタのゲート、ソース間
の電圧を低くしている為、能力比を小さくできトランジ
スタサイズを小さく設計できるという効果も得られる。
さらに、第３及び第３の反対導電型ＭＯＳトランジスタ
には、一定の電圧レベル（ＶＤＤ２）を供給するのみで
よいため、回路構成が複雑化することもない。
第２の一導電型ＭＯＳトランジスタと、第１及び第２の
反対導電型ＭＯＳトランジスタで構成されるレベルシフ
タ回路に、第３及び第４の反対導電型ＭＯＳトランジス
タを介挿し、かつこれら第３及び第４の反対導電型ＭＯ
ＳトランジスタのゲートにＶＤＤ２（ＶＤＤ３＞ＶＤＤ
２＞ＶＤＤ１）を入力した構成としているので、第１及
び第２の反対導電型ＭＯＳトランジスタのゲート電圧は
ＶＤＤ３〜（ＶＤＤ２＋第３及び第４の反対導電型ＭＯ
Ｓトランジスタのしきい値電圧）となりゲート・ソース
間電圧を低く抑えることができるので貫通電流を減らす
ことができる。また、電位差の大きいレベルシフタ回路
を設計する時は、通常第１及び第２の各反対導電型ＭＯ
Ｓトランジスタと一導電型ＭＯＳトランジスタ間の能力
比大きくを取る必要があったが、本発明では第１及び第
２の反対導電型ＭＯＳトランジスタのゲート、ソース間
の電圧を低くしている為、能力比を小さくできトランジ
スタサイズを小さく設計できるという効果も得られる。
さらに、第３及び第３の反対導電型ＭＯＳトランジスタ
には、一定の電圧レベル（ＶＤＤ２）を供給するのみで
よいため、回路構成が複雑化することもない。
【図１】本発明のレベルシフタ回路の実施形態の回路図
である。
である。
【図２】本発明のレベルシフタ回路の各部の動作波形を
示す波形図である。
示す波形図である。
【図３】従来のレベルシフタ回路の一例の回路図であ
る。
る。
【図４】従来のレベルシフタ回路の各部の動作波形を示
す波形図である。
す波形図である。
【符号の説明】 Ｎ１ 第１のＮＭＯＳトランジスタ Ｎ２ 第２のＮＭＯＳトランジスタ Ｐ１ 第１のＰＭＯＳトランジスタ Ｐ２ 第２のＰＭＯＳトランジスタ Ｐ３ 第３のＰＭＯＳトランジスタ Ｐ４ 第４のＰＭＯＳトランジスタ Ｎ１１，Ｎ１２ ＮＭＯＳトランジスタ Ｐ１１，Ｐ１２ ＰＭＯＳトランジスタ ＩＮＶ１ 第１のインバータ ＩＮＶ２ 第２のインバータ ＶＤＤ１〜ＶＤＤ３ 電源電圧
フロントページの続き (72)発明者 猿渡 和幸 神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株 式会社内
Claims (4)
- 【請求項１】 ＧＮＤと第１の電源電圧（ＶＤＤ１）間
で変化する相補信号からなる入力信号がそれぞれゲート
に入力されソースがＧＮＤに接続された対をなす第１及
び第２の一導電型ＭＯＳトランジスタと、ソースが第３
の電源電圧（ＶＤＤ３）に接続されゲートが対向するト
ランジスタのドレインに交差接続された対をなす第１及
び第２の反対導電型ＭＯＳトランジスタと、ゲートが第
２の電源電圧（ＶＤＤ２）に接続されドレインが前記第
１及び第２の一導電型ＭＯＳトランジスタの各ドレイン
と接続されソースが前記第１及び第２の反対導電型ＭＯ
Ｓトランジスタの各ドレインと接続された対をなす第３
及び第４の反対導電型ＭＯＳトランジスタとを備え、前
記ＶＤＤ３，ＶＤＤ２，ＶＤＤ１の絶対レベルは、ＶＤ
Ｄ３＞ＶＤＤ２＞ＶＤＤ１の関係にあり、前記第１また
は第２の一導電型ＭＯＳトランジスタのドレインから出
力信号を出力することを特徴とするレベルシフタ回路。 - 【請求項２】 前記ＧＮＤとＶＤＤ１間で動作する第１
のインバータと、前記ＧＮＤとＶＤＤ３間で動作する第
２のインバータとを有し、前記第１のインバータの入力
端に前記入力信号が入力され、前記第１のインバータの
入力端が前記第１の一導電型ＭＯＳトランジスタのゲー
トに、出力端が前記第２の一導電型ＭＯＳトランジスタ
のゲートにそれぞれ接続され、前記第２の一導電型ＭＯ
Ｓトランジスタのドレインが前記第２のインバータの入
力端に接続され、前記第２のインバータの出力端から出
力信号を出力することを特徴とする請求項１に記載のレ
ベルシフタ回路。 - 【請求項３】 前記第１の反対導電型ＭＯＳトランジス
タと第１の一導電型ＭＯＳトランジスタ、及び前記第２
の反対導電型ＭＯＳトランジスタと第２の一導電型ＭＯ
Ｓトランジスタのそれぞれの能力比を小さく設計したこ
とを特徴とする請求項１又は２に記載のレベルシフタ回
路。 - 【請求項４】 前記一導電型ＭＯＳトランジスタがＮＭ
ＯＳトランジスタであり、前記反対導電型ＭＯＳトラン
ジスタがＰＭＯＳトランジスタであることを特徴とする
請求項１ないし３のいずれかに記載のレベルシフタ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24132499A JP2001068978A (ja) | 1999-08-27 | 1999-08-27 | レベルシフタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24132499A JP2001068978A (ja) | 1999-08-27 | 1999-08-27 | レベルシフタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001068978A true JP2001068978A (ja) | 2001-03-16 |
Family
ID=17072610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24132499A Pending JP2001068978A (ja) | 1999-08-27 | 1999-08-27 | レベルシフタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001068978A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100384833B1 (ko) * | 2001-06-30 | 2003-05-23 | 주식회사 하이닉스반도체 | 면적 소모가 적은 레벨 쉬프터 |
| US6717453B2 (en) | 2001-09-18 | 2004-04-06 | Nec Electronics Corporation | Level shift circuit having at least two separate signal paths |
| JP2004163668A (ja) * | 2002-11-13 | 2004-06-10 | Seiko Epson Corp | 電気光学装置及び電子機器 |
| US7026855B2 (en) | 2004-03-02 | 2006-04-11 | Kabushiki Kaisha Toshiba | Semiconductor device to prevent a circuit from being inadvertently active |
| JP2006229526A (ja) * | 2005-02-17 | 2006-08-31 | Kawasaki Microelectronics Kk | レベルシフト回路 |
| KR100686983B1 (ko) * | 2000-03-01 | 2007-02-27 | 후지쯔 가부시끼가이샤 | 레벨 컨버터 회로 |
| JP2007053761A (ja) * | 2005-08-16 | 2007-03-01 | Altera Corp | プログラマブルロジックデバイスの性能最適化装置および方法 |
| KR101787758B1 (ko) * | 2011-06-09 | 2017-10-19 | 매그나칩 반도체 유한회사 | 레벨 쉬프터 |
-
1999
- 1999-08-27 JP JP24132499A patent/JP2001068978A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100686983B1 (ko) * | 2000-03-01 | 2007-02-27 | 후지쯔 가부시끼가이샤 | 레벨 컨버터 회로 |
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| JP4529350B2 (ja) * | 2002-11-13 | 2010-08-25 | セイコーエプソン株式会社 | 電気光学装置及び電子機器 |
| US7026855B2 (en) | 2004-03-02 | 2006-04-11 | Kabushiki Kaisha Toshiba | Semiconductor device to prevent a circuit from being inadvertently active |
| JP2006229526A (ja) * | 2005-02-17 | 2006-08-31 | Kawasaki Microelectronics Kk | レベルシフト回路 |
| JP4583202B2 (ja) * | 2005-02-17 | 2010-11-17 | 川崎マイクロエレクトロニクス株式会社 | レベルシフト回路 |
| JP2007053761A (ja) * | 2005-08-16 | 2007-03-01 | Altera Corp | プログラマブルロジックデバイスの性能最適化装置および方法 |
| KR101787758B1 (ko) * | 2011-06-09 | 2017-10-19 | 매그나칩 반도체 유한회사 | 레벨 쉬프터 |
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