DE19651548A1

DE19651548A1 - CMOS-Ausgangsschaltung mit einer Ladevorspannungsschaltung

Info

Publication number: DE19651548A1
Application number: DE19651548A
Authority: DE
Inventors: Tae-Heum Han
Original assignee: LG Semicon Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1995-12-21
Filing date: 1996-12-11
Publication date: 1997-06-26
Anticipated expiration: 2016-12-12
Also published as: DE19651548C2; US5777497A; KR100202645B1; KR970055474A; JP2826999B2; JPH09180463A

Description

Die vorliegende Erfindung betrifft eine CMOS-Ausgangsschal tung, und insbesondere eine CMOS-Ausgangsschaltung mit einer Ladevorspannungsschaltung.

Fig. 1 zeigt eine herkömmliche CMOS-Ausgangsschaltung, die mit einer Ladevorspannungsschaltung ausgerüstet ist und ein NAND-Gatter 1 zum Ausführen einer NAND-Operation ("NAND") mit einem Ausgangsfreigabesignal OE und einem Dateneingang Din aufweist. Das NAND-Gatter 1 setzt ein erstes Ausgangs steuersignal DP ab. Ein NOR-Gatter 2 führt eine NOR-Operation ("NOR") mit dem von einem Inverter 5 invertierten Ausgangs freigabesignal OE und dem Eingangsdatum Din aus. Das NOR-Gatter 2 setzt ein zweites Ausgangssteuersignal DN ab. Eine Einstelleinheit 3 bringt eine elektrische Ladung oder Spannung an einem Ausgangsanschluß Dout gemäß einem dritten Ausgangssteuersignal PS1 auf einen Zwischenwert. Eine Ausgabeeinheit 4 setzt gemäß den Ausgangssteuersignalen DP und DN einen bestimmten Datenausgang in einer Weise ab, daß der Ausgangsanschluß Dout entsprechend einem Zwischenwert der elektrischen Ladung oder Spannung gehalten wird.

Das NAND-Gatter 1 enthält einen PMOS-Transistor Q5, der zwi schen einer Spannung Vcc und Masse mit NMOS-Transistoren Q7 und Q8 und einem PMOS-Transistor Q6 in Reihe geschaltet ist. Source des PMOS-Transistors Q6 ist mit der Spannung Vcc und Drain mit dem Ausgangsanschluß des NMOS-Transistors Q7 ver bunden. Das Ausgangsfreigabesignal OE ist an die Gates des PMOS-Transistors Q5 und des NMOS-Transistors Q8 gelegt, und der Dateneingang Din ist an den PMOS-Transistor Q5 und den NMOS-Transistor Q7 gelegt.

Das NOR-Gatter 2 enthält in Reihe geschaltete PMOS-Transisto ren Q9 und Q10 sowie einen NMOS-Transistor Q11 zwischen der Spannung Vcc und Masse und einen MNOS-Transistor Q12, dessen Drain mit dem Ausgangsanschluß des NMOS-Transistors Q11 und dessen Source mit Masse verbunden ist. Ein Dateneingang Din ist mit den Gates des PMOS-Transistors Q10 und des NMOS-Tran sistors Q11 verbunden. Das Ausgangsfreigabesignal OE wird über den Inverter 5 an die Gates des PMOS-Transistors Q9 und des NMOS-Transistors Q12 gelegt.

Die Einheit 3 zum Einstellen einer elektrischen Zwischen ladespannung umfaßt einen NMOS-Transistor Q2, der mit einem PMOS-Transistor Q1 zwischen dem NAND-Gatter 1 und dem Aus gangsanschluß des NOR-Gatters 2 in Reihe geschaltet ist. Ein Inverter 6 ist mit dem Gate des PMOS-Transistors Q1 verbun den. Der Eingangsanschluß des dritten Ausgangssteuersignals PS1 ist mit dem Gate des NMOS-Transistors Q2 und dem Inverter 6 verbunden.

Die Ausgabeeinheit 4 umfaßt einen PMOS-Transistor Q3 und einen NMOS-Transistor Q4, die zwischen der Spannung Vcc und Masse in Reihe geschaltet sind. Ihre Gates sind jeweils mit den Ausgangsanschlüssen des NAND-Gatters 1 bzw. des NOR-Gat ters 2 verbunden. Der Ausgangsanschluß der Ausgabeeinheit 4 ist mit dem Ausgangsanschluß der Einheit 3 zum Einstellen einer elektrischen Zwischenladespannung und einer Lastkapa zität CL verbunden.

Die Funktion der herkömmlichen mit einer Vorspannungsschal tung ausgerüsteten CMOS-Ausgangsschaltung wird nunmehr unter Bezugnahme auf Fig. 1 und 2A bis 2F erläutert. Fig. 2A bis 2F stellen die Signale OE, PS1, Din, DP, DN bzw. Dout dar.

Wie aus Fig. 2A bis 2D zu ersehen ist, wird der PMOS-Transi stor Q5 des NAND-Gatters 1 eingeschaltet, wenn das dritte Ausgangssteuersignal PS1 von einem unteren auf einen oberen Pegel (t1 in Fig. 2B) gelegt wird, und wenn das Ausgangsfrei gabesignal OE von einem oberen auf einen unteren Pegel (t1 in Fig. 2A) gelegt wird, und der NMOS-Transistor Q12 des NOR-Gatters 2 wird gemäß dem vom Inverter 5 invertierten auf einem oberen Pegel liegenden Signal eingeschaltet. Dement sprechend wechselt das erste Ausgangssteuersignal DP auf einen oberen Pegel, während das zweite Ausgangssteuersignal DN auf einen unteren Pegel wechselt.

Da der PMOS-Transistor Q3 und der NMOS-Transistor Q4 der Aus gabeeinheit 4 entsprechend dem auf einem oberen Pegel liegen den ersten Ausgangssteuersignal DP und dem auf einem unteren Pegel liegenden zweiten Ausgangssteuersignal DN ausgeschaltet werden, geht deshalb der Ausgang Dout auf den oberen oder unteren Pegel, je nachdem, ob die Lastkapazität CL geladen oder entladen wird.

Liegt beispielsweise der Ausgang Dout auf dem unteren Pegel (Fig. 2F), so wird der NMOS-Transistor Q2 der Einheit 3 zum Einstellen einer elektrischen Zwischenladespannung entspre chend dem oberen Pegel des dritten Ausgangssteuersignals PS1 (t1 in Fig. 2B) eingeschaltet. Außerdem fließt durch den NMOS-Transistor Q2 ein Ladestrom zur Lastkapazität CL und erhöht die elektrische Ladespannung am Ausgangsanschluß Dout.

Zu diesem Zeitpunkt wechselt die elektrische Ladespannung des ersten Ausgangssteuersignals DP, wie in Fig. 2D dargestellt, mit dem Einschalten des NMOS-Transistors Q2 vorübergehend auf einen niedrigeren Pegel als der obere Pegel Vcc. Überschrei tet der Abfall der elektrischen Ladespannung eine Schwellen spannung Vtp des PMOS-Transistors Q3, so wird dieser einge schaltet.

Aus diesem Grund fließt ein Ladestrom durch den PMOS-Transi stor Q3 zur Lastkapazität CL, und die elektrische Ladespan nung am Ausgangsanschluß Dout erreicht rasch die elektrische Zwischenladespannung, wie bei t1 in Fig. 2F dargestellt.

Wird das dritte Ausgangssteuersignal PS1 auf den oberen Pegel (t1 in Fig. 2B) gelegt, so werden Gate, Drain und Source des PMOS-Transistors Q1 sämtlich auf niedrige Pegel gelegt und der PMOS-Transistors Q1 wird ausgeschaltet. Nimmt jedoch die elektrische Ladespannung am Ausgangsanschluß Dout zu und überschreitet die Drain-Source-Spannung den Schwellenspannung Vtp des PMOS-Transistors Q1, so wird der PMOS-Transistors Q1 eingeschaltet. Dementsprechend fließt ein Strom durch den NMOS-Transistor Q2 und den PMOS-Transistor Q1, und das zweite Ausgangssteuersignal DN beginnt langsam ab dem unteren Pegel anzusteigen, wie in Fig. 2E dargestellt. Da jedoch der Kanal widerstand des PMOS-Transistors Q1 hoch ist, erreicht die an steigende Spannung nicht die Schwellenspannung Vtn des NMOS-Transistors Q4. Somit beeinflußt der durch den NMOS-Transi stor Q2 und den PMOS-Transistor Q1 fließende Strom die Aus gabeeinheit 4 nicht.

Danach wird in einem Zustand, in dem der Ausgangsanschluß Dout die elektrische Zwischenladespannung Vtp (t1 in Fig. 2F) erreicht hat, ein auf dem oberen Pegel liegender Wert (Din) von einem Signalverstärker (nicht dargestellt) eingegeben (t2 in Fig. 2C). Damit wechseln das dritte Ausgangssteuersignal PS1 und das Ausgangsfreigabesignal OE auf den unteren Pegel (t2 in Fig. 2B) bzw. den oberen Pegel (t2 in Fig. 2A). Dem entsprechend werden die NMOS-Transistoren Q7, Q8 und Q9 ein geschaltet. Außerdem gehen das erste Ausgangssteuersignal DP (t2 in Fig. 2D) und das zweite Ausgangssteuersignal DN (t2 in Fig. 2E) auf den unteren Pegel. Der PMOS-Transistor Q3 wird deshalb entsprechend dem auf dem unteren Pegel liegenden ersten Ausgangssteuersignal DP eingeschaltet, und ein auf dem oberen Pegel liegender Wert wird über den Ausgangsanschluß Dout an eine Eingabe/Ausgabevorrichtung I/O übertragen.

Wenn danach das Ausgangsfreigabesignal OE auf den unteren Pegel (t3 in Fig. 2A) und das dritte Ausgangssteuersignal PS1 auf den oberen Pegel gebracht wird (t3 in Fig. 23), werden der NMOS-Transistor Q2 und der PMOS-Transistor Q1 der Einheit 3 zum Einstellen einer elektrischen Zwischenladespannung ent sprechend dem auf dem oberen Pegel liegenden dritten Aus gangssteuersignal PS1 eingeschaltet. Demzufolge wird die im Lastkondensator CL gespeicherte elektrische Ladung entladen.

Die elektrische Ladespannung am Ausgangsanschluß Dout nimmt daher ab dem oberen Pegel (t3 in Fig. 2F) ab, und das zweite Ausgangssteuersignal DN (t3 in Fig. 2E) nimmt vorübergehend zu, so daß der NMOS-Transistor Q4 eingeschaltet wird. Die im Lastkondensator CL gespeicherte elektrische Ladung wird über den eingeschalteten NMOS-Transistor Q4 entladen, und der Aus gangsanschluß Dout erreicht rasch die elektrische Zwischen ladespannung Vth.

Die elektrische Ladespannung am Ausgangsanschluß Dout nimmt somit ab. Überschreitet die Spannung zwischen Drain und Source des NMOS-Transistors Q2 die Schwellenspannung, so wird der NMOS-Transistor Q2 eingeschaltet. Zu diesem Zeitpunkt ist die Durchreichspannung relativ gering, da der Kanalwiderstand des NMOS-Transistors Q2 aufgrund des Effektes der Substrat vorspannung größer ist als der des PMOS-Transistors Q1. Das erste Ausgangssteuersignal DP beginnt somit, vom oberen Pegel abzufallen (t3 in Fig. 2D).

Da der Kanalwiderstand des NMOS-Transistors Q2 hoch ist und der abgesunkene Pegel der elektrischen Ladespannung die Schwellenspannung Vtp des PMOS-Transistors Q3 nicht über schreitet, beeinflußt der durch den PMOS-Transistor Q1 und den NMOS-Transistor Q2 fließende Strom die Ausgabeeinheit 4 nicht. Außerdem hat die herkömmliche mit einer Vorspannungs schaltung ausgerüstete CMOS-Ausgangsschaltung den Vorteil, daß sie Datensignale mit hoher Geschwindigkeit überträgt da die Datenübertragung bei einem mittleren elektrischen Lade spannungspegel anhand des Ausgangsfreigabesignals erfolgt. Allerdings gibt es eine bestimmte Zeitspanne, während der der PMOS-Transistor Q3 und der NMOS-Transistor Q4 der Ausgabe einheit gleichzeitig eingeschaltet sind. Deshalb fließt ein Großteil des Querstroms direkt vom Versorgungsspannungs anschluß Vcc zum Masseanschluß, wodurch Rauschen erzeugt wird. Damit kann die gewünschte Datenübertragungsleistung nicht erzielt werden.

Die vorliegende Erfindung ist deshalb auf eine CMOS-Aus gangsschaltung mit einer Ladevorspannungsschaltung gerichtet, mit der im wesentlichen eines oder mehrere der Probleme auf grund der Einschränkungen und Nachteile, die dem Stand der Technik anhaften, gelöst wird.

Die Aufgabe der vorliegenden Erfindung ist die die Bereit stellung einer verbesserten CMOS-Ausgangsschaltung mit einer Ladevorspannungsschaltung, die in der Lage ist, Stromrauschen bei der Datenausgabe in vorteilhafter Weise zu verringern.

Weitere Merkmale und Vorteile der Erfindung ergeben sich aus der nachfolgenden Beschreibung oder bei der Verwirklichung der Erfindung sowie aus den Ansprüchen und den beiliegenden Zeichnungen.

Um diese und weitere erfindungsgemäße Vorteile zu erzielen, enthält eine Schaltung eine Ausgabeeinheit für den Erhalt eines Freigabesignals und eines Eingangssignals und zum Er zeugen eines Ausgangssignals; eine Übertragungsgattereinheit zum Erhalt eines Ladevorspannungssignals und des Ausgangs signals von der Ausgabeeinheit und zum Übertragen eines ent sprechenden Signals gemäß dem Ladevorspannungssignal, und eine Ladevorspannungseinheit mit einem Datenausgangsanschluß zum Erhalt des entsprechenden Signals von der Übertragungs gattereinheit und zum Speichern einer elektrischen Lade spannung auf einem Zwischenpegel gemäß dem entsprechenden Signal von der Übertragungsgattereinheit sowie zur Ausgabe von Signalen auf dem Zwischenpegel.

Bei einem anderen Ausführungsbeispiel der vorliegenden Erfin dung enthält eine Schaltung eine Ausgabeeinheit für den Er halt eines Freigabesignals und eines Eingangssignals und zum Erzeugen eines Ausgangssignals eine Übertragungsgatterein heit zum Erhalt eines Ladevorspannungssignals und des Aus gangssignals von der Ausgabeeinheit und zum übertragen eines entsprechenden Signals zusammen mit dem Ladevorspannungs signal, wobei die Übertragungsgattereinheit einen ersten Inverter mit einem Ausgangsanschluß zum Invertieren des Lade vorspannungssignals und ein erstes und zweites Übertragungs gatter mit jeweils einem ersten und einem zweiten Gatter, wobei das erste Gatter mit dem Ladevorspannungssignal und das zweite Gatter mit dem Ausgangsanschluß des ersten Inverters verbunden ist, einen zweiten und einen dritten Inverter zum Invertieren der jeweiligen Ausgänge des ersten und zweiten Übertragungsgatters sowie ein drittes und ein viertes Über tragungsgatter, die jeweils mit dem ersten und zweiten Über tragungsgatter verbunden sind und jeweils dritte und vierte Gatter aufweisen, die dritte und vierte Gatter haben, wobei das dritte Gatter mit dem Ausgangsanschluß des ersten Inver ters und das vierte Gatter mit dem Ladevorspannungssignal verbunden ist, enthält; und eine Ladevorspannungseinheit mit einem Datenausgangsanschluß zum Erhalt des entsprechenden Signals von der Übertragungsgattereinheit und zum Speichern einer elektrischen Ladespannung, wobei die Ladevorspannungs einheit die elektrische Ladespannung auf einem Zwischenpegel gemäß dem entsprechenden Signal von der Übertragungsgatter einheit hält und das Signal auf dem Zwischenpegel ausgibt, wobei die Ladevorspannungseinheit einen vierten Inverter mit einem ersten und einem zweiten Ausgangsanschluß zum Inver tieren des Ausgangs des zweiten Inverters, eine erste Impe danz, die mit dem ersten Ausgangsanschluß des vierten Inver ters verbunden ist, einen ersten Transistor der Ladevorspan nungsschaltung, dessen Gate mit dem entsprechenden Ausgang der Übertragungsgattereinheit, dessen Source mit einer Span nung und dessen Drain mit dem zweiten Ausgangsanschluß des vierten Inverters verbunden ist, einen fünften Inverter mit einem ersten und einem zweiten Ausgangsanschluß zum Inver tieren des Ausgangs des dritten Inverters, eine zweite Impe danz, die mit dem ersten Ausgangsanschluß des fünften Inver ters verbunden ist, einen zweiten Transistor der Ladevorspan nungsschaltung, dessen Gate mit dem entsprechenden Ausgang der Übertragungsgattereinheit, dessen Source mit Masse und dessen Drain mit dem zweiten Ausgangsanschluß des fünften Inverters verbunden ist, und einen Puffer zur Ausgabe von Datensignalen entsprechend den Ausgängen der ersten und zwei ten Impedanz und der zweiten Ausgangsanschlüsse des vierten und fünften Inverters enthält.

Bei einem weiteren Ausführungsbeispiel der vorliegenden Er findung enthält eine CMOS-Ausgangsschaltung mit einer erfin dungsgemäßen Ladevorspannungsschaltung eine Ausgangsschaltung zur Verarbeitung eines Ausgangsfreigabesignals und eines Ein gangssignals; eine Übertragungsgattereinheit zum Übertragen eines Ausgangs der Schaltung entsprechend einem von dieser generierten Ladevorspannungssignal; und eine Ladevorspan nungsschaltung zum Halten einer elektrischen Ladespannung eines Ausgangsanschlusses auf einem Zwischenpegel entspre chend einem Ausgang der Übertragungsgattereinheit und zum Ab setzen eines Eingangssignals auf dem Zwischenpegel.

In den beiliegenden Zeichnungen sind Ausführungsbeispiele der Erfindung dargestellt; es zeigen:

Fig. 1 ein Blockdiagramm einer herkömmlichen CMOS-Aus gangsschaltung mit einer Ladevorspannungsschaltung;

Fig. 2A bis 2F Signaldiagramme der Schaltung in Fig. 1;

Fig. 3 ein Blockdiagramm einer CMOS-Ausgangsschaltung mit einer Ladevorspannungsschaltung gemäß einem Ausführungsbei spiel der vorliegenden Erfindung; und

Fig. 4A bis 4D Signaldiagramme der erfindungsgemäßen Schal tung in Fig. 3.

Nunmehr werden bevorzugte Ausführungsbeispiele der vorliegen den Erfindung detailliert unter Bezugnahme auf die beiliegen den Zeichnungen beschrieben.

Fig. 3 zeigt eine CMOS-Ausgangsschaltung, die mit einer Lade vorspannungsschaltung gemäß der vorliegenden Erfindung ausge rüstet ist. Wie aus Fig. 3 ersichtlich, erhält eine Ausgangs schaltung 10 ein Ausgangsfreigabesignal OE und antwortet auf ein Eingangssignal Din. Eine Übertragungsgattereinheit 20 erhält den Ausgang der Ausgangsschaltung 10 und überträgt Signale entsprechend einem externen Ladevorspannungssignal PS. Eine Ladevorspannungsschaltung 30 hält eine elektrische Ladespannung des Ausgangsanschlusses entsprechend dem Ausgang der Übertragungsgattereinheit 20 auf einem Zwischenpegel und setzt auf dem Zwischenpegel ein Ausgangssignal Dout ab.

Die Ausgangsschaltung 10 enthält einen Inverter 11 zum Inver tieren des internen Ausgangsfreigabesignals OE, ein NOR-Gat ter 12 zum Ausführen einer NOR-Operation ("NOR") mit dem Ausgang des Inverters 11 und dem Eingangssignal Din und einen Inverter 13 zum Invertieren des Ausgangs des NOR-Gatters 12. Die Ausgangsschaltung 10 enthält außerdem ein NAND-Gatter 14 zum Ausführen einer NAND-Operation ("NAND") mit dem Eingangs signal Din und dem Ausgangsfreigabesignals OE und einen In verter 15 zum Invertieren des Ausgangs des NAND-Gatters 14.

Die Übertragungsgattereinheit 20 enthält einen Inverter 21 zum Invertieren des Ladevorspannungssignals PS, Übertragungs gatter 22 und 23, von denen entsprechende PMOS-Gates mit dem Anschluß des Ladevorspannungssignals PS und entsprechende NMOS-Gates mit dem Ausgangsanschluß des Inverters 21 verbun den sind. Inverter 26 und 27 invertieren die Ausgänge der Übertragungsgatter 22 und 23 bzw. von Übertragungsgattern 24 und 25. Die Übertragungsgatter 24 und 25 sind mit den Über tragungsgattern 22 und 23 parallel geschaltet. Entsprechende PMOS-Gates der Übertragungsgatter 24 und 25 sind mit dem Aus gangsanschluß des Inverters 21 und entsprechende NMOS-Gates mit dem Ladevorspannungssignal PS verbunden. Darüber hinaus ist der Ausgangsanschluß Dout zwischen den Übertragungsgat tern 24 und 25 eingeschaltet.

Die Ladevorspannungsschaltung 30 enthält einen Inverter 31 zum Invertieren des Ausgangs des Inverters 26 sowie einen Inverter 32 zum Invertieren des Ausgangs des Inverters 27. Der Inverter 31 enthält einen PMOS-Transistor Q1 sowie NMOS-Transistoren Q2, Q3 und Q4, die in Reihe zwischen Vcc und Masse geschaltet sind. Eine Impedanz, z. B. ein Vielfachwider stand 33, ist mit dem Ausgangsanschluß des NMOS-Transistors Q2 verbunden, und das Gate eines PMOS-Transistors 35 ist mit dem Ausgangsanschluß des Inverters 26, Source mit der Span nung Vcc und Drain mit dem Ausgangsanschluß des NMOS-Transi stors Q4 verbunden. Der Inverter 32 enthält PMOS-Transistoren Q5, Q6 und Q7, die in Reihe zwischen Vcc und Masse geschaltet sind. Eine Impedanz, z. B. ein Vielfachwiderstand 34, ist mit dem Ausgangsanschluß des NMOS-Transistors Q8 verbunden, und das Gate eines NMOS-Transistors 36 ist mit dem Ausgangs anschluß des Inverters 27, Source mit Masse und Drain mit dem Ausgangsanschluß des PMOS-Transistors Q6 verbunden. Ein I/O-Puffer 37 setzt entsprechend den Ausgängen des Vielfachwider stands 33 und des NMOS-Transisors Q4 sowie den Ausgängen des Vielfachwiderstands 34 und des PMOS-Transistors Q6 Daten signale ab.

Darüber hinaus enthält der I/O-Puffer 37 einen PMOS-Transi stor Q9, dessen Source mit der Spannung Vcc, dessen Gate mit dem Vielfachwiderstand 33 und dessen Drain mit dem Ausgangs anschluß Dout verbunden ist. Ein PMOS-Transistor Q10 ist mit seiner Source mit der Source des PMOS-Transistors Q9, mit seinem Gate mit dem Ausgangsanschluß des NMOS-Transistors Q4 und mit seinem Drain mit dem Ausgangsanschluß Dout verbunden. Ein NMOS-Transistor Q11 ist mit seinem Drain mit dem Aus gangsanschluß Dout, mit seinem Gate mit dem Vielfachwider stand 34 und mit seiner Source mit Masse verbunden. Ein NMOS-Tran sistor Q12 ist mit seinem Drain mit dem Ausgangsanschluß Dout, mit seinem Gate mit dem Ausgangsanschluß des PMOS-Tran sistors Q6 und mit seiner Source mit Masse verbunden.

Nunmehr wird die Funktion der CMOS-Ausgangsschaltung mit einer Ladevorspannungsschaltung gemäß der vorliegenden Er findung unter Bezugnahme auf Fig. 3 und 4A bis 4D erläutert. Fig. 4A, 43, 4C und 4D stellen die den Signalen OE, PS, Din und Dout in Fig. 3 entsprechenden Signale dar.

Wie über das Intervall t1 in Fig. 4A bis 4D dargestellt, wird zunächst das Ausgangsfreigabesignal OE von einem oberen auf einen unteren Pegel (Fig. 4A) und das Ladevorspannungssignal PS von einem unteren auf einen oberen Pegel gelegt (Fig. 4B).

Danach werden die Übertragungsgatter 22 und 23 entsprechend dem auf dem oberen Pegel liegenden Ladevorspannungssignal PS ausgeschaltet und die Übertragungsgatter 24 und 25 einge schaltet.

Der Ausgangsanschluß Dout bleibt deshalb auf dem oberen bzw. unteren Pegel, je nachdem, ob eine Lastkapazität CL geladen bzw. entladen wird. Wird beispielsweise der Ausgangsanschluß Dout in der Anfangsphase auf dem oberen Pegel gehalten, so wird dieser durch die Übertragungsgatter 24 und 25 sowie den Inverter 26 auf den unteren Pegel invertiert und an die Lade vorspannungsschaltung 30 gelegt.

Danach werden der PMOS-Transistor Q1 des Inverters 31 und der PMOS-Transistor 35 entsprechend dem auf dem unteren Pegel liegenden Signal eingeschaltet und die PMOS-Transistoren Q9 und Q10 des I/O-Puffers 37 ausgeschaltet. Analog werden die PMOS-Transistoren Q5, Q6 und Q7 des Inverters 32 entsprechend dem auf dem unteren Pegel liegenden Signal eingeschaltet.

Wird die auf dem oberen Pegel liegende Spannung Vcc über den PMOS-Transistor Q5 an den NMOS-Transistor Q12 gelegt so wird eine in der Lastkapazität CL gespeicherte bestimmte elektri sche Ladung über den eingeschalteten NMOS-Transistor Q12 ent laden, und die elektrische Ladespannung des Ausgangsanschlus ses Dout fällt um die Schwellenspannung Vth ab.

Außerdem wird die auf dem oberen Pegel liegende Spannung Vcc durch den Einschaltwiderstand der PMOS-Transistoren Q6 und Q7 und des Vielfachwiderstands 34 verzögert an den NMOS-Transi stor Q11 gelegt. Die in der Lastkapazität CL gespeicherte bestimmte elektrische Ladung wird über den eingeschalteten NMOS-Transistor Q11 entladen, und die elektrische Ladespan nung des Ausgangsanschlusses Dout wird rasch um die Schwel lenspannung verringert und bleibt auf einer mittleren elek trischen Ladespannung. Das bedeutet, daß der NMOS-Transistor Q11 um die durch den Einschaltwiderstand der PMOS-Transisto ren Q6 und Q7 und des Vielfachwiderstands 34 bedingte Ver zögerungszeit später als der NMOS-Transistor Q12 eingeschal tet wird.

Wenn danach der Ausgangsanschluß Dout die mittlere elektri sche Ladespannung Vtp erreicht, wie im Intervall t2 von Fig. 4D dargestellt, wechseln das Ausgangsfreigabesignal OE und das Vorspannungssignal PS auf den oberen bzw. unteren Pegel. Wird von einem Signalverstärker (nicht dargestellt) ein auf dem oberen Pegel liegendes Datensignal (Din) eingegeben, so werden die Übertragungsgatter 24 und 25 durch das auf dem unteren Pegel liegende Ladevorspannungssignal PS ausgeschal tet und die Übertragungsgatter 22 und 23 eingeschaltet.

Außerdem wechselt der Ausgang des Inverters 11 und des NOR-Gatters 12 der Ausgangsschaltung 10 aufgrund des auf dem oberen Pegel liegenden Ausgangsfreigabesignals OE und des auf dem oberen Pegel liegenden Eingangssignals Din auf den unte ren Pegel, und der Inverter 13 setzt ein auf dem oberen Pegel liegendes Signal ab. Der Ausgang des NAND-Gatters 14 geht nach dem unteren Pegel, und der Inverter 15 setzt ein auf dem oberen Pegel liegendes Signal ab.

Das vom Inverter 13 abgesetzte auf dem oberen Pegel liegende Signal wird deshalb vom Inverter 26 über das Übertragungs gatter 22 auf den unteren Pegel invertiert und an die Lade vorspannungsschaltung 30 gelegt. Das vom Inverter 15 abge setzte auf dem oberen Pegel liegende Signal wird ebenfalls vom Inverter 27 über das Übertragungsgatter 23 auf den unte ren Pegel invertiert und an die Ladevorspannungsschaltung 30 gelegt.

Danach werden der PMOS-Transistor Q1 des Inverters 31 und der PMOS-Transistor 35 entsprechend dem von der Übertragungsgat tereinheit 20 abgesetzten auf dem unteren Pegel liegenden Signal eingeschaltet. Damit werden die PMOS-Transistoren Q9 und Q10 des I/O-Puffers 37 ausgeschaltet. Außerdem werden die PMOS-Transistoren Q5, Q6 und Q7 des Inverters 32 entsprechend dem auf dem unteren Pegel liegenden Signal eingeschaltet.

Da die auf dem oberen Pegel liegende Spannung Vcc über den PMOS-Transistor Q5 an das Gate des NMOS-Transistors Q12 ge legt wird, nimmt die elektrische Ladespannung des Ausgangs anschlusses Dout, die durch den eingeschalteten NMOS-Tran sistor Q12 einen Zwischenpegel hält, um die Schwellenspannung Vth ab.

Da außerdem die auf dem oberen Pegel liegende Spannung Vcc, die an den NMOS-Transistor Q11 gelegt wird, durch den Ein schaltwiderstand der PMOS-Transistoren Q6 und Q7 und des Vielfachwiderstands 34 verzögert wird, nimmt die elektrische Ladespannung des Ausgangsanschlusses Dout durch den einge schalteten NMOS-Transistor Q11 um die Schwellenspannung ab. Somit wird ein auf dem unteren Pegel liegendes Datensignal über den Ausgangsanschluß Dout an die I/O-Vorrichtung aus gegeben.

Wie im Intervall t3 der Fig. 4A bis 4D dargestellt, werden außerdem die Übertragungsgatter 22 und 23 entsprechend dem auf dem oberen Pegel liegenden Ladevorspannungssignal PS und die Übertragungsgatter 24 und 25 eingeschaltet, wenn das Ausgangsfreigabesignal OE wieder vom oberen auf den unteren Pegel (Fig. 4A) und das Ladevorspannungssignal PS vom unteren auf den oberen Pegel (Fig. 4B) gelegt wird. Da jedoch der Ausgangsanschluß Dout auf dem unteren Pegel gehalten wird, wird das auf dem unteren Pegel liegende Signal von den In vertern 26 und 27 über die Übertragungsgatter 24 und 25 auf den oberen Pegel invertiert und an die Ladevorspannungsschal tung 30 übertragen.

Der PMOS-Transistor Q1 des Inverters 31 wird deshalb ausge schaltet, und die NMOS-Transistoren Q2, Q3, Q4 werden einge schaltet, und ein auf dem unteren Pegel liegendes Signal wird über den eingeschalteten NMOS-Transistor Q4 an das Gate des PMOS-Transistors Q10 des I/O-Puffers 37 gelegt. Die elektri sche Ladespannung des Ausgangsanschlusses Dout nimmt um die Schwellenspannung Vtp des PMOS-Transistors Q10 ab. Das an den PMOS-Transistor Q9 gelegte Signal auf dem unteren Pegel wird um den Einschaltwiderstand und den Vielfachwiderstand 34 ver zögert, und die elektrische Ladespannung des Ausgangsan schlusses Dout steigt rasch um die Schwellenspannung Vtp des PMOS-Transistors Q9 an und wird auf dem Zwischenpegel gehal ten. Das bedeutet, daß der PMOS-Transistor Q9 um die durch den Einschaltwiderstand der NMOS-Transistoren Q2 und Q3 und des Vielfachwiderstands 33 bedingte Verzögerungszeit später als der NMOS-Transistor Q10 eingeschaltet wird.

Danach wird, wie über das Intervall t4 dargestellt, das Aus gangsfreigabesignal OE vom unteren auf den oberen Pegel (Fig. 4A) und das Ladevorspannungssignal PS vom oberen auf den unteren Pegel (Fig. 4B) gelegt. Wird das auf dem unteren Pegel liegende Datensignal (Fig. 4C) eingegeben, so steigt die elektrische Ladevorspannung des Ausgangsanschlusses Dout (Fig. 4D) auf den oberen Pegel an.

Wie oben beschrieben, verringert die CMOS-Ausgangsschaltung mit einer erfindungsgemäßen Ladevorspannungsschaltung das durch den Eingangs/Ausgangs-Puffer (I/O-Puffer) verursachte Stromrauschen, wenn Datensignale abgesetzt werden, indem die Ausgangsspannung auf einen Zwischenpegel erhöht und ein Durchreichstrom zwischen dem I/O-Puffer und dem MOS-Tran sistor vermieden wird.

Claims

1. Eine Schaltung mit:
einer Ausgabeeinheit (10) für den Erhalt eines Freigabe signals (OE) und eines Eingangssignals (Din) und zum Erzeugen eines Ausgangssignals (Dout);
einer Übertragungsgattereinheit (20) zum Erhalt eines Lade vorspannungssignals (PS) und des Ausgangssignals von der Ausgabeeinheit und zum übertragen eines entsprechenden Signals gemäß dem Ladevorspannungssignal (PS); und
einer Ladevorspannungseinheit (30) mit einem Datenausgangs anschluß (Dout) zum Erhalt des entsprechenden Signals von der Übertragungsgattereinheit (20) und zum Speichern einer elek trischen Ladespannung auf einem Zwischenpegel gemäß dem ent sprechenden Signal von der Übertragungsgattereinheit (20) so wie zur Ausgabe von Signalen auf dem Zwischenpegel.

2. Schaltung nach Anspruch 1, bei der die Übertragungsgat tereinheit (20) folgendes enthält:
einen ersten Inverter (21) mit einem Ausgangsanschluß zum Invertieren des Ladevorspannungssignals (PS);
ein erstes und zweites Übertragungsgatter (22, 23) mit je weils einem ersten und einem zweiten Gatter, wobei das erste Gatter mit dem Ladevorspannungssignal (PS) und das zweite Gatter mit dem Ausgangsanschluß des ersten Inverters (21) verbunden ist;
einen zweiten und einen dritten Inverter (26, 27) zum Inver tieren der jeweiligen Ausgänge des ersten und zweiten Über tragungsgatters (22, 23); und
ein drittes und ein viertes Übertragungsgatter (24, 25), die jeweils mit dem ersten und zweiten Übertragungsgatter verbun den sind und jeweils dritte und vierte Gatter aufweisen, wo bei das dritte Gatter mit dem Ausgangsanschluß des ersten In verters (21) und das vierte Gatter mit dem Ladevorspannungs signal (PS) verbunden ist.

3. Schaltung nach Anspruch 2, bei der das erste und zweite Übertragungsgatter (22, 23) ein PMOS- bzw. NMOS-Gate ist.

4. Schaltung nach Anspruch 2, bei der das dritte und vierte Übertragungsgatter (24, 25) ein PMOS- bzw. NMOS-Gate ist.

5. Schaltung nach Anspruch 2, bei der das erste und zweite Übertragungsgatter (22, 23) parallel zum dritten und vierten Übertragungsgatter (24, 25) geschaltet sind.

6. Schaltung nach Anspruch 1, bei der die Ladevorspannungs einheit (30) folgendes enthält:
einen vierten Inverter mit einem ersten und einem zweiten Ausgangsanschluß zum Invertieren des Ausgangs des zweiten Inverters;
eine erste Impedanz (33), die mit dem ersten Ausgangsanschluß des vierten Inverters verbunden ist;
einen ersten Transistor der Ladevorspannungsschaltung (30), dessen Gate mit dem entsprechenden Ausgang der Übertragungs gattereinheit (20), dessen Source mit einer Spannung und dessen Drain mit dem zweiten Ausgangsanschluß des vierten Inverters verbunden ist;
einen fünften Inverter mit einem ersten und einem zweiten Ausgangsanschluß zum Invertieren des Ausgangs des dritten Inverters;
eine zweite Impedanz (34), die mit dem ersten Ausgangs anschluß des fünften Inverters verbunden ist;
einen zweiten Transistor der Ladevorspannungsschaltung (30) dessen Gate mit dem entsprechenden Ausgang der Übertragungs gattereinheit, dessen Source mit Masse und dessen Drain mit dem zweiten Ausgangsanschluß des fünften Inverters verbunden ist;
und einen Puffer (37) zur Ausgabe von Datensignalen entspre chend den Ausgängen der ersten und zweiten Impedanz (34) und der zweiten Ausgangsanschlüsse des vierten und fünften Inver ters.

7. Schaltung nach Anspruch 6, bei der der vierte Inverter einen Transistor des ersten Inverters mit einer ersten Polarität und eine Vielzahl Transistoren des zweiten Inver ters mit einer zweiten Polarität aufweist, wobei der Transi stor des ersten Inverters und die Transitoren des zweiten Inverters zwischen einer Spannung (Vcc) und Masse parallel zueinander geschaltet sind.

8. Schaltung nach Anspruch 7, bei der der Transistor des ersten Inverters ein PMOS-Transistor ist, und die Vielzahl der Transistoren des zweiten Inverters NMOS-Transistoren sind.

9. Schaltung nach Anspruch 6, bei der fünfte Inverter eine Vielzahl Transistoren des ersten Inverters einer ersten Pola rität und einen Transistor des zweiten Inverters einer zwei ten Polarität aufweist, wobei die Transistoren des ersten In verters und der Transistor des zweiten Inverters zwischen der Spannung (Vcc) und Masse parallel zueinander geschaltet sind.

10. Schaltung nach Anspruch 9, bei der die Vielzahl Transi storen des ersten Inverters PMOS-Transistoren sind, und der Transistor des zweiten Inverters ein NMOS-Transistor ist.

11. Schaltung nach Anspruch 6, bei der der erste und zweite Transistor der Ladevorspannungsschaltung (30) ein PMOS- bzw. NMOS-Transistor ist.

12. Schaltung nach Anspruch 6, bei der die erste und zweite Impedanz Vielfachwiderstände (33, 34) sind.

13. Schaltung nach Anspruch 6, bei der der Puffer (37) se quentiell angesteuert wird und einen Durchreichstrom verhin dert.

14. Schaltung nach Anspruch 6, bei der der Puffer (37) fol gendes enthält:
einen ersten Puffer-Transistor (Q9), dessen Source mit der Spannung (Vcc), dessen Gate mit der ersten Impedanz (33) und dessen Drain mit dem Ausgangsanschluß (Dout) der Ladevorspan nungseinheit (30) verbunden ist;
einen zweiten Puffer-Transistor (Q10), dessen Source mit dem Spannungsanschluß (Vcc), dessen Gate mit dem zweiten Aus gangsanschluß des vierten Inverters und dessen Drain mit dem Ausgangsanschluß (Dout) der Ladevorspannungseinheit (30) ver bunden ist;
einen dritten Puffer-Transistor (Q11), dessen Drain mit dem Ausgangsanschluß (Dout) der Ladevorspannungseinheit (30), dessen Gate mit der zweiten Impedanz (34) und dessen Source mit Masse verbunden ist;
einen vierten Puffer-Transistor (Q12), dessen Drain mit dem Ausgangsanschluß (Dout) der Ladevorspannungseinheit (30), dessen Gate mit dem zweiten Ausgangsanschluß des fünften Inverters und dessen Source mit Masse verbunden ist.

15. Schaltung nach Anspruch 14, bei der der dritte Transistor (Q11) durch eine Verzögerungsschaltung später aktiviert wird als der vierte Transistor (Q12).

16. Schaltung nach Anspruch 15, bei der die Verzögerungs schaltung die erste Impedanz (33) enthält.

17. Schaltung nach Anspruch 15, bei der die Verzögerungs schaltung einen Transistor des vierten Inverters enthält.

18. Schaltung nach Anspruch 14, bei der der fünfte Transi stor durch eine Verzögerungsschaltung später eingeschaltet wird als der sechste Transistor.

19. Schaltung nach Anspruch 18, bei der die Verzögerungs schaltung die zweite Impedanz (34) enthält.

20. Schaltung nach Anspruch 18, bei der die Verzögerungs schaltung einen Transistor des fünften Inverters enthält.

21. Schaltung nach Anspruch 14, bei der der erste und zweite Puffer-Transistor PMOS-Transistoren und der dritte und vierte Puffer-Transistor NMOS-Transistoren sind.

22. Eine Schaltung mit:
einer Ausgabeeinheit (10) für den Erhalt eines Freigabe signals (OE) und eines Eingangssignals und zum Erzeugen eines Ausgangssignals (Dout);
einer Übertragungsgattereinheit (20) zum Erhalt eines Lade vorspannungssignals (PS) und des Ausgangssignals (Dout) von der Ausgabeeinheit und zum übertragen eines entsprechenden Signals zusammen mit dem Ladevorspannungssignal (PS), wobei die Übertragungsgattereinheit (20) einen ersten Inverter mit einem Ausgangsanschluß zum Invertieren des Ladevorspannungs signals (PS) und ein erstes und zweites Übertragungsgatter mit jeweils einem ersten und einem zweiten Gatter, wobei das erste Gatter mit dem Ladevorspannungssignal (PS) und das zweite Gatter mit dem Ausgangsanschluß des ersten Inverters verbunden ist, einen zweiten und einen dritten Inverter zum Invertieren der jeweiligen Ausgänge des ersten und zweiten Übertragungsgatters sowie ein drittes und ein viertes Über tragungsgatter, die jeweils mit dem ersten und zweiten Über tragungsgatter verbunden sind und jeweils dritte und vierte Gatter aufweisen, die dritte und vierte Gatter haben, wobei das dritte Gatter mit dem Ausgangsanschluß der ersten Inver ters und das vierte Gatter mit dem Ladevorspannungssignal (PS) verbunden ist, enthält; und
einer Ladevorspannungseinheit (30) mit einem Datenausgangs anschluß zum Erhalt des entsprechenden Signals von der Über tragungsgattereinheit und zum Speichern einer elektrischen Ladespannung, wobei die Ladevorspannungseinheit (30) die elektrische Ladespannung auf einem Zwischenpegel gemäß dem entsprechenden Signal von der Übertragungsgattereinheit hält und das Signal auf dem Zwischenpegel ausgibt, wobei die Lade vorspannungseinheit (30) einen vierten Inverter mit einem ersten und einem zweiten Ausgangsanschluß zum Invertieren des Ausgangs des zweiten Inverters, eine erste Impedanz (33), die mit dem ersten Ausgangsanschluß des vierten Inverters verbun den ist, einen ersten Transistor der Ladevorspannungsschal tung, dessen Gate mit dem entsprechenden Ausgang der Übertra gungsgattereinheit (20), dessen Source mit einer Spannung und dessen Drain mit dem zweiten Ausgangsanschluß des vierten Inverters verbunden ist, einen fünften Inverter mit einem ersten und einem zweiten Ausgangsanschluß zum Invertieren des Ausgangs des dritten Inverters, eine zweite Impedanz (34), die mit dem ersten Ausgangsanschluß des fünften Inverters verbunden ist, einen zweiten Transistor der Ladevorspannungs schaltung, dessen Gate mit dem entsprechenden Ausgang der Übertragungsgattereinheit, dessen Source mit Masse und dessen Drain mit dem zweiten Ausgangsanschluß des fünften Inverters verbunden ist, und einen Puffer (37) zur Ausgabe von Daten signalen entsprechend den Ausgängen der ersten und zweiten Impedanz (33, 34) und der zweiten Ausgangsanschlüsse des vierten und fünften Inverters enthält.