JP2001244804A - レベルコンバータ回路 - Google Patents
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- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
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Abstract
(57)【要約】
【課題】 差動信号出力回路とレベルコンバータ回路の
機能を併せ持ち、かつ信号が経由する論理素子またはト
ランジスタの段数を少なくすること。 【解決手段】 入力信号がＬレベルのとき、インバータ
４１から出力された第１電源電位ＶＤＬにより第１ＮＭ
ＯＳトランジスタＮ１がオンし、第１ＰＭＯＳトランジ
スタＰ１がオンし、第１出力端子４６に第２の電源電位
ＶＤＨが出力され、第２ＮＭＯＳトランジスタＮ２がオ
ンし、第２出力端子４７に基準電位ＶＳＳが出力され
る。入力信号がＨレベルのとき、インバータ４１の出力
電位をインバータ４２により反転して第１電源電位ＶＤ
Ｌとし、第３ＮＭＯＳトランジスタＮ３がオンし、第１
出力端子４６に基準電位ＶＳＳが出力され、第４ＮＭＯ
ＳトランジスタＮ４および第２ＰＭＯＳトランジスタＰ
２がオンし、第２出力端子４７に第１電源電位ＶＤＨが
出力される。
機能を併せ持ち、かつ信号が経由する論理素子またはト
ランジスタの段数を少なくすること。 【解決手段】 入力信号がＬレベルのとき、インバータ
４１から出力された第１電源電位ＶＤＬにより第１ＮＭ
ＯＳトランジスタＮ１がオンし、第１ＰＭＯＳトランジ
スタＰ１がオンし、第１出力端子４６に第２の電源電位
ＶＤＨが出力され、第２ＮＭＯＳトランジスタＮ２がオ
ンし、第２出力端子４７に基準電位ＶＳＳが出力され
る。入力信号がＨレベルのとき、インバータ４１の出力
電位をインバータ４２により反転して第１電源電位ＶＤ
Ｌとし、第３ＮＭＯＳトランジスタＮ３がオンし、第１
出力端子４６に基準電位ＶＳＳが出力され、第４ＮＭＯ
ＳトランジスタＮ４および第２ＰＭＯＳトランジスタＰ
２がオンし、第２出力端子４７に第１電源電位ＶＤＨが
出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、レベルコンバータ
回路に関し、特に差動信号を出力する作動信号出力レベ
ルコンバータ回路に関する。近年、プロセス・テクノロ
ジの発展により、異なる電位の信号を取り扱う必要があ
ったり、高速信号を伝播させるために差動信号を使用す
る場合が増えている。そのため、差動信号出力回路とレ
ベルコンバータ回路が必要となり、回路規模が増大する
傾向にある。しかしながら、多くの回路が一つのクロッ
ク信号に同期して動作するような場合、それら回路どう
しのスキューはできるだけ小さいのが望ましい。そのた
めには、回路規模をできるだけ小さくして、回路自身の
伝播遅延時間を小さくする必要がある。
回路に関し、特に差動信号を出力する作動信号出力レベ
ルコンバータ回路に関する。近年、プロセス・テクノロ
ジの発展により、異なる電位の信号を取り扱う必要があ
ったり、高速信号を伝播させるために差動信号を使用す
る場合が増えている。そのため、差動信号出力回路とレ
ベルコンバータ回路が必要となり、回路規模が増大する
傾向にある。しかしながら、多くの回路が一つのクロッ
ク信号に同期して動作するような場合、それら回路どう
しのスキューはできるだけ小さいのが望ましい。そのた
めには、回路規模をできるだけ小さくして、回路自身の
伝播遅延時間を小さくする必要がある。
【０００２】
【従来の技術】図７は、ＣＭＯＳ回路で構成された一般
的な差動信号出力回路の構成を示す回路図である。この
差動信号出力回路は、４つのインバータ１１，１２，１
３，１４およびスルー回路１５により構成されている。
的な差動信号出力回路の構成を示す回路図である。この
差動信号出力回路は、４つのインバータ１１，１２，１
３，１４およびスルー回路１５により構成されている。
【０００３】第１のインバータ１１は、入力端子１０か
らの信号を入力信号とする。第２のインバータ１２およ
び第３のインバータ１３には、第１のインバータ１１か
ら出力された信号が入力される。第２のインバータ１２
の出力信号はスルー回路１５を介して第１の出力端子１
６に出力される。第４のインバータ１４には、第３のイ
ンバータ１３から出力された信号が入力される。第４の
インバータ１４の出力信号は第２の出力端子１７に出力
される。
らの信号を入力信号とする。第２のインバータ１２およ
び第３のインバータ１３には、第１のインバータ１１か
ら出力された信号が入力される。第２のインバータ１２
の出力信号はスルー回路１５を介して第１の出力端子１
６に出力される。第４のインバータ１４には、第３のイ
ンバータ１３から出力された信号が入力される。第４の
インバータ１４の出力信号は第２の出力端子１７に出力
される。
【０００４】入力信号の電位レベルが相対的に低い（以
下、Ｌレベルとする）場合、第１のインバータ１１の出
力電位は、相対的に高い電位レベル（以下、Ｈレベルと
する）となる。第２のインバータ１２および第３のイン
バータ１３の出力電位はともにＬレベルとなる。また、
第４のインバータ１４の出力電位はＨレベルとなる。よ
って、第１の出力端子１６および第２の出力端子１７の
出力電位レベルは、それぞれＬレベルおよびＨレベルと
なる。入力信号がＨレベルの場合にはその逆となる。し
たがって、入力端子１０から出力端子１６，１７まで
に、信号は３段の論理素子またはトランジスタを経由す
ることになる。
下、Ｌレベルとする）場合、第１のインバータ１１の出
力電位は、相対的に高い電位レベル（以下、Ｈレベルと
する）となる。第２のインバータ１２および第３のイン
バータ１３の出力電位はともにＬレベルとなる。また、
第４のインバータ１４の出力電位はＨレベルとなる。よ
って、第１の出力端子１６および第２の出力端子１７の
出力電位レベルは、それぞれＬレベルおよびＨレベルと
なる。入力信号がＨレベルの場合にはその逆となる。し
たがって、入力端子１０から出力端子１６，１７まで
に、信号は３段の論理素子またはトランジスタを経由す
ることになる。
【０００５】図８は、ＣＭＯＳ回路で構成された一般的
な差動信号出力回路の別の構成を示す回路図である。こ
の差動信号出力回路は、４つのインバータ２１，２２，
２３，２４、２つのＮチャネルＭＯＳトランジスタ（以
下、ＮＭＯＳトランジスタとする）Ｑ１，Ｑ２、および
２つのＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳ
トランジスタとする）Ｑ３，Ｑ４により構成されてい
る。
な差動信号出力回路の別の構成を示す回路図である。こ
の差動信号出力回路は、４つのインバータ２１，２２，
２３，２４、２つのＮチャネルＭＯＳトランジスタ（以
下、ＮＭＯＳトランジスタとする）Ｑ１，Ｑ２、および
２つのＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳ
トランジスタとする）Ｑ３，Ｑ４により構成されてい
る。
【０００６】図８において、第１のインバータ２１に
は、入力端子２０を介して入力信号が入力される。第１
のインバータ２１から出力された信号は、第２のインバ
ータ２２および第３のインバータ２３に入力されるとと
もに、それぞれソースフォロワ型の第２のＮＭＯＳトラ
ンジスタＱ２および第２のＰＭＯＳトランジスタＱ４の
各ゲート端子に入力される。第１の出力端子２６には、
第２のインバータ２２の出力端とともに、第２のＮＭＯ
ＳトランジスタＱ２および第２のＰＭＯＳトランジスタ
Ｑ４の各ソース端子が接続される。
は、入力端子２０を介して入力信号が入力される。第１
のインバータ２１から出力された信号は、第２のインバ
ータ２２および第３のインバータ２３に入力されるとと
もに、それぞれソースフォロワ型の第２のＮＭＯＳトラ
ンジスタＱ２および第２のＰＭＯＳトランジスタＱ４の
各ゲート端子に入力される。第１の出力端子２６には、
第２のインバータ２２の出力端とともに、第２のＮＭＯ
ＳトランジスタＱ２および第２のＰＭＯＳトランジスタ
Ｑ４の各ソース端子が接続される。
【０００７】第３のインバータ２３から出力された信号
は、第４のインバータ２４に入力されるとともに、それ
ぞれソースフォロワ型の第１のＮＭＯＳトランジスタＱ
１および第１のＰＭＯＳトランジスタＱ３の各ゲート端
子に入力される。第２の出力端子２７には、第４のイン
バータ２４の出力端とともに、第１のＮＭＯＳトランジ
スタＱ１および第１のＰＭＯＳトランジスタＱ３の各ソ
ース端子が接続される。
は、第４のインバータ２４に入力されるとともに、それ
ぞれソースフォロワ型の第１のＮＭＯＳトランジスタＱ
１および第１のＰＭＯＳトランジスタＱ３の各ゲート端
子に入力される。第２の出力端子２７には、第４のイン
バータ２４の出力端とともに、第１のＮＭＯＳトランジ
スタＱ１および第１のＰＭＯＳトランジスタＱ３の各ソ
ース端子が接続される。
【０００８】図８に示す回路では、入力信号がＬレベル
の場合、第１のインバータ２１の出力電位はＨレベルと
なる。したがって、第２のインバータ２２の出力電位は
Ｌレベルとなり、第１の出力端子２６にはＬレベルの信
号が出力される。また、ＮＭＯＳトランジスタＱ１がオ
ンするため、第２の出力端子２７の電位レベルはＨレベ
ルとなる。一方、入力信号がＨレベルの場合、第１のイ
ンバータ２１の出力電位はＬレベルとなる。それが第２
のインバータ２２により反転されるので、第１の出力端
子２６の電位レベルはＨレベルとなる。また、ＰＭＯＳ
トランジスタＱ３がオンするため、第２の出力端子２７
の電位レベルはＬレベルとなる。したがって、入力端子
２０から出力端子２６，２７までに、信号は２段の論理
素子またはトランジスタを経由することになる。
の場合、第１のインバータ２１の出力電位はＨレベルと
なる。したがって、第２のインバータ２２の出力電位は
Ｌレベルとなり、第１の出力端子２６にはＬレベルの信
号が出力される。また、ＮＭＯＳトランジスタＱ１がオ
ンするため、第２の出力端子２７の電位レベルはＨレベ
ルとなる。一方、入力信号がＨレベルの場合、第１のイ
ンバータ２１の出力電位はＬレベルとなる。それが第２
のインバータ２２により反転されるので、第１の出力端
子２６の電位レベルはＨレベルとなる。また、ＰＭＯＳ
トランジスタＱ３がオンするため、第２の出力端子２７
の電位レベルはＬレベルとなる。したがって、入力端子
２０から出力端子２６，２７までに、信号は２段の論理
素子またはトランジスタを経由することになる。
【０００９】図９は、ＣＭＯＳ回路で構成された一般的
なレベルコンバータ回路の構成を示す回路図である。こ
のレベルコンバータは、２つのインバータ３１，３２、
２つのＮＭＯＳトランジスタＱ５，Ｑ６、および２つの
ＰＭＯＳトランジスタＱ７，Ｑ８により構成されてい
る。
なレベルコンバータ回路の構成を示す回路図である。こ
のレベルコンバータは、２つのインバータ３１，３２、
２つのＮＭＯＳトランジスタＱ５，Ｑ６、および２つの
ＰＭＯＳトランジスタＱ７，Ｑ８により構成されてい
る。
【００１０】図９において、第１のインバータ３１に
は、入力端子３０を介して入力信号が入力される。第１
のインバータ３１から出力された信号は、第２のインバ
ータ３２に入力されるとともに、第１のＮＭＯＳトラン
ジスタＱ５のゲート端子に入力される。また、第２のイ
ンバータ３２から出力された信号は、第２のＮＭＯＳト
ランジスタＱ６のゲート端子に入力される。インバータ
３１，３２は、ともに基準電位ＶＳＳまたは第１の電源
電位ＶＤＬのいずれかを出力する。
は、入力端子３０を介して入力信号が入力される。第１
のインバータ３１から出力された信号は、第２のインバ
ータ３２に入力されるとともに、第１のＮＭＯＳトラン
ジスタＱ５のゲート端子に入力される。また、第２のイ
ンバータ３２から出力された信号は、第２のＮＭＯＳト
ランジスタＱ６のゲート端子に入力される。インバータ
３１，３２は、ともに基準電位ＶＳＳまたは第１の電源
電位ＶＤＬのいずれかを出力する。
【００１１】第１のＮＭＯＳトランジスタＱ５のドレイ
ン端子と第１のＰＭＯＳトランジスタＱ７のドレイン端
子は共通接続されており、その共通ドレインは第２のＰ
ＭＯＳトランジスタＱ８のゲート端子に接続されてい
る。また、第２のＰＭＯＳトランジスタＱ８のドレイン
端子と第２のＮＭＯＳトランジスタＱ６のドレイン端子
は共通接続されており、その共通ドレインは第１のＰＭ
ＯＳトランジスタＱ７のゲート端子に接続されていると
ともに、出力端子３６に接続されている。ＮＭＯＳトラ
ンジスタＱ５，Ｑ６のソース電位は基準電位ＶＳＳであ
る。ＰＭＯＳトランジスタＱ７，Ｑ８のソース電位は第
２の電源電位ＶＤＨである。
ン端子と第１のＰＭＯＳトランジスタＱ７のドレイン端
子は共通接続されており、その共通ドレインは第２のＰ
ＭＯＳトランジスタＱ８のゲート端子に接続されてい
る。また、第２のＰＭＯＳトランジスタＱ８のドレイン
端子と第２のＮＭＯＳトランジスタＱ６のドレイン端子
は共通接続されており、その共通ドレインは第１のＰＭ
ＯＳトランジスタＱ７のゲート端子に接続されていると
ともに、出力端子３６に接続されている。ＮＭＯＳトラ
ンジスタＱ５，Ｑ６のソース電位は基準電位ＶＳＳであ
る。ＰＭＯＳトランジスタＱ７，Ｑ８のソース電位は第
２の電源電位ＶＤＨである。
【００１２】図９に示す回路では、入力信号がＬレベル
の場合、第１のインバータ３１の出力電位はＨレベルと
なる。したがって、ＮＭＯＳトランジスタＱ５がオン
し、それによって第２のＰＭＯＳトランジスタＱ８がオ
ンするため、出力端子３６にはＨレベルの信号が出力さ
れる。一方、入力信号がＨレベルの場合、第１のインバ
ータ３１の出力電位がＬレベルとなるため、第２のイン
バータ３２の出力電位はＨレベルとなる。それによっ
て、第２のＮＭＯＳトランジスタＱ６がオンするため、
出力端子３６にはＬレベルの信号が出力される。したが
って、入力端子３０から出力端子３２までに、信号は３
段の論理素子またはトランジスタを経由することにな
る。
の場合、第１のインバータ３１の出力電位はＨレベルと
なる。したがって、ＮＭＯＳトランジスタＱ５がオン
し、それによって第２のＰＭＯＳトランジスタＱ８がオ
ンするため、出力端子３６にはＨレベルの信号が出力さ
れる。一方、入力信号がＨレベルの場合、第１のインバ
ータ３１の出力電位がＬレベルとなるため、第２のイン
バータ３２の出力電位はＨレベルとなる。それによっ
て、第２のＮＭＯＳトランジスタＱ６がオンするため、
出力端子３６にはＬレベルの信号が出力される。したが
って、入力端子３０から出力端子３２までに、信号は３
段の論理素子またはトランジスタを経由することにな
る。
【００１３】
【発明が解決しようとする課題】従来、図７に示す差動
信号出力回路と図９に示すレベルコンバータ回路を組み
合わせた場合、入力端子１０から出力端子３６までに、
信号は、差動信号出力回路で３段、レベルコンバータ回
路で３段の合計６段の論理素子またはトランジスタを経
由することになる。また、図８に示す差動信号出力回路
と図９に示すレベルコンバータ回路を組み合わせた場合
には、信号は、差動信号出力回路で２段、レベルコンバ
ータ回路で３段の合計５段の論理素子またはトランジス
タを経由することになる。
信号出力回路と図９に示すレベルコンバータ回路を組み
合わせた場合、入力端子１０から出力端子３６までに、
信号は、差動信号出力回路で３段、レベルコンバータ回
路で３段の合計６段の論理素子またはトランジスタを経
由することになる。また、図８に示す差動信号出力回路
と図９に示すレベルコンバータ回路を組み合わせた場合
には、信号は、差動信号出力回路で２段、レベルコンバ
ータ回路で３段の合計５段の論理素子またはトランジス
タを経由することになる。
【００１４】回路自身の伝播遅延時間を小さくして、複
数の回路どうしのスキューをできるだけ小さくするため
には、差動信号出力回路およびレベルコンバータ回路に
おいて信号が経由する論理素子またはトランジスタの段
数をより減らすのが望ましい。
数の回路どうしのスキューをできるだけ小さくするため
には、差動信号出力回路およびレベルコンバータ回路に
おいて信号が経由する論理素子またはトランジスタの段
数をより減らすのが望ましい。
【００１５】本発明は、上記事情に鑑みてなされたもの
であって、差動信号出力回路とレベルコンバータ回路の
機能を併せ持ち、信号が経由する論理素子またはトラン
ジスタの段数が少ないレベルコンバータ回路を提供する
ことを目的とする。
であって、差動信号出力回路とレベルコンバータ回路の
機能を併せ持ち、信号が経由する論理素子またはトラン
ジスタの段数が少ないレベルコンバータ回路を提供する
ことを目的とする。
【００１６】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、以下の構成を特徴とする。すなわち、入
力信号がＬレベルのときに第１の電源電位ＶＤＬを出力
する論理素子を設け、その論理素子の出力により第１の
Ｎチャネル電界効果トランジスタを駆動する。そして、
第１のＮチャネル電界効果トランジスタの出力により第
１のＰチャネル電界効果トランジスタを駆動し、第１の
出力端子に第２の電源電位ＶＤＨを出力させる。また、
前記論理素子の出力により第２のＮチャネル電界効果ト
ランジスタを駆動し、第２の出力端子に基準電位ＶＳＳ
を出力させる。
め、本発明は、以下の構成を特徴とする。すなわち、入
力信号がＬレベルのときに第１の電源電位ＶＤＬを出力
する論理素子を設け、その論理素子の出力により第１の
Ｎチャネル電界効果トランジスタを駆動する。そして、
第１のＮチャネル電界効果トランジスタの出力により第
１のＰチャネル電界効果トランジスタを駆動し、第１の
出力端子に第２の電源電位ＶＤＨを出力させる。また、
前記論理素子の出力により第２のＮチャネル電界効果ト
ランジスタを駆動し、第２の出力端子に基準電位ＶＳＳ
を出力させる。
【００１７】入力信号がＨレベルのときには、前記論理
素子から基準電位ＶＳＳを出力させ、その電位レベルを
反転させて第１の電源電位ＶＤＬとする。さらに、その
第１の電源電位ＶＤＬにより第３のＮチャネル電界効果
トランジスタを駆動し、第１の出力端子に基準電位ＶＳ
Ｓを出力させる。また、前記論理素子の出力の反転電位
により第４のＮチャネル電界効果トランジスタを駆動
し、さらにその出力により第２のＰチャネル電界効果ト
ランジスタを駆動し、第２の出力端子に第１の電源電位
ＶＤＨを出力させる。
素子から基準電位ＶＳＳを出力させ、その電位レベルを
反転させて第１の電源電位ＶＤＬとする。さらに、その
第１の電源電位ＶＤＬにより第３のＮチャネル電界効果
トランジスタを駆動し、第１の出力端子に基準電位ＶＳ
Ｓを出力させる。また、前記論理素子の出力の反転電位
により第４のＮチャネル電界効果トランジスタを駆動
し、さらにその出力により第２のＰチャネル電界効果ト
ランジスタを駆動し、第２の出力端子に第１の電源電位
ＶＤＨを出力させる。
【００１８】この発明によれば、差動信号出力レベルコ
ンバータ回路の入力端子から出力端子までの信号伝播経
路において、入力信号がＬレベルのときには、論理素子
またはトランジスタの段数は２または３段で済み、入力
信号がＨレベルのときには、３または４段で済む。
ンバータ回路の入力端子から出力端子までの信号伝播経
路において、入力信号がＬレベルのときには、論理素子
またはトランジスタの段数は２または３段で済み、入力
信号がＨレベルのときには、３または４段で済む。
【００１９】
【発明の実施の形態】以下に、本発明にかかる差動信号
出力レベルコンバータ回路の実施の形態１〜３について
図面を参照しつつ詳細に説明する。
出力レベルコンバータ回路の実施の形態１〜３について
図面を参照しつつ詳細に説明する。
【００２０】（実施の形態１）図１は、本発明にかかる
差動信号出力レベルコンバータ回路の実施の形態１を示
す回路図である。この差動信号出力レベルコンバータ回
路は、２つのインバータ４１，４２、４つのＮＭＯＳト
ランジスタＮ１，Ｎ２，Ｎ３，Ｎ４、および４つのＰＭ
ＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４を備えてい
る。
差動信号出力レベルコンバータ回路の実施の形態１を示
す回路図である。この差動信号出力レベルコンバータ回
路は、２つのインバータ４１，４２、４つのＮＭＯＳト
ランジスタＮ１，Ｎ２，Ｎ３，Ｎ４、および４つのＰＭ
ＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４を備えてい
る。
【００２１】第１のインバータ４１は、その入力端を差
動信号出力レベルコンバータ回路全体の入力端子４０に
接続しており、入力信号に応じて基準電位ＶＳＳまたは
第１の電源電位ＶＤＬのいずれかを出力する。つまり、
第１のインバータ４１は、入力端子４０に接続された論
理素子に相当する。第１のインバータ４１の出力端は第
１のＮＭＯＳトランジスタＮ１のゲート端子に接続され
ている。
動信号出力レベルコンバータ回路全体の入力端子４０に
接続しており、入力信号に応じて基準電位ＶＳＳまたは
第１の電源電位ＶＤＬのいずれかを出力する。つまり、
第１のインバータ４１は、入力端子４０に接続された論
理素子に相当する。第１のインバータ４１の出力端は第
１のＮＭＯＳトランジスタＮ１のゲート端子に接続され
ている。
【００２２】第１のＮＭＯＳトランジスタＮ１のソース
電位は基準電位ＶＳＳである。第１のＮＭＯＳトランジ
スタＮ１のドレイン端子は、第３のＰＭＯＳトランジス
タＰ３のドレイン端子と第１のＰＭＯＳトランジスタＰ
１のゲート端子に接続されている。第１のＰＭＯＳトラ
ンジスタＰ１および第３のＰＭＯＳトランジスタＰ３の
各ソース電位は第２の電源電位ＶＤＨである。
電位は基準電位ＶＳＳである。第１のＮＭＯＳトランジ
スタＮ１のドレイン端子は、第３のＰＭＯＳトランジス
タＰ３のドレイン端子と第１のＰＭＯＳトランジスタＰ
１のゲート端子に接続されている。第１のＰＭＯＳトラ
ンジスタＰ１および第３のＰＭＯＳトランジスタＰ３の
各ソース電位は第２の電源電位ＶＤＨである。
【００２３】第３のＰＭＯＳトランジスタＰ３のゲート
端子は、第１のＰＭＯＳトランジスタＰ１のドレイン端
子と第３のＮＭＯＳトランジスタＮ３のドレイン端子に
共通接続されているとともに、第１の出力端子４６に接
続されている。第３のＮＭＯＳトランジスタＮ３のソー
ス電位は基準電位ＶＳＳである。第３のＮＭＯＳトラン
ジスタＮ３のゲート端子は、第２のインバータ４２の出
力端に接続されている。
端子は、第１のＰＭＯＳトランジスタＰ１のドレイン端
子と第３のＮＭＯＳトランジスタＮ３のドレイン端子に
共通接続されているとともに、第１の出力端子４６に接
続されている。第３のＮＭＯＳトランジスタＮ３のソー
ス電位は基準電位ＶＳＳである。第３のＮＭＯＳトラン
ジスタＮ３のゲート端子は、第２のインバータ４２の出
力端に接続されている。
【００２４】また、第１のインバータ４１の出力端は第
２のインバータ４２の入力端に接続されている。第２の
インバータ４２は、第１のインバータ４１の出力電位レ
ベルに応じて基準電位ＶＳＳまたは第１の電源電位ＶＤ
Ｌのいずれかを出力する。第２のインバータ４２の出力
端は第４のＮＭＯＳトランジスタＮ４のゲート端子に接
続されている。
２のインバータ４２の入力端に接続されている。第２の
インバータ４２は、第１のインバータ４１の出力電位レ
ベルに応じて基準電位ＶＳＳまたは第１の電源電位ＶＤ
Ｌのいずれかを出力する。第２のインバータ４２の出力
端は第４のＮＭＯＳトランジスタＮ４のゲート端子に接
続されている。
【００２５】第４のＮＭＯＳトランジスタＮ４のソース
電位は基準電位ＶＳＳである。第４のＮＭＯＳトランジ
スタＮ４のドレイン端子は、第４のＰＭＯＳトランジス
タＰ４のドレイン端子と第２のＰＭＯＳトランジスタＰ
２のゲート端子に接続されている。第２のＰＭＯＳトラ
ンジスタＰ２および第４のＰＭＯＳトランジスタＰ４の
各ソース電位は第２の電源電位ＶＤＨである。
電位は基準電位ＶＳＳである。第４のＮＭＯＳトランジ
スタＮ４のドレイン端子は、第４のＰＭＯＳトランジス
タＰ４のドレイン端子と第２のＰＭＯＳトランジスタＰ
２のゲート端子に接続されている。第２のＰＭＯＳトラ
ンジスタＰ２および第４のＰＭＯＳトランジスタＰ４の
各ソース電位は第２の電源電位ＶＤＨである。
【００２６】第４のＰＭＯＳトランジスタＰ４のゲート
端子は、第２のＰＭＯＳトランジスタＰ２のドレイン端
子と第２のＮＭＯＳトランジスタＮ２のドレイン端子に
共通接続されているとともに、第２の出力端子４７に接
続されている。第２のＮＭＯＳトランジスタＮ２のソー
ス電位は基準電位ＶＳＳである。第２のＮＭＯＳトラン
ジスタＮ２のゲート端子は、第１のインバータ４１の出
力端に接続されている。
端子は、第２のＰＭＯＳトランジスタＰ２のドレイン端
子と第２のＮＭＯＳトランジスタＮ２のドレイン端子に
共通接続されているとともに、第２の出力端子４７に接
続されている。第２のＮＭＯＳトランジスタＮ２のソー
ス電位は基準電位ＶＳＳである。第２のＮＭＯＳトラン
ジスタＮ２のゲート端子は、第１のインバータ４１の出
力端に接続されている。
【００２７】実施の形態１の差動信号出力レベルコンバ
ータ回路の動作について説明する。入力信号の電位レベ
ルがＬレベルの場合、第１のインバータ４１および第２
のインバータ４２の出力電位レベルはそれぞれ第１の電
源電位ＶＤＬおよび基準電位ＶＳＳとなる。したがっ
て、第１のＮＭＯＳトランジスタＮ１がオン状態とな
り、そのドレイン出力の電位レベルは基準電位ＶＳＳと
なる。
ータ回路の動作について説明する。入力信号の電位レベ
ルがＬレベルの場合、第１のインバータ４１および第２
のインバータ４２の出力電位レベルはそれぞれ第１の電
源電位ＶＤＬおよび基準電位ＶＳＳとなる。したがっ
て、第１のＮＭＯＳトランジスタＮ１がオン状態とな
り、そのドレイン出力の電位レベルは基準電位ＶＳＳと
なる。
【００２８】よって、第１のＰＭＯＳトランジスタＰ１
がオン状態となり、第１の出力端子４６の電位レベルは
第２の電源電位ＶＤＨとなる。このとき、第３のＰＭＯ
ＳトランジスタＰ３および第３のＮＭＯＳトランジスタ
Ｎ３はともにオフ状態となり、第２の電源電位ＶＤＨの
印加端子と基準電位ＶＳＳの印加端子との間で貫通電流
が流れるのを防いでいる。
がオン状態となり、第１の出力端子４６の電位レベルは
第２の電源電位ＶＤＨとなる。このとき、第３のＰＭＯ
ＳトランジスタＰ３および第３のＮＭＯＳトランジスタ
Ｎ３はともにオフ状態となり、第２の電源電位ＶＤＨの
印加端子と基準電位ＶＳＳの印加端子との間で貫通電流
が流れるのを防いでいる。
【００２９】また、第２のＮＭＯＳトランジスタＮ２が
オン状態となるため、そのドレイン出力の電位レベル、
すなわち第２の出力端子４７の電位レベルは基準電位Ｖ
ＳＳとなる。このとき、第４のＰＭＯＳトランジスタＰ
４がオン状態となり、それによって第２のＰＭＯＳトラ
ンジスタＰ２がオフ状態となる。また、第４のＮＭＯＳ
トランジスタＮ４もオフ状態となり、第２の電源電位Ｖ
ＤＨの印加端子と基準電位ＶＳＳの印加端子との間で貫
通電流が流れるのを防いでいる。
オン状態となるため、そのドレイン出力の電位レベル、
すなわち第２の出力端子４７の電位レベルは基準電位Ｖ
ＳＳとなる。このとき、第４のＰＭＯＳトランジスタＰ
４がオン状態となり、それによって第２のＰＭＯＳトラ
ンジスタＰ２がオフ状態となる。また、第４のＮＭＯＳ
トランジスタＮ４もオフ状態となり、第２の電源電位Ｖ
ＤＨの印加端子と基準電位ＶＳＳの印加端子との間で貫
通電流が流れるのを防いでいる。
【００３０】ただし、第１のＮＭＯＳトランジスタＮ１
および第２のＮＭＯＳトランジスタＮ２のしきい値電圧
は、いずれも基準電位ＶＳＳと第１の電源電位ＶＤＬと
の間にある。
および第２のＮＭＯＳトランジスタＮ２のしきい値電圧
は、いずれも基準電位ＶＳＳと第１の電源電位ＶＤＬと
の間にある。
【００３１】入力信号の電位レベルがＨレベルの場合、
第１のインバータ４１および第２のインバータ４２の出
力電位レベルはそれぞれ基準電位ＶＳＳおよび第１の電
源電位ＶＤＬとなる。したがって、第３のＮＭＯＳトラ
ンジスタＮ３がオン状態となるため、そのドレイン出力
の電位レベル、すなわち第１の出力端子４６の電位レベ
ルは基準電位ＶＳＳとなる。このとき、第３のＰＭＯＳ
トランジスタＰ３がオン状態となり、それによって第１
のＰＭＯＳトランジスタＰ１がオフ状態となる。また、
第１のＮＭＯＳトランジスタＮ１もオフ状態となり、第
２の電源電位ＶＤＨの印加端子と基準電位ＶＳＳの印加
端子との間で貫通電流が流れるのを防いでいる。
第１のインバータ４１および第２のインバータ４２の出
力電位レベルはそれぞれ基準電位ＶＳＳおよび第１の電
源電位ＶＤＬとなる。したがって、第３のＮＭＯＳトラ
ンジスタＮ３がオン状態となるため、そのドレイン出力
の電位レベル、すなわち第１の出力端子４６の電位レベ
ルは基準電位ＶＳＳとなる。このとき、第３のＰＭＯＳ
トランジスタＰ３がオン状態となり、それによって第１
のＰＭＯＳトランジスタＰ１がオフ状態となる。また、
第１のＮＭＯＳトランジスタＮ１もオフ状態となり、第
２の電源電位ＶＤＨの印加端子と基準電位ＶＳＳの印加
端子との間で貫通電流が流れるのを防いでいる。
【００３２】また、第４のＮＭＯＳトランジスタＮ４は
オン状態となり、そのドレイン出力の電位レベルは基準
電位ＶＳＳとなる。よって、第２のＰＭＯＳトランジス
タＰ２がオン状態となり、第２の出力端子４７の電位レ
ベルは第２の電源電位ＶＤＨとなる。このとき、第４の
ＰＭＯＳトランジスタＰ４および第２のＮＭＯＳトラン
ジスタＮ２はともにオフ状態となり、第２の電源電位Ｖ
ＤＨの印加端子と基準電位ＶＳＳの印加端子との間で貫
通電流が流れるのを防いでいる。
オン状態となり、そのドレイン出力の電位レベルは基準
電位ＶＳＳとなる。よって、第２のＰＭＯＳトランジス
タＰ２がオン状態となり、第２の出力端子４７の電位レ
ベルは第２の電源電位ＶＤＨとなる。このとき、第４の
ＰＭＯＳトランジスタＰ４および第２のＮＭＯＳトラン
ジスタＮ２はともにオフ状態となり、第２の電源電位Ｖ
ＤＨの印加端子と基準電位ＶＳＳの印加端子との間で貫
通電流が流れるのを防いでいる。
【００３３】ただし、第１のＮＭＯＳトランジスタＮ
１、第２のＮＭＯＳトランジスタＮ２、第３のＮＭＯＳ
トランジスタＮ３および第４のＮＭＯＳトランジスタＮ
４のしきい値電圧は、いずれも基準電位ＶＳＳと第１の
電源電位ＶＤＬとの間にある。なお、第１のインバータ
４１および第２のインバータ４２において、第１の電源
電位ＶＤＬの印加端子と基準電位ＶＳＳの印加端子との
間で貫通電流が流れるのを防いでいる。
１、第２のＮＭＯＳトランジスタＮ２、第３のＮＭＯＳ
トランジスタＮ３および第４のＮＭＯＳトランジスタＮ
４のしきい値電圧は、いずれも基準電位ＶＳＳと第１の
電源電位ＶＤＬとの間にある。なお、第１のインバータ
４１および第２のインバータ４２において、第１の電源
電位ＶＤＬの印加端子と基準電位ＶＳＳの印加端子との
間で貫通電流が流れるのを防いでいる。
【００３４】上述した実施の形態１によれば、入力端子
４０から出力端子４６，４７までの信号伝播経路におけ
る論理素子またはトランジスタの段数は、入力信号がＬ
レベルのときには２または３段、入力信号がＨレベルの
ときには３または４段となる。したがって、従来よりも
段数が少なくなるので、回路規模が小さくなり、回路自
身の伝播遅延時間が小さくなる。また、差動信号出力レ
ベルコンバータ回路の構成が従来よりも簡素であるた
め、差動信号対間の位相差が小さくなるという効果が得
られる。さらに、貫通電流が流れないため、低消費電力
である。
４０から出力端子４６，４７までの信号伝播経路におけ
る論理素子またはトランジスタの段数は、入力信号がＬ
レベルのときには２または３段、入力信号がＨレベルの
ときには３または４段となる。したがって、従来よりも
段数が少なくなるので、回路規模が小さくなり、回路自
身の伝播遅延時間が小さくなる。また、差動信号出力レ
ベルコンバータ回路の構成が従来よりも簡素であるた
め、差動信号対間の位相差が小さくなるという効果が得
られる。さらに、貫通電流が流れないため、低消費電力
である。
【００３５】したがって、このような特性を有する差動
信号出力レベルコンバータ回路は、ＬＳＩの高速入出力
回路や、サーバーまたは交換機等の内部バスと外部バス
のインターフェースや、光通信用の光デバイスとＬＳＩ
とのインターフェース回路などの用途に適用して有効で
ある。
信号出力レベルコンバータ回路は、ＬＳＩの高速入出力
回路や、サーバーまたは交換機等の内部バスと外部バス
のインターフェースや、光通信用の光デバイスとＬＳＩ
とのインターフェース回路などの用途に適用して有効で
ある。
【００３６】図２に、実施の形態１の変形例を示す。図
２に示す差動信号出力レベルコンバータ回路が図１に示
す回路と異なるのはつぎの２点である。第１に、第３の
ＰＭＯＳトランジスタＰ３の代わりに、ソース電位が第
２の電源電位ＶＤＨであり、かつゲート端子およびドレ
イン端子がそれぞれ第１のＮＭＯＳトランジスタＮ１の
ゲート端子およびドレイン端子に接続された第５のＰＭ
ＯＳトランジスタＰ５が設けられている。
２に示す差動信号出力レベルコンバータ回路が図１に示
す回路と異なるのはつぎの２点である。第１に、第３の
ＰＭＯＳトランジスタＰ３の代わりに、ソース電位が第
２の電源電位ＶＤＨであり、かつゲート端子およびドレ
イン端子がそれぞれ第１のＮＭＯＳトランジスタＮ１の
ゲート端子およびドレイン端子に接続された第５のＰＭ
ＯＳトランジスタＰ５が設けられている。
【００３７】第２に、第４のＰＭＯＳトランジスタＰ４
の代わりに、ソース電位が第２の電源電位ＶＤＨであ
り、かつゲート端子およびドレイン端子がそれぞれ第４
のＮＭＯＳトランジスタＮ４のゲート端子およびドレイ
ン端子に接続された第６のＰＭＯＳトランジスタＰ６が
設けられている。第５のＰＭＯＳトランジスタＰ５およ
び第６のＰＭＯＳトランジスタＰ６は、第１の電源電位
ＶＤＬでオンしないか、またはオンしてもあまり電流が
流れないようなしきい値電圧を有しているのが望まし
い。
の代わりに、ソース電位が第２の電源電位ＶＤＨであ
り、かつゲート端子およびドレイン端子がそれぞれ第４
のＮＭＯＳトランジスタＮ４のゲート端子およびドレイ
ン端子に接続された第６のＰＭＯＳトランジスタＰ６が
設けられている。第５のＰＭＯＳトランジスタＰ５およ
び第６のＰＭＯＳトランジスタＰ６は、第１の電源電位
ＶＤＬでオンしないか、またはオンしてもあまり電流が
流れないようなしきい値電圧を有しているのが望まし
い。
【００３８】図２に示す回路の動作は図１に示す回路と
同じである。図２に示す差動信号出力レベルコンバータ
回路によれば、第１の出力端子４６および第２出力端子
４７の各出力電位を前段のトランジスタにフィードバッ
クしていないため、図１に示す回路よりも動作速度が高
速となる。すなわち、この回路は、より高速な装置に適
用して有効である。
同じである。図２に示す差動信号出力レベルコンバータ
回路によれば、第１の出力端子４６および第２出力端子
４７の各出力電位を前段のトランジスタにフィードバッ
クしていないため、図１に示す回路よりも動作速度が高
速となる。すなわち、この回路は、より高速な装置に適
用して有効である。
【００３９】（実施の形態２）図３は、本発明にかかる
差動信号出力レベルコンバータ回路の実施の形態２を示
す回路図である。実施の形態２の差動信号出力レベルコ
ンバータ回路が図１に示す実施の形態１と異なるのは、
つぎの８点である。第１に、第１のインバータ４１の出
力端に第３のインバータ４３が接続されている。第２
に、第２のインバータ４２の出力端に第４のインバータ
４４が接続されている。これら第３のインバータ４３お
よび第４のインバータ４４は、第１の電源電位ＶＤＬま
たは基準電位ＶＳＳを出力する。
差動信号出力レベルコンバータ回路の実施の形態２を示
す回路図である。実施の形態２の差動信号出力レベルコ
ンバータ回路が図１に示す実施の形態１と異なるのは、
つぎの８点である。第１に、第１のインバータ４１の出
力端に第３のインバータ４３が接続されている。第２
に、第２のインバータ４２の出力端に第４のインバータ
４４が接続されている。これら第３のインバータ４３お
よび第４のインバータ４４は、第１の電源電位ＶＤＬま
たは基準電位ＶＳＳを出力する。
【００４０】実施の形態１と異なる点の第３に、第３の
ＮＭＯＳトランジスタＮ３のゲート端子が、第２のイン
バータ４２の出力端に接続せずに、第３のインバータ４
３の出力端に接続されている。第４に、第２のＮＭＯＳ
トランジスタＮ２のゲート端子が、第１のインバータ４
１の出力端に接続せずに、第４のインバータ４４の出力
端に接続されている。第５に、ドレイン電位が第２の電
源電位ＶＤＨで、かつゲート端子およびソース端子がそ
れぞれ第３のインバータ４３の出力端および第２の出力
端子４７に接続された第５のＮＭＯＳトランジスタＮ５
が設けられている。
ＮＭＯＳトランジスタＮ３のゲート端子が、第２のイン
バータ４２の出力端に接続せずに、第３のインバータ４
３の出力端に接続されている。第４に、第２のＮＭＯＳ
トランジスタＮ２のゲート端子が、第１のインバータ４
１の出力端に接続せずに、第４のインバータ４４の出力
端に接続されている。第５に、ドレイン電位が第２の電
源電位ＶＤＨで、かつゲート端子およびソース端子がそ
れぞれ第３のインバータ４３の出力端および第２の出力
端子４７に接続された第５のＮＭＯＳトランジスタＮ５
が設けられている。
【００４１】第６に、ドレイン電位が第２の電源電位Ｖ
ＤＨで、かつゲート端子およびソース端子がそれぞれ第
４のインバータ４４の出力端および第１の出力端子４６
に接続された第６のＮＭＯＳトランジスタＮ６が設けら
れている。第７に、ドレイン電位が基準電位ＶＳＳで、
かつゲート端子およびソース端子がそれぞれ第１のＮＭ
ＯＳトランジスタＮ１のドレイン端子および第２の出力
端子４７に接続された第７のＰＭＯＳトランジスタＰ７
が設けられている。
ＤＨで、かつゲート端子およびソース端子がそれぞれ第
４のインバータ４４の出力端および第１の出力端子４６
に接続された第６のＮＭＯＳトランジスタＮ６が設けら
れている。第７に、ドレイン電位が基準電位ＶＳＳで、
かつゲート端子およびソース端子がそれぞれ第１のＮＭ
ＯＳトランジスタＮ１のドレイン端子および第２の出力
端子４７に接続された第７のＰＭＯＳトランジスタＰ７
が設けられている。
【００４２】第８に、ドレイン電位が基準電位ＶＳＳ
で、かつゲート端子およびソース端子がそれぞれ第４の
ＮＭＯＳトランジスタＮ４のドレイン端子および第１の
出力端子４６に接続された第８のＰＭＯＳトランジスタ
Ｐ８が設けられている。その他の構成は実施の形態１と
同じである。実施の形態１と同一の構成については同じ
符号を付して重複する説明を省略する。
で、かつゲート端子およびソース端子がそれぞれ第４の
ＮＭＯＳトランジスタＮ４のドレイン端子および第１の
出力端子４６に接続された第８のＰＭＯＳトランジスタ
Ｐ８が設けられている。その他の構成は実施の形態１と
同じである。実施の形態１と同一の構成については同じ
符号を付して重複する説明を省略する。
【００４３】実施の形態２の差動信号出力レベルコンバ
ータ回路の動作について説明する。入力信号の電位レベ
ルがＬレベルの場合、第１のインバータ４１の出力電位
レベルは第１の電源電位ＶＤＬとなる。したがって、第
１のＮＭＯＳトランジスタＮ１がオン状態となり、その
ドレイン出力の電位レベルは基準電位ＶＳＳとなる。よ
って、第１のＰＭＯＳトランジスタＰ１がオン状態とな
り、第１の出力端子４６の電位レベルは第２の電源電位
ＶＤＨとなる。また、第７のＰＭＯＳトランジスタＰ７
がオン状態となるため、そのソース出力の電位レベル、
すなわち第２の出力端子４７の電位レベルは基準電位Ｖ
ＳＳとなる。
ータ回路の動作について説明する。入力信号の電位レベ
ルがＬレベルの場合、第１のインバータ４１の出力電位
レベルは第１の電源電位ＶＤＬとなる。したがって、第
１のＮＭＯＳトランジスタＮ１がオン状態となり、その
ドレイン出力の電位レベルは基準電位ＶＳＳとなる。よ
って、第１のＰＭＯＳトランジスタＰ１がオン状態とな
り、第１の出力端子４６の電位レベルは第２の電源電位
ＶＤＨとなる。また、第７のＰＭＯＳトランジスタＰ７
がオン状態となるため、そのソース出力の電位レベル、
すなわち第２の出力端子４７の電位レベルは基準電位Ｖ
ＳＳとなる。
【００４４】このとき、第３のＰＭＯＳトランジスタＰ
３はオフ状態となる。また、第３のインバータ４３の出
力電位レベルは基準電位ＶＳＳとなるため、第３のＮＭ
ＯＳトランジスタＮ３および第５のＮＭＯＳトランジス
タＮ５はともにオフ状態となる。また、第４のＰＭＯＳ
トランジスタＰ４がオン状態となり、それによって第２
のＰＭＯＳトランジスタＰ２および第８のＰＭＯＳトラ
ンジスタＰ８がオフ状態となる。また、第４のＮＭＯＳ
トランジスタＮ４もオフ状態となる。それによって、第
２の電源電位ＶＤＨの印加端子と基準電位ＶＳＳの印加
端子との間で貫通電流が流れるのを防いでいる。
３はオフ状態となる。また、第３のインバータ４３の出
力電位レベルは基準電位ＶＳＳとなるため、第３のＮＭ
ＯＳトランジスタＮ３および第５のＮＭＯＳトランジス
タＮ５はともにオフ状態となる。また、第４のＰＭＯＳ
トランジスタＰ４がオン状態となり、それによって第２
のＰＭＯＳトランジスタＰ２および第８のＰＭＯＳトラ
ンジスタＰ８がオフ状態となる。また、第４のＮＭＯＳ
トランジスタＮ４もオフ状態となる。それによって、第
２の電源電位ＶＤＨの印加端子と基準電位ＶＳＳの印加
端子との間で貫通電流が流れるのを防いでいる。
【００４５】入力信号の電位レベルがＨレベルの場合、
第１のインバータ４１および第３のインバータ４３の出
力電位レベルはそれぞれ基準電位ＶＳＳおよび第１の電
源電位ＶＤＬとなる。したがって、第３のＮＭＯＳトラ
ンジスタＮ３がオン状態となるため、そのドレイン出力
の電位レベル、すなわち第１の出力端子４６の電位レベ
ルは基準電位ＶＳＳとなる。また、第５のＮＭＯＳトラ
ンジスタＮ５もオン状態となるため、そのソース出力の
電位レベル、すなわち第２の出力端子４７の電位レベル
は第２の電源電位ＶＤＨとなる。
第１のインバータ４１および第３のインバータ４３の出
力電位レベルはそれぞれ基準電位ＶＳＳおよび第１の電
源電位ＶＤＬとなる。したがって、第３のＮＭＯＳトラ
ンジスタＮ３がオン状態となるため、そのドレイン出力
の電位レベル、すなわち第１の出力端子４６の電位レベ
ルは基準電位ＶＳＳとなる。また、第５のＮＭＯＳトラ
ンジスタＮ５もオン状態となるため、そのソース出力の
電位レベル、すなわち第２の出力端子４７の電位レベル
は第２の電源電位ＶＤＨとなる。
【００４６】このとき、第３のＰＭＯＳトランジスタＰ
３がオン状態となり、それによって第１のＰＭＯＳトラ
ンジスタＰ１および第７のＰＭＯＳトランジスタＰ７が
オフ状態となる。また、第１のＮＭＯＳトランジスタＮ
１もオフ状態となる。また、第４のＰＭＯＳトランジス
タＰ４もオフ状態となる。また、第４のインバータの出
力電位が基準電位ＶＳＳとなるため、第２のＮＭＯＳト
ランジスタＮ２および第６のＮＭＯＳトランジスタＮ６
がオフ状態となる。それによって、第２の電源電位ＶＤ
Ｈの印加端子と基準電位ＶＳＳの印加端子との間で貫通
電流が流れるのを防いでいる。
３がオン状態となり、それによって第１のＰＭＯＳトラ
ンジスタＰ１および第７のＰＭＯＳトランジスタＰ７が
オフ状態となる。また、第１のＮＭＯＳトランジスタＮ
１もオフ状態となる。また、第４のＰＭＯＳトランジス
タＰ４もオフ状態となる。また、第４のインバータの出
力電位が基準電位ＶＳＳとなるため、第２のＮＭＯＳト
ランジスタＮ２および第６のＮＭＯＳトランジスタＮ６
がオフ状態となる。それによって、第２の電源電位ＶＤ
Ｈの印加端子と基準電位ＶＳＳの印加端子との間で貫通
電流が流れるのを防いでいる。
【００４７】ただし、第５のＮＭＯＳトランジスタＮ５
のしきい値電圧は第２の電源電位ＶＤＨと第１の電源電
位ＶＤＬとの間にある。なお、第３のインバータ４３お
よび第４のインバータ４４において、第１の電源電位Ｖ
ＤＬの印加端子と基準電位ＶＳＳの印加端子との間で貫
通電流が流れるのを防いでいる。
のしきい値電圧は第２の電源電位ＶＤＨと第１の電源電
位ＶＤＬとの間にある。なお、第３のインバータ４３お
よび第４のインバータ４４において、第１の電源電位Ｖ
ＤＬの印加端子と基準電位ＶＳＳの印加端子との間で貫
通電流が流れるのを防いでいる。
【００４８】上述した実施の形態２によれば、入力端子
４０から出力端子４６，４７までの信号伝播経路におけ
る論理素子またはトランジスタの段数は、入力信号がＬ
レベルでもＨレベルでも３段となる。したがって、従来
よりも段数が少なくなるので、回路規模が小さくなり、
回路自身の伝播遅延時間が小さくなる。また、差動信号
出力レベルコンバータ回路の構成が従来よりも簡素であ
るため、差動信号対間の位相差が小さくなるという効果
が得られる。さらに、貫通電流が流れないため、低消費
電力である。
４０から出力端子４６，４７までの信号伝播経路におけ
る論理素子またはトランジスタの段数は、入力信号がＬ
レベルでもＨレベルでも３段となる。したがって、従来
よりも段数が少なくなるので、回路規模が小さくなり、
回路自身の伝播遅延時間が小さくなる。また、差動信号
出力レベルコンバータ回路の構成が従来よりも簡素であ
るため、差動信号対間の位相差が小さくなるという効果
が得られる。さらに、貫通電流が流れないため、低消費
電力である。
【００４９】したがって、このような特性を有する差動
信号出力レベルコンバータ回路は、ＬＳＩの高速入出力
回路や、サーバーまたは交換機等の内部バスと外部バス
のインターフェースや、光通信用の光デバイスとＬＳＩ
とのインターフェース回路などの用途に適用して有効で
ある。
信号出力レベルコンバータ回路は、ＬＳＩの高速入出力
回路や、サーバーまたは交換機等の内部バスと外部バス
のインターフェースや、光通信用の光デバイスとＬＳＩ
とのインターフェース回路などの用途に適用して有効で
ある。
【００５０】図４に、実施の形態２の変形例を示す。図
４に示す差動信号出力レベルコンバータ回路と図３に示
す回路との関係は、実施の形態１において図２に示す変
形例の回路と図１に示す回路との関係と同じである。す
なわち、第３のＰＭＯＳトランジスタＰ３および第４の
ＰＭＯＳトランジスタＰ４の代わりに、第５のＰＭＯＳ
トランジスタＰ５および第６のＰＭＯＳトランジスタＰ
６が設けられている。
４に示す差動信号出力レベルコンバータ回路と図３に示
す回路との関係は、実施の形態１において図２に示す変
形例の回路と図１に示す回路との関係と同じである。す
なわち、第３のＰＭＯＳトランジスタＰ３および第４の
ＰＭＯＳトランジスタＰ４の代わりに、第５のＰＭＯＳ
トランジスタＰ５および第６のＰＭＯＳトランジスタＰ
６が設けられている。
【００５１】この回路の動作は図３に示す回路と同じで
ある。図４に示す差動信号出力レベルコンバータ回路に
よれば、第１の出力端子４６および第２出力端子４７の
各出力電位を前段のトランジスタにフィードバックして
いないため、図３に示す回路よりも動作速度が高速とな
る。すなわち、この回路は、より高速な装置に適用して
有効である。
ある。図４に示す差動信号出力レベルコンバータ回路に
よれば、第１の出力端子４６および第２出力端子４７の
各出力電位を前段のトランジスタにフィードバックして
いないため、図３に示す回路よりも動作速度が高速とな
る。すなわち、この回路は、より高速な装置に適用して
有効である。
【００５２】（実施の形態３）図５は、本発明にかかる
差動信号出力レベルコンバータ回路の実施の形態３を示
す回路図である。実施の形態３の差動信号出力レベルコ
ンバータ回路が図１に示す実施の形態１と異なるのは、
つぎの４点である。第１に、ドレイン電位が第２の電源
電位ＶＤＨで、かつゲート端子およびソース端子がそれ
ぞれ第２のインバータ４２の出力端および第２の出力端
子４７に接続された第５のＮＭＯＳトランジスタＮ５が
設けられている。第２に、ドレイン電位が第２の電源電
位ＶＤＨで、かつゲート端子およびソース端子がそれぞ
れ第１のインバータ４１の出力端および第１の出力端子
４６に接続された第６のＮＭＯＳトランジスタＮ６が設
けられている。
差動信号出力レベルコンバータ回路の実施の形態３を示
す回路図である。実施の形態３の差動信号出力レベルコ
ンバータ回路が図１に示す実施の形態１と異なるのは、
つぎの４点である。第１に、ドレイン電位が第２の電源
電位ＶＤＨで、かつゲート端子およびソース端子がそれ
ぞれ第２のインバータ４２の出力端および第２の出力端
子４７に接続された第５のＮＭＯＳトランジスタＮ５が
設けられている。第２に、ドレイン電位が第２の電源電
位ＶＤＨで、かつゲート端子およびソース端子がそれぞ
れ第１のインバータ４１の出力端および第１の出力端子
４６に接続された第６のＮＭＯＳトランジスタＮ６が設
けられている。
【００５３】第３に、ドレイン電位が基準電位ＶＳＳ
で、かつゲート端子およびソース端子がそれぞれ第１の
ＮＭＯＳトランジスタＮ１のドレイン端子および第２の
出力端子４７に接続された第７のＰＭＯＳトランジスタ
Ｐ７が設けられている。第４に、ドレイン電位が基準電
位ＶＳＳで、かつゲート端子およびソース端子がそれぞ
れ第４のＮＭＯＳトランジスタＮ４のドレイン端子およ
び第１の出力端子４６に接続された第８のＰＭＯＳトラ
ンジスタＰ８が設けられている。その他の構成は実施の
形態１と同じである。実施の形態１と同一の構成につい
ては同じ符号を付して重複する説明を省略する。
で、かつゲート端子およびソース端子がそれぞれ第１の
ＮＭＯＳトランジスタＮ１のドレイン端子および第２の
出力端子４７に接続された第７のＰＭＯＳトランジスタ
Ｐ７が設けられている。第４に、ドレイン電位が基準電
位ＶＳＳで、かつゲート端子およびソース端子がそれぞ
れ第４のＮＭＯＳトランジスタＮ４のドレイン端子およ
び第１の出力端子４６に接続された第８のＰＭＯＳトラ
ンジスタＰ８が設けられている。その他の構成は実施の
形態１と同じである。実施の形態１と同一の構成につい
ては同じ符号を付して重複する説明を省略する。
【００５４】実施の形態３の差動信号出力レベルコンバ
ータ回路の動作について説明する。入力信号の電位レベ
ルがＬレベルの場合、第１のインバータ４１の出力電位
レベルは第１の電源電位ＶＤＬとなる。したがって、第
６のＮＭＯＳトランジスタＮ６がオン状態となり、第１
の出力端子４６の電位レベルは第２の電源電位ＶＤＨと
なる。また、第２のＮＭＯＳトランジスタＮ２がオン状
態となるため、第２の出力端子４７の電位レベルは基準
電位ＶＳＳとなる。
ータ回路の動作について説明する。入力信号の電位レベ
ルがＬレベルの場合、第１のインバータ４１の出力電位
レベルは第１の電源電位ＶＤＬとなる。したがって、第
６のＮＭＯＳトランジスタＮ６がオン状態となり、第１
の出力端子４６の電位レベルは第２の電源電位ＶＤＨと
なる。また、第２のＮＭＯＳトランジスタＮ２がオン状
態となるため、第２の出力端子４７の電位レベルは基準
電位ＶＳＳとなる。
【００５５】このとき、第３のＰＭＯＳトランジスタＰ
３はオフ状態となる。また、第４のＰＭＯＳトランジス
タＰ４がオン状態となり、それによって第２のＰＭＯＳ
トランジスタＰ２および第８のＰＭＯＳトランジスタＰ
８がオフ状態となる。また、第２のインバータ４２の出
力電位レベルは基準電位ＶＳＳとなるため、第３のＮＭ
ＯＳトランジスタＮ３および第５のＮＭＯＳトランジス
タＮ５はともにオフ状態となる。また、第４のＮＭＯＳ
トランジスタＮ４もオフ状態となる。それによって、第
２の電源電位ＶＤＨの印加端子と基準電位ＶＳＳの印加
端子との間で貫通電流が流れるのを防いでいる。
３はオフ状態となる。また、第４のＰＭＯＳトランジス
タＰ４がオン状態となり、それによって第２のＰＭＯＳ
トランジスタＰ２および第８のＰＭＯＳトランジスタＰ
８がオフ状態となる。また、第２のインバータ４２の出
力電位レベルは基準電位ＶＳＳとなるため、第３のＮＭ
ＯＳトランジスタＮ３および第５のＮＭＯＳトランジス
タＮ５はともにオフ状態となる。また、第４のＮＭＯＳ
トランジスタＮ４もオフ状態となる。それによって、第
２の電源電位ＶＤＨの印加端子と基準電位ＶＳＳの印加
端子との間で貫通電流が流れるのを防いでいる。
【００５６】入力信号の電位レベルがＨレベルの場合、
第１のインバータ４１および第２のインバータ４２の出
力電位レベルはそれぞれ基準電位ＶＳＳおよび第１の電
源電位ＶＤＬとなる。したがって、第３のＮＭＯＳトラ
ンジスタＮ３がオン状態となるため、第１の出力端子４
６の電位レベルは基準電位ＶＳＳとなる。また、第５の
ＮＭＯＳトランジスタＮ５もオン状態となるため、第２
の出力端子４７の電位レベルは第２の電源電位ＶＤＨと
なる。
第１のインバータ４１および第２のインバータ４２の出
力電位レベルはそれぞれ基準電位ＶＳＳおよび第１の電
源電位ＶＤＬとなる。したがって、第３のＮＭＯＳトラ
ンジスタＮ３がオン状態となるため、第１の出力端子４
６の電位レベルは基準電位ＶＳＳとなる。また、第５の
ＮＭＯＳトランジスタＮ５もオン状態となるため、第２
の出力端子４７の電位レベルは第２の電源電位ＶＤＨと
なる。
【００５７】このとき、第３のＰＭＯＳトランジスタＰ
３がオン状態となり、それによって第１のＰＭＯＳトラ
ンジスタＰ１および第７のＰＭＯＳトランジスタＰ７が
オフ状態となる。また、第１のＮＭＯＳトランジスタＮ
１もオフ状態となる。また、第４のＰＭＯＳトランジス
タＰ４もオフ状態となる。また、第２のＮＭＯＳトラン
ジスタＮ２および第６のＮＭＯＳトランジスタＮ６がオ
フ状態となる。それによって、第２の電源電位ＶＤＨの
印加端子と基準電位ＶＳＳの印加端子との間で貫通電流
が流れるのを防いでいる。
３がオン状態となり、それによって第１のＰＭＯＳトラ
ンジスタＰ１および第７のＰＭＯＳトランジスタＰ７が
オフ状態となる。また、第１のＮＭＯＳトランジスタＮ
１もオフ状態となる。また、第４のＰＭＯＳトランジス
タＰ４もオフ状態となる。また、第２のＮＭＯＳトラン
ジスタＮ２および第６のＮＭＯＳトランジスタＮ６がオ
フ状態となる。それによって、第２の電源電位ＶＤＨの
印加端子と基準電位ＶＳＳの印加端子との間で貫通電流
が流れるのを防いでいる。
【００５８】ただし、第５のＮＭＯＳトランジスタＮ５
および第６のＮＭＯＳトランジスタＮ６のしきい値電圧
は第２の電源電位ＶＤＨと第１の電源電位ＶＤＬとの間
にある。
および第６のＮＭＯＳトランジスタＮ６のしきい値電圧
は第２の電源電位ＶＤＨと第１の電源電位ＶＤＬとの間
にある。
【００５９】上述した実施の形態３によれば、入力端子
４０から出力端子４６，４７までの信号伝播経路におけ
る論理素子またはトランジスタの段数は、入力信号がＬ
レベルのときには２段、入力信号がＨレベルのときには
３段となる。したがって、従来よりも段数が少なくなる
ので、回路規模が小さくなり、回路自身の伝播遅延時間
が小さくなる。また、差動信号出力レベルコンバータ回
路の構成が従来よりも簡素であるため、差動信号対間の
位相差が小さくなるという効果が得られる。さらに、貫
通電流が流れないため、低消費電力である。
４０から出力端子４６，４７までの信号伝播経路におけ
る論理素子またはトランジスタの段数は、入力信号がＬ
レベルのときには２段、入力信号がＨレベルのときには
３段となる。したがって、従来よりも段数が少なくなる
ので、回路規模が小さくなり、回路自身の伝播遅延時間
が小さくなる。また、差動信号出力レベルコンバータ回
路の構成が従来よりも簡素であるため、差動信号対間の
位相差が小さくなるという効果が得られる。さらに、貫
通電流が流れないため、低消費電力である。
【００６０】したがって、このような特性を有する差動
信号出力レベルコンバータ回路は、ＬＳＩの高速入出力
回路や、サーバーまたは交換機等の内部バスと外部バス
のインターフェースや、光通信用の光デバイスとＬＳＩ
とのインターフェース回路などの用途に適用して有効で
ある。
信号出力レベルコンバータ回路は、ＬＳＩの高速入出力
回路や、サーバーまたは交換機等の内部バスと外部バス
のインターフェースや、光通信用の光デバイスとＬＳＩ
とのインターフェース回路などの用途に適用して有効で
ある。
【００６１】図６に、実施の形態３の変形例を示す。図
６に示す差動信号出力レベルコンバータ回路と図５に示
す回路との関係は、実施の形態１において図２に示す変
形例の回路と図１に示す回路との関係と同じである。す
なわち、第３のＰＭＯＳトランジスタＰ３および第４の
ＰＭＯＳトランジスタＰ４の代わりに、第５のＰＭＯＳ
トランジスタＰ５および第６のＰＭＯＳトランジスタＰ
６が設けられている。
６に示す差動信号出力レベルコンバータ回路と図５に示
す回路との関係は、実施の形態１において図２に示す変
形例の回路と図１に示す回路との関係と同じである。す
なわち、第３のＰＭＯＳトランジスタＰ３および第４の
ＰＭＯＳトランジスタＰ４の代わりに、第５のＰＭＯＳ
トランジスタＰ５および第６のＰＭＯＳトランジスタＰ
６が設けられている。
【００６２】この回路の動作は図５に示す回路と同じで
ある。図６に示す差動信号出力レベルコンバータ回路に
よれば、第１の出力端子４６および第２出力端子４７の
各出力電位を前段のトランジスタにフィードバックして
いないため、図５に示す回路よりも動作速度が高速とな
る。すなわち、この回路は、より高速な装置に適用して
有効である。
ある。図６に示す差動信号出力レベルコンバータ回路に
よれば、第１の出力端子４６および第２出力端子４７の
各出力電位を前段のトランジスタにフィードバックして
いないため、図５に示す回路よりも動作速度が高速とな
る。すなわち、この回路は、より高速な装置に適用して
有効である。
【００６３】以上において本発明は、電界効果トランジ
スタとして絶縁ゲート形の電界効果トランジスタ（ＭＯ
Ｓトランジスタ）を用いたが、これに限らず、たとえば
接合形の電解効果トランジスタを用いてもよい。また、
回路の構成は種々設計変更可能である。
スタとして絶縁ゲート形の電界効果トランジスタ（ＭＯ
Ｓトランジスタ）を用いたが、これに限らず、たとえば
接合形の電解効果トランジスタを用いてもよい。また、
回路の構成は種々設計変更可能である。
【００６４】
【発明の効果】この発明によれば、差動信号出力レベル
コンバータ回路の入力端子から出力端子までの信号伝播
経路における論理素子またはトランジスタの段数は、入
力信号がＬレベルのときには２または３段、入力信号が
Ｈレベルのときには３または４段となる。つまり、信号
が経由する論理素子またはトランジスタの段数が従来よ
りも少なくなる。したがって、回路規模が小さくなるの
で、回路自身の伝播遅延時間を小さくすることができ
る。
コンバータ回路の入力端子から出力端子までの信号伝播
経路における論理素子またはトランジスタの段数は、入
力信号がＬレベルのときには２または３段、入力信号が
Ｈレベルのときには３または４段となる。つまり、信号
が経由する論理素子またはトランジスタの段数が従来よ
りも少なくなる。したがって、回路規模が小さくなるの
で、回路自身の伝播遅延時間を小さくすることができ
る。
【００６５】〔付記〕また、以下のような付記１〜付記
１０を請求項とすることもできる。
１０を請求項とすることもできる。
【００６６】（付記１） 入力端子と、信号入力部と、
信号レベル変換部と、を備えた、入力信号のレベルを変
換して出力するレベルコンバータ回路において、前記信
号レベル変換部を複数個設けてレベルを変換した作動信
号を出力させるようにしたことを特徴とするレベルコン
バータ回路。
信号レベル変換部と、を備えた、入力信号のレベルを変
換して出力するレベルコンバータ回路において、前記信
号レベル変換部を複数個設けてレベルを変換した作動信
号を出力させるようにしたことを特徴とするレベルコン
バータ回路。
【００６７】（付記２） 外部から信号が入力される入
力端子と、外部へ差動信号を出力する第１の出力端子お
よび第２の出力端子と、前記入力端子への入力信号の電
位に応じて基準電位または第１の電源電位のいずれか一
方の電位を出力する論理素子と、前記論理素子の出力電
位が前記第１の電源電位のときに前記基準電位を出力す
る第１のＮチャネル電界効果トランジスタと、前記第１
のＮチャネル電界効果トランジスタから出力された前記
基準電位を受けて前記第１の出力端子に第２の電源電位
を出力する第１のＰチャネル電界効果トランジスタと、
前記論理素子の出力電位が前記第１の電源電位のときに
前記第２の出力端子に前記基準電位を出力する第２のＮ
チャネル電界効果トランジスタと、前記論理素子の出力
電位が前記基準電位のときに前記第１の出力端子に前記
基準電位を出力する第３のＮチャネル電界効果トランジ
スタと、前記論理素子の出力電位が前記基準電位のとき
に前記基準電位を出力する第４のＮチャネル電界効果ト
ランジスタと、前記第４のＮチャネル電界効果トランジ
スタから出力された前記基準電位を受けて前記第２の出
力端子に前記第２の電源電位を出力する第２のＰチャネ
ル電界効果トランジスタと、を具備することを特徴とす
るレベルコンバータ回路。
力端子と、外部へ差動信号を出力する第１の出力端子お
よび第２の出力端子と、前記入力端子への入力信号の電
位に応じて基準電位または第１の電源電位のいずれか一
方の電位を出力する論理素子と、前記論理素子の出力電
位が前記第１の電源電位のときに前記基準電位を出力す
る第１のＮチャネル電界効果トランジスタと、前記第１
のＮチャネル電界効果トランジスタから出力された前記
基準電位を受けて前記第１の出力端子に第２の電源電位
を出力する第１のＰチャネル電界効果トランジスタと、
前記論理素子の出力電位が前記第１の電源電位のときに
前記第２の出力端子に前記基準電位を出力する第２のＮ
チャネル電界効果トランジスタと、前記論理素子の出力
電位が前記基準電位のときに前記第１の出力端子に前記
基準電位を出力する第３のＮチャネル電界効果トランジ
スタと、前記論理素子の出力電位が前記基準電位のとき
に前記基準電位を出力する第４のＮチャネル電界効果ト
ランジスタと、前記第４のＮチャネル電界効果トランジ
スタから出力された前記基準電位を受けて前記第２の出
力端子に前記第２の電源電位を出力する第２のＰチャネ
ル電界効果トランジスタと、を具備することを特徴とす
るレベルコンバータ回路。
【００６８】（付記３） ゲート電位およびソース電位
がそれぞれ前記第１の出力端子の出力電位および前記第
２の電源電位であり、かつ、前記第１のＮチャネル電界
効果トランジスタと共通のドレインを有する第３のＰチ
ャネル電界効果トランジスタをさらに備えることを特徴
とする付記２に記載のレベルコンバータ回路。
がそれぞれ前記第１の出力端子の出力電位および前記第
２の電源電位であり、かつ、前記第１のＮチャネル電界
効果トランジスタと共通のドレインを有する第３のＰチ
ャネル電界効果トランジスタをさらに備えることを特徴
とする付記２に記載のレベルコンバータ回路。
【００６９】（付記４） ゲート電位およびソース電位
がそれぞれ前記第２の出力端子の出力電位および前記第
２の電源電位であり、かつ前記第４のＮチャネル電界効
果トランジスタと共通のドレインを有する第４のＰチャ
ネル電界効果トランジスタをさらに備えることを特徴と
する付記２または３に記載のレベルコンバータ回路。
がそれぞれ前記第２の出力端子の出力電位および前記第
２の電源電位であり、かつ前記第４のＮチャネル電界効
果トランジスタと共通のドレインを有する第４のＰチャ
ネル電界効果トランジスタをさらに備えることを特徴と
する付記２または３に記載のレベルコンバータ回路。
【００７０】（付記５） ゲート電位およびソース電位
がそれぞれ前記第１のＮチャネル電界効果トランジスタ
のゲート電位および前記第２の電源電位であり、かつ、
前記第１のＮチャネル電界効果トランジスタと共通のド
レインを有する第５のＰチャネル電界効果トランジスタ
をさらに備えることを特徴とする付記２に記載のレベル
コンバータ回路。
がそれぞれ前記第１のＮチャネル電界効果トランジスタ
のゲート電位および前記第２の電源電位であり、かつ、
前記第１のＮチャネル電界効果トランジスタと共通のド
レインを有する第５のＰチャネル電界効果トランジスタ
をさらに備えることを特徴とする付記２に記載のレベル
コンバータ回路。
【００７１】（付記６） ゲート電位およびソース電位
がそれぞれ前記第４のＮチャネル電界効果トランジスタ
のゲート電位および前記第２の電源電位であり、かつ、
前記第４のＮチャネル電界効果トランジスタと共通のド
レインを有する第６のＰチャネル電界効果トランジスタ
をさらに備えることを特徴とする付記２または５に記載
のレベルコンバータ回路。
がそれぞれ前記第４のＮチャネル電界効果トランジスタ
のゲート電位および前記第２の電源電位であり、かつ、
前記第４のＮチャネル電界効果トランジスタと共通のド
レインを有する第６のＰチャネル電界効果トランジスタ
をさらに備えることを特徴とする付記２または５に記載
のレベルコンバータ回路。
【００７２】（付記７） 前記論理素子の出力電位が前
記第１の電源電位のときに前記第２の出力端子に前記基
準電位を出力する第７のＰチャネル電界効果トランジス
タをさらに備えることを特徴とする付記２〜６のいずれ
か一つに記載のレベルコンバータ回路。
記第１の電源電位のときに前記第２の出力端子に前記基
準電位を出力する第７のＰチャネル電界効果トランジス
タをさらに備えることを特徴とする付記２〜６のいずれ
か一つに記載のレベルコンバータ回路。
【００７３】（付記８） 前記論理素子の出力電位が前
記基準電位のときに前記第２の出力端子に前記第２の電
源電位を出力する第５のＮチャネル電界効果トランジス
タをさらに備えることを特徴とする付記２〜７のいずれ
か一つに記載のレベルコンバータ回路。
記基準電位のときに前記第２の出力端子に前記第２の電
源電位を出力する第５のＮチャネル電界効果トランジス
タをさらに備えることを特徴とする付記２〜７のいずれ
か一つに記載のレベルコンバータ回路。
【００７４】（付記９） 前記論理素子の出力電位が前
記第１の電源電位のときに前記第１の出力端子に前記第
２の電源電位を出力する第６のＮチャネル電界効果トラ
ンジスタをさらに備えることを特徴とする付記２〜８の
いずれか一つに記載のレベルコンバータ回路。
記第１の電源電位のときに前記第１の出力端子に前記第
２の電源電位を出力する第６のＮチャネル電界効果トラ
ンジスタをさらに備えることを特徴とする付記２〜８の
いずれか一つに記載のレベルコンバータ回路。
【００７５】（付記１０） 前記論理素子の出力電位が
前記基準電位の時に前記第１の出力端子に前記基準電位
を出力する第８のＰチャネル電界効果トランジスタをさ
らに備えることを特徴とする付記１から８のいずれか一
つに記載のレベルコンバータ回路。
前記基準電位の時に前記第１の出力端子に前記基準電位
を出力する第８のＰチャネル電界効果トランジスタをさ
らに備えることを特徴とする付記１から８のいずれか一
つに記載のレベルコンバータ回路。
【００７６】（付記１１） 前記論理素子および前記各
電界効果トランジスタは同一の半導体基板上に作製され
ていることを特徴とする付記２〜１０のいずれか一つに
記載のレベルコンバータ回路。
電界効果トランジスタは同一の半導体基板上に作製され
ていることを特徴とする付記２〜１０のいずれか一つに
記載のレベルコンバータ回路。
【図１】本発明にかかる差動信号出力レベルコンバータ
回路の実施の形態１を示す回路図である。
回路の実施の形態１を示す回路図である。
【図２】実施の形態１の変形例を示す回路図である。
【図３】本発明にかかる差動信号出力レベルコンバータ
回路の実施の形態２を示す回路図である。
回路の実施の形態２を示す回路図である。
【図４】実施の形態２の変形例を示す回路図である。
【図５】本発明にかかる差動信号出力レベルコンバータ
回路の実施の形態３を示す回路図である。
回路の実施の形態３を示す回路図である。
【図６】実施の形態３の変形例を示す回路図である。
【図７】一般的な差動信号出力回路の構成を示す回路図
である。
である。
【図８】一般的な差動信号出力回路の別の構成を示す回
路図である。
路図である。
【図９】一般的なレベルコンバータ回路の構成を示す回
路図である。
路図である。
Ｎ１ 第１の電界効果（ＮＭＯＳ）トランジスタ Ｎ２ 第２の電界効果（ＮＭＯＳ）トランジスタ Ｎ３ 第３の電界効果（ＮＭＯＳ）トランジスタ Ｎ４ 第４の電界効果（ＮＭＯＳ）トランジスタ Ｎ５ 第５の電界効果（ＮＭＯＳ）トランジスタ Ｎ６ 第６の電界効果（ＮＭＯＳ）トランジスタ Ｐ１ 第１の電界効果（ＰＭＯＳ）トランジスタ Ｐ２ 第２の電界効果（ＰＭＯＳ）トランジスタ Ｐ３ 第３の電界効果（ＰＭＯＳ）トランジスタ Ｐ４ 第４の電界効果（ＰＭＯＳ）トランジスタ Ｐ５ 第５の電界効果（ＰＭＯＳ）トランジスタ Ｐ６ 第６の電界効果（ＰＭＯＳ）トランジスタ Ｐ７ 第７の電界効果（ＰＭＯＳ）トランジスタ ＶＳＳ 基準電位 ＶＤＬ 第１の電源電位 ＶＤＨ 第２の電源電位 ４０ 入力端子 ４１ 論理素子（第１のインバータ） ４６ 第１の出力端子 ４７ 第２の出力端子
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J056 AA11 BB02 BB17 BB19 BB51 CC00 CC21 DD13 DD28 DD29 EE11 EE15 FF08 GG06
Claims (6)
- 【請求項１】 入力端子と、信号入力部と、信号レベル
変換部と、を備えた、入力信号のレベルを変換して出力
するレベルコンバータ回路において、 前記信号レベル変換部を複数個設けてレベルを変換した
作動信号を出力させるようにしたことを特徴とするレベ
ルコンバータ回路。 - 【請求項２】 外部から信号が入力される入力端子と、 外部へ差動信号を出力する第１の出力端子および第２の
出力端子と、 前記入力端子への入力信号の電位に応じて基準電位また
は第１の電源電位のいずれか一方の電位を出力する論理
素子と、 前記論理素子の出力電位が前記第１の電源電位のときに
前記基準電位を出力する第１のＮチャネル電界効果トラ
ンジスタと、 前記第１のＮチャネル電界効果トランジスタから出力さ
れた前記基準電位を受けて前記第１の出力端子に第２の
電源電位を出力する第１のＰチャネル電界効果トランジ
スタと、 前記論理素子の出力電位が前記第１の電源電位のときに
前記第２の出力端子に前記基準電位を出力する第２のＮ
チャネル電界効果トランジスタと、 前記論理素子の出力電位が前記基準電位のときに前記第
１の出力端子に前記基準電位を出力する第３のＮチャネ
ル電界効果トランジスタと、 前記論理素子の出力電位が前記基準電位のときに前記基
準電位を出力する第４のＮチャネル電界効果トランジス
タと、 前記第４のＮチャネル電界効果トランジスタから出力さ
れた前記基準電位を受けて前記第２の出力端子に前記第
２の電源電位を出力する第２のＰチャネル電界効果トラ
ンジスタと、 を具備することを特徴とするレベルコンバータ回路。 - 【請求項３】 ゲート電位およびソース電位がそれぞれ
前記第１の出力端子の出力電位および前記第２の電源電
位であり、かつ、 前記第１のＮチャネル電界効果トランジスタと共通のド
レインを有する第３のＰチャネル電界効果トランジスタ
をさらに備えることを特徴とする請求項２に記載のレベ
ルコンバータ回路。 - 【請求項４】 ゲート電位およびソース電位がそれぞれ
前記第２の出力端子の出力電位および前記第２の電源電
位であり、 かつ前記第４のＮチャネル電界効果トランジスタと共通
のドレインを有する第４のＰチャネル電界効果トランジ
スタをさらに備えることを特徴とする請求項２または３
に記載のレベルコンバータ回路。 - 【請求項５】 ゲート電位およびソース電位がそれぞれ
前記第１のＮチャネル電界効果トランジスタのゲート電
位および前記第２の電源電位であり、かつ、 前記第１のＮチャネル電界効果トランジスタと共通のド
レインを有する第５のＰチャネル電界効果トランジスタ
をさらに備えることを特徴とする請求項２に記載のレベ
ルコンバータ回路。 - 【請求項６】 ゲート電位およびソース電位がそれぞれ
前記第４のＮチャネル電界効果トランジスタのゲート電
位および前記第２の電源電位であり、かつ、 前記第４のＮチャネル電界効果トランジスタと共通のド
レインを有する第６のＰチャネル電界効果トランジスタ
をさらに備えることを特徴とする請求項２または５に記
載のレベルコンバータ回路。
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