CN1441965A - 碳化硅金属半导体场效应晶体管和制造碳化硅金属半导体场效应晶体管的方法 - Google Patents

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Abstract

本发明公开了利用基本上无深能级掺杂物的半绝缘SiC衬底的SiC MESFET。半绝缘衬底的利用可以减少MESFETs中的背栅效应。还提供了具有两个凹槽的栅极结构的SiC MESFETs。还提供了具有选择掺杂的p型缓冲层的MESFETs。这种缓冲层的利用可以在具有常规的p型缓冲层的SiC MESFETs之上降低到其三分之一的输出电导并产生3db的功率增益。还可以提供到p型缓冲层的地接触，p型缓冲层可以由两种p型层形成，其具有在衬底上形成的较高掺杂物浓度的层。根据本发明的实施例SiC MESFETs还可以利用铬作为肖特基栅极材料。此外，可以采用氧化物－氮化物－氧化物(ONO)钝化层以减少SiC MESFETs中的表面效应。同样，可以直接在n型沟道层上形成源和漏欧姆接触，因此，不需要制造n+区域，有关这种制造的步骤可以从制造工艺中去除。还公开了制造这种SiC MESFETs和用于SiC FETs的栅极结构以及钝化层的方法。

Description

碳化硅金属半导体场效应晶体管和 制造碳化硅金属半导体场效应晶体管的方法
                        发明领域
本发明涉及微电子器件，更具体地涉及在碳化硅中形成的金属半导体场效应晶体管(MESFETs)。
                        发明背景
最近几年中，当电子电路在高频例如射频(500MHz)、S-波段(3GHz)和X-波段(10GHz)工作时，需要大功率处理能力(＞20瓦)的电子电路变得更加普遍。因为在大功率上的提高，所以高频电路已经相应地增加了所需的能够在射频或更高频率下可靠地工作并仍然够处理较大功率负载的晶体管。以前，已经采用双极晶体管和功率金属-氧化物半导体场效应晶体管(MOSFETs)用于大功率应用，但是在更高的工作频率下这种器件的功率处理能力会受到限制。通常采用结型场效应晶体管(JFETs)用于高频应用，但是以前已知的JFETs的功率处理能力同样受到限制。
最近，已经开发了金属-半导体场效应晶体管(MESFETs)用于高频应用。因为只有多数载流子承载电流，所以就可以优选MESFET结构用于高频应用。因为降低的栅极电容允许栅极输入的更快的开关时间，所以与电流的MOSFET设计相比可以优选MESFET设计。因此，尽管所有的场效应晶体管采用只有多数载流子承载电流，MESFET的肖特基栅极结构可以制造更加满足高频应用需要的MESFET。
除结构类型之外，也许更主要地，是形成晶体管的半导体材料的特性同样影响工作参数。影响晶体管的工作参数的特性的电子迁移率、饱和电子漂移速度、电击穿电场和热导率最影响晶体管的高频和大功率特性。
电子迁移率是在电场下电子如何快速地加速到它的饱和速度的测量。在过去，因为当施加电场时较小的电场就出现更大的电流，结果出现更快的响应时间，所以优选具有高电子迁移率的半导体材料。饱和电子漂移速度是电子在半导体材料中可以获得的最大速度。因为较高的速度转变为从源极到漏极的较短的时间，所以优选具有较高的饱和电子漂移速度的材料用于高频应用。
电击穿电场是肖特基结的击穿以及通过器件的栅极的电流突然增加时的电场强度。因为对于给定的材料尺寸通常可以承受较大的电场，所以优选高的电击穿电场材料用于大功率、高频晶体管。因为由较大的电场比较小的电场可以更快地加速电子，所以较大的电场就允许较快的瞬变过程。
热导率是半导体材料分散热的能力。在典型的操作中，所有的晶体管都产生热。而大功率和高频晶体管通常比小信号晶体管产生更大量的热。当半导体材料的温度增加时，结的漏电流通常增加，并且由于随着温度的增加、载流子迁移率降低，所以通过场效应晶体管的电流通常降低。因此，如果从半导体散热，材料将保持较低的温度并能够以较低的漏电流承载较大的电流。
在过去，由于III-V族化合物的高电子迁移率，已经制造出了n型III-V族化合物例如砷化镓(GaAs)的最高频率的MESFETs。虽然提供的这些器件提高了工作频率并适当地提高了功率处理能力，但是这些材料的相对低的击穿电压和较低的热导率就限制了它们在大功率的应用。
许多年以来就已经知道碳化硅(SiC)具有优良的物理特性和电特性，其理论上允许制造电子器件，该电子器件比由硅(Si)或GaAs制造的电子器件能够在较高温度、较大功率和较高频率下工作。大约4×106V/cm的高击穿电场、大约2.0×107cm/sec的高的饱和电子漂移速度和大约4.9W/cm-°K的高热导率表明SiC适合于高频、大功率的应用。然而，制造的困难限制了SiC用于大功率和高频的应用。
最近，已经在硅衬底上制造了具有碳化硅沟道层的MEFETs(见Suzuki等人的U.S.Pat.Nos.4,762,806和Kondoh等人的4,757,028)。由于MESFET的半导体层是外延层，在每个外延层上生长的层会影响器件的特性。因此，在Si衬底上生长的SiC外延层通常具有不同于在不同衬底上生长SiC外延层的电特性和热特性。尽管在U.S.Pat.Nos.4,762,806和4,757,028中描述的Si衬底器件的SiC可具有改善了的热特性，但是Si衬底的应用通常限制了这种器件的散热能力。因此，在Si上生长SiC通常导致外延层中的缺陷，当器件工作时该缺陷导致大的漏电流。
采用SiC衬底已经开发了其它的MESFETs。于1990年6月19日提交并且现在已放弃的美国专利申请号No.07/540,488，在此整个引用并参考，其说明书描述具有在SiC衬底上生长的SiC外延层的SiCMESFET。由于在SiC衬底上生长的外延层的改善的晶体质量，所以这些器件显示优于已有的器件的改善的热特性。然而，为了获得大功率和高频，它必须克服SiC的较低的电子迁移率的限制。
相似地，共同发明人Palmour拥有的共同转让的美国专利No.5,270,554一般性地描述了一种具有形成在SiC的n+区的源和漏接触和在衬底及在其中形成沟道的n型层之间的任选轻掺杂的外延层的SiC MESFET。Sriram等人的美国专利No.5,925,895同样描述了一种SiC MESFET和被描述为克服会降低MESFET高频工作性能的“表面效应”的一种结构。Sriram等人还描述了一种采用n+源和漏接触区以及p型缓冲层的SiC MESFETs。然而，尽管这些专利中进行了性能的报道，在SiC MESFETs中可以进行进一步的改进。
                       发明的概要
本发明的实施例可提供在SiC半绝缘衬底上形成的SiCMESFETs，在此SiC衬底基本上没有深能级的掺杂物。在这种半绝缘衬底上形成SiC MESFETs可以通过减少背栅效应改善性能，背栅效应可由于衬底中存在深能级的掺杂物引起。根据本发明的实施例在MESFETs的形成中可以采用具有这种半绝缘SiC衬底的p型SiC、n型SiC或未掺杂SiC的缓冲层。
除了本发明的实施例之外，可以采用两个凹槽的栅结构，在n型SiC沟道层上形成n型SiC盖帽(cap)层。在盖帽层中形成一个凹槽，通过在盖帽层中的凹槽中形成第二个凹槽在n型沟道层中形成第二凹槽。然后可以在第二凹槽中形成肖特基栅接触。
借助采用选择性掺杂的p型缓冲层的SiC MESFETs提供本发明的另一个实施例，此处p型缓冲层具有从大约1×1016到大约1×1017cm-3的载流子浓度，更优选从大约3到大约5×1016cm-3的载流子浓度。这种缓冲层的采用不希望地发现比具有传统的p型缓冲层的SiC MESFETs将输出电导减小到三分之一并产生了3db增量的功率增益。
根据本发明的实施例的SiC MESFETs还可以采用铬作为肖特基栅极材料。此外，可以采用氧化物-氮化物-氧化物(ONO)钝化层以便减少SiC MESFETs的表面效应。同样，可以直接在n型沟道层上形成源和漏的欧姆接触，因此，就不需要制造n+区并且可以从制造工艺中取消与此有关的制造步骤。
另外，如果采用p型缓冲层，接触就可以形成到p型缓冲层以便允许p型缓冲层接地。可以在p型缓冲层中形成的p+阱区上形成接触。任选地，可以通过两个p型层形成p型缓冲层，此处在衬底上形成的第一层具有比在该第一p型层上形成的第二层具有更高的掺杂水平。
本发明的具体实施例可提供一种大功率、高频的金属-半导体场效应晶体管，该金属-半导体场效应晶体管具有体单晶碳化硅衬底和在衬底上的n型导电性的碳化硅的n型外延层。在衬底和n型外延层之间提供选择掺杂的p型导电性的碳化硅的p型外延层。晶体管还可以包括用于确定源和漏的欧姆接触以及肖特基金属接触。
在本发明的其它实施例中，提供大功率、高频的金属-半导体场效应晶体管，该金属-半导体场效应晶体管具有在碳化硅衬底上的n型导电性的碳化硅的n型层和在衬底和n型层之间的p型导电性的碳化硅的p型层。在n型层的部分上提供欧姆接触并隔离开分别确定源和漏。在欧姆接触之间即由此在源和漏之间的n型层的部分还提供铬的区域，以致当偏压提供到肖特基金属接触时提供用于在源和漏之间的n型层中形成有源沟道的肖特基金属接触。
在本发明的另一个的实施例中，在欧姆接触和肖特基金属接触上形成覆盖层(overlayer)。优选地，形成镍的欧姆接触，覆盖层包括钛、铂和金的层。
此外，根据本发明的晶体管的层可以形成具有从n型层向下延伸进入p型层的侧壁的台阶(mesa)，该台阶确定晶体管的周边。台阶的侧壁可以任选地向下延伸进入衬底。还可以在台阶的侧壁上提供钝化层并暴露部分p型外延层。优选地，钝化层为ONO钝化层。
在本发明的又一个实施例中，在n型外延层的有源沟道区部分中使肖特基金属接触凹进。肖特基金属接触还可以是蘑菇状栅接触。肖特基金属接触还可以包括具有铂和金层的覆盖层。
在与n型层相对的衬底上还可以形成金属化。优选地，金属化包括覆盖有AuGe共晶合金的覆盖层的钛、铂和金的层。
衬底还可以是半绝缘碳化硅。虽然在具体地实施例中优选采用基本上没有深能级的掺杂物的半绝缘衬底，在其它实施例中半绝缘碳化硅衬底可以是具有其中结合有深能级的掺杂物的碳化硅。深能级的掺杂物可以是钒。优选地，半绝缘衬底具有大于大约10,000Ω-cm的电阻。
在本发明的另一个实施例中，可以在n+碳化硅的区域上形成欧姆接触，该n+碳化硅通过离子注入在n型外延层中形成或者可选择地直接在n型外延层上形成。
本发明的一些方面还提供制造金属-半导体场效应晶体管的方法，方法通过在单晶碳化硅衬底上形成选择掺杂p型导电性的碳化硅的p型外延层，其中p型导电性的碳化硅具有从大约1×1016到大约1×1017cm-3的载流子浓度，然后在p型外延层上形成n型导电性的碳化硅的n型外延层，然后在分别确定源和漏的n型外延层上形成欧姆接触，并在欧姆接触之间由此在源和漏之间的n型外延层上形成肖特基金属接触实现。可以腐蚀n型外延层和p型外延层以便形成台阶。此外在优选实施例中，腐蚀n型外延层和p型外延层以便形成台阶并在暴露的台阶表面上形成ONO钝化层之后形成欧姆接触和肖特基栅接触。
在本发明的具体的实施例中，通过在H2环境中高温退火衬底、p型外延层和n型外延层的暴露部分，然后在衬底、p型外延层和n型外延层的暴露部分形成SiO2层，形成ONO钝化层。然后SiO2层被氩退火并被氧化。然后在氧化的SiO2层上淀积Si3N4层并氧化以提供ONO结构。
在本发明的具体的实施例中，在温度高于900℃下进行从大约15分钟到大约2小时的高温退火。此外，可以在大约1200℃的温度下进行大约1小时的氩气退火。
SiO2层还可被形成为大约50到大约500厚度。优选地，在大约1200℃的温度下通过干法氧化工艺形成SiO2层。同样，SiO2层优选在大约950℃的温度、湿环境下氧化大约180分钟。
Si3N4层可被淀积为大约200到大约2000的厚度。优选地，通过化学气相淀积例如PECVD或LPCVD淀积Si3N4层。Si3N4层还优选在大约950℃的温度、湿环境下氧化大约180分钟。可以氧化Si3N4层以提供具有大约20到大约200厚度的氧化层。
在本发明的其它实施例中，在n型外延层中形成栅极凹槽，并在栅极凹槽中形成肖特基栅接触。优选地，通过腐蚀穿过ONO钝化层并进入n型外延层形成栅极凹槽，以提供n型外延层中的栅极凹槽和利用ONO钝化层作为掩模在栅极凹槽中形成的肖特基栅接触。此外，在腐蚀穿过ONO钝化层的步骤后可以图形化ONO钝化层，以致在ONO钝化层的开口的侧壁中提供一个用于栅极凹槽的凸缘(ledge)。然后可以在栅极凹槽中和在侧壁和ONO钝化层的凸缘上形成蘑菇状的栅极结构。可以通过电子回旋加速器谐振源或感应耦合等离子体腐蚀进行ONO钝化层的腐蚀。
在本发明的又一个实施例中，在n型外延层中注入n+阱区，以提供源区和漏区以及在n+阱区上形成的欧姆接触。
在本发明的又一方面中，衬底被减薄并在与p型外延层相对的衬底上形成金属化层。可以通过在相对于p型外延层的衬底上形成钛层，然后在钛层上形成铂层；然后在铂层上形成金层，形成金属化层。还可以在金层上形成AuGe的共晶合金层。
在本发明的另一个方面，提供制造用于碳化硅场效应晶体管的栅极结构的方法，包括以下步骤，在台阶终端的碳化硅场效应晶体管的暴露的表面上形成ONO钝化层，在ONO钝化层中形成栅极窗口，在台阶终端的碳化硅晶体管的沟道层中形成栅极凹槽，在沟道层中的栅极凹槽中形成栅极接触。优选采用上述方法形成ONO钝化层。此外，还可以采用上述方法形成蘑菇状的栅极结构。
在本发明的又一个实施例中，提供制造碳化硅半导体器件的钝化层的方法，包括以下步骤，在碳化硅半导体器件上形成氧化层，然后在NO环境中退火氧化层。可以热生长或淀积氧化层。此外可以在NO环境中退火后在氧化的SiO2层上淀积Si3N4层，然后氧化Si3N4层。
在具体的实施例中，通过在H2环境中高温退火衬底、p型外延层和n型外延层的暴露部分，然后在衬底、p型外延层和n型外延层的暴露部分上形成SiO2层，氩气退火SiO2层并氧化SiO2层，形成氧化层。
在本发明的又一个实施例中，可以制造双凹槽栅极MESFET，通过以下步骤，在碳化硅衬底上形成n型导电性的碳化硅的n型外延层，在分别确定源和漏的n型外延层上形成欧姆接触，在n型外延层上形成n型碳化硅的盖帽层，在盖帽层中形成第一凹槽，在n型外延层中形成第二凹槽，其中在n型外延层中的凹槽位于盖帽层中的第一凹槽之内，在欧姆接触之间并由此在源和漏之间的n型外延层上形成肖特基金属接触，以便当偏压施加到肖特基金属接触时在源和漏之间的n型外延层中形成有源沟道，其中肖特基金属接触位于n型外延层中的凹槽之内。
在具体的实施例中，通过在单一生长步骤中外延生长n型外延层和盖帽层提供n型外延层和盖帽层的形成。此外，在又一个实施例中，在单一生长步骤中可以改变n型掺杂物浓度以生长盖帽层。
在本发明附加的又一个实施例中，可以通过图形化盖帽层以形成第一凹槽在盖帽层中形成第一凹槽。此外，还可以形成具有延伸穿过盖帽层和p型外延层的侧壁的台阶。在该实施例中，可以图形化盖帽层以形成第一凹槽，随后在台阶和第一凹槽的暴露表面上形成ONO钝化层，在ONO钝化层中形成栅极窗口，其中栅极窗口位于第一凹槽之内，在n型外延层中形成第二凹槽并在第二凹槽中形成栅极接触。
在又一个实施例中，可以通过形成基本上没有深能级掺杂物的半绝缘的SiC衬底形成衬底。同样，可以在衬底和n型外延层之间形成缓冲层。缓冲层可以是未掺杂的SiC、n型SiC或p型SiC。在具体的实施例中，如果缓冲层是p型SiC，p型外延层可以通过在衬底上形成第一p型外延层和在第一p型外延层上形成第二p型外延层形成，其中第二p型外延层具有比第一p型外延层低的掺杂物浓度。
在又一个实施例中，欧姆接触形成到p型外延层。此外，可以在p型外延层中注入p型掺杂物以提供具有比p型外延层更高的载流子浓度的p型导电性的碳化硅区域，在注入区域上形成欧姆接触。可以通过腐蚀接地窗口穿过盖帽层和相邻MESFET的源区的区域中的n型外延层并在接地窗口中形成欧姆接触而形成欧姆接触。
考虑到下面结合附图进行的本发明的详细描述，本发明的优点和特征和实现本发明的优点和特征的方式将变得更加明显，该附图说明优选和示范性实施例，其中：
                      附图的描述
图1是本发明的具有直接在漂移层上形成的源区和漏区的一实施例的剖面图；
图2是本发明的具有在n型外延层中形成的选择掺杂隔离层和n+区域的第二实施例的剖面图；
图3A是本发明的具有凹槽的蘑菇状栅极结构的第三实施例的剖面图；
图3B是本发明的具有双凹槽栅极结构的第四实施例的剖面图；
图4是根据本发明优选实施例的钝化层结构的剖面图；
图5是根据本发明实施例的金属化结构的剖面图；
图6A至6I说明根据本发明的不同实施例的制造MESFETs的工艺步骤；
图7是具有掺杂了受主掺杂物密度(NA)＜5×1015cm-3的p型外延层的1-mmSiC MESFET的一族DC曲线的曲线记录图；
图8是具有掺杂了NA＝9×1016cm-3的p型外延层的1-mmSiC MESFET的一族DC曲线的曲线记录图；
图9是本发明的具有到达缓冲层的地接触的一个实施例的剖面图；
图10说明由二维Monte-Carlo模拟确定的SiC MESFET中的电子分布；
图11说明在SiC MESFET中作为RF驱动函数的漏电流；
图12说明在脉冲工作下MESFET的漏电流，此处偏压包线比RF信号的包线更长；
图13说明在掺杂钒的半绝缘衬底上制造的0.25-mm SiC MESFET的晶片上的功率测量，示出在3.5GHz下5.6W/mm的功率密度；以及
图14说明在未掺杂钒的半绝缘衬底上制造的0.25-mm SiC MESFET的晶片上的功率测量，示出在3.5GHz下5.2W/mm的功率密度。
                        详细描述
现在将参照附图描述本发明，附图说明本发明的不同实施例。在附图的说明中，各层或各区域的尺寸为了说明的目的被放大，因此，提供层或区域的尺寸以说明通用的结构或本发明。此外，参照将在衬底或其它层上形成的层描述本发明的不同方面。本领域普通技术人员应当懂得，参照将在其它层或衬底上形成的层预期可以***附加层。在此描述参照将在另一层或衬底上没有***层的层作为在层或衬底上“直接”形成的层。整篇中相同数字系指相同的元件。
图1说明本发明的MESFET的第一实施例。在p型导电性或n型导电性或半绝缘的体单晶碳化硅衬底10上生长p型导电性的第一外延层12。碳化硅12的第一外延层被淀积在衬底10和n型外延层14之间。与第一外延层12的衬底相对一侧上形成可任选的金属化层32。优选形成金属化层32将参考图5在下面进行描述。
第一外延层12可以是p型导电性的碳化硅外延层、未掺杂的碳化硅外延层或非常低掺杂的n型导电性的碳化硅外延层。如果采用低掺杂的碳化硅外延层，那么就优选第一外延层12的掺杂浓度低于大约5×1015cm-3。如果采用未掺杂或n型第一外延层12，衬底10优选为半绝缘碳化硅衬底。如果采用未掺杂或n型第一外延层12，在没有对晶体管产生任何显著电影响的缓冲层的情况下可以形成高质量的沟道层。
直接在第二外延层14上形成并分开隔离的欧姆接触20和22以提供源区接触20和漏区接触22。直接在源区接触20和漏区接触22之间的第二外延层14上形成肖特基栅极接触24。如描述的一样，在源区接触和漏区接触20和22以及肖特基栅极接触24上形成可任意选择的金属覆盖层26、28和30。直接在第二外延层14上形成欧姆接触20和22中，优选这些欧姆接触20和22由镍形成并在大约1050℃下退火大约2分钟。然而，还可以采用大约800到大约1150℃的温度和大约30秒到大约10分钟的时间。已经发现，直接在n型外延层14上形成的Ni接触可以提供低于1×10-6Ω-cm2的接触电阻。这种低电阻是使用高温退火的结果。通过直接在外延层14上形成接触20和22，可以避免所需的注入步骤。此外，可以降低由注入和离子的活化以形成传统SiCMESFETs的n+区域引起的表面粗糙。正如在此采用的一样，“n+”或“p+”指比出现相邻或相同的其它区域或其它外延层或衬底的由较高掺杂物浓度确定的区域。
如图1中所示的和随后图2和3中示出的晶体管结构，优选形成一个台阶，其确定器件的周边。在没有p型外延层的器件中，衬底和n型外延层形成一个具有侧壁的台阶，其确定了晶体管的周边。台阶的侧壁越过器件的n型导电性层向下延伸。优选地，台阶形成为延伸进入器件的衬底。台阶优选越过器件的耗尽区延伸以至限制器件中的电流流到台阶并减少器件的电容。如果器件的耗尽区延伸低于台阶的水平，那么耗尽区就可以扩展到台阶以外的区域从而导致较大的电容。优选通过反应离子蚀刻上述器件形成台阶，然而，还可以采用对于本领域普通技术人员公知的方法形成台阶。此外，如果不采用台阶，可以采用其它方法隔离器件，例如质子轰击、用补偿原子的反掺杂(counterdoping)或本领域普通技术人员公知的其它方法。
图2说明根据本发明的MESFET的第二实施例。正如图2中所见，在衬底10上形成选择掺杂的p型外延层12′。在选择掺杂的第一p型外延层12′上形成第二n型外延层14，在n型外延层14上形成源区和漏区接触20和22以及肖特基金属接触24。图2中还说明了在器件的源区和漏区中任意选择形成的n+区域16和18。如果形成n+区域16和18，就优选通过优选磷(P)的离子注入形成这些区域，尽管也可以采用氮(N)，随后进行高温退火。适宜的退火温度可以是从大约1100到大约1600℃。
换句话说，如上面所述可以去除n+区域16和18，以提供图1中说明的具有源区、漏区和栅极结构的器件。在这种情况下，优选形成欧姆接触20和22，如参照图1的以上描述。正如所描述的一样，在源区和漏区接触20和22以及肖特基栅极接触24上形成可任意选择的金属覆盖层26、28和30。还描述了在衬底10上形成的金属化层32。金属化层32优选采用下面参照图5的描述形成。
图3A说明本发明的MESFET的第三实施例，此处肖特基接触40凹陷在有源沟道层中。图3A还说明了本发明的一个实施例，此处肖特基接触40是蘑菇状栅极接触。在p型导电性或n型导电性或半绝缘的单晶体碳化硅衬底10上生长p型导电性的第一外延层13。第一p型外延层13可以是如图1中所示的轻掺杂p型层12或如图2中所示的选择掺杂的p+层12′。在第一外延层13上生长n型导电性的第二外延层14。图3A中还说明了在器件的源区和漏区中形成的可任意选择的n+区域16和18，该n+区域16和18还可以参照图2的描述形成。如上述参照图2所述和图1中说明一样，可以去除n+区域16和18。在阱16和18上形成欧姆接触20和22以产生源区接触和漏区接触。去除第二外延层14的部分以便提供在源区和漏区之间的凹陷的断面。在源区和漏区接触之间的第二外廷层14的凹陷部分中形成肖特基栅极接触40。
肖特基栅极接触40是蘑菇状结构。在此采用的蘑菇状栅极是一种栅极结构，当距第二外延层14的距离增加时其至少部分增加剖面面积。优选地，栅极结构相对于n型层14中的凹槽自对准。此外，优选通过干法腐蚀形成凹槽，更具体地通过电子回旋加速器谐振源(ECR)或感应耦合等离子体(ICP)腐蚀形成凹槽。以这种方式形成自对准凹槽用于形成栅极，可以导致对外延层和任何绝缘层的低的损伤以及提供高的击穿特性。
形成凹槽栅极的另一个方法是在具有双凹槽工艺的两个步骤中进行腐蚀，如图3B中说明。正如在图3B中所见，在双凹槽中穿过盖帽层15并进入第二外延层14形成肖特基栅极接触40。可以首先腐蚀穿通盖帽层15，然后实施第二腐蚀以便腐蚀进入第二外延层14。实施第一腐蚀穿通盖帽层15，该盖帽层15掺杂有n型外延层14中的相同水平或者它可以是非常轻的n型掺杂，盖帽层15的优选的掺杂范围是ND＝约1×1015cm-3到约5×1017cm-3，该盖帽层的优选的厚度为从大约50nm到大约300nm。第一腐蚀的深度可以是从盖帽层15开始直至穿通盖帽层15，或者它可以是部分地穿通盖帽层15。第二腐蚀进入第二外延层14的优选的深度是从大约为20nm到大约120nm。第二外延层14的外延生长工艺的部分可以形成盖帽层15，然而，可以改变掺杂浓度以提供盖帽层15的优选的掺杂范围。因此，盖帽层15可以是隔离层或可以是第二外延层14的部分。
两步腐蚀步骤可以比单一凹槽工艺具有许多优点。一个优点是可以在晶片上的任何金属化之前实施第一腐蚀，允许在腐蚀后热氧化生长。热氧化步骤去除通过腐蚀工艺已经损伤的SiC，还可以使由腐蚀在表面上产生的粗糙面平坦化。这可以使先于栅极金属化立即实施的第二腐蚀更浅，并使通常不能去除的亚-表面损伤和表面粗糙最小化。双凹槽工艺的另一个优点是较浅的第二腐蚀降低了栅极接触到腐蚀侧壁的数量。这使可能损伤的材料的接触面积最小化，减少接触面积还可以降低栅极电容，因此，提高晶体管的频率响应。
正如说明的一样，可以任选由接触有源沟道层的铬(Cr)的第一栅极层42、铂(Pt)的势垒层44和金46或其它高导电金属的第三层形成肖特基蘑菇状的栅极接触40。优选地，通过蒸发淀积形成铬层42。
作为进一步的说明，在源区接触和漏区上形成可任意选择的金属覆盖层26和28。优选地，金属覆盖层26和28由用于粘接镍接触的钛(Ti)、作为势垒层的铂(Pt)和作为高导电金属的金(Au)形成。
可以从外延层13的衬底10的相对一侧上形成可任意选择的金属化层32以提供在衬底10上的导电平面。优选采用下面参照图5的描述形成金属化层。
图4说明图1至3的钝化层60的优选实施例。可以形成这种钝化层，如在美国专利No.5972801中的描述，在此结合参考其公开如同在此整个地阐明一样。优先形成接触20、22、24和40，用氧化物-氮化物-氧化物(ONO)钝化层60优选钝化器件的上表面。如图4中所见，结构的上表面，通过生长SiO2的热氧化层60A、随后通过采用PECVD或LPCVD淀积Si3N4层60B、随后通过热生长SiO260C的最后层而被钝化。在生长SiO2层之前，在高温、H2环境下退火晶片。可以采用大于约900℃的温度退火约15分钟到约2小时，然而，优选约1100℃的温度、约30分钟。主要地由于减少了来自表面的俘获，ONO钝化层能够使器件具有较好的功率密度。ONO具有较低的近导带的界面陷阱密度(Dit)。
优选地，经过干法氧化工艺在约1200℃下通过首先形成约200的SiO2层60A形成钝化层60。然后第一层60A在约1200℃下氩气退火约1小时。随后在湿环境中在950℃下氧化约180分钟。然后通过PECVD或LPCVD淀积约500厚度的Si3N4的层60B。然后在湿环境中在约950℃下实施约180分钟的最后氧化，以提供第三氧化物层60C。当优选这些制造技术条件时，还可以采用其它适合的条件和技术条件。例如，第一层60A可以具有约50到约500的厚度，第二层60B可以具有约200到约2000的厚度，第三层60C可以具有约20到200的厚度。类似地，可以改变工艺条件以提供上述的厚度。通过自对准凹槽栅极和ONO表面钝化的结合，可以提高RF功率密度，并可以大大降低当驱动电平改变时在RF性能中的漂移量。
在本发明的又一个实施例中，钝化层60可以热生长或淀积氧化物。无论如何，优选在NO环境中在约1000℃到大约1300℃下退火约30到约300分钟。这种退火可以降低近导带的界面陷阱密度，因此，提高了器件的高频性能。在本发明具体的优选实施例中，如上述参照图4制造钝化层60以提供ONO层。然而，优选地，在淀积Si3N4的层60B之前，热氧化层60A在NO环境中在约1000℃到约1300℃下退火约30到约300分钟。
图5说明图1至3的金属化层32的优选实施例。如图5中所见，在衬底10的背面平面上淀积金属化层32。首先形成金属化层，优选通过机械减薄工艺例如研磨或抛光将晶片减薄到约100μm或更薄，并可能如50μm或25μm的厚度一样薄。金属化层可以包括由AuGe的共晶合金的覆盖层52覆盖的TiPtAu层50。这种金属化层32的使用能够提高器件封装，该封装允许更容易地将器件粘接到电路板。此外，通过在金属化之前减薄晶片，可以提高器件的热性能。
在上面描述的每一种实施例中，衬底可以由选自6H、4H、15R或3C碳化硅的组中的碳化硅形成，外延层可以由选自6H、4H、15R或3C碳化硅的组中的碳化硅形成。衬底10可以由单晶体碳化硅形成，并可以是半绝缘或p型导电性或n型导电性之一。第一外延层12、12′和13可以由6H、4H、15R或3C多种类型的p型导电性碳化硅形成。如果选择掺杂第一外延层12′，载流子浓度为约1×1016到约1×1017cm-3适合于第一外延层，然而，优选约3-5×1016cm-3的载流子浓度。适合的掺杂物包括铝、硼和镓。优选选择掺杂第一外延层12′以提供约大于1×1012cm-2的总电荷密度。优选地，第一外延层12′具有约0.5μm到约2μm的厚度。如上面描述，第一外延层12还可以不掺杂或轻掺杂的n型碳化硅。
第二外延层14可以由6H、4H、15R或3C多种类型的n型导电性的碳化硅形成。n型外延层的N型载流子浓度为约2×1016到约2×1018cm-3是适合的。适合的掺杂物包括氮和磷，然而，优选氮。对于上面描述的晶体管的可任意选择n+区域，约5×1017的载流子浓度是适合的，但是优选约2×1018或更高的载流子浓度。欧姆接触20和22优选由镍或其它适合的金属形成。肖特基栅极接触24可以由铬、铂或硅化铂、镍、或TiWN形成，然而可以采用本领域技术人员公知的能获得肖特基效应的其它金属例如金。然而，优选地，肖特基栅极结构24具有描述的与蘑菇状栅极40相关的三层结构。因为这种结构具有高的铬(Cr)粘接性，所以具有优点。上述器件可任选具有在一个或多个欧姆接触和栅极接触上的覆盖层，但上述的覆盖层26、28和30还可以是金、银、铝、铂和铜。还可以采用其它适合的高导电金属用作覆盖层。
在栅极接触下的n型导电性的区域厚度确定了器件的沟道区的剖面高度，厚度选择基于器件所需的夹断电压和载流子浓度。已知第二外延层的载流子浓度，采用本领域技术人员公知的方法可以容易地计算出用于已知夹断电压的层的深度。因此，选择厚度和n型外延层的载流子浓度以提供大于-3伏并优选大于-5伏的夹断电压是所希望的。夹断电压还可以是约-3伏到-20伏之间，但优选在约-5伏到-15伏之间。至于采用n型衬底的器件，上述器件的埋置p型导电性层的厚度应当足够厚以在p型导电性层耗尽之前发生栅极结的击穿。至于采用p型衬底的器件，上述器件的埋置p型导电性层和衬底的厚度应当足够厚以在p型导电性层和衬底耗尽之前发生栅极结的击穿。
上面的说明书描述了本发明的优选实施例，然而，可以任选取消上面描述的第一外延层，并由此形成具有n型导电性SiC的单一外延层的晶体管，该SiC形成在或半绝缘衬底或p型衬底上。在形成单一外延层器件中，器件的衬底优选采用具有描述的用于p型埋置层的载流子浓度的p型导电性的碳化硅衬底或半绝缘衬底。
在选择MESFET的尺寸中，栅极宽度被定义为垂直于电流流动方向的栅极的尺寸。如图1至3B的剖面图中所示，栅极宽度进入面页(page)并从页面出来。栅极的长度是平行于电流流动方向的栅极尺寸。如在图1至3B的剖面图中所见，栅极长度是与第二外延层14接触的栅极24的尺寸。第三个重要的尺寸是源区到栅极的距离，该距离示出在图1至3的剖面图中，即从源区接触20或n+区域16(如果存在)到栅极接触24的距离。
为了使低电子迁移率效应最小，源区到栅极的距离应当尽可能地小，没有允许的大的源区到栅极的漏电流。在本发明的实施例中，从源区到肖特基栅极接触的距离足够大以防止当偏压提供到栅极时任何大的漏电流从源区到栅极的流动，同时该距离足够小以使碳化硅的低电子迁移率作用最小。这典型地意味着栅极接触应当靠近源区接触而不与源区接触或n+区(如果存在)接触。尽可能靠近源区设置的栅极可以使加速电子的晶体管的区域中的电场强度最大，由此降低SiC的低电子迁移率效应。典型地，大约1μm或更小的从源区到肖特基接触的距离是需要的。器件的栅极到漏区距离应当足够大以维持器件的栅极到漏区耗尽扩展。这些距离典型地约为0.5μm到约5μm。
为了使低电子迁移率作用进一步最小，栅极接触的长度应当尽可能地小。典型地，需要肖特基栅极长度小于约1.0μm。通过使栅极长度最小，就增加了在栅极下面的电场强度。因为在较小的面积上施以相同的电压，所以导致电场强度的增加。电场强度的这种增加提高了栅极区域中的电子的加速，由此降低了SiC的低电子迁移率的作用。因此，就需要使栅极长度最小并由此使在栅极下面的电场强度最大。
如果选择掺杂第一外延层12′，然后还可以用深能级的掺杂物例如钒掺杂衬底10以产生半绝缘衬底。当采用传统技术用于形成本发明的具体实施例的半绝缘碳化硅时，优选如下面的描述，制造没有深能级掺杂物的半绝缘衬底。
图6A至6I说明根据本发明的不同实施例的制造FETs中采用的工艺步骤。如在图6A中所见，如上面描述，在SiC衬底10上形成p型外延层13。优选地，衬底10是半绝缘SiC衬底，选择掺杂p型外延层13使载流子浓度为约1×1016到约1×1017cm-3并最好为约3×1016到约5×1016cm-3。
优选地，衬底10是没有故意掺杂深能级的掺杂物的半绝缘衬底，以致衬底的电阻率不受深能级掺杂物的支配。可以制造这种衬底，如共同转让的和共同未决的标题为“Semi-insulating Silicon CarbideWithout Vanadium Domination”的美国专利申请序号No.09/313,802中所描述，与所提出的一样在此参照其公开内容。可以通过提供碳化硅衬底生产这种足够高能级的点缺陷和足够地与p型和n型掺杂物能级相匹配的半绝缘衬底，以致碳化硅衬底的电阻率受点缺陷支配。这种支配通过提升源粉末(source powder)的温度制造碳化硅衬底来实现，该源粉末具有浓度小于约1×1016cm-3并优选小于约1×1014cm-3的重金属、过渡元素或其它深能级俘获元素。例如，可以采用约2360℃和2380℃之间的温度，籽晶的温度为约300℃至约低于500℃。因此，优选半绝缘衬底基本上是无重金属、过渡元素掺杂物或其它深能级俘获元素例如钒，以致衬底的电阻率不受这种重金属或过渡元素的支配。虽然优选半绝缘衬底无这种重金属、过渡元素掺杂物或其它深能级俘获元素，这些元素可以以可测量的量出现，同时如果这种材料的出现基本上不影响在此描述的MESFETs的电特性，那么仍然能够从本发明的教导获益。因此，正如在此采用，术语“基本上无深能级的掺杂物”是指基本上不影响根据本发明的实施例的MESFET的电特性的重金属、过渡元素或深能级俘获元素的浓度。例如，重金属、深能级俘获元素的过渡元素例如钒的浓度小于1×1017cm-3的衬底可被看作基本上没有深能级掺杂物。
如图6B中所见，在p型外延层13上形成n型外延层14，如上面的参照图1至3的描述。同样如图6B中所示，腐蚀衬底和外延层以便形成隔离台阶，并在台阶上形成ONO钝化层60，包括n型外延层14。优选地，参照图4如上面描述，形成ONO钝化层60。
如上所述，可以任选在n型外延层14上或作为n型外延层14一部分形成盖帽层15。因此，在这些可替换的实施例中，可以在形成ONO钝化层60之前形成盖帽层15。因此，可以在形成ONO钝化层60之前实施双凹槽的第一腐蚀。热氧化SiC盖帽层15和n型外延层14的任何暴露的部分，并湿法腐蚀去除氧化物，之后进行ONO钝化层的形成。可以按下面描述继续步骤用于本发明的单一凹槽实施例。
如图6C中所见，在ONO层60和n+阱16和18中形成开口，该n+阱16和18是在n型外延层14中注入并退火以活化该注入物形成。然后可以蒸发镍以淀积源区和漏区接触20和22并退火以形成欧姆接触。可以采用本领域技术人员公知的常规技术进行这种淀积和退火步骤。如上所述，图6C还说明了覆盖层26和28的形成。对于本领域技术人员应当理解，可以在形成肖特基栅极结构之前或之后形成覆盖层。事实上，如果采用上述的钛/铂/金结构，可以在与形成肖特基栅极结构的铂和金部分相同的工艺步骤中形成覆盖层的铂和金部分。因此，虽然说明覆盖层26和28在形成凹槽或栅极接触之前形成，本发明并不被解释为限制于这种工艺次序。
图6D说明MESFET的栅极结构凹槽的形成。可以腐蚀穿过ONO层60并腐蚀进入的n型外延层14以形成栅极结构的凹槽100。优选地，通过上述的腐蚀步骤形成凹槽100。随后，可以图形化ONO层通过提供凹槽侧壁的凸缘部分102以提供栅极结构的“T”型顶部。然后在凹槽中淀积铬层42，如上所述以及如图6E中的说明。然后通过淀积铂层44和金层46完成栅极结构，如图6F中的说明。
图6G说明在晶片上Si3N4层110的形成。图6G还说明衬底10可以如上所述被减薄以提供减薄的衬底10′。然后在减薄的衬底10′上形成金属化32，如图6I中所示。还可以穿通Si3N4层110形成接触孔，以允许在源区、漏区和栅极接触与金属化的互连层(未示出)之间接触。
通过下面的实例将进一步理解本发明和它的可能的优点。MESFETs形成步骤如下：外延层生长在半绝缘4H-SiC晶片上，该晶片具有0.5μm厚掺杂的p型缓冲层和掺杂的0.28μm厚的n型沟道层。通过磷的离子注入并在1300℃下退火1小时活化形成源区和漏区n+阱。然后腐蚀隔离台阶，如上所述随后进行ONO钝化。然后通过腐蚀掉n+阱的ONO形成欧姆接触，蒸发Ni并在1050℃下退火。用自对准凹槽腐蚀穿通ONO和进入沟道区500形成0.7μm的栅极。采用第二光刻步骤图形化T-顶部，然后蒸发250的Cr、500的Pt和7500的Au形成肖特基接触。在形成栅极之后，在350℃下通过PECVD淀积1000的Si3N4。
图8是如上所述的曲线描绘器的1-mmSiC MESFET的一组DC曲线图。从图8中可以看出，MESFET已经减少了输出电导并显示了200V偏压输出到漏区的优良的夹断。通过MESFETs的DC I-V特性检验最好地说明了在缓冲层中选择掺杂的优点，该MESFETs由掺杂有NA＜5×1015cm-3(图7)和NA＝9×1016cm-3(图8)的p型缓冲层制造。如图7中所示，以轻掺杂p-缓冲层的设计，需要额外6-8V的栅极偏压以便当漏极偏压增加时保持沟道电流夹断，并且输出电导(ΔID/ΔVD)是高的。通过将缓冲层中的掺杂提高到NA＝9×1016cm-3，获得较好的电流限制，如图8中所示。输出电导减少到原来的1/3，需要在Vds＝200V下夹断器件的栅极电压比在Vds＝10V所需的夹断电压只大2V。因此，可以提高MESFET的增益和效率。图8中所示的晶片上测量的MESFETs的I-V曲线与图7中所示从晶片测量MESFETs的I-V曲线相比在3.5GHz下具有3dB的功率增益的增加。
通过形成地接触29已经证实了根据本发明的实施例的MESFETs的DC特性的进一步提高，该地接触29到达沟道的源区一侧的高掺杂的p-缓冲层12′，如图9中所示。该地接触29可以消除具有没有完全耗尽的p-型缓冲层的潜在的缺陷之一，该p-型缓冲层空穴电荷可被建立并可被储存在该层中。通过提供空穴的地端通路可以防止空穴电荷这种不需要的建立。因为制造p型SiC的高质量的欧姆接触的困难，所以优选通过腐蚀掉n型沟道，用p型掺杂物例如Al注入缓冲层、并在约1550℃到约1750℃之间的温度活化注入的样品以在缓冲层12′中提供p+阱17′在缓冲层中形成p+接触阱。该p型接触29应当尽可能地靠近沟道，而不与n型源区欧姆接触20相干扰。为了减少制造步骤，用与n型欧姆接触的相同步骤形成p型欧姆接触29。还可以采用使到p型材料的欧姆接触电阻最小而设计的工艺在分开的步骤中形成。这种工艺的实例是淀积厚度范围约为500到约1500的Ni并用快速热退火在约为550℃到约900℃的温度范围内退火该接触。
通过在p型缓冲层中增加掺杂就能够减少p型缓冲层的串联电阻，但是这会带来在MESFET的频率响应和击穿电压方面的负面效果。获得重掺杂p型层的优点而不损害MESFET性能的方法是形成具有两层的p型缓冲层12′，如图9中所示。底层12″可以掺杂有NA大于约5×1018cm-3并具有约0.5到约2.0μm厚度以提供低电阻的区域，随后形成NA约5×1016cm-3到约5×1017cm-3、约0.75到约2.0μm厚度的层12，以降低FET的输出电导并仍然维持超过200V的漏极电压。通过在重掺杂的底层12″中形成注入p+阱17可以进一步提高p型欧姆接触的质量。
参照图9已经描述了本发明结合埋置p型层12′的接触的实施例，本领域技术人员应当理解，在此描述的具有p型外延层的任何其它实施例也可以提供p型接触。因此，本发明并不被解释为限制于图9中的实施例。
正如上面主要的描述，根据本发明的优选实施例的MESFETs采用半绝缘SiC衬底。形成半绝缘衬底的一种方法是有意地结合深能级的掺杂物进入到晶格以在相对于导带非常深的能级处钉扎费米能级。这些深能级的掺杂物作为在常规器件工作条件下注入到衬底的任何电子的俘获中心。这种俘获对微波MESFETs的性能有主要影响，因为与这些俘获相关的时间常数远低于操作器件的频率，因此俘获的电荷量随着时间的过去增加并改变晶体管的行为。
图10示出由二维Monte-Carlo模拟确定的SiC MESFET的剖面区域中的电荷分布。模型结构由半绝缘4H-SiC衬底、薄的p-缓冲层和掺杂有ND＝3×1017cm-3的0.25μm厚度的n型沟道区组成。因为在源区和漏区之间的高的电场，所以模拟显示在高的漏极偏压下存在被拉入衬底的有效的电荷量。在衬底中这种电荷被俘获，并且当在MESFET的有源区下的负电荷量增加时，沟道从背面一侧变为耗尽，就减少了晶体管中可流动的电流量。
这种背栅效应会以几种不同方式影响MESFETs的工作。首先因为由于沟道下的俘获电荷降低了在RF驱动下可得到的峰值电流，所以器件可利用的峰值RF功率典型地低于器件的DC特性的期望值。第二，因为由于相同的原因平均电流的峰值比减少，所以典型地该部分的效率就不与其应有的那样高。随着背栅电荷的堆积，这种俘获效应还可以改变在RF工作下的部分的偏压条件。图11说明已经观测到的这些偏压漂移中的一种。在理想的MESFET中，在RF驱动下漏电流单调增加，然后当RF驱动去除时漏电流返回静态值。在存在深能级陷阱的SiCMESFETs中，随着RF驱动增加，起初漏电流回落到静态值以下，由此降低器件的功率、线性和效率。另一个问题是当RF功率去除时漏电流彻底地回落到静态值以下并可用几分钟恢复到初始值。因为这是由深能级陷阱引起的，所以或通过加热器件或在其上进行光照就能降低恢复时间。
图12说明在脉冲模式下操作MESFETs时已经观测到的漏电流的另一个问题。在脉冲工作下，当没有RF信号出现时去除器件的偏压以使产生的热最小，然后仅仅在下一个RF脉冲开始前恢复器件。在具有高水平的深能级掺杂物的半绝缘SiC衬底上制造的MESFETs中，RF脉冲之前器件产生的电流是前一个脉冲中的RF驱动量的函数。这种存储效应意味器件中的某处存储有电荷。如图12中所见，波形(a)显示在低水平RF驱动下的漏电流，当RF脉冲开始时电流增加。波形(b)显示在高的RF驱动下相同的MESFET，RF包线之外的电流低于它在低的RF驱动下的电流，这是由于俘获电荷的背栅效应。施加的RF信号之外的电流与驱动电平无关的情况下，波形(c)显示理想的波形。通过根据本发明的实施例制造的MESFETs能够减少或消除这两种偏压漂移现象，该MESFETs在半绝缘晶片上具有或单一或双凹槽的凹槽栅极，该半绝缘晶片并不有意地掺杂钒，钒是常规习惯用于形成半绝缘SiC的主要深能级的掺杂物。
此外，通过与晶片上的功率测量比较，提高了器件的效率，如图13和图14中所示。图13和图14中说明的测量是在3.5GHz下在具有栅极长度0.7μm的0.25-mm的SiC MESFETs上获得的。在无钒衬底(图14)上制造的MESFET已经大大提高了功率、当维持可比的功率密度＞5W/mm时与在掺杂钒的衬底(图13)上制造的MESFET的35％的效率相比提高的63％的效率。效率的提高导致了能够以更低的静态漏电流对晶体管加偏压并仍可获得相同量的峰值功率。
在附图和说明书中，已经公开了本发明的典型的优选实施例，尽管采用了专门的术语，它们仅在一般性的理解和说明意义中采用并不用于限制的目的，在下面的权利要求书中提出的本发明的范围。

Claims (190)

1.一种金属-半导体场效应晶体管，包括：
半绝缘碳化硅衬底，其基本上无深能级掺杂物；
在衬底上的n型导电性碳化硅的n型外延层；
在n型外延层上的欧姆接触，其分别确定源区和漏区；以及
在n型外延层上的肖特基金属接触，其位于欧姆接触之间并由此在源区和漏区之间，以便当偏压施加到肖特基金属接触时在n型外延层中的源区和漏区之间形成有源沟道。
2.根据权利要求1的金属-半导体场效应晶体管，其中半绝缘衬底具有深能级掺杂物的能级，该能级低于支配衬底的电阻率的能级。
3.根据权利要求1的金属-半导体场效应晶体管，其中半绝缘碳化硅衬底具有小于约1×1016cm-3的重金属、过渡元素和深能级陷阱元素。
4.根据权利要求1的金属-半导体场效应晶体管，其中半绝缘碳化硅衬底具有小于约1×1014cm-3的重金属、过渡元素和深能级陷阱元素。
5.根据权利要求1的金属-半导体场效应晶体管，进一步包括：
在n型外延层上的n型碳化硅的盖帽层；
在盖帽层中的第一凹槽；
在n型外延层中的第二凹槽，其中在n型外延层中的该凹槽位于盖帽层中的第一凹槽之内；
在n型外延层上的肖特基金属接触，其位于欧姆接触之间并由此在源区和漏区之间以便当偏压施加到肖特基金属接触时在源区和漏区之间在n型外延层中形成有源沟道，其中肖特基金属接触位于n型外延层中的凹槽之内。
6.根据权利要求5的金属-半导体场效应晶体管，其中n型外延层和盖帽层具有基本上相同的载流子浓度。
7.根据权利要求5的晶体管，其中n型外延层中的凹槽延伸至约20nm到约120nm的深度。
8.根据权利要求5的晶体管，其中盖帽层具有掺杂物水平为约1×1015cm-3到约5×1017cm-3。
9.根据权利要求5的晶体管，其中盖帽层具有约50nm到约300nm的厚度。
10.根据权利要求1的晶体管，其中欧姆接触直接位于n型外延层上。
11.根据权利要求1的晶体管，进一步包括在n型外延层和欧姆接触之间的n+碳化硅区域。
12.根据权利要求1的晶体管，其中欧姆接触包括直接在n型外延层上的镍接触。
13.根据权利要求1的晶体管，进一步包括在欧姆接触和肖特基金属接触上的覆盖层。
14.根据权利要求13的晶体管，其中欧姆接触包括镍，以及其中覆盖层包括钛、铂和金的层。
15.根据权利要求1的晶体管，其中n型外延层形成具有侧壁的台阶，该台阶延伸穿过确定晶体管的周边的n型层。
16.根据权利要求15的晶体管，其中台阶进一步包括衬底和延伸进入衬底的台阶侧壁。
17.根据权利要求15的晶体管，进一步包括在台阶的侧壁和n型外延层的暴露部分上的钝化层。
18.根据权利要求17的晶体管，其中钝化层是ONO钝化层。
19.根据权利要求1的晶体管，进一步包括在与n型层相对的衬底上形成的金属化。
20.根据权利要求19的晶体管，其中衬底具有约100μm或更小的厚度。
21.根据权利要求19的晶体管，其中金属化包括覆盖有AuGe的共晶合金的覆盖层的钛、铂和金的层。
22.根据权利要求1的晶体管，其中肖特基金属接触包括直接在n型外延层上的铬的第一栅极层。
23.根据权利要求22的晶体管，其中肖特基金属接触进一步包括在第一栅极层上的覆盖层，其中该覆盖层包括铂和金的层。
24.根据权利要求23的晶体管，其中肖特基金属接触为蘑菇状栅极。
25.根据权利要求24的晶体管，进一步包括在n型外延层中的凹槽，以及其中在n型外延层中的凹槽内形成第一栅极层。
26.根据权利要求24的晶体管，其中蘑菇状栅极相对于凹槽是自对准的。
27.根据权利要求1的晶体管，进一步包括在衬底和n型外延层之间形成的未掺杂的碳化硅缓冲层。
28.根据权利要求1的晶体管，进一步包括在衬底和n型外延层之间形成的n型导电性的碳化硅缓冲层。
29.根据权利要求1的晶体管，进一步包括在衬底和n型外延层之间形成的p型碳化硅缓冲层。
30.根据权利要求29的晶体管，进一步包括在p型外延层上形成的欧姆接触。
31.根据权利要求30的晶体管，进一步包括在p型外延层中形成的p+碳化硅的阱区，以及其中在p+阱区上形成欧姆接触。
32.根据权利要求30的晶体管，其中p型外延层包括：
第一p型外延层；和
第二p型外延层，其中第一p型外延层的掺杂浓度高于第二p型外延层的掺杂浓度。
33.一种金属-半导体场效应晶体管，包括：
碳化硅衬底；
在衬底上的n型导电性碳化硅的n型外延层；
在n型外延层上的欧姆接触，其分别确定源区和漏区；
在n型外延层上的n型碳化硅的盖帽层；
在盖帽层中的第一凹槽；
在n型外延层中的第二凹槽，其中在n型外延层中的凹槽位于盖帽层中的第一凹槽之内；以及
在n型外延层上的肖特基金属接触，其位于欧姆接触之间并由此在源区和漏区之间以当偏压施加到肖特基金属接触时在源区和漏区之间在n型外延层中形成有源沟道，其中肖特基金属接触位于n型外延层中的凹槽之内。
34.根据权利要求33的金属-半导体场效应晶体管，其中n型外延层和盖帽层具有基本上相同的载流子浓度。
35.根据权利要求33的晶体管，其中在n型外延层中的凹槽延伸至大约20nm到约120nm的深度。
36.根据权利要求33的晶体管，其中盖帽层的掺杂物水平约为1×1015cm-3到5×1017cm-3。
37.根据权利要求33的晶体管，其中盖帽层具有约50nm到约300nm的厚度。
38.根据权利要求33的晶体管，其中欧姆接触直接位于n型外延层上。
39.根据权利要求33的晶体管，进一步包括在n型外延层和欧姆接触之间的n+碳化硅区域。
40.根据权利要求33的晶体管，其中欧姆接触包括直接在n型外延层上的镍接触。
41.根据权利要求33的晶体管，进一步包括在欧姆接触和肖特基金属接触上的覆盖层。
42.根据权利要求41的晶体管，其中欧姆接触包括镍，以及其中覆盖层包括钛、铂和金的层。
43.根据权利要求33的晶体管，其中n型外延形成具有侧壁的台阶，该台阶延伸穿过确定晶体管的周边的n型层。
44.根据权利要求43的晶体管，其中台阶进一步包括衬底和延伸进入衬底的台阶侧壁。
45.根据权利要求43的晶体管，进一步包括在台阶的侧壁和n型外延层的暴露部分上的钝化层。
46.根据权利要求45的晶体管，其中钝化层是ONO钝化层。
47.根据权利要求33的晶体管，进一步包括在与n型层相对的衬底上形成的金属化。
48.根据权利要求47的晶体管，其中衬底具有约100μm或更小的厚度。
49.根据权利要求47的晶体管，其中金属化包括覆盖有AuGe的共晶合金的覆盖层的钛、铂和金的层。
50.根据权利要求33的晶体管，其中肖特基金属接触包括直接在n型外延层上的铬的第一栅极层。
51.根据权利要求50的晶体管，其中肖特基金属接触进一步包括在第一栅极层上的覆盖层，其中覆盖层包括铂和金的层。
52.根据权利要求51的晶体管，其中肖特基金属接触为蘑菇状栅极。
53.根据权利要求52的晶体管，其中蘑菇状栅极相对于第二凹槽是自对准的。
54.根据权利要求33的晶体管，进一步包括在衬底和n型外延层之间形成的未掺杂的碳化硅缓冲层。
55.根据权利要求33的晶体管，进一步包括在衬底和n型外延层之间形成的n型导电性的碳化硅缓冲层。
56.根据权利要求33的晶体管，进一步包括在衬底和n型外延层之间形成的p型碳化硅缓冲层。
57.根据权利要求56的晶体管，进一步包括在p型外延层上形成的欧姆接触。
58.根据权利要求57的晶体管，进一步包括在p型外延层中形成的p+碳化硅的阱区，其中在p+阱区上形成欧姆接触。
59.根据权利要求57的晶体管，其中p型外延层包括：
第一p型外延层；和
第二p型外延层，其中第一p型外延层的掺杂浓度高于第二p型外延层的掺杂浓度。
60.一种金属-半导体场效应晶体管，包括：
体单晶碳化硅衬底；
在衬底上的n型导电性碳化硅的n型外延层；
在衬底和n型外延层之间的选择性掺杂的p型导电性的碳化硅的p型外延层，其中p型导电性的碳化硅具有约1×1016到约1×1017cm-3的载流子浓度；
在n型外延层上的欧姆接触，其分别确定源区和漏区；以及
在n型外延层上的肖特基金属接触，其位于欧姆接触之间并由此在源区和漏区之间以当偏压施加到肖特基金属接触时在源区和漏区之间在n型外延层中形成有源沟道。
61.根据权利要求60的晶体管，其中p型外延层具有约3×1016到约5×1016cm-3的载流子浓度。
62.根据权利要求60的晶体管，其中欧姆接触直接位于n型外延层上。
63.根据权利要求60的晶体管，进一步包括在n型外延层和欧姆接触之间的n+碳化硅区域。
64.根据权利要求60的晶体管，其中欧姆接触包括直接在n型外延层上的镍接触。
65.根据权利要求60的晶体管，进一步包括在欧姆接触和肖特基金属接触上的覆盖层。
66.根据权利要求64的晶体管，其中欧姆接触包括镍以及其中覆盖层包括钛、铂和金的层。
67.根据权利要求60的晶体管，其中n型外延层和p型外延层形成具有侧壁的台阶，该台阶从n型层延伸进入确定晶体管的周边的p型层。
68.根据权利要求67的晶体管，其中台阶进一步包括衬底和延伸进入衬底的台阶侧壁。
69.根据权利要求67的晶体管，进一步包括在台阶的侧壁和n型外延层的暴露部分上的钝化层。
70.根据权利要求69的晶体管，其中钝化层是ONO钝化层。
71.根据权利要求60的晶体管，进一步包括在与n型层相对的衬底上形成的金属化。
72.根据权利要求71的晶体管，其中衬底具有约100μm或更小的厚度。
73.根据权利要求71的晶体管，其中金属化包括覆盖有AuGe的共晶合金的覆盖层的钛、铂和金的层。
74.根据权利要求60的晶体管，其中肖特基金属接触包括直接在n型外延层上的铬的第一栅极层。
75.根据权利要求74的晶体管，其中肖特基金属接触进一步包括在第一栅极层上的覆盖层，其中覆盖层包括铂和金的层。
76.根据权利要求75的晶体管，其中肖特基金属接触为蘑菇状栅极。
77.根据权利要求76的晶体管，进一步包括在n型外延层中的凹槽，其中在n型外延层中的凹槽内形成第一栅极层。
78.根据权利要求76的晶体管，其中蘑菇状栅极相对于凹槽是自对准的。
79.根据权利要求60的晶体管，进一步包括：
在n型外延层上的n型碳化硅的盖帽层；
在盖帽层中的凹槽；
在n型外延层中的凹槽，其中在n型外延层中的凹槽位于在盖帽层中的凹槽之内；以及
其中肖特基金属接触位于在n型外延层中的凹槽之内。
80.根据权利要求79的晶体管，其中在n型外延层中的凹槽延伸至约20nm到约120nm的深度。
81.根据权利要求79的晶体管，其中盖帽层与n型外延层具有相同的掺杂水平。
82.根据权利要求79的晶体管，其中盖帽层具有约1×1015cm-3到约5×1017cm-3的掺杂物水平。
83.根据权利要求79的晶体管，其中盖帽层具有约50nm到约300nm的厚度。
84.根据权利要求60的晶体管，其中衬底包括半绝缘的碳化硅。
85.根据权利要求84的晶体管，其中半绝缘的碳化硅基本上无深能级掺杂物。
86.根据权利要求60的晶体管，进一步包括对p型外延层的接触。
87.根据权利要求86的晶体管，进一步包括：
在p型外延层中形成的p+阱区；以及
其中在p+阱区上形成对p型外延层的接触。
88.根据权利要求86的晶体管，其中p型外延层包括：
在衬底上形成的第一p型导电性的碳化硅层；以及
在衬底上形成的第二p型导电性的碳化硅层，其中第一p型导电性的碳化硅层比第二p型导电性的碳化硅层有更重的掺杂。
89.一种金属-半导体场效应晶体管，包括：
在碳化硅衬底上的n型导电性的碳化硅的n型层；
在n型层上并被隔离的欧姆接触，其分别确定源区和漏区；以及
在n型层上的铬的区域，位于欧姆接触之间并由此在源区和漏区之间，以提供肖特基金属接触，当偏压施加到肖特基金属接触时在源区和漏区之间在n型层中形成有源沟道。
90.根据权利要求89的晶体管，进一步包括在衬底和n型层之间的p型导电性的碳化硅的p型层。
91.根据权利要求90的晶体管，进一步包括在p型外延层上形成的欧姆接触。
92.根据权利要求91的晶体管，进一步包括在p型层中形成的p+碳化硅的阱区，其中在p+阱区上形成欧姆接触。
93.根据权利要求91的晶体管，其中p型层包括：
第一p型外延层；以及
第二p型外延层，其中第一p型外延层的掺杂浓度高于第二p型外延层的掺杂浓度。
94.根据权利要求89的晶体管，在n型外延层和欧姆接触之间的n+碳化硅区域。
95.根据权利要求89的晶体管，进一步包括在欧姆接触和肖特基金属接触上的覆盖层。
96.根据权利要求95的晶体管，其中欧姆接触包括镍，其中覆盖层包括钛、铂和金的层。
97.根据权利要求90的晶体管，其中n型层和p型层形成具有侧壁的台阶，该台阶从n型层延伸进入确定晶体管的周边的p型层。
98.根据权利要求97的晶体管，其中台阶进一步包括衬底和延伸进入衬底的台阶侧壁。
99.根据权利要求97的晶体管，进一步包括在台阶的侧壁和n型外延层的暴露部分上的钝化层。
100.根据权利要求99的晶体管，其中钝化层是ONO钝化层。
101.根据权利要求89的晶体管，进一步包括与n型层相对的衬底上的金属化。
102.根据权利要求101的晶体管，其中衬底具有大约100μm或更小的厚度。
103.根据权利要求101的晶体管，其中金属化包括覆盖有AuGe的共晶合金的覆盖层的钛、铂和金的层。
104.根据权利要求97的晶体管，其中肖特基金属接触进一步包括在铬区域上的覆盖层，其中覆盖层包括铂和金的层。
105.根据权利要求89的晶体管，其中肖特基金属接触为蘑菇状栅极。
106.根据权利要求89的晶体管，进一步包括在n型层中的凹槽，其中铬区域位于n型层中的凹槽中。
107.根据权利要求106的晶体管，其中铬区域为自对准。
108.根据权利要求89的晶体管，其中欧姆接触直接位于n型外延层之上。
109.一种金属-半导体场效应晶体管，包括：
体单晶碳化硅衬底；
在衬底上的n型导电性的碳化硅的n型外延层；
在n型外延层上的欧姆接触，其分别确定源区和漏区；
在n型外延层上的肖特基金属接触，其位于欧姆接触之间并由此在源区和漏区之间以便当偏压施加到肖特基金属接触时在源区和漏区之间在n型外延层中形成有源沟道；
其中n型外延层形成具有侧壁的台阶，该台阶延伸进入确定晶体管的周边的n型层；以及
在台阶的侧壁和n型外延层的暴露部分上的ONO钝化层。
110.根据权利要求109的晶体管，其中台阶进一步包括衬底和延伸进入衬底的台阶侧壁。
111.根据权利要求109的晶体管，进一步包括：
在衬底和n型外延层之间的p型导电性的碳化硅的p型外延层；以及
其中台阶的侧壁从n型层延伸进入p型层。
112.根据权利要求111的晶体管，进一步包括在p型外延层上形成的欧姆接触。
113.根据权利要求112的晶体管，进一步包括在p型外延层中形成的p+碳化硅阱区，其中在p+阱区上形成欧姆接触。
114.根据权利要求112的晶体管，其中p型外延层包括：
第一P型外延层；以及
第二p型外延层，其中第一p型外延层的掺杂浓度高于第二p型外延层的掺杂浓度。
115.根据权利要求109的晶体管，其中欧姆接触直接位于n型外延层上。
116.根据权利要求109的晶体管，进一步包括在n型外延层和欧姆接触之间的n+碳化硅区域。
117.根据权利要求109的晶体管，其中欧姆接触包括直接在n型外延层上的镍接触。
118.根据权利要求109的晶体管，进一步包括在欧姆接触和肖特基金属接触上的覆盖层。
119.根据权利要求118的晶体管，其中欧姆接触包括镍，以及其中覆盖层包括钛、铂和金的层。
120.根据权利要求109的晶体管，进一步包括在与n型层相对的衬底上形成的金属化。
121.根据权利要求120的晶体管，其中衬底具有约100μm或更小的厚度。
122.根据权利要求120的晶体管，其中金属化包括覆盖有AuGe的共晶合金的覆盖层的钛、铂和金的层。
123.根据权利要求109的晶体管，其中肖特基金属接触为蘑菇状栅极。
124.根据权利要求109的晶体管，进一步包括在n型外延层中的凹槽，其中在n型外延层中的凹槽内形成栅极接触。
125.根据权利要求124的晶体管，其中栅极接触自对准的栅极接触。
126.一种金属-半导体场效应晶体管，包括：
基本上无深能级掺杂物的半绝缘碳化硅衬底；
在半绝缘碳化硅衬底上的碳化硅缓冲层；
在缓冲层上的n型外延层；
在n型外延层上的盖帽层；
在n型外延层上的欧姆接触，其分别确定源区和漏区；
在源区和漏区接触之间在盖帽层中的第一凹槽；
在第一凹槽之内的n型外延层中的第二凹槽；
在n型外延层上的肖特基金属接触，其位于欧姆接触之间并由此在源区和漏区之间以当偏压施加到肖特基金属接触时在源区和漏区之间在n型层中形成有源沟道，其中肖特基金属接触包括在第二凹槽中的n型外延层上的铬层；
其中n型外延层形成具有侧壁的台阶，该台阶延伸进入确定晶体管周边的n型层；以及
在台阶的侧壁和n型外延层的暴露部分上的ONO钝化层。
127.根据权利要求126的晶体管，其中缓冲层包括在衬底和n型外延层之间选择性掺杂的p型导电性的碳化硅的p型外延层，其中p型导电性的碳化硅具有约1×1016到约1×1017cm-3的载流子浓度。
128.根据权利要求126的晶体管，其中缓冲层包括未掺杂的碳化硅。
129.一种制造碳化硅半导体器件的钝化层的方法，包括：
在碳化硅半导体器件上形成氧化层；然后
在NO环境中退火氧化层。
130.根据权利要求129的方法，其中形成氧化层的步骤包括热生长氧化层的步骤。
131.根据权利要求129的方法，其中形成氧化层的步骤包括在碳化硅半导体器件上淀积氧化层的步骤。
132.根据权利要求129的方法，其中钝化层是ONO钝化层，其中在退火步骤后进行下列步骤：
在氧化的SiO2层上淀积Si3N4层；然后
氧化Si3N4层。
133.根据权利要求132的方法，其中形成氧化层的步骤包括步骤：
在H2环境中高温退火衬底、p型外延层和n型外延层的暴露部分；然后
在衬底、p型外延层和n型外延层的暴露部分上形成SiO2层；然后
氩气退火SiO2层；然后
氧化SiO2层。
134.一种制造金属-半导体场效应晶体管的方法，包括：
在单晶碳化硅衬底上形成选择性掺杂的p型导电性的碳化硅的p型外延层；其中p型导电性的碳化硅具有约1×1016到约1×1017cm-3的载流子浓度；然后
在p型外延层上形成n型导电性的碳化硅的n型外延层，其中n型外延层形成具有侧壁的台阶，该台阶延伸进入确定晶体管的周边的n型层；
在n型外延层上形成欧姆接触，其分别确定源区和漏区；以及
在n型外延层上形成肖特基金属接触，其位于欧姆接触之间并由此在源区和漏区之间；以及
在台阶的侧壁和n型外延层的暴露部分上形成ONO钝化层。
135.根据权利要求134的方法，进一步包括腐蚀n型外延层和p型外延层以形成台阶的步骤。
136.根据权利要求134的方法，其中形成欧姆接触和形成肖特基栅极接触的步骤之前是以下步骤：
腐蚀n型外延层和p型外延层以形成台阶；以及
在台阶的暴露表面上形成ONO钝化层。
137.根据权利要求136的方法，其中形成ONO钝化层的步骤包括：
在H2环境中高温退火衬底、p型外延层和n型外延层的暴露部分；然后
在衬底、p型外延层和n型外延层的暴露部分上形成SiO2层；然后
氩气退火SiO2层；然后
氧化SiO2层；然后
在氧化的SiO2层上淀积Si3N4层；然后
氧化Si3N4层。
138.根据权利要求137的方法，其中在温度大于约900℃下进行约15分钟到约2小时的高温退火。
139.根据权利要求137的方法，其中在温度约为1200℃下进行约1小时的氩气退火。
140.根据权利要求137的方法，其中形成SiO2层的步骤包括形成厚度约50到约500的SiO2层的步骤。
141.根据权利要求137的方法，其中形成SiO2层的步骤包括在约1200℃的温度下通过干法氧化工艺形成SiO2层。
142.根据权利要求137的方法，其中氧化SiO2层的步骤包括在约950℃的温度、时间约180分钟下、在湿环境中氧化SiO2层的步骤。
143.根据权利要求137的方法，其中淀积Si3N4层的步骤包括淀积厚度约200到2000的Si3N4层的步骤。
143.根据权利要求137的方法，其中淀积Si3N4层的步骤包括通过化学气相淀积淀积Si3N4层的步骤。
144.根据权利要求137的方法，其中氧化Si3N4层的步骤包括在约950℃的温度、时间约180分钟下、在湿环境中氧化Si3N4层的步骤。
145.根据权利要求137的方法，其中氧化Si3N4层的步骤包括氧化Si3N4层以提供厚度约20到约200的氧化层的步骤。
146.根据权利要求137的方法，其中在NO环境中退火氧化的SiO2层的步骤之后进行在氧化的SiO2层上淀积Si3N4层的步骤。
147.根据权利要求134的方法，进一步包括在n型外延层中形成栅极凹槽的步骤，其中形成肖特基栅极接触的步骤包括在栅极凹槽中形成肖特基栅极接触的步骤。
148.根据权利要求147的方法，进一步包括步骤：
腐蚀穿过ONO钝化层并进入n型外延层以在n型外延层中提供栅极凹槽；以及
其中形成肖特基栅极接触的步骤包括采用ONO钝化层作为掩模在栅极凹槽中形成肖特基栅极接触的步骤。
149.根据权利要求148的方法，其中腐蚀穿过ONO钝化层的步骤之后是图形化ONO钝化层步骤，以在栅极凹槽的ONO钝化层开口的侧壁中提供一个凸缘；以及
其中在栅极凹槽中形成肖特基栅极接触的步骤包括在栅极凹槽中和在ONO钝化层的侧壁和凸缘上形成蘑菇状栅极结构的步骤。
150.根据权利要求148的方法，其中通过电子回旋加速器谐振源和感应耦合等离子体腐蚀中的至少一种进行腐蚀穿过ONO钝化层的步骤。
151.根据权利要求147的方法，其中形成栅极凹槽的步骤之前是如下步骤：
在n型外延层上形成碳化硅的盖帽层；
腐蚀穿过盖帽层以提供第一凹槽；
其中形成ONO钝化层的步骤包括在盖帽层上形成ONO钝化层；
腐蚀穿过ONO钝化层并进入n型外延层，以在n型外延层中提供第二凹槽，其中第二凹槽位于第一凹槽之内；以及
其中形成肖特基栅极接触的步骤包括采用ONO钝化层作为掩模在第二凹槽中形成肖特基栅极接触的步骤。
152.根据权利要求134的方法，进一步包括在n型外延层中注入n+阱区域的步骤，以提供源区和漏区，其中形成欧姆接触的步骤包括在n+阱区域上形成欧姆接触的步骤。
153.根据权利要求134的方法，进一步包括步骤：
减薄衬底；然后
在与p型外延层相对的衬底上形成金属化层。
154.根据权利要求153的方法，其中形成金属化层的步骤包括步骤：
在与p型外延层相对的衬底上形成钛层；然后
在钛层上形成铂层；然后
在铂层上形成金层。
155.根据权利要求153的方法，进一步包括在金层上形成AuGe的共晶合金层的步骤。
156.一种制造用于碳化硅场效应晶体管的栅极结构的方法，包括步骤：
在终止碳化硅场效应晶体管的台阶的暴露表面上形成ONO钝化层；
在ONO钝化层中形成栅极窗口；
在终止碳化硅化硅晶体管的台阶的沟道层中形成栅极凹槽；
在沟道层中的栅极凹槽中形成栅极接触。
157.根据权利要求156的方法，其中形成ONO钝化层的步骤包括步骤：
在H2环境中高温退火衬底、p型外延层和n型外延层的暴露部分；然后
在衬底、p型外延层和n型外延层的暴露部分上形成SiO2层；然后
氩气退火SiO2层；然后
氧化SiO2层；然后
在氧化的SiO2层上淀积Si3N4层；然后
氧化Si3N4层。
158.根据权利要求157的方法，其中在NO环境中退火氧化的SiO2层步骤之后进行在氧化的SiO2层上淀积Si3N4层的步骤。
159.根据权利要求157的方法，其中在温度大于约900℃下进行约15分钟到约2小时的高温退火。
160.根据权利要求157的方法，其中在温度为约1200℃下进行约1小时的氩气退火。
161.根据权利要求157的方法，其中形成SiO2层的步骤包括形成厚度约50到500的SiO2层的步骤。
162.根据权利要求157的方法，其中形成SiO2层的步骤包括在约1200℃的温度下通过干氧化工艺形成SiO2层。
163.根据权利要求157的方法，其中氧化SiO2层的步骤包括在约950℃的温度、时间约180分钟下、在湿环境中氧化SiO2层的步骤。
164.根据权利要求157的方法，其中淀积Si3N4层的步骤包括淀积厚度约200到约2000的Si3N4层的步骤。
165.根据权利要求157的方法，其中淀积Si3N4层的步骤包括通过化学气相淀积来淀积Si3N4层的步骤。
166.根据权利要求157的方法，其中氧化Si3N4层的步骤包括在约950℃的温度、时间约180分钟下、在湿环境中氧化Si3N4层的步骤。
167.根据权利要求157的方法，其中氧化Si3N4层的步骤包括氧化Si3N4层以便提供厚度约20到约200的氧化层的步骤。
168.根据权利要求156的方法，其中形成栅极接触的步骤包括采用ONO钝化层作为掩模在栅极凹槽中形成栅极接触的步骤。
169.根据权利要求168的方法，进一步包括在图形化ONO钝化层的步骤以在用于栅极凹槽的ONO钝化层开口的侧壁中提供一个凸缘；以及
其中在栅极凹槽中形成栅极接触的步骤包括在栅极凹槽中和在ONO钝化层的侧壁和凸缘上形成蘑菇状栅极结构的步骤。
170.根据权利要求156的方法，其中通过电子回旋加速器谐振源和感应耦合等离子体腐蚀中的至少一种腐蚀穿过ONO钝化层并进入沟道层形成栅极窗口和形成栅极凹槽的步骤。
171.一种形成金属-半导体场效应晶体管的方法，包括：
在碳化硅衬底上形成n型导电性的碳化硅的n型外延层；
在n型外延层上形成欧姆接触，其分别确定源区和漏区；
在n型外延层上形成n型碳化硅的盖帽层；
在盖帽层中形成第一凹槽；
在n型外延层中形成第二凹槽，其中在n型外延层中凹槽位于盖帽层中的第一凹槽之内；以及
在n型外延层上形成肖特基金属接触，其位于欧姆接触之间并由此在源区和漏区之间以便当偏压施加到肖特基金属接触时在源区和漏区之间在n型外延层中形成有源沟道，其中肖特基金属接触位于n型外延层中的凹槽之内。
172.根据权利要求171的方法，其中形成n型外延层和形成盖帽层的步骤包括在单一生长步骤中外延生长n型外延层和盖帽层的步骤。
173.根据权利要求172的方法，其中在单一生长步骤中改变n型掺杂物浓度以生长盖帽层。
174.根据权利要求171的方法，其中在盖帽层中形成第一凹槽的步骤包括图形化盖帽层以形成第一凹槽的步骤。
175.根据权利要求172的方法，进一步包括步骤：
形成具有侧壁的台阶，该台阶延伸穿过盖帽层和n型外延层；以及
其中在图形化盖帽层以便形成第一凹槽的步骤之后是以下步骤：
在台阶和第一凹槽的暴露表面上形成ONO钝化层；
在ONO钝化层中形成栅极窗口，其中栅极窗口位于第一凹槽之内；
在n型外延层中形成第二凹槽；以及
在第二凹槽中形成栅极接触。
176.根据权利要求175的方法，其中形成ONO钝化层的步骤包括步骤：
在H2环境中高温退火衬底、p型外延层和n型外延层的暴露部分；然后
在衬底、p型外延层和n型外延层的暴露部分上形成SiO2层；然后
氩气退火SiO2层；然后
氧化SiO2层；然后
在氧化的SiO2层上淀积Si3N4层；然后
氧化Si3N4层。
177.根据权利要求176的方法，其中在氧化的SiO2层上淀积Si3N4层的步骤之前是在NO环境中退火氧化的SiO2层。
178.根据权利要求175的方法，其中形成栅极接触的步骤包括采用ONO钝化层作为掩模在第二凹槽中形成栅极接触的步骤。
179.根据权利要求178的方法，其中在第二凹槽中形成栅极接触的步骤包括在第二凹槽中形成蘑菇状栅极结构的步骤。
180.根据权利要求175的方法，其中通过电子回旋加速器谐振源和感应耦合等离子体腐蚀中的至少一种腐蚀穿过ONO钝化层并进入n型外延层进行形成栅极窗口和形成第二凹槽的步骤。
181.根据权利要求171的方法，其中形成衬底的步骤包括形成基本上无深能级掺杂物的半绝缘SiC衬底的步骤。
182.根据权利要求171的方法，进一步包括在衬底和n型外延层之间形成缓冲层的步骤。
183.根据权利要求182的方法，其中形成缓冲层的步骤包括形成未掺杂碳化硅外延层的步骤。
184.根据权利要求182的方法，其中形成缓冲层的步骤包括形成n型碳化硅外延层的步骤。
185.根据权利要求182的方法，其中形成缓冲层的步骤包括形成p型碳化硅外延层的步骤。
186.根据权利要求183的方法，其中形成p型外延层的步骤包括步骤：
在衬底上形成第一p型外延层；和
在第一p型外延层上形成第二p型外延层，其中第二p型外延层具有低于第一p型外延层的掺杂物浓度。
187.根据权利要求185的方法，进一步包括形成对p型外延层的欧姆接触的步骤。
188.根据权利要求187的方法，进一步包括在p型外延层中注入p型掺杂物的步骤以提供具有高于p型外延层的载流子浓度的p型导电性的碳化硅区域；以及
其中形成欧姆接触的步骤包括在注入区上形成欧姆接触的步骤。
189.根据权利要求187的方法，其中形成欧姆接触的步骤包括步骤：
在邻接MESFET源区的区域中腐蚀穿过盖帽层和n型外延层的接地窗口；以及
在接地窗口中形成欧姆接触。
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