TWI835394B - 半導體元件 - Google Patents

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Abstract

一種半導體元件，包括基底、通道層、閘極結構、第一摻雜區、第二摻雜區、第三摻雜區以及通道蓋層。通道層在所述基底上。所述通道層具有溝渠。閘極結構，位於所述溝渠中。第一摻雜區與第二摻雜區，在所述閘極結構兩側的所述通道層中。第三摻雜區，在所述通道層下方的所述基底中。通道蓋層，在所述閘極結構與所述第一摻雜區之間，在所述閘極結構與所述第二摻雜區之間，以及在所述閘極結構與所述通道層之間。所述通道蓋層的能隙大於所述通道層的能隙。

Description

半導體元件
本發明是有關於一種積體電路，且特別是有關於一種半導體元件。
在半導體元件中，閘極結構設置在通道層上，並與閘介電層直接接觸。然而，若是閘介電材料與通道材料的晶格不匹配，在其界面可能會產生大量懸鍵(dangling bond)、碳團(carbon cluster)或氧空位等缺陷電荷，因而導致通道的載子移動率極低，而影響元件開啟、耐壓、電流輸出等特性。
本發明提供一種半導體元件，可以提升載子遷移率，降低載子受到缺陷捕捉的機率，進而降低元件長時間操作所造成特性飄移，提升元件可靠度與壽命。
在本發明的一些實施例中，一種半導體元件，包括基底、通道層、閘極結構、第一摻雜區、第二摻雜區、第三摻雜區以及通道蓋層。通道層在所述基底上。所述通道層具有溝渠。閘極結 構，位於所述溝渠中。第一摻雜區與第二摻雜區，在所述閘極結構兩側的所述通道層中。第三摻雜區在所述通道層下方的所述基底中。通道蓋層，在所述閘極結構與所述第一摻雜區之間，在所述閘極結構與所述第二摻雜區之間，以及在所述閘極結構與所述通道層之間。所述通道蓋層的能隙大於所述通道層的能隙。
在本發明的另一些實施例中，一種半導體元件，包括基底、通道層、閘極結構、第一摻雜區、第二摻雜區、第三摻雜區以及通道蓋層。通道層，在所述基底上。閘極結構，設置在所述通道層上方。第一摻雜區與第二摻雜區，在所述閘極結構兩側的所述通道層中。第三摻雜區，在所述通道層下方的所述基底中。通道蓋層，在所述閘極結構與所述通道層之間。所述通道蓋層的能隙大於所述通道層的能隙。
在本發明的又一些實施例中，一種半導體元件，包括基底、鰭、通道層、閘極結構、第一摻雜區、第二摻雜區以及通道蓋層。鰭在所述基底上，突出於所述基底的表面。道蓋層覆蓋所述基底以及所述鰭的頂面與側壁。閘極結構，位於所述基底上方的所述通道蓋層上。通道層在所述鰭中。第一摻雜區在所述通道層中。第二摻雜區在所述通道層下方的所述基底中。所述通道蓋層在所述閘極結構與所述第一摻雜區之間，以及在所述閘極結構與所述通道層之間。所述通道蓋層的能隙大於所述通道層的能隙。
基於上述，本發明實施例中的半導體元件可以提升載子遷移率，並且可以使得載子通道遠離閘介電層，降低載子受到閘 介電層之缺陷捕捉機率，進而可降低元件長時間操作所造成特性飄移，提升元件可靠度與壽命。
100A、100B、100C、100D:半導體元件
10、110、210:基底
10a、10a’:第一表面
10b:第二表面
12、112、212:緩衝層
14、114、214:通道層
16、18:摻雜區
16a、116a、216:第一摻雜區
16b、116b、250:第二摻雜區
20:罩幕層
22:氧化矽層
226:凹部
24:氮化矽層
26:溝渠
27I、29I、127I、129I、227I、229I:界面
28、128、228:通道蓋層
30、130、230:閘介電層
32、132、232:閘極導體層
34、134、234:閘極結構
36、136、236:介電層
38、138、238:接觸窗
40、140、240:導線
42、142、242:金屬內連線
44、144、244:金屬內連線結構
46:絕緣層
50、150:第三摻雜區
225:鰭
P1:第一部分
P2:第二部分
圖1A至圖1F是依照本發明一些實施例的半導體元件的製造流程剖面示意圖。
圖2A至圖2G是依照本發明另一些實施例的半導體元件的製造流程剖面示意圖。
圖3A至圖3E是依照本發明又一些實施例的半導體元件的製造流程剖面示意圖。
圖4A至圖4F是依照本發明又一些實施例的半導體元件的製造流程剖面示意圖。
半導體材料中有一些化合物材料，例如碳化矽(SiC)，擁有高崩潰電壓(大約是Si的10倍)以及高熱傳導率(大約是Si的3倍)之優點，因此非常適合應用於高功率元件。此外，碳化矽材料具有高達1000cm/V．s的電子載子遷移率。然而，一般SiC MOSFET藉由熱氧化(thermal oxidation)方式形成氧化矽閘介電層，但氧化矽與碳化矽晶格不匹配，在其界面會產生大量懸鍵(dangling bond)、碳團(carbon cluster)或氧空位等缺陷電荷，因而 導致通道的載子移動率極低(<20cm/V．s)，影響元件開啟、耐壓、電流輸出等特性。
本發明實施例在閘極結構的閘介電層與通道層之間設置通道蓋層。通道蓋層的能隙(energy bandgap)大於通道層的能隙，因此，可以使得載子主要在通道層傳導，因而形成埋入式通道的效果。因此，本發明實施例設置通道蓋層可以避免載子被直接接觸的閘介電層與通道層的界面缺陷捕獲，進而提升載子的遷移率(mobility)。以下舉一些半導體元件100A至100D及其製造方法來說明之。這一些半導體元件100A至100D例如是高功率元件，如圖1F、圖2G、圖3E與圖4F所示。
參照圖1F，本發明之半導體元件100A包括基底10、通道層14、閘極結構34、第一摻雜區16a、第二摻雜區16b、第三摻雜區50以及通道蓋層28。在一些實施例中，半導體元件100A還包括緩衝層12。在另一些實施例中，半導體元件100A還包括摻雜區18以及金屬內連線結構44。
在一些實施例中，基底10具有第一表面10a與第二表面10b。緩衝層12與通道層14形成在所述基底10的第一表面10a上方。緩衝層12在通道層14與基底10之間。在另一些實施例中，基底10具有第一表面10a’與第二表面10b。緩衝層12與通道層14形成在所述基底10之中。通道層14自第一表面10a’向第二表面10b延伸。緩衝層12形成在通道層14下方。
所述通道層14中有溝渠26。溝渠26的底面延伸到緩衝 層12。閘極結構34位於所述溝渠26中。第一摻雜區16a與第二摻雜區16b，在所述閘極結構34兩側的所述通道層14中。第三摻雜區50在所述緩衝層12下方的所述基底10中。通道蓋層28，在所述閘極結構34與所述第一摻雜區16a之間，在所述閘極結構34與所述第二摻雜區16b之間，在所述閘極結構34與所述通道層14之間以及在所述閘極結構34與所述緩衝層12之間。所述通道蓋層28的能隙大於所述通道層14的能隙。
在一些實施例中，本發明之半導體元件100A可以依照以下所述的製造方法形成，然而，本發明並不以此為限。圖1A至圖1F是依照本發明一些實施例的半導體元件100A的製造流程剖面示意圖。
參照圖1A，基底10的材料包括半導體或半導體化合物，例如是SiC、Si、GaN或藍寶石(Sappire)。在基底10中形成第三摻雜區50。第三摻雜區50，從所述基底10的第二表面10b向第一表面10a(或第一表面10a’)延伸。第三摻雜區50例如具有第二導電型的摻質。第二導電型的摻質例如是N型摻質，例如是磷或是砷。第三摻雜區50可以進行離子植入製程或是在形成基底10的磊晶成長製程時原位形成。
參照圖1A，進行形成緩衝層12與通道層14的製程。在一些實施例中，緩衝層12以及通道層14是以磊晶成長製程形成於基底10的第一表面10a上方。在另一些實施例中，緩衝層12以及通道層14是以進行離子植入製程，從基底10的第一表面10a’ 將摻質植入於基底10以形成井區或摻雜區的方式形成。
緩衝層12的材料包括半導體。半導體可以是半導體元素或半導體化合物，例如是SiC、Si、GaN或Sappire。緩衝層12的材料可與基底10的材料相同或相異。通道層14的材料包括半導體，例如是SiC、Ge、GaN、β-Ga2O3、AlN、鑽石、SiGe或Si。通道層14的材料為SiC時，可以具有各種的晶相，例如3C-SiC、4H-SiC或6H-SiC。通道層14的材料可與基底10的材料相同或相異。通道層14的材料可與緩衝層12的材料相同或相異。緩衝層12以及通道層14的材料可以與基底10的材料相同，但晶相不同。舉例來說，基底10是具有晶面(0001)的SiC，緩衝層12為2H-SiC，通道層14為3C-SiC、4H-SiC或6H-SiC。
緩衝層12的導電型與第三摻雜區50相同。通道層14的導電型不同於緩衝層12以及第三摻雜區50的導電型。通道層14例如是具有第一導電型的摻質，緩衝層12例如是具有第二導電型摻質。第一導電型的摻質例如是P型摻質，例如是硼或是三氟化硼。第二導電型的摻質例如是N型摻質，例如是磷或是砷。緩衝層12的摻雜濃度低於所述第三摻雜區50的摻雜濃度。在緩衝層12以及通道層14中的摻質可以在進行磊晶成長製程時原位形成，或是以離子植入的方式將摻質植入於基底10以形成井區或摻雜區的方式形成。
接著，在通道層14中形成具有不同導電型的摻雜區16以及摻雜區18。摻雜區16的導電型不同於通道層14的導電型。 摻雜區18的導電型與通道層14的導電型相同。摻雜區16例如是具有第二導電型摻質。摻雜區18例如是具有第一導電型的摻質。第二導電型的摻質例如是N型摻質，例如是磷或是砷。摻雜區16與摻雜區18可以分別經由微影製程在基底10上方形成圖案化的光阻層，然後再以成圖案化的光阻層為罩幕進行離子植入製程來形成之。
參照圖1B，之後，在通道層14上形成罩幕層20。罩幕層20可以包括氧化矽層22與氮化矽層24。氮化矽層24形成在氧化矽層22上。罩幕層20可以經由微影與蝕刻製程圖案化。之後，以罩幕層20為罩幕，進行蝕刻製程，以在通道層14中形成溝渠26。所述溝渠26延伸穿過通道層14。在一些實施例中，溝渠26的底部延伸至緩衝層12。在形成溝渠26之後，摻雜區16被分成第一摻雜區16a與第二摻雜區16b。摻雜區18與所述第一摻雜區16a與第二摻雜區16b相鄰。
參照圖1C，本發明實施例於所述溝渠26中形成閘極結構34(示於圖1E)之前，先形成通道蓋層28。在本發明實施例中，通道蓋層28形成在溝渠26的側壁與底面上，以環繞在後續形成的閘極結構34的側壁與底面。換言之，此通道蓋層28的材料與其功用其後再詳述之。
參照圖1D，將罩幕層20移除，接著，於所述溝渠26中形成閘極結構34。所述閘極結構34包括閘介電層30以及閘極導體層32。
閘介電層30的材料可以是SiO2、SiON、SiN、高介電常數之介電材料例如Al2O3、HfO2、ZrO2或其組合。閘極導體層32的材料可以是可以是多晶矽、Ti、Al、W、Au或其組合。閘介電層30以及閘極導體層32的形成方法可以包括以下步驟。首先，在通道層14上方形成閘介電材料以及閘極導體材料，然後，進行回蝕刻製程或是化學機械研磨製程，以移除溝渠26以外的閘極導體材料。閘極導體層32位於所述溝渠26中。閘介電層30可以是共形層，包覆閘極導體層32的側壁與底面。閘介電層30還可以延伸覆蓋在第一摻雜區16a、第二摻雜區16b以及摻雜區18上。
參照圖1F，其後，於通道層14上方形成金屬內連線結構44。金屬內連線結構44包括介電層36以及金屬內連線42。金屬內連線42包括接觸窗38以及導線40。接觸窗38延伸穿過所述介電層36，分別與第一摻雜區16a以及摻雜區18電性連接，與第二摻雜區16b以及摻雜區18電性連接。導線40在介電層36上且電性連接接觸窗38。金屬內連線結構44可以採用任何已知的方法來形成，於此不再贅述。
參照圖1E與圖1F，已知若無本發明實施例的通道蓋層28，通道層14將與閘介電層30直接接觸。由於通道層14的晶格常數與閘介電層30的晶格常數的差異太大時，也就是晶格不匹配率過大時，會影響半導體元件100A的可靠度與壽命。此處所述的晶格不匹配率的定義如下：R=|(LC-LD)|*100/LD 其中
R：晶格不匹配率
LC：通道層的晶格常數
LD：閘介電層的晶格常數
舉例來說，當閘介電層30為氧化矽，通道層14為矽時，LD為5.59埃，LC為5.43埃，R為-2.86，氧化矽與矽的晶格不匹配的情況並不嚴重。然而，當閘介電層30為氧化矽，通道層14為4H-SiC時，LD為5.59埃，LC為3.08埃，R為-44.9，氧化矽與碳化矽的晶格不匹配的情況非常嚴重。通道層14與閘介電層30的晶格不匹配，容易在其界面產生缺陷，載子會被缺陷捕獲而使得載子遷移率減少。
在本發明實施例中，特別是當晶格不匹配率大於10%時，藉由本發明的通道蓋層28的設置可以使得載子通道遠離閘介電層30，降低載子受到閘介電層30之缺陷捕捉機率，進而可降低半導體元件100A長時間操作所造成特性飄移，提升半導體元件100A的可靠度與壽命。
通道蓋層28與所述閘極導體層32將閘介電層30夾在其彼此之間。更具體地說，通道蓋層28在所述閘介電層30與所述第一摻雜區16a之間，在所述閘介電層30與所述第二摻雜區16b之間，在所述閘介電層30與所述通道層14之間以及在所述閘介電層30與所述緩衝層12之間。
所述通道蓋層28的能隙大於所述通道層14的能隙。在 一些實例中，通道蓋層28的能隙與通道層14的能隙的差小於1eV。舉例來說，通道蓋層28的能隙與通道層14的能隙的差介於0.08eV至1eV之間，可以使得載子可以在通道蓋層28下方的通道層14遷移。若能隙的差小於0.08eV，則可能因為熱分布效應，而增加載子在通道蓋層28中移動的機率，而減少載子遷移率。若能隙差大於1eV，通道蓋層28與通道層14之費米能階達到平衡，而抑制深埋通道效果。所述通道層14的電子親和力大於所述通道蓋層28的電子親和力。在一些實例中，通道層14的電子親和力與通道蓋層28的電子親和力的差介於0.08至1eV之間，可以使得載子可以在通道蓋層28下方的通道層14遷移。若電子親和力的差小於0.08eV，則可能因為熱分布效應，而增加載子在通道蓋層28中移動的機率，而減少載子遷移率。若電子親和力的差大於1eV，通道蓋層28與通道層14之費米能階達到平衡，而抑制深埋通道效果。
通道蓋層28包括半導體材料。通道蓋層28的材料可以是SiC、GaN、AlxGa1-xO、AlGaxN1-x、AlN、β-Ga2O3、鑽石、SiGe或Si。通道蓋層28的材料為SiC時，可以具有各種的晶相，例如2H-SiC、4H-SiC或6H-SiC。通道蓋層28可以是單層或是多層。在一些實例中，通道蓋層28的材料可以與通道層14的材料相同，但晶相不同。舉例來說，通道層14為4H-SiC，通道蓋層28為2H-SiC。通道層14為6H-SiC，通道蓋層28為4H-SiC、2H-SiC或其組合。通道層14為3C-SiC，所述通道蓋層28為6H-SiC、 4H-SiC、2H-SiC或其組合。在另一些實施例中，通道蓋層28的材料可與通道層的材料不同。舉例來說，通道層14為Ge，通道蓋層28為Si。通道層14為β-Ga2O3，通道蓋層28為AlxGa1-xO、AlGaxN1-x或其組合。通道層14為GaN，通道蓋層28為β-Ga2O3、AlxGa1-xO、AlGaxN1-x或其組合。x介於0與1之間。通道蓋層28與通道層14具有相同的導電型。所述通道蓋層28、所述通道層14以及摻雜區18具有相同的導電型，例如是具有第一導電型。通道蓋層28的摻雜濃度大於或等於通道層14的摻雜濃度，小於摻雜區18的摻雜濃度。通道蓋層28的厚度小於100奈米(nm)。在一些實例中，通道蓋層28的厚度範圍在2nm至100nm之間。若通道蓋層28的厚度小於2nm，將無法使得載子通道遠離閘介電層30。由於汲極電流與閘極氧化層電容成正相關。汲極電流的定義如下：Id=Cox*W/L* *(Vgs-Vth)*Vds其中Id為汲極電流；Cox為閘極氧化層電容；W為通道寬度；L為通道長度；為載子遷移率；Vgs為閘極電壓；Vth為臨界電壓；Vds為汲極電壓。 由於閘極對於通道控制電容(Cox)為閘介電層電容(CGOX)串聯覆蓋層電容(Ccapping)，亦即1/Cox=1/CGOX+1/Ccapping，而Ccapping=εA/d，其中ε為介電係數，A為面積，d為距離。因此，當通道蓋層28的厚度增加，因此距離d會增加，覆蓋層電容Ccapping降低，因而使得閘極氧化層電容Cox下降，而導致汲極電流Id下降。若是通道蓋層28的厚度過大，例如是大於100nm，將使得汲極電流Id低於表面通道電流，如此將失去提升輸出電流之效果。
由於通道層14的材料與通道蓋層28的材料之間的晶格常數差較小，因此通道層14與通道蓋層28的晶格不匹配率較小，界面27I的缺陷數量會較少。通道蓋層28的材料與閘介電層30的材料之間的晶格常數差較大，因此通道蓋層28與閘介電層30的晶格不匹配率較大，界面29I的缺陷數量較多。
再者，由於通道蓋層28的能隙大於所述通道層14的能隙，因此，自第一摻雜區16a與第二摻雜區16b流出的大部分的載子主要會經由能隙較小的通道層14流向第三摻雜區50，而僅有極少的載子會經由能隙較大的通道蓋層28流向第三摻雜區50。由於載子可以避開缺陷數量較多的界面29I，因此，本發明實施例可以提升載子遷移率，並且可以使得載子通道遠離閘介電層30，降低載子受到閘介電層30之缺陷捕捉機率，進而可降低半導體元件100A長時間操作所造成特性飄移，提升半導體元件100A的可靠度與壽命。
以上的半導體元件100A的通道蓋層28覆蓋溝渠26的側 壁與底面，然而，本發明並不以此為限。在本發明另一些實施例中，參照圖2G，半導體元件100B與半導體元件100A相似，但半導體元件100B的通道蓋層28分成第一部分P1與第二部分P2，而且還包括絕緣層46。第一部分P1與第二部分P2分別位於所述溝渠26的側壁上。所述絕緣層46設置在所述溝渠26的底部，且將第一部分P1與第二部分P2分隔開。絕緣層46的厚度大於所述閘極結構的閘介電層30的厚度。絕緣層46的設置可以用於降低半導體元件100B在操作時在溝渠26底角處的電場效應。
參照圖2G，半導體元件100B的形成方法除了絕緣層46之外，其他的材料層或構件可以採用類似於上述半導體元件100A的形成方法來形成。圖2A至圖2G是依照本發明另一些實施例的半導體元件100B的製造流程剖面示意圖。
參照圖2A至圖2C，依照上述的方法形成緩衝層12、通道層14、第一摻雜區16a、第二摻雜區16b、第三摻雜區50以及摻雜區18以及溝渠26。在溝渠26形成之後，先在溝渠26的底部形成絕緣層46。絕緣層46的形成方法例如是在溝渠26之中以及罩幕層20上形成絕緣材料，然後，再經由化學機械研磨製程先將溝渠26以外的絕緣材料移除，之後，再進行回蝕刻製程移除溝渠26中剩餘的部分的絕緣材料。在一些實施例中，絕緣層46的頂面低於所述通道層14的底面，以使得後續形成的通道蓋層28可以完全覆蓋溝渠26的側壁的通道層14。
參照圖2D，在溝渠26的側壁形成通道蓋層28。通道蓋 層28可以採用磊晶成長的製程形成。由於溝渠26的底部被絕緣層46覆蓋，而第一摻雜區16a、第二摻雜區16b以及摻雜區18上被罩幕層20覆蓋，因此通道蓋層28會形成在溝渠26的側壁，而不會形成在其他位置上。形成在溝渠26的側壁的通道蓋層28包括被絕緣層46分隔開的第一部分P1與第二部分P2。
參照圖2E至圖2G，依照上述方法形成閘極結構34以及金屬內連線結構42。通道蓋層28的第一部分P1介於閘極結構34的閘介電層30與通道層14之間，且介於閘介電層30與第一摻雜區16a之間。通道蓋層28的第二部分P2介於閘極結構34的閘介電層30與通道層14之間，且介於閘介電層30與第二摻雜區16b之間。
以上的半導體元件100A與100B的閘極結構34埋在通道層14的溝渠26之中，為溝渠式半導體元件，或稱為埋入式半導體元件。然而，本發明並不以此為限。在本發明的另一些實施例中，參照圖3E，半導體元件100C為平面式半導體元件，其閘極結構134可以形成在通道層114的上方。
參照圖3E，半導體元件100C包括基底110、通道層114、閘極結構134、第一摻雜區116a、第二摻雜區116b、第三摻雜區150以及通道蓋層128。在一些實施例中，半導體元件100C還包括緩衝層112。在另一些實施例中，半導體元件100C還包括金屬內連線結構144。
緩衝層112與通道層114在所述基底110上或在基底110 中。閘極結構134在所述通道層114上方。第一摻雜區116a與第二摻雜區116b，在所述閘極結構134兩側的所述通道層114中。第三摻雜區150，在所述通道層114下方的所述基底110中。通道蓋層128在所述閘極結構134與所述通道層114之間。所述通道蓋層128的能隙大於所述通道層114的能隙。第一摻雜區116a、第二摻雜區116b、第三摻雜區150以及緩衝層112中的摻質的導電型不同於通道層114以及通道蓋層128中的摻質的導電型。舉例來說，第一摻雜區116a、第二摻雜區116b、第三摻雜區150以及緩衝層112中具有第二導電型的摻質，通道層114以及通道蓋層128中具有第一導電型的摻質。
參照圖3D，同樣地，通道蓋層128介於閘介電層130與通道層114之間。由於通道層114的材料與通道蓋層128的材料之間的晶格常數差較小，因此通道層114與通道蓋層128的晶格不匹配率較小，界面127I的缺陷數量會較少。通道蓋層128的材料與閘介電層130的材料之間的晶格常數差較大，因此通道蓋層128與閘介電層130的晶格不匹配率較大，界面129I的缺陷數量較多。
再者，由於通道蓋層128的能隙大於所述通道層114的能隙，因此，自第一摻雜區116a與第二摻雜區116b流出的大部分的載子主要會經由能隙較小的通道層114流向第三摻雜區150，而僅有極少的載子會經由能隙較大的通道蓋層128流向第三摻雜區150。
由於載子可以避開缺陷數量較多的界面129I，因此，本發明實施例可以提升載子遷移率，並且可以使得載子通道遠離閘介電層130，降低載子受到閘介電層130之缺陷捕捉機率，進而可降低半導體元件100C長時間操作所造成特性飄移，提升半導體元件100C的可靠度與壽命。
圖3A至圖3E是依照本發明又一些實施例的半導體元件的製造流程剖面示意圖。
參照圖3A，依照上述形成第三摻雜區150、緩衝層112以及通道層114的方法與材料，形成第三摻雜區150、緩衝層112以及通道層114。
參照圖3B，在通道層114的表面上形成通道蓋層128。通道蓋層128的材料與形成方法可以與上述通道蓋層28的材料與形成方法相同或相似。
參照圖3C，形成第一摻雜區116a與第二摻雜區116b。第一摻雜區116a與第二摻雜區116b例如以微影製程在通道層114上形成罩幕層(未示出)，然後進行離子植入製程來形成之。第一摻雜區116a和第二摻雜區116b，與第三摻雜區150具有相同的導電型，與通道蓋層128具有不同的導電型。第一摻雜區116a與第二摻雜區116b將通道蓋層128橫向夾在其彼此之間。在一些實施例中，第一摻雜區116a與第二摻雜區116b從通道蓋層128的頂面向下延伸到通道層114中。換言之，第一摻雜區116a與第二摻雜區116b的底面較深，較靠近第三摻雜區150，通道蓋層128的底 面較淺，較遠離第三摻雜區150。
參照圖3D，在通道蓋層128上方形成閘極結構134。閘極結構134包括閘介電層130與閘極導體層132。閘介電層130與閘極導體層132的形成方法例如是在通道蓋層128上方形成閘介電材料與閘極導體材料，然後經由微影與蝕刻製程進行圖案化。
參照圖3E，於通道層114上方形成金屬內連線結構144。金屬內連線結構144包括介電層136以及金屬內連線142。金屬內連線142包括接觸窗138以及導線140。接觸窗138延伸穿過所述介電層136，分別與第一摻雜區116a與第二摻雜區116b電性連接。導線140在介電層136上且電性連接接觸窗138。金屬內連線結構144可以採用任何已知的方法來形成，於此不再贅述。
除以上的半導體元件100A、100B以及100C之外，本發明還提出一種鰭狀的半導體元件100D，如圖4F所示。
參照圖4F，在本發明又一些實施例中，一種半導體元件100D，包括基底210、鰭225、通道蓋層228、閘極結構234、通道層214、第一摻雜區216以及第二摻雜區250。在一些實施例中，半導體元件100D還包括緩衝層212。在另一些實施例中，半導體元件100D還包括金屬內連線結構244。
參照圖4F，鰭225在所述基底210上，突出於所述基底210的表面。通道蓋層228覆蓋在基底210上以及鰭225的頂面與側壁上。
通道層214在所述鰭225中。緩衝層212在通道層214 下方的鰭225以及基底210之中。第一摻雜區216在所述通道層214中。第二摻雜區250在所述通道層214下方的所述基底210中。閘極結構234位於所述基底210上的所述通道蓋層228上。通道蓋層228在所述閘極結構234與所述第一摻雜區216之間，在所述閘極結構234與所述通道層214之間，以及在所述閘極結構234與所述緩衝層212之間。所述通道蓋層228的能隙大於所述通道層214的能隙。
參照圖4D，同樣地，通道蓋層228介於閘介電層230與通道層214之間。由於通道層214的材料與通道蓋層228的材料之間的晶格常數差較小，因此通道層214與通道蓋層228的晶格不匹配率較小，界面227I的缺陷數量會較少。通道蓋層228的材料與閘介電層230的材料之間的晶格常數差較大，因此通道蓋層228與閘介電層230的晶格不匹配率較大，界面229I的缺陷數量較多。
再者，由於通道蓋層228的能隙大於所述通道層214的能隙，因此，自第一摻雜區216流出的大部分的載子主要會經由能隙較小的通道層214流向第二摻雜區250，而僅有極少的載子會經由能隙較大的通道蓋層228流向第二摻雜區250。
由於載子可以避開缺陷數量較多的界面229I，因此，本發明實施例可以提升載子遷移率，並且可以使得載子通道遠離閘介電層230，降低載子受到閘介電層230之缺陷捕捉機率，進而可降低半導體元件100D長時間操作所造成特性飄移，提升半導體元 件100D的可靠度與壽命。
圖4A至圖4F是依照本發明又一些實施例的半導體元件的製造流程剖面示意圖。
參照圖4A，依照上述形成第三摻雜區250、緩衝層212以及通道層214的形成方法與材料，形成第二摻雜區250、緩衝層212以及通道層214。接著，在通道層14中形成第一摻雜區216。通道層214與緩衝層212具有不同導電型的摻質。第一摻雜區216可以進行離子植入製程來形成之。第一摻雜區216、第二摻雜區250與緩衝層212具有相同導電型的摻質。
參照圖4B，進行微影與蝕刻製程，以圖案化第一摻雜區216、通道層214以及緩衝層212，以形成鰭225。在鰭225的周圍具有凹部226。鰭225突出於凹部226的緩衝層212的表面。
參照圖4C，在凹部226的緩衝層212的表面以及鰭226的頂面與側壁形成通道蓋層228。通道蓋層228的材料與形成方法可以與上述通道蓋層28的材料與形成方法相同或相似。
參照圖4D，在通道蓋層228上方形成閘極結構234。閘極結構234包括閘介電層230與閘極導體層232。閘介電層230與閘極導體層232的形成方法例如是在通道蓋層228上方形成閘介電材料與閘極導體材料，然後經由回蝕刻製程移除鰭225以上的閘極導體材料。
參照圖4E與圖4F，於通道層214上方形成金屬內連線結構244。金屬內連線結構244包括介電層236以及金屬內連線 242。金屬內連線242包括接觸窗238以及導線240。接觸窗238延伸穿過所述介電層236，與第一摻雜區216電性連接。導線240在介電層236上且電性連接接觸窗238。金屬內連線結構244可以採用任何已知的方法來形成，於此不再贅述。本發明實施例可以提升載子遷移率，並且可以使得載子通道遠離閘介電層，降低載子受到閘介電層之缺陷捕捉機率，進而可降低半導體元件長時間操作所造成特性飄移，提升半導體元件的可靠度與壽命。
10:基底
10a、10a’:第一表面
10b:第二表面
12:緩衝層
14:通道層
16a:第一摻雜區
16b:第二摻雜區
26:溝渠
27I、29I:界面
28:通道蓋層
30:閘介電層
32:閘極導體層
34:閘極結構
50:第三摻雜區

Claims (20)

  1. 一種半導體元件，包括：基底；通道層，在所述基底上，其中所述通道層具有溝渠；閘極結構，位於所述溝渠中；第一摻雜區與第二摻雜區，在所述閘極結構兩側的所述通道層中；第三摻雜區，在所述通道層下方的所述基底中；以及通道蓋層，在所述閘極結構與所述第一摻雜區之間，在所述閘極結構與所述第二摻雜區之間，以及在所述閘極結構與所述通道層之間，其中所述通道蓋層的能隙大於所述通道層的能隙。
  2. 一種半導體元件，包括：基底；通道層，在所述基底上；閘極結構，設置在所述通道層上方；第一摻雜區與第二摻雜區，在所述閘極結構兩側的所述通道層中；第三摻雜區，在所述通道層下方的所述基底中；以及通道蓋層，在所述閘極結構與所述通道層之間，其中所述通道蓋層的能隙大於所述通道層的能隙， 其中所述第一摻雜區、所述第二摻雜區以及所述第三摻雜區具有相同的導電型，其中所述通道蓋層橫向夾在所述第一摻雜區與所述第二摻雜區之間。
  3. 一種半導體元件，包括：基底；鰭，在所述基底上，突出於所述基底的表面；通道蓋層，覆蓋所述基底以及所述鰭的頂面與側壁；閘極結構，位於所述基底上方的所述通道蓋層上；通道層，在所述鰭中；第一摻雜區，在所述通道層中；第二摻雜區，在所述通道層下方的所述基底中；以及其中所述通道蓋層在所述閘極結構與所述第一摻雜區之間，以及在所述閘極結構與所述通道層之間，其中所述通道蓋層的能隙大於所述通道層的能隙。
  4. 如請求項1、2或3所述的半導體元件，其中所述通道蓋層的所述能隙與所述通道層的所述能隙的差小於1eV。
  5. 如請求項1、2或3所述的半導體元件，其中所述通道蓋層包括半導體材料。
  6. 如請求項5所述的半導體元件，其中所述通道蓋層包括SiC、GaN、AlGaN、AlN、α-Ga2O3、鑽石、SiGe、Si或其組合。
  7. 如請求項5所述的半導體元件，其中所述通道蓋層的材料與所述通道層的材料相同，但晶相不同。
  8. 如請求項7所述的半導體元件，其中所述通道層包括4H-SiC，所述通道蓋層包括2H-SiC。
  9. 如請求項7所述的半導體元件，其中所述通道層包括6H-SiC，所述通道蓋層包括4H-SiC、2H-SiC或其組合。
  10. 如請求項7所述的半導體元件，其中所述通道層包括3C-SiC，所述通道蓋層包括6H-SiC、4H-SiC、2H-SiC或其組合。
  11. 如請求項5所述的半導體元件，其中所述通道蓋層的材料與所述通道層的材料不同。
  12. 如請求項10所述的半導體元件，其中所述通道層包括β-Ga2O3，所述通道蓋層包括AlxGa1-xO、AlGaxN1-x或其組合，其中x介於0與1之間。
  13. 如請求項5所述的半導體元件，其中所述通道蓋層與所述通道層具有相同的導電型。
  14. 如請求項12所述的半導體元件，其中所述通道蓋層的摻雜濃度大於或等於所述通道層的摻雜濃度。
  15. 如請求項1、2或3所述的半導體元件，其中所述通道蓋層與所述閘極結構的閘介電層的界面的缺陷數多於所述通道蓋層與所述通道層的界面的缺陷數。
  16. 如請求項1、2或3所述的半導體元件，其中所述通道層與所述閘極結構的閘介電層的晶格不匹配率大於10%。
  17. 如請求項1、2或3所述的半導體元件，其中所述通道蓋層的厚度小於100nm。
  18. 如請求項1、2或3所述的半導體元件，更包括緩衝層，位於所述通道層下方。
  19. 如請求項1所述的半導體元件，其中所述通道蓋層包括第一部分與第二部分，分別位於所述溝渠的側壁上，且被絕緣層分隔開，所述絕緣層設置在所述溝渠底部。
  20. 如請求項19所述的半導體元件，其中所述絕緣層的厚度大於所述閘極結構的閘介電層的厚度。
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