JP4120899B2 - 化合物半導体電界効果トランジスタ及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、MESFET(metal semiconductor field effct transistor)やHEMT(high electron mobility transistor)などの化合物半導体電界効果トランジスタ及びその製造方法に関する。
【0002】
前記化合物半導体電界効果トランジスタは、高周波動作特性が良好である為、高い周波数帯で用いられることが多いが、ゲート電極がチャネルに接触していることから、ゲート電極に対する印加電圧を大きくするとリーク電流が大きくなる。
【0003】
従って、ゲート電極に対する印加電圧には制限があり、その結果、この種の半導体装置から大きな出力を取り出すことはできないとされているので、本発明では、この問題を解消する為の一手段を開示する。
【0004】
【従来の技術】
図3は改良された従来例を説明する為の電界効果トランジスタを表す要部切断側面図であり、また、図4も改良された従来例を説明する為の電界効果トランジスタを表す要部切断側面図である。
【0005】
各図に於いて、1は基板、2はバッファ層、3はチャネル層、4はバリヤ層、5はスペーサ層、6はストッパ層、7はキャップ層、8はn+ 領域、10は絶縁膜、11はゲート電極、12Sはソース電極、12Dはドレイン電極をそれぞれ示している。
【0006】
図3及び図4に見られる電界効果トランジスタの相違点は、図3の従来例がイオン注入に依ってn+ 領域8を形成し、そのn+ 領域8にソース電極12S或いはドレイン電極12Dをオーミック・コンタクトさせた構造であるのに対し、図3の従来例では、ソース電極12S及びドレイン電極12Dをチャネル層3に出来る限り近付けることでオーミック・コンタクトをとる構造になっているところである。
【0007】
図示の各電界効果トランジスタの改良点は、ゲート電極11に印加する電圧の制限を解消しようとして、チャネル層3とゲート電極11との間にバリヤ層4を介在させた構造になっているところである。
【0008】
ところで、この電界効果トランジスタでは、オーミック電極であるソース電極12S及びドレイン電極12Dは、イオン注入に依って形成されて表面からチャネル層3に達しているn+ 領域8にコンタクトしているか、或いは、ソース電極12S及びドレイン電極12Dがチャネル層3に近接するように深く入り込んでいる為、ソース電極12S及びドレイン電極12Dとゲート電極11とは、キャップ層7を介して接続されている状態になる。
【0009】
キャップ層7は、通常、i−GaAsを材料としているので、抵抗値は比較的高いのであるが、それも程度問題であって、電極間距離が小さければ、不純物非添加の状態にあっても電流は流れてしまう。
【0010】
従って、ゲート電圧を高くして、チャネル層3に多量のキャリヤを誘起しようとすると、ゲート・ソース間の漏れ電流が大きくなってしまうので、印加し得るゲート電圧には制限があり、大きな出力を取り出すことはできない。
【0011】
そこで、ゲート・ソース間の距離を長くする試みがなされているが、ソース抵抗が高くなってしまうので、これを更に改善しようとする提案がなされている。
【0012】
図5は更に改良された従来例を説明する為の電界効果トランジスタを表す要部切断側面図であり、図3及び図4に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【0013】
図5に見られる電界効果トランジスタでは、ソース電極12S及びドレイン電極12Dがキャップ層7などを貫通するリセス7A内に形成され、且つ、リセス7Aの周縁に直接接触しない構造にすることで、ゲート・ソース間に流れる電流を低減している。
【0014】
図5に見られる電界効果トランジスタの構成に依って、ゲート・ソース間の漏れ電流に起因するゲート・ソース間距離の長大化の問題は解消され、両者を近接させてソース抵抗を低減させることが可能になった。
【0015】
ところで、この電界効果トランジスタに於いて、前記改良の効果を充分に発揮する為には、n+ 領域8とリセス7Aとの位置合わせを正確に行なうことが必要であり、若し、両者にずれを生じた場合には、ゲート・ソース間の漏れ電流の増加、或いは、ソース抵抗の増加を招来することになる。
【0016】
n+ 領域8とリセス7Aとを正確に一致させる方法としては、幾つかの手段があり、例えば、n+ 領域8の形成後に実施するリセス工程に於けるパターニングで、n+ 領域8を形成する際のパターニングと厳密に同じ領域がパターニングできるまで、繰り返してパターニングを行なうものである。
【0017】
然しながら、この方法では、工数が多くなり過ぎる為、商品を生産するには不適切である。
【0018】
また、例えば、一度のパターニングで、n+ 領域8の形成とリセス7Aの形成とを行なう方法もあるが、この場合、リセス7Aが形成された状態、即ち、大きな凹凸が生じている状態で、活性化の為の熱処理を行なうことになるから、ストレスに依って欠陥が増加し、トランジスタの特性劣化や製造歩留りの低下が発生する。
【0019】
【発明が解決しようとする課題】
ソース電極及びドレイン電極などオーミック電極がキャップ層に於けるリセス内に形成され、キャップ層を介してゲート電極と接続されることを防止した構造の化合物半導体電界効果トランジスタを簡単な手段で、しかも、高い良品率で製造できるようにする。
【0020】
【課題を解決するための手段】
本発明では、ソース電極やドレイン電極などのオーミック電極を形成する為のリセス内に表出されたキャップ層側壁に不純物を導入することで、キャリヤ・トラップの増加を防止することが基本になっている。
【0021】
前記したところから、本発明に依る化合物半導体電界効果トランジスタ及びその製造方法に於いては、
(1)
キャリヤを通過させるチャネル層(例えばチャネル層3)及びチャネル層上に形成されたアンドープ化合物半導体からなるキャップ層(例えばキャップ層7)と、キャップ層に形成されたリセス(例えばリセス7A)内にあってチャネル層にキャリヤを注入するソース電極(例えばソース電極12S)及びキャップ層に形成されたリセス内にあってチャネル層を通過したキャリヤを回収するドレイン電極(例えばドレイン電極12D)と、ソース電極とドレイン電極との間においてキャップ層に埋め込まれたゲート電極(例えばゲート電極11)と、リセス内に表出されたキャップ層の側面のうち少なくともゲート電極方向に対向する面に形成された不純物導入領域(例えば不純物導入領域9)とを備えてなることを特徴とするか、又は、
【0022】
(2)
前記(1)に於いて、チャネル層とキャップ層との間に介在しチャネル層に比較してエネルギ・バンド・ギャップが大きい材料(例えばi−Al0.5 Ga0.5 As)からなり且つリセス内に表出されたキャップ層側面に形成された不純物導入領域の直下にはキャリヤが存在しないバリヤ層(例えばバリヤ層4)を備えてなることを特徴とするか、又は、
【0023】
前記(2)に於いて、バリヤ層の材料がAlGaAs或いはInGaPであることを特徴とするか、又は、
【0024】
(4)
前記(1)乃至(3)の何れかlに於いて、閾値電圧を−0.5〔V〕以上にしたことを特徴とするか、又は、
【0025】
(5)
前記(1)乃至(4)の何れか1に於いて、チャネル層の材料がGaAs或いはIny Ga1-y As(0<y<0.3)であって、且つ、キャップ層の材料がGaAsであることを特徴とするか、又は、
【0027】
(6)
前記(1)乃至(5)の何れか1に於いて、リセス内に表出されたキャップ層側面に形成された不純物導入領域に於けるキャリヤがn型であることを特徴とするか、又は、
【0028】
(7)
前記(1)乃至(6)の何れか1に於いて、リセス内に表出されたキャップ層側面に形成された不純物導入領域に於ける電子濃度が1×1017 〔cm -3 〕乃至5×1017 〔cm -3 〕の範囲にあることを特徴とするか、又は、
【0029】
(8)
前記(1)乃至(7)の何れか1に於いて、リセス内に表出されたキャップ層側面に形成された不純物導入領域に於ける幅が30〔nm〕乃至100〔nm〕の範囲にあることを特徴とするか、又は、
【0030】
(9)
化合物半導体基板(例えば半導体基板1)上に少なくともチャネル層(例えばチャネル層3)及びキャップ層(例えばキャップ層7)を含む半導体層を積層形成する工程と、ソース領域形成予定部分及びドレイン領域形成予定部分に於ける少なくともキャップ層を除去してリセス(例えばリセス7A)を形成する工程と、リセスの底に表出されている半導体面にオーミック・コンタクトをとる為の不純物導入領域(例えばn+ 領域8)を形成する工程と、化合物半導体基板に対して斜め方向からイオン注入してリセス内に表出されたキャップ層側面に不純物導入領域(例えば不純物導入領域9)を形成する工程とが含まれてなることを特徴とするか、又は、
【0031】
(10)
化合物半導体基板上に少なくともチャネル層及びキャップ層を含む半導体層を積層形成する工程と、ソース領域形成予定部分及びドレイン領域形成予定部分に於ける少なくともキャップ層を除去してリセスを形成する工程と、リセスを形成した際のエッチング・マスクを利用し不純物導入を行ってリセスの底に表出されている半導体面にオーミック・コンタクトをとる為の不純物導入領域を形成する工程と、リセスの形成及びオーミック・コンタクトをとる為の不純物導入領域の形成に用いたマスクのパターンを縮小してキャップ層のエッジを表出させる工程と、表出されたキャップ層のエッジに不純物を導入してリセス内に表出されたキャップ層側面に不純物導入領域を形成する工程とが含まれてなることを特徴とする。
【0032】
前記(1)には、リセス内に表出されたキャップ層の側壁に不純物を導入した構成について記述してあり、このようにすると、キャリヤ・トラップの増加を防止することが可能となり、従って、ゲート・ソース間の漏れ電流は低減され、また、寄生抵抗も低減される。
【0033】
前記(2)には、チャネル層とゲート電極との間にバリヤ層を介在させ、しかも、キャリヤ層の側壁に形成した不純物導入領域の直下に於けるストッパ層やスペーサ層にはキャリヤを導入しない構成について記述してあり、このようにすると、ゲート順方向耐圧を高く維持できる。
【0034】
前記(3)には、本発明に依る化合物半導体電界効果トランジスタの構成材料を限定した構成について記述してあり、その理由は、現在、多くの化合物半導体電界効果トランジスタが容易に入手可能なGaAs基板を用いていること、及び、電界効果トランジスタに必要なヘテロ構造はGaAs基板との間に大きな格子不整合があってはならないこと等の要請に起因している。バリヤ層はチャネル層よりもエネルギ・バンド・ギャップが大きい必要があり、且つ、前記格子不整合の制限から、A1GaAs或いはInGaPとなるが、更に高抵抗の材料であれば望ましく、A1組成が高いと高抵抗になり易い。
【0035】
前記(4)には、閾値電圧を−0.5〔V〕以上とする構成について記述してあり、その理由は、本発明に依る電界効果トランジスタは、高いゲート電圧を印加できることが特徴の一つになっていて、それは最大ドレイン電流I dmax が増加する場合に有効な為である。
【0036】
即ち、ソース電極及びドレイン電極がキャップ層などを貫通するリセス内に形成され、且つ、リセスの周縁に直接接触しない構造をもつ電界効果トランジスタに於いて、特に有効であるのは、V th ≧−0.5〔V〕、の場合であって、これについてはデータが存在する。
【0037】
図2は電界効果トランジスタに於ける最大ドレイン電流I dmax と閾値電圧V th との関係を表す線図であって、縦軸に最大ドレイン電流I dmax を、また、横軸に閾値電圧V th をそれぞれ採ってあり、本発明と表示してあるのは、ソース電極及びドレイン電極がキャップ層などを貫通するリセス内に形成され、且つ、リセスの周縁に直接接触しない構造をもつ電界効果トランジスタの特性線であり、従来例と表示してあるのは、ソース電極及びドレイン電極がキャップ層上に形成されている電界効果トランジスタの特性線であって、V th <−0.5〔V〕では、いずれの電界効果トランジスタでも、最大ドレイン電流I dmax は等しいが、V th >−0.5〔V〕では差を生じていることが看取されよう。
【0038】
前記(5)には、本発明に依る化合物半導体電界効果トランジスタの構成材料を限定した構成について記述してあり、その理由は、現在、多くの化合物半導体電界効果トランジスタが容易に入手可能なGaAs基板を用いていること、及び、電界効果トランジスタに必要なヘテロ構造はGaAs基板との間に大きな格子不整合があってはならないこと等の要請に起因している。チャネル層は、GaAs又はInGaAs(In組成0.3以下)となる。キャップ層は、高抵抗となり得ることと、格子不整合の制限からGaAsとなる。
【0039】
前記(6)には、キャリヤをn型に限定した構成について記述してあり、その理由は、通常、三族ー五族化合物半導体では、正孔に比較して電子の方が欠陥にトラップされ易いので、本発明はn型キャリヤに対して特に有効であるが、基本的には、n型及びp型の何れのキャリヤを用いても良い。
【0040】
前記(7)には、キャップ層の側壁に導入される不純物の量を規定した構成について記述してあり、本発明に於いて、トラップ増加防止効果を奏する為には、1×1017 〔cm -3 〕以上の不純物が必要であるが、不純物量が多過ぎた場合、不純物を添加すべき領域の外側にまで拡散され、ゲート順方向耐圧の低下を招来する。このようなことから、上限を5×1017 〔cm -3 〕とする。
【0041】
前記(8)には、キャップ層の側壁に形成された不純物導入領域の幅を規定した構成について記述してあり、本発明に於いて、トラップ増加防止効果を奏する為には、30〔nm〕の幅が必要である。ソース抵抗低減の為には、ソース・ゲート間距離を短縮することが望ましいが、前記不純物導入領域の幅が広過ぎるとゲート電極に接してしまう。そこで、前記不純物導入領域の幅には、上限があって、100〔nm〕である。
【0042】
前記(9)には、キャップ層の側壁に不純物を導入する方法について記述してあり、キャップ層にリセスを形成してから、斜めイオン注入を行なうようにしている。
【0043】
前記(10)には、キャップ層の側壁に不純物を導入する他の方法について記述してあり、リセスの形成及びn+ 型領域の形成に用いたレジスト膜マスクの寸法を縮小して新たなマスクとしてイオン注入を行なうようにしている。
【0044】
前記手段を採ることに依って、チャネルとゲート電極との間に高抵抗層を介挿し、且つ、オーミック電極がキャップ層を介してゲート電極と接続されることを防止した構造をもち、キャリヤ・トラップが少なく、ゲート漏れ電流が少なく、寄生抵抗も少ない化合物半導体電界効果トランジスタを簡単に、しかも、高い良品率で製造することができる。
【0045】
【発明の実施の形態】
図1は本発明に於ける1実施の形態を説明する為の半導体装置を表す要部切断側面図であり、図5に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【0046】
図1に見られる半導体装置が、図5について説明した従来の半導体装置と相違する点は、キャップ層7などを貫通するリセス7Aを形成し、表出されたキャップ層7の側壁にSiイオンなどを打ち込んで不純物導入領域9を形成したことにあり、次に、この半導体装置を製造する工程について説明する。
【0047】
(1) MOVPE(metalorganic vapor phase epitaxy)法を適用することに依り、基板1上にバッファ層2、チャネル層3、バリヤ層4、スペーサ層5、ストッパ層6、キャップ層7を積層形成する。
【0048】
ここで、前記各半導体部分に関する主要なデータを例示すると次の通りである。
▲1▼ 基板1について
材料:半絶縁性GaAs
▲2▼ バッファ層2について
材料:アンドープGaAs
厚さ:5000〔Å〕
▲3▼ チャネル層3について
材料:n−Iny Ga1-y As(y=0.2)
電子濃度:7.5×1017〔cm-3〕
厚さ:150〔Å〕
▲4▼ バリヤ層4について
材料:i−Alx Ga1-x As(x=0.5)
厚さ:30〔Å〕
▲5▼ スペーサ層5について
材料:i−GaAs
厚さ:50〔Å〕
▲6▼ ストッパ層6について
材料:i−Alx Ga1-x As(x=0.5)
厚さ:30〔Å〕
▲7▼ キャップ層7について
材料:i−GaAs
厚さ:1500〔Å〕
【0049】
(2) リソグラフィ技術に於けるレジスト・プロセスを適用することに依り、オーミック領域形成予定部分に開口をもつレジスト膜を形成する。
【0050】
(3) イオン注入法を適用することに依り、前記工程(2)で形成したレジスト膜をマスクとし、イオン加速電圧を例えば180〔keV〕、ドーズ量を例えば4×1013〔cm-2〕としてSiイオンの打ち込みを行なってn+ 領域8を形成する。
【0051】
(4) イオン注入マスクとして用いたレジスト膜を残した状態で、SiCl4 をエッチング・ガスとするドライ・エッチング法、及び、アンモニアをエッチャントとするウエット・エッチング法を適用することに依り、キャップ層7の表面からスペーサ層5の表面に達するリセス7Aを形成する。
【0052】
(5) リセス7Aを形成した際にマスクとして用いたレジスト膜を残した状態で、イオン注入法を適用し、イオン加速電圧を40〔keV〕、ドーズ量を2×1012〔cm-2〕とし、基板1をイオン源に対して約45°傾けた状態でリセス7A内に表出されている側壁にSiイオンの打ち込みを行なってから、更に基板1をイオン源に対して約135°傾けた状態でSiイオンの打ち込みを行なって不純物導入領域9を形成する。
【0053】
(6) イオン注入マスク及びリセス形成マスクとして用いたレジスト膜を除去してから、温度を850〔℃〕、時間を15〔秒〕として前記イオン注入されたSiの活性化熱処理を行なう。
【0054】
(7) CVD(chemical vapor deposition)法を適用することに依り、全面に厚さが例えば3000〔Å〕のSiNからなる絶縁膜10を形成する。
【0055】
(8) リソグラフィ技術に於けるレジスト・プロセス、並びに、エッチング・ガスをSF6 とするドライ・エッチング法を適用することに依り、絶縁膜10に於けるゲート電極形成予定部分のエッチングを行なって開口を形成する。
【0056】
(9) 引き続いて、エッチング・ガスをSiCl4 とするドライ・エッチング法を適用することに依り、キャップ層7のエッチングを行なって開口を延伸する。
【0057】
(10) 引き続いて、エッチャントをアンモニアとするウエット・エッチング法を適用することにより、ストッパ層6のエッチングを行ない開口を延伸する。
【0058】
(11) スパッタリング法を適用することに依り、厚さが例えば1000〔Å〕のWSi膜を形成してから、真空蒸着法を適用することに依り、厚さが例えば5000〔Å〕のAu膜を積層形成する。
【0059】
(12) リソグラフィ技術に於けるレジスト・プロセス、及び、Arイオンを用いたイオン・ミリング法を適用することに依り、WSi/Au膜のイオン・ミリングを行なってゲート電極11を形成する。尚、この場合、ゲート長は1〔μm〕とした。
【0060】
(13) リソグラフィ技術を適用することに依り、リセス7A内の絶縁膜10に於けるオーミック電極形成予定部分のエッチングを行なって、オーミック電極コンタクト用開口を形成する。
【0061】
(14) オーミック電極コンタクト用開口を形成した際のマスクとして用いたレジスト膜を残した状態で真空蒸着法を適用することに依り、厚さが例えば300〔Å〕/4000〔Å〕のAuGe/Au膜を形成する。
【0062】
(15) リフト・オフ法を適用することに依り、AuGe/Au膜が被着されているレジスト膜を除去し、オーミック電極であるソース電極12S及びドレイン電極12Dを形成する。
【0063】
前記工程(4)の後、酸素ガスを用いたドライ・エッチング法を適用することに依り、n+ 領域8やリセス7Aを形成した際のマスクとして用いたレジスト膜のパターンを例えば50〔nm〕程度縮小してから、Siイオンの打ち込みを行なってリセス7Aの側壁に不純物導入領域9を形成することもできる。
【0064】
そのような手段を採った場合、Siイオンを注入する際、イオン源に対して基板を所要角度で傾けるなどの操作は不要になるから、イオン注入装置や製造工程を簡単化することができる。
【0065】
前記各実施の形態では、各半導体部分の寸法、ドーピング濃度、ドーピング条件、製造プロセスなどを特定して説明したが、これに限定されないことは云うまでもない。
【0066】
本発明に依る化合物半導体電界効果トランジスタ及びその製造方法に於いては、キャリヤを通過させるチャネル層及びアンドープ化合物半導体からなるキャップ層が形成され、キャップ層に形成されたリセス内にあってチャネル層にキャリヤを注入するソース電極及びキャップ層に形成されたリセス内にあってチャネル層を通過したキャリヤを回収するドレイン電極がそれぞれ形成され、ソース電極とドレイン電極との間のキャップ層にゲート電極が埋め込まれ、リセス内に表出されたキャップ層の側面のうち少なくともゲート電極方向に対向する面に不純物導入領域が形成されることが基本になっている。
【0067】
前記構成を採ることに依って、チャネルとゲート電極との間に高抵抗層を介挿し、且つ、オーミック電極がキャップ層を介してゲート電極と接続されることを防止した構造をもち、キャリヤ・トラップが少なく、ゲート漏れ電流が少なく、寄生抵抗も少ない化合物半導体電界効果トランジスタを簡単に、しかも、高い良品率で製造することができる。
【図面の簡単な説明】
【図1】 本発明に於ける1実施の形態を説明する為の化合物半導体電界効果トランジスタを表す要部切断側面図である。
【図2】 電界効果トランジスタに於ける最大ドレイン電流Idmaxと閾値電圧Vthとの関係を表す線図である。
【図3】 改良された従来例を説明する為の電界効果トランジスタを表す要部切断側面図である。
【図4】 改良された従来例を説明する為の電界効果トランジスタを表す要部切断側面図である。
【図5】 改良された従来例を説明する為の電界効果トランジスタを表す要部切断側面図である。
【符号の説明】
1 基板
2 バッファ層
3 チャネル層
4 バリヤ層
5 スペーサ層
6 ストッパ層
7 キャップ層
7A リセス
8 n+ 領域
9 不純物導入領域
10 絶縁膜
11 ゲート電極
12S ソース電極
12D ドレイン電極
Claims (10)
- キャリヤを通過させるチャネル層及びチャネル層上に形成されたアンドープ化合物半導体からなるキャップ層と、
キャップ層に形成されたリセス内にあってチャネル層にキャリヤを注入するソース電極及びキャップ層に形成されたリセス内にあってチャネル層を通過したキャリヤを回収するドレイン電極と、
ソース電極とドレイン電極との間においてキャップ層に埋め込まれたゲート電極と、
リセス内に表出されたキャップ層の側面のうち少なくともゲート電極方向に対向する面に形成された不純物導入領域と
を備えてなることを特徴とする化合物半導体電界効果トランジスタ。 - チャネル層とキャップ層との間に介在しチャネル層に比較してエネルギ・バンド・ギャップが大きい材料からなり且つリセス内に表出されたキャップ層側面に形成された不純物導入領域の直下にはキャリヤが存在しないバリヤ層
を備えてなることを特徴とする請求項1記載の化合物半導体電界効果トランジスタ。 - バリヤ層の材料がAlGaAs或いはInGaPであること
を特徴とする請求項2記載の化合物半導体電界効果トランジスタ。 - 闇値電圧を−0.5〔V〕以上にしたこと
を特徴とする請求項1乃至3の何れか1記載の化合物半導体電界効果トランジスタ。 - チャネル層の材料がGaAs或いはIny Ga1-y As(0<y<0.3)であって、且つ、キャップ層の材料がGaAsであること
を特徴とする請求項1乃至4の何れか1記載の化合物半導体電界効果トランジスタ。 - リセス内に表出されたキャップ層側面に形成された不純物導入領域に於けるキャリヤがn型であること
を特徴とする請求項1乃至5の何れか1記載の化合物半導体電界効果トランジスタ。 - リセス内に表出されたキャップ層側面に形成された不純物導入領域に於ける電子濃度が1×1017 〔cm -3 〕乃至5×1017 〔cm -3 〕の範囲にあること
を特徴とする請求項1乃至6の何れが1記載の化合物半導体電界効果トランジスタ。 - リセス内に表出されたキャップ層側面に形成された不純物導入領域に於ける幅が30〔nm〕乃至100〔nm〕の範囲にあること
を特徴とする請求項1乃至7の何れか1記載の化合物半導体電界効果トランジスタ。 - 化合物半導体基板上に少なくともチャネル層及びキャップ層を含む半導体層を積層形成する工程と、
ソース領域形成予定部分及びドレイン領域形成予定部分に於ける少なくともキャップ層を除去してリセスを形成する工程と、
リセスの底に表出されている半導体面にオーミック・コンタクトをとる為の不純物導入領域を形成する工程と、
化合物半導体基板に対して斜め方向からイオン注入してリセス内に表出されたキャップ層側面に不純物導入領域を形成する工程と
が含まれてなることを特徴とする化合物半導体電界効果トランジスタの製造方法。 - 化合物半導体基板上に少なくともチャネル層及びキャップ層を含む半導体層を積層形成する工程と、
ソース領域形成予定部分及びドレイン領域形成予定部分に於ける少なくともキャップ層を除去してリセスを形成する工程と、
リセスを形成した際のエッチング・マスクを利用し不純物導入を行ってリセスの底に表出されている半導体面にオーミック・コンタクトをとる為の不純物導入領域を形成する工程と、
リセスの形成及びオーミック・コンタクトをとる為の不純物導入領域の形成に用いたマスクのパターンを縮小してキャップ層のエッジを表出させる工程と、
表出されたキャップ層のエッジに不純物を導入してリセス内に表出されたキャップ層側面に不純物導入領域を形成する工程と
が含まれてなることを特徴とする化合物半導体電界効果トランジスタの製造方法。
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