JPH11150124A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
- Publication number
- JPH11150124A JPH11150124A JP3005898A JP3005898A JPH11150124A JP H11150124 A JPH11150124 A JP H11150124A JP 3005898 A JP3005898 A JP 3005898A JP 3005898 A JP3005898 A JP 3005898A JP H11150124 A JPH11150124 A JP H11150124A
- Authority
- JP
- Japan
- Prior art keywords
- region
- drain
- gate electrode
- conductivity type
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】 従来のpポケット型MESFETの構造を修
正し、IV特性を劣化させることなく短ゲート化を行っ
て、準ミリ波帯の電力増幅器として応用した場合に優れ
た利得、線形性を達成することを目的とする。 【解決手段】 p型ポケット領域とゲート電極とを離し
て配置することにより、静特性に歪みが生ずることな
く、短チャネル効果を効果的に抑制することができる。
さらに、トランジスタのゲート長を短縮するだけでな
く、ソース・ドレイン領域間の距離と、中間濃度層の長
さと、p型ポケット領域間の距離とをそれぞれ独特の範
囲に設定することによって、IV特性を劣化させること
なく、ゲート長を短縮して従来よりも周波数の高い準ミ
リ波帯などの高周波帯において使用することができる。
正し、IV特性を劣化させることなく短ゲート化を行っ
て、準ミリ波帯の電力増幅器として応用した場合に優れ
た利得、線形性を達成することを目的とする。 【解決手段】 p型ポケット領域とゲート電極とを離し
て配置することにより、静特性に歪みが生ずることな
く、短チャネル効果を効果的に抑制することができる。
さらに、トランジスタのゲート長を短縮するだけでな
く、ソース・ドレイン領域間の距離と、中間濃度層の長
さと、p型ポケット領域間の距離とをそれぞれ独特の範
囲に設定することによって、IV特性を劣化させること
なく、ゲート長を短縮して従来よりも周波数の高い準ミ
リ波帯などの高周波帯において使用することができる。
Description
【0001】
【発明の属する技術分野】本発明は電界効果トランジス
タおよびその製造方法に関する。さらに具体的には、本
発明は、高周波信号の信号処理に用いて好適な電界効果
トランジスタおよびその製造方法に関する。
タおよびその製造方法に関する。さらに具体的には、本
発明は、高周波信号の信号処理に用いて好適な電界効果
トランジスタおよびその製造方法に関する。
【0002】
【従来の技術】近年のマイクロ波を用いた無線通信技術
の発展はめざましい。その中でも特に移動体通信の市場
は大きく拡大している。GaAs基板上に形成したショ
ットキーゲート型電界効果トランジスタ(MEtal
SemiconductorField Effect
Transistor:MESFET)は、例えば、
L帯と呼ばれる周波数帯域、すなわち約1〜2GHz程
度の帯域を利用する移動体通信端末の高周波電力増幅器
に広く用いられている。
の発展はめざましい。その中でも特に移動体通信の市場
は大きく拡大している。GaAs基板上に形成したショ
ットキーゲート型電界効果トランジスタ(MEtal
SemiconductorField Effect
Transistor:MESFET)は、例えば、
L帯と呼ばれる周波数帯域、すなわち約1〜2GHz程
度の帯域を利用する移動体通信端末の高周波電力増幅器
に広く用いられている。
【0003】このような高周波電力増幅器は、複数のト
ランジスタと複数の受動素子とからなる。これらが同一
の半導体基板上に形成される場合は、マイクロ波用モノ
リシック集積回路(Monolithic Micro
wave Integrated Circuit:M
MlC)と呼ばれ、端末の小型化が可能となることか
ら、特に需要が大きい。
ランジスタと複数の受動素子とからなる。これらが同一
の半導体基板上に形成される場合は、マイクロ波用モノ
リシック集積回路(Monolithic Micro
wave Integrated Circuit:M
MlC)と呼ばれ、端末の小型化が可能となることか
ら、特に需要が大きい。
【0004】MESFETは、大きく分けて自己整合型
とリセス型とに分類される。自己整合型MESFETで
はソース抵抗が低く、従って相互コンダクタンスが高く
なるので、リセス型MESFETに比べて高い利得を得
ることができる。さらに、リセスエッチング等の不安定
なプロセスを必要とするリセス型MESFETと比べ
て、耐熱性ゲートを用いた自己整合型MESFETは、
しきい値電圧の制御性に優れ、ゲートバイアス電圧をゼ
ロもしくは正で動作させる単一正電源駆動の電力増幅器
が実現可能となるという特徴を有する。
とリセス型とに分類される。自己整合型MESFETで
はソース抵抗が低く、従って相互コンダクタンスが高く
なるので、リセス型MESFETに比べて高い利得を得
ることができる。さらに、リセスエッチング等の不安定
なプロセスを必要とするリセス型MESFETと比べ
て、耐熱性ゲートを用いた自己整合型MESFETは、
しきい値電圧の制御性に優れ、ゲートバイアス電圧をゼ
ロもしくは正で動作させる単一正電源駆動の電力増幅器
が実現可能となるという特徴を有する。
【0005】これらの自己整合型やリセス型のMESF
ETでは、チャネル層の下部にp型埋め込み層を形成す
ることがよく行われる。図10は、p型埋め込み層を有
するMESFETの概略断面図である。同図において、
半絶縁性GaAs基板131の表面領域にチャネル領域
となるn型の動作層32が形成されており、この動作層
132上には動作層132とショットキー障壁を形成す
るゲート電極134が形成されている。またこのゲート
電極134に自己整合的にイオン注入することによりソ
ース領域136aおよびドレイン領域136bがGaA
s基板131に形成されている。そしてソース領域13
6aおよびドレイン領域136b上には各々ソース電極
138aおよびドレイン電極138bが形成されてい
る。また短チャネル効果を低減するために動作層132
の下部領域に動作層132の導電型とは逆の導電型のp
型埋め込み層133が設けられている。
ETでは、チャネル層の下部にp型埋め込み層を形成す
ることがよく行われる。図10は、p型埋め込み層を有
するMESFETの概略断面図である。同図において、
半絶縁性GaAs基板131の表面領域にチャネル領域
となるn型の動作層32が形成されており、この動作層
132上には動作層132とショットキー障壁を形成す
るゲート電極134が形成されている。またこのゲート
電極134に自己整合的にイオン注入することによりソ
ース領域136aおよびドレイン領域136bがGaA
s基板131に形成されている。そしてソース領域13
6aおよびドレイン領域136b上には各々ソース電極
138aおよびドレイン電極138bが形成されてい
る。また短チャネル効果を低減するために動作層132
の下部領域に動作層132の導電型とは逆の導電型のp
型埋め込み層133が設けられている。
【0006】また、図11は、p型埋め込み層を有する
別のMESFETの概略断面図である。ここで、図10
に示したものと同一の部分には同一の符号を付して説明
を省略する。図11に示した例においては、ソース及び
ドレイン領域136a、136bと動作領域132との
間に、キャリア濃度が低い中間濃度層135、135が
それぞれ設けられている。
別のMESFETの概略断面図である。ここで、図10
に示したものと同一の部分には同一の符号を付して説明
を省略する。図11に示した例においては、ソース及び
ドレイン領域136a、136bと動作領域132との
間に、キャリア濃度が低い中間濃度層135、135が
それぞれ設けられている。
【0007】図10や図11に示したように、p型埋め
込み層133を設けることにより、キャリア濃度が高い
ソース・ドレイン領域間の基板電流を有効に抑制し、特
に1um以下のゲート長で観察されるショートチャネル
効果を低減することができる。なお、ゲート電極134
の両側には、自己整合的に製造するための側壁144、
144が設けられている。このようなp型埋め込みME
SFETは、1μm以下の短ゲートでも相互コンダクタ
ンスが低下せず、いわゆるスケーリング則によるMES
FETの性能向上を実現することができる。
込み層133を設けることにより、キャリア濃度が高い
ソース・ドレイン領域間の基板電流を有効に抑制し、特
に1um以下のゲート長で観察されるショートチャネル
効果を低減することができる。なお、ゲート電極134
の両側には、自己整合的に製造するための側壁144、
144が設けられている。このようなp型埋め込みME
SFETは、1μm以下の短ゲートでも相互コンダクタ
ンスが低下せず、いわゆるスケーリング則によるMES
FETの性能向上を実現することができる。
【0008】しかし、これらのp埋め込み型MESFE
Tにおいては、微細化する際に問題となる短チャネル効
果を十分に低減することが可能となるが、インパクトイ
オン化で生じたホールが動作層132の下部に集まり静
特性に歪みが生じるという問題がある。このため、上記
MESFETを携帯情報端末の高周波電力増幅器に用い
る際、電力変換効率を大きくすることができず、また連
続通話時間は短くなり、携帯情報端末の高周波電力増幅
器に用いることができない。
Tにおいては、微細化する際に問題となる短チャネル効
果を十分に低減することが可能となるが、インパクトイ
オン化で生じたホールが動作層132の下部に集まり静
特性に歪みが生じるという問題がある。このため、上記
MESFETを携帯情報端末の高周波電力増幅器に用い
る際、電力変換効率を大きくすることができず、また連
続通話時間は短くなり、携帯情報端末の高周波電力増幅
器に用いることができない。
【0009】この点についてさらに詳細に説明すると以
下の如くである。すなわち、移動体通信端末では連続通
話時間(一次電池を交換せずに、または二次電池を充電
せずに通話できる時間)が長いことが大きな商品価値を
有する。端末の電源電圧はどのような電池を使用するか
で決まるので、連続通話時間を長くするためには電池の
改良もさることながら、回路の消費電流を低減すること
が必要である。そのためには、端末の中でも消費電流の
大きい高周波電力増幅器の消費電流を下げることが重要
である。例えば、簡易型携帯端末(Personal
Handy−phoneSystem:PHS)を例に
挙げると、高周波電力増幅器の電力変換効率が30%の
場合、PHSの出力電力は0.l8Wなので消費電力は
0.18W/0.3=0.6Wとなる。したがって高周
波電力増幅器の消費電流は、0.6W/3V=200m
Aとなる。ここでは電源電圧として3Vのリチウムイオ
ン2次電池を使った場合を仮定した。
下の如くである。すなわち、移動体通信端末では連続通
話時間(一次電池を交換せずに、または二次電池を充電
せずに通話できる時間)が長いことが大きな商品価値を
有する。端末の電源電圧はどのような電池を使用するか
で決まるので、連続通話時間を長くするためには電池の
改良もさることながら、回路の消費電流を低減すること
が必要である。そのためには、端末の中でも消費電流の
大きい高周波電力増幅器の消費電流を下げることが重要
である。例えば、簡易型携帯端末(Personal
Handy−phoneSystem:PHS)を例に
挙げると、高周波電力増幅器の電力変換効率が30%の
場合、PHSの出力電力は0.l8Wなので消費電力は
0.18W/0.3=0.6Wとなる。したがって高周
波電力増幅器の消費電流は、0.6W/3V=200m
Aとなる。ここでは電源電圧として3Vのリチウムイオ
ン2次電池を使った場合を仮定した。
【0010】もし、高周波電力増幅器の電力変換効率が
50%になれば、同様の計算によりその消費電流は12
0mAとなる。つまり、高周波電力増幅器の消費電流は
80mA低減されることになる。PHS全体の消費電流
を約800mAとすると、PHS全体の消費電流として
も1割低減されることになる。この効果はそのまま、端
末の連続通話時間の延長となって現われる。
50%になれば、同様の計算によりその消費電流は12
0mAとなる。つまり、高周波電力増幅器の消費電流は
80mA低減されることになる。PHS全体の消費電流
を約800mAとすると、PHS全体の消費電流として
も1割低減されることになる。この効果はそのまま、端
末の連続通話時間の延長となって現われる。
【0011】このような高周波電力増幅器の電力変換効
率はそこに使用されているトランジスタ、特に多段増幅
の場合は最終段で使用されるトランジスタの電力変換効
率でほとんど決定される。トランジスタの電力変換効率
ではドレイン効率と呼ばれる指標が一般的に用いられて
いる。ドレイン効率μdは、μd=Pout/PDCと
表わされる。ここでPDCは消費電力、Poutは出力
電力である。この式から明らかなように、トランジスタ
のドレイン効率を向上させるためには消費電力、したが
って、消費電流を低減することが重要となる。
率はそこに使用されているトランジスタ、特に多段増幅
の場合は最終段で使用されるトランジスタの電力変換効
率でほとんど決定される。トランジスタの電力変換効率
ではドレイン効率と呼ばれる指標が一般的に用いられて
いる。ドレイン効率μdは、μd=Pout/PDCと
表わされる。ここでPDCは消費電力、Poutは出力
電力である。この式から明らかなように、トランジスタ
のドレイン効率を向上させるためには消費電力、したが
って、消費電流を低減することが重要となる。
【0012】我々の最近の研究で、p埋め込み型MES
FETはこの消費電流が大きいために、携帯端末の連続
通話時間を長くすることができないという問題があるこ
とがわかった。p型埋め込みMESFETの消費電流が
大きくなるという問題を調べた結果、電流・電圧特性に
キンクが現われることが原因であることがわかった。M
ESFETの飽和領域では、ドレイン電圧に対して、ド
レイン電流はほぼ一定に推移する。「キンク」とは、こ
のドレイン電流が一時的な増加を示すことである。この
ようなキンクは、ドレインコンダクタンスにおいてはピ
ークとなって現れる。p型埋め込みMESFETにおい
て、このようなキンクが現われることは計算機シミュレ
ーションにより既に報告されており(M.R・Wils
on,P.Zdebel,P.Wennekers,a
nd R.Anholt,inProc.IEEE G
aAs lC Symposium,p.109,19
95)、チャネル下部のp型埋め込み層にインパクトイ
オン化で生成されたホールが蓄積し、寄生バイポーラ効
果を生ずることが原因であると言われている。このキン
クが電力増幅器の高効率化の障害となる。p型埋め込み
MESFETでは、キンクは典型的な場合として5V付
近に現われ、消費電流が急激に増大する。このような消
費電流の増大が高周波電力増幅器の高効率化の大きな障
害となっている。
FETはこの消費電流が大きいために、携帯端末の連続
通話時間を長くすることができないという問題があるこ
とがわかった。p型埋め込みMESFETの消費電流が
大きくなるという問題を調べた結果、電流・電圧特性に
キンクが現われることが原因であることがわかった。M
ESFETの飽和領域では、ドレイン電圧に対して、ド
レイン電流はほぼ一定に推移する。「キンク」とは、こ
のドレイン電流が一時的な増加を示すことである。この
ようなキンクは、ドレインコンダクタンスにおいてはピ
ークとなって現れる。p型埋め込みMESFETにおい
て、このようなキンクが現われることは計算機シミュレ
ーションにより既に報告されており(M.R・Wils
on,P.Zdebel,P.Wennekers,a
nd R.Anholt,inProc.IEEE G
aAs lC Symposium,p.109,19
95)、チャネル下部のp型埋め込み層にインパクトイ
オン化で生成されたホールが蓄積し、寄生バイポーラ効
果を生ずることが原因であると言われている。このキン
クが電力増幅器の高効率化の障害となる。p型埋め込み
MESFETでは、キンクは典型的な場合として5V付
近に現われ、消費電流が急激に増大する。このような消
費電流の増大が高周波電力増幅器の高効率化の大きな障
害となっている。
【0013】また、p埋め込み型MESFETでは、線
形性が劣化して歪みを発生し、線形性が要求されるデジ
タル変調には不向きであるという問題もあった。
形性が劣化して歪みを発生し、線形性が要求されるデジ
タル変調には不向きであるという問題もあった。
【0014】そこで図12に示すようにソース領域13
6aおよびドレイン領域136bの周囲にのみポテンシ
ャルバリアとなるp層137を設けた構造(pポケット
構造とも言う)が提案されている(特開昭61−559
73号公報参照)。
6aおよびドレイン領域136bの周囲にのみポテンシ
ャルバリアとなるp層137を設けた構造(pポケット
構造とも言う)が提案されている(特開昭61−559
73号公報参照)。
【0015】また、図13に示したように、ソース及び
ドレイン領域136a、136bと動作領域132との
間に、両者の中間的なキャリア濃度を有する中間濃度層
(以下、「中間領域」と称する)135、135がそれ
ぞれ設けられているpポケット型MESFETも提案さ
れている。
ドレイン領域136a、136bと動作領域132との
間に、両者の中間的なキャリア濃度を有する中間濃度層
(以下、「中間領域」と称する)135、135がそれ
ぞれ設けられているpポケット型MESFETも提案さ
れている。
【0016】これらのpポケット型MESFETにおい
ては、チャネル下部にはp型領域が形成されず、高濃度
ソース・ドレイン層の下部にのみpポケット領域13
7、137が設けられている(米国特許第4,636,
822号)。このpポケット領域137は、図13に示
したように、ゲート電極134に対して自己整合的に形
成される場合が多い。これらのpポケット型MESFE
Tは、p型埋め込みMESFETの長所を継承してお
り、同様に短チャネル効果を抑制することができる。
ては、チャネル下部にはp型領域が形成されず、高濃度
ソース・ドレイン層の下部にのみpポケット領域13
7、137が設けられている(米国特許第4,636,
822号)。このpポケット領域137は、図13に示
したように、ゲート電極134に対して自己整合的に形
成される場合が多い。これらのpポケット型MESFE
Tは、p型埋め込みMESFETの長所を継承してお
り、同様に短チャネル効果を抑制することができる。
【0017】さらに、本発明者らが以前に発明したpポ
ケット型MESFETを用いた高周波電力増幅器ではp
型埋め込みMESFETと比較して、消費電流が低減す
ることができる。この発明については、特願平8−26
4012号,特願平9−060878号,特願平9−2
01153号の各明細書に詳細が説明されている。
ケット型MESFETを用いた高周波電力増幅器ではp
型埋め込みMESFETと比較して、消費電流が低減す
ることができる。この発明については、特願平8−26
4012号,特願平9−060878号,特願平9−2
01153号の各明細書に詳細が説明されている。
【0018】すなわち、図12や図13に示したよう
に、pポケット型MESFETではチャネル領域の下に
p型層が存在しないため、チャネルの下部にホールが蓄
積してキンクの発生原因となるような問題が生じない。
従って、トランジスタの線形性が向上する。言い替える
と、一定の線形基準で定義したpポケット型MESFE
Tのドレイン効率は約50%であり、p型埋め込みME
SFETの30%と比べて大幅に向上する。その結果と
して、pポケットMESFETを使用した高周波電力増
幅器を用いた移動体端末は従来よりも長い連続通話時間
を示し、その商品価値も従来より高くなる。
に、pポケット型MESFETではチャネル領域の下に
p型層が存在しないため、チャネルの下部にホールが蓄
積してキンクの発生原因となるような問題が生じない。
従って、トランジスタの線形性が向上する。言い替える
と、一定の線形基準で定義したpポケット型MESFE
Tのドレイン効率は約50%であり、p型埋め込みME
SFETの30%と比べて大幅に向上する。その結果と
して、pポケットMESFETを使用した高周波電力増
幅器を用いた移動体端末は従来よりも長い連続通話時間
を示し、その商品価値も従来より高くなる。
【0019】すなわち、pポケット型MESFETは移
動体通信端末等で使用される高周波線形電力増幅器に応
用した場合に優れた特性を示す。
動体通信端末等で使用される高周波線形電力増幅器に応
用した場合に優れた特性を示す。
【0020】
【発明が解決しようとする課題】しかし、図12や図1
3に示したような従来のpポケット型MESFETは、
1μm以上の長ゲートにおいて、短チャネル効果を低減
しつつ静特性に歪みの生じない理想的な構造である一
方、1μm以下の短ゲート領域への微細化に伴って、p
ポケット領域137が不純物注入層136a,136b
の活性化のための熱処理で動作層132の下部に拡散す
る影響を顕著に受けるようになり、図・や図・・に示す
p型埋め込みMESFETの構造に近づく。このため図
10や図11のp埋め込み型FETの場合と同様にイン
パクトイオン化で生じたホールが、動作層132の下部
に集まり、静特性にひずみが生じるという問題があっ
た。なお、このとき、しきい値電圧が正側にシフトする
逆短チャネル効果を生じる問題も発生する。
3に示したような従来のpポケット型MESFETは、
1μm以上の長ゲートにおいて、短チャネル効果を低減
しつつ静特性に歪みの生じない理想的な構造である一
方、1μm以下の短ゲート領域への微細化に伴って、p
ポケット領域137が不純物注入層136a,136b
の活性化のための熱処理で動作層132の下部に拡散す
る影響を顕著に受けるようになり、図・や図・・に示す
p型埋め込みMESFETの構造に近づく。このため図
10や図11のp埋め込み型FETの場合と同様にイン
パクトイオン化で生じたホールが、動作層132の下部
に集まり、静特性にひずみが生じるという問題があっ
た。なお、このとき、しきい値電圧が正側にシフトする
逆短チャネル効果を生じる問題も発生する。
【0021】さらに、本発明者は、従来のpポケット型
を従来よりもより高い周波数に応用しようとすると新た
な問題が生ずることを知得した。すなわち、前述したよ
うに、pポケット型MESFETは移動体通信端末等の
高周波線形電力増幅器に応用した場合に優れた特性を示
す。特にL帯、すなわち約1〜2GHz程度の帯域では
Lg=0.8umのpポケット型MESFETの遮断周
波数ftは、20〜30GHzであり、十分な利得が得
られる。
を従来よりもより高い周波数に応用しようとすると新た
な問題が生ずることを知得した。すなわち、前述したよ
うに、pポケット型MESFETは移動体通信端末等の
高周波線形電力増幅器に応用した場合に優れた特性を示
す。特にL帯、すなわち約1〜2GHz程度の帯域では
Lg=0.8umのpポケット型MESFETの遮断周
波数ftは、20〜30GHzであり、十分な利得が得
られる。
【0022】しかしながら、より周波数の高い準ミリ
波、すなわち5〜30GHz程度の高い周波数帯域に応
用するために、従来のpポケット型MESFETをその
まま短ゲート化すると問題を生ずることが分かった。
波、すなわち5〜30GHz程度の高い周波数帯域に応
用するために、従来のpポケット型MESFETをその
まま短ゲート化すると問題を生ずることが分かった。
【0023】図14は、従来のpポケット型MESFE
Tのゲート長を短縮した場合に得られるIV特性を表す
グラフ図である。すなわち、同図はMESFETのドレ
イン電圧に対するドレイン電流の関係を表すIV特性図
である。同図から明らかなように、このMESFET
は、ドレインコンダクタンスが大きく、いわゆる「ピン
チオフ特性」が劣化して、電力増幅器としては適さな
い。
Tのゲート長を短縮した場合に得られるIV特性を表す
グラフ図である。すなわち、同図はMESFETのドレ
イン電圧に対するドレイン電流の関係を表すIV特性図
である。同図から明らかなように、このMESFET
は、ドレインコンダクタンスが大きく、いわゆる「ピン
チオフ特性」が劣化して、電力増幅器としては適さな
い。
【0024】一方、チャネルを薄層化することも対策の
ひとつである。しかしながら、パワー用としては、チャ
ネルを薄層化するとインパクトイオン化が大きくなり、
線形性を損なうという問題を生ずる。
ひとつである。しかしながら、パワー用としては、チャ
ネルを薄層化するとインパクトイオン化が大きくなり、
線形性を損なうという問題を生ずる。
【0025】以上説明したように、従来よりも高い周波
数帯である準ミリ波帯などに適用するために、pポケッ
ト型MESFETのゲート長を単純に短くすると、ドレ
インコンダクタンスが増大し、ピンチオフ特性も劣化す
るという問題があった。
数帯である準ミリ波帯などに適用するために、pポケッ
ト型MESFETのゲート長を単純に短くすると、ドレ
インコンダクタンスが増大し、ピンチオフ特性も劣化す
るという問題があった。
【0026】本発明は、かかる問題点の認識に基づいて
なされたものである。すなわち、その目的は、従来のp
ポケット型MESFETの構造を修正し、IV特性を劣
化させずに短ゲート化を実現することができる電界効果
トランジスタおよびその製造方法を提供することにあ
る。
なされたものである。すなわち、その目的は、従来のp
ポケット型MESFETの構造を修正し、IV特性を劣
化させずに短ゲート化を実現することができる電界効果
トランジスタおよびその製造方法を提供することにあ
る。
【0027】
【課題を解決するための手段】本発明による電界効果ト
ランジスタは、半導体基板に形成された第1導電型のチ
ャネル領域と、このチャネル領域上に形成されたゲート
電極と、この電極の両側の前記半導体基板の領域に前記
ゲート電極に隣接するように形成された第1導電型の半
導体領域と、前記ゲート電極の両側の前記半導体基板の
領域に、前記半導体領域に隣接して形成され、前記半導
体領域よりも不純物濃度の高い第1電導型のソース領域
およびドレイン領域と、前記ソース領域およびドレイン
領域のうち少なくとも一方の領域と前記半導体基板との
境界面を被いかつ前記ゲート電極と交差しないように形
成された、前記第1導電型と異なる第2導電型の不純物
領域と、を備えていることを特徴とし、p型ポケット領
域がゲート電極から離れて形成されているために、静特
性に歪みを生ずることなく、短チャネル効果を効果的に
抑制することができる。
ランジスタは、半導体基板に形成された第1導電型のチ
ャネル領域と、このチャネル領域上に形成されたゲート
電極と、この電極の両側の前記半導体基板の領域に前記
ゲート電極に隣接するように形成された第1導電型の半
導体領域と、前記ゲート電極の両側の前記半導体基板の
領域に、前記半導体領域に隣接して形成され、前記半導
体領域よりも不純物濃度の高い第1電導型のソース領域
およびドレイン領域と、前記ソース領域およびドレイン
領域のうち少なくとも一方の領域と前記半導体基板との
境界面を被いかつ前記ゲート電極と交差しないように形
成された、前記第1導電型と異なる第2導電型の不純物
領域と、を備えていることを特徴とし、p型ポケット領
域がゲート電極から離れて形成されているために、静特
性に歪みを生ずることなく、短チャネル効果を効果的に
抑制することができる。
【0028】また、本発明による電界効果トランジスタ
は、半導体基板の表面に形成された第1導電型のチャネ
ル領域と、前記半導体基板の表面において前記チャネル
領域の両側にそれぞれ隣接して形成され、前記チャネル
領域よりも高いキャリア濃度を有する第1導電型の第1
の中間領域及び第2の中間領域と、前記半導体基板の表
面において前記第1の中間領域に隣接して前記チャネル
領域の反対側に形成され、前記第1の中間領域よりも高
いキャリア濃度を有する第1導電型のソース領域と、前
記半導体基板の表面において前記第2の中間領域に隣接
して前記チャネル領域の反対側に形成され、前記第1の
中間領域よりも高いキャリア濃度を有する第1導電型の
ドレイン領域と、前記第1の中間領域と前記ソース領域
との下部に隣接して形成された第2導電型の第1のポケ
ット領域と、前記第2の中間領域と前記ドレイン領域と
の下部に隣接して形成された第2導電型の第2のポケッ
ト領域と、を備え、前記第1のポケット領域と前記第2
のポケット領域との間隔は、前記第1の中間領域と前記
第2の中間領域との間隔よりも大なるものとして構成さ
れていることを特徴とし、ゲート長を短縮しても、ピン
チ・オフ特性が良好で、IV特性にキンクを生じず、且
つ短チャネル効果も効果的に抑制された電界効果トラン
ジスタを提供することができる。
は、半導体基板の表面に形成された第1導電型のチャネ
ル領域と、前記半導体基板の表面において前記チャネル
領域の両側にそれぞれ隣接して形成され、前記チャネル
領域よりも高いキャリア濃度を有する第1導電型の第1
の中間領域及び第2の中間領域と、前記半導体基板の表
面において前記第1の中間領域に隣接して前記チャネル
領域の反対側に形成され、前記第1の中間領域よりも高
いキャリア濃度を有する第1導電型のソース領域と、前
記半導体基板の表面において前記第2の中間領域に隣接
して前記チャネル領域の反対側に形成され、前記第1の
中間領域よりも高いキャリア濃度を有する第1導電型の
ドレイン領域と、前記第1の中間領域と前記ソース領域
との下部に隣接して形成された第2導電型の第1のポケ
ット領域と、前記第2の中間領域と前記ドレイン領域と
の下部に隣接して形成された第2導電型の第2のポケッ
ト領域と、を備え、前記第1のポケット領域と前記第2
のポケット領域との間隔は、前記第1の中間領域と前記
第2の中間領域との間隔よりも大なるものとして構成さ
れていることを特徴とし、ゲート長を短縮しても、ピン
チ・オフ特性が良好で、IV特性にキンクを生じず、且
つ短チャネル効果も効果的に抑制された電界効果トラン
ジスタを提供することができる。
【0029】ここで、前記ソース領域と前記ドレイン領
域との間隔は、1.4μm以上であり、前記第1の中間
領域と前記第2の中間領域との間隔は、0.5μm以下
であり、前記第1のポケット領域と前記第2のポケット
領域との間隔は、0.6μm以上とすることにより、準
ミリ波帯における電力増幅素子として好適な電界効果ト
ランジスタを実現することができる。
域との間隔は、1.4μm以上であり、前記第1の中間
領域と前記第2の中間領域との間隔は、0.5μm以下
であり、前記第1のポケット領域と前記第2のポケット
領域との間隔は、0.6μm以上とすることにより、準
ミリ波帯における電力増幅素子として好適な電界効果ト
ランジスタを実現することができる。
【0030】一方、本発明の電界効果トランジスタの製
造方法は、半導体基板に第1導電型のチャネル領域を形
成する工程と、前記チャネル領域上にゲート電極を形成
する工程と、前記ゲート電極の側部にのみ第1の絶縁膜
を形成する工程と、前記ゲート電極および前記第1の絶
縁膜をマスクにしてイオン注入することにより前記第1
導電型と異なる第2導電型のポケット領域を形成する工
程と、前記第1の絶縁膜を除去した後、前記ゲート電極
の側部にのみ、前記第1の絶縁膜より膜厚の厚い第2の
絶縁膜を形成する工程と、前記ゲート電極および前記第
2の絶縁膜をマスクにしてイオン注入することにより前
記不純物層より浅い第1導電型のソース領域およびドレ
イン領域を形成する工程と、前記ソース領域およびドレ
イン領域上にソース電極およびドレイン電極を形成する
工程と、を備えたことを特徴とし、ソース・ドレイン領
域やpポケット領域などを自己整合的に形成することが
できる。
造方法は、半導体基板に第1導電型のチャネル領域を形
成する工程と、前記チャネル領域上にゲート電極を形成
する工程と、前記ゲート電極の側部にのみ第1の絶縁膜
を形成する工程と、前記ゲート電極および前記第1の絶
縁膜をマスクにしてイオン注入することにより前記第1
導電型と異なる第2導電型のポケット領域を形成する工
程と、前記第1の絶縁膜を除去した後、前記ゲート電極
の側部にのみ、前記第1の絶縁膜より膜厚の厚い第2の
絶縁膜を形成する工程と、前記ゲート電極および前記第
2の絶縁膜をマスクにしてイオン注入することにより前
記不純物層より浅い第1導電型のソース領域およびドレ
イン領域を形成する工程と、前記ソース領域およびドレ
イン領域上にソース電極およびドレイン電極を形成する
工程と、を備えたことを特徴とし、ソース・ドレイン領
域やpポケット領域などを自己整合的に形成することが
できる。
【0031】さらに、前記第1の絶縁膜を形成する前
か、または前記第1の絶縁膜を除去した直後にイオン注
入することにより前記ソース領域およびドレイン領域よ
りも浅くかつ不純物濃度の低い第1導電型の導電層を形
成することにより、中間領域を自己整合的に形成するこ
とができる。
か、または前記第1の絶縁膜を除去した直後にイオン注
入することにより前記ソース領域およびドレイン領域よ
りも浅くかつ不純物濃度の低い第1導電型の導電層を形
成することにより、中間領域を自己整合的に形成するこ
とができる。
【0032】一方、第1の絶縁膜を用いてまず、ソース
・ドレイン領域を自己整合的に形成し、その後に第1の
絶縁膜よりも薄い第2の絶縁膜を形成して、pポケット
領域を自己整合的に形成するようにしても良い。
・ドレイン領域を自己整合的に形成し、その後に第1の
絶縁膜よりも薄い第2の絶縁膜を形成して、pポケット
領域を自己整合的に形成するようにしても良い。
【0033】さらに、半導体基板に第1導電型のチャネ
ル領域と前記チャネル領域よりも不純物濃度の高い第1
導電型のソース領域およびドレイン領域を選択的に形成
する工程と、前記チャネル領域上にゲート電極を選択的
に形成する工程と、前記ゲート電極をマスクにしてイオ
ン注入することにより前記チャネル領域よりも不純物濃
度が高く、前記ソース領域およびドレイン領域よりも不
純物濃度が低い第1導電型の中間領域を選択的に形成す
る工程と、前記ゲート電極の側部にのみ、第1の絶縁膜
を選択的に形成する工程と、前記ゲート電極および前記
第1の絶縁膜をマスクにしてイオン注入することにより
前記半導体基板の内部に第2導電型のポケット領域を選
択的に形成する工程と、前記ソース領域およびドレイン
領域上にソース電極およびドレイン電極を選択的に形成
する工程と、を備えたことを特徴としても良く、ソース
・ドレイン領域の間隔が大きい場合においても、側壁を
用いることなく、本発明の電界効果トランジスタを製造
することができる。
ル領域と前記チャネル領域よりも不純物濃度の高い第1
導電型のソース領域およびドレイン領域を選択的に形成
する工程と、前記チャネル領域上にゲート電極を選択的
に形成する工程と、前記ゲート電極をマスクにしてイオ
ン注入することにより前記チャネル領域よりも不純物濃
度が高く、前記ソース領域およびドレイン領域よりも不
純物濃度が低い第1導電型の中間領域を選択的に形成す
る工程と、前記ゲート電極の側部にのみ、第1の絶縁膜
を選択的に形成する工程と、前記ゲート電極および前記
第1の絶縁膜をマスクにしてイオン注入することにより
前記半導体基板の内部に第2導電型のポケット領域を選
択的に形成する工程と、前記ソース領域およびドレイン
領域上にソース電極およびドレイン電極を選択的に形成
する工程と、を備えたことを特徴としても良く、ソース
・ドレイン領域の間隔が大きい場合においても、側壁を
用いることなく、本発明の電界効果トランジスタを製造
することができる。
【0034】
【発明の実施の形態】本発明者による独自の検討の結
果、p型ポケット領域とゲート電極とを離して配置する
ことにより、静特性に歪みが生ずることなく、短チャネ
ル効果を効果的に抑制することができることが分かっ
た。
果、p型ポケット領域とゲート電極とを離して配置する
ことにより、静特性に歪みが生ずることなく、短チャネ
ル効果を効果的に抑制することができることが分かっ
た。
【0035】さらに、その最適な構造について詳細に検
討した結果、pポケット型MESFETの諸特性は、そ
の中間濃度領域と、p型ポケット領域と、ソース・ドレ
イン領域との位置関係に大きく依存することが判明し
た。すなわち、IV特性を劣化させることなく、ゲート
長を短縮して従来よりも周波数の高い準ミリ波帯などの
高周波帯において使用するためには、トランジスタのゲ
ート長を短縮するだけでなく、ソース・ドレイン領域間
の距離と、中間濃度領域の長さと、p型ポケット領域間
の距離とをそれぞれ独特の範囲に設定する必要があるこ
とを知得するに至った。
討した結果、pポケット型MESFETの諸特性は、そ
の中間濃度領域と、p型ポケット領域と、ソース・ドレ
イン領域との位置関係に大きく依存することが判明し
た。すなわち、IV特性を劣化させることなく、ゲート
長を短縮して従来よりも周波数の高い準ミリ波帯などの
高周波帯において使用するためには、トランジスタのゲ
ート長を短縮するだけでなく、ソース・ドレイン領域間
の距離と、中間濃度領域の長さと、p型ポケット領域間
の距離とをそれぞれ独特の範囲に設定する必要があるこ
とを知得するに至った。
【0036】以下に図面を参照しつつ本発明の実施の形
態について説明する。
態について説明する。
【0037】図1は、本発明によるpポケット型MES
FETの概略断面図である。すなわち、FET10A
は、半絶縁性ガリウム砒素(GaAs)基板11の上に
形成されたn+型ソース領域16aと、n型チャネル1
2と、n+型ドレイン領域16bとを有する。ここで、
チャネル層12のキャリア濃度は、例えば、2×1017
cm-3とすることができる。また、ソース・ドレイン領
域16a、16bのキャリア濃度としては、例えば、2
×1018cm-3とすることができる。
FETの概略断面図である。すなわち、FET10A
は、半絶縁性ガリウム砒素(GaAs)基板11の上に
形成されたn+型ソース領域16aと、n型チャネル1
2と、n+型ドレイン領域16bとを有する。ここで、
チャネル層12のキャリア濃度は、例えば、2×1017
cm-3とすることができる。また、ソース・ドレイン領
域16a、16bのキャリア濃度としては、例えば、2
×1018cm-3とすることができる。
【0038】ソース・ドレイン領域16a、16bとチ
ャネル層12の下には、それぞれ両者にまたがるように
してp型ポケット領域17、17が設けられている。p
型ポケット領域のキャリア濃度は、例えば、4×1016
cm-3とすることができる。また、チャネル12の上に
は、ゲート電極14が形成され、ソース・ドレイン領域
の上には、それぞれソース電極18a、ドレイン電極1
8bが形成されている。さらに、FET10Aの表面
は、図示しない保護膜などにより覆われているようにし
ても良い。
ャネル層12の下には、それぞれ両者にまたがるように
してp型ポケット領域17、17が設けられている。p
型ポケット領域のキャリア濃度は、例えば、4×1016
cm-3とすることができる。また、チャネル12の上に
は、ゲート電極14が形成され、ソース・ドレイン領域
の上には、それぞれソース電極18a、ドレイン電極1
8bが形成されている。さらに、FET10Aの表面
は、図示しない保護膜などにより覆われているようにし
ても良い。
【0039】本発明の電界効果トランジスタ10Aにお
いては、p型ポケット領域17、17がゲート電極14
から離れて形成されているため、静特性に歪みが生じ
ず、良好な性能を得ることができる。すなわち、本発明
によればp型ポケット領域をゲート電極から離して配置
するので、ゲート長を短縮してもp型ポケット領域1
7、17同士が互いに接近しすぎることがない。その結
果として、ゲート長を短縮しても、図10や図11に示
したような従来のp型埋め込み層の構造で問題となる、
インパクトイオン化で生じたホールがチャネル層12の
下部に集まり静特性に歪みを生じさせるという現象を解
消することができる。
いては、p型ポケット領域17、17がゲート電極14
から離れて形成されているため、静特性に歪みが生じ
ず、良好な性能を得ることができる。すなわち、本発明
によればp型ポケット領域をゲート電極から離して配置
するので、ゲート長を短縮してもp型ポケット領域1
7、17同士が互いに接近しすぎることがない。その結
果として、ゲート長を短縮しても、図10や図11に示
したような従来のp型埋め込み層の構造で問題となる、
インパクトイオン化で生じたホールがチャネル層12の
下部に集まり静特性に歪みを生じさせるという現象を解
消することができる。
【0040】なお、上記実施の形態においてはp型の不
純物層10はソースおよびドレイン領域の両方に形成し
たがどちらか一方の側のみに形成しても良い。
純物層10はソースおよびドレイン領域の両方に形成し
たがどちらか一方の側のみに形成しても良い。
【0041】図1に示した構成に基づき、さらに詳細な
検討を行った結果、本発明者は、pポケット型MESF
ETを準ミリ波の周波数帯において応用するためには、
FETを構成する各層の間隔や寸法にそれぞれ独自の最
適値が生ずることを見出した。そして、この知見に基づ
き、各層が独特な位置関係で配置されている独特の構成
を有するpポケット型MESFETを発明するに至っ
た。次に、このFETについて説明する。
検討を行った結果、本発明者は、pポケット型MESF
ETを準ミリ波の周波数帯において応用するためには、
FETを構成する各層の間隔や寸法にそれぞれ独自の最
適値が生ずることを見出した。そして、この知見に基づ
き、各層が独特な位置関係で配置されている独特の構成
を有するpポケット型MESFETを発明するに至っ
た。次に、このFETについて説明する。
【0042】図2は、本発明による第2のpポケット型
MESFETの概略断面図である。すなわち、FET1
0Bは、半絶縁性ガリウム砒素(GaAs)基板11の
上に、形成されたn+型ソース領域16aと、n型チャ
ネル12と、n+型ドレイン領域16bとを有する。チ
ャネル領域12とソース・ドレイン領域との間には、両
者の中間的なキャリア濃度を有するn型の中間領域1
5、15が設けられている。ここで、チャネル層12の
キャリア濃度は、例えば、2×1017cm-3とすること
ができる。また、ソース・ドレイン領域16a、16b
のキャリア濃度としては、例えば、2×1018cm-3と
することができる。中間領域15、15のキャリア濃度
としては、例えば、1×1018cm-3とすることができ
る。
MESFETの概略断面図である。すなわち、FET1
0Bは、半絶縁性ガリウム砒素(GaAs)基板11の
上に、形成されたn+型ソース領域16aと、n型チャ
ネル12と、n+型ドレイン領域16bとを有する。チ
ャネル領域12とソース・ドレイン領域との間には、両
者の中間的なキャリア濃度を有するn型の中間領域1
5、15が設けられている。ここで、チャネル層12の
キャリア濃度は、例えば、2×1017cm-3とすること
ができる。また、ソース・ドレイン領域16a、16b
のキャリア濃度としては、例えば、2×1018cm-3と
することができる。中間領域15、15のキャリア濃度
としては、例えば、1×1018cm-3とすることができ
る。
【0043】ソース・ドレイン領域16a、16bと中
間領域15、15の下には、それぞれ両者にまたがるよ
うにしてp型ポケット領域17、17が設けられてい
る。p型ポケット領域のキャリア濃度は、例えば、4×
1016cm-3とすることができる。
間領域15、15の下には、それぞれ両者にまたがるよ
うにしてp型ポケット領域17、17が設けられてい
る。p型ポケット領域のキャリア濃度は、例えば、4×
1016cm-3とすることができる。
【0044】また、チャネル12の上には、ゲート電極
14が形成され、ソース・ドレイン領域の上には、それ
ぞれソース電極18a、ドレイン電極18bが形成され
ている。さらに、FET10Bの表面は、図示しない保
護膜などにより覆われているようにしても良い。
14が形成され、ソース・ドレイン領域の上には、それ
ぞれソース電極18a、ドレイン電極18bが形成され
ている。さらに、FET10Bの表面は、図示しない保
護膜などにより覆われているようにしても良い。
【0045】ここで、FET10BのMESFETのゲ
ート長Lgに関して説明すると、ゲート長を短縮するこ
とにより、ゲート容量が減少して利得が向上するととも
に、キャリアのドリフト速度が向上し、相互コンダクタ
ンスgmも向上する。さらに具体的には、例えば、ワイ
アレスLAN(Local Area Networ
k)のように従来よりも周波数が高い「準ミリ波」、す
なわち5〜30GHz程度の高い周波数帯域に応用する
場合について例示する。応用周波数が高くなると、その
ままでは利得が下がるため、通常はゲート長を短縮し、
ゲート容量を低減し、また相互コンダクタンスを増加さ
せて利得を改善する必要が生ずる。ここで、簡単のため
に、遮断周波数ftに注目して具体的数値により説明す
る。実際は安定性や、実装したときのソースインダクタ
ンス等が大きく影響するが、ここでは無視する。
ート長Lgに関して説明すると、ゲート長を短縮するこ
とにより、ゲート容量が減少して利得が向上するととも
に、キャリアのドリフト速度が向上し、相互コンダクタ
ンスgmも向上する。さらに具体的には、例えば、ワイ
アレスLAN(Local Area Networ
k)のように従来よりも周波数が高い「準ミリ波」、す
なわち5〜30GHz程度の高い周波数帯域に応用する
場合について例示する。応用周波数が高くなると、その
ままでは利得が下がるため、通常はゲート長を短縮し、
ゲート容量を低減し、また相互コンダクタンスを増加さ
せて利得を改善する必要が生ずる。ここで、簡単のため
に、遮断周波数ftに注目して具体的数値により説明す
る。実際は安定性や、実装したときのソースインダクタ
ンス等が大きく影響するが、ここでは無視する。
【0046】ゲート長Lg=0.8μmにおけるft=
26GHz、最大相互コンダクタンスgmmax=315
mS/mmであり、ゲート長Lg=0.4umに短縮し
た場合のgmmax=366mS/mmである場合を想定
する。また、単純にft=gm/(2PiCg)を援用
する。実際には寄生容量部分があるため、ゲート長0.
4μmの場合のゲート容量Cg(0.4μm)は、ゲー
ト長0.8μmの場合のゲート容量Cg(0.8μm)
の半分にはならないが、ここでは半分になると仮定す
る。すると、ゲート長Lg=0.4μmとした場合の遮
断周波数ft(0.4)は、 ft(0.4)=(366/315)(0.8/0.4)ft(0.8) =2.3ft(0.8) =60GHz となり、準ミリ帯を十分にカバーする遮断周波数が得ら
れる。すなわち、準ミリ波帯で十分な遮断周波数を得る
ためには、ゲート長Lgが0.5μm以下であることが
望ましい。
26GHz、最大相互コンダクタンスgmmax=315
mS/mmであり、ゲート長Lg=0.4umに短縮し
た場合のgmmax=366mS/mmである場合を想定
する。また、単純にft=gm/(2PiCg)を援用
する。実際には寄生容量部分があるため、ゲート長0.
4μmの場合のゲート容量Cg(0.4μm)は、ゲー
ト長0.8μmの場合のゲート容量Cg(0.8μm)
の半分にはならないが、ここでは半分になると仮定す
る。すると、ゲート長Lg=0.4μmとした場合の遮
断周波数ft(0.4)は、 ft(0.4)=(366/315)(0.8/0.4)ft(0.8) =2.3ft(0.8) =60GHz となり、準ミリ帯を十分にカバーする遮断周波数が得ら
れる。すなわち、準ミリ波帯で十分な遮断周波数を得る
ためには、ゲート長Lgが0.5μm以下であることが
望ましい。
【0047】また、本発明においては、中間領域15、
15の幅Lswを従来よりも長く設定することにより、ソ
ース・ドレイン領域16a、16b間の距離Ln+-n+を
離す。この理由は、ソース・ドレイン領域の間隔が狭く
なると、短チャネル効果が顕著になるからである。
15の幅Lswを従来よりも長く設定することにより、ソ
ース・ドレイン領域16a、16b間の距離Ln+-n+を
離す。この理由は、ソース・ドレイン領域の間隔が狭く
なると、短チャネル効果が顕著になるからである。
【0048】図3は、ソース・ドレイン間の間隔が狭く
なった場合の特性の劣化を例示するグラフ図である。す
なわち、同図(a)は、ゲート長Lg=0.8μmで中
間領域15の幅Lswが0.25μmの場合のドレイン電
圧・電流特性図である。また、同図(b)は、ゲート長
Lg=0.4μmで中間領域15の幅Lswが0.25μ
mの場合のドレイン電圧・電流特性図である。これらの
グラフから明らかなように、ゲート長Lgを短縮してソ
ース・ドレイン間の間隔Ln+-n+も狭くなると、ドレイ
ンコンダクタンスが急激に上昇し、「ピンチオフ特性」
が劣化する。この原因は、ソース・ドレイン領域16
a、16bの間隔が狭くなることによって、短チャネル
効果が顕著になるからであると考えられる。
なった場合の特性の劣化を例示するグラフ図である。す
なわち、同図(a)は、ゲート長Lg=0.8μmで中
間領域15の幅Lswが0.25μmの場合のドレイン電
圧・電流特性図である。また、同図(b)は、ゲート長
Lg=0.4μmで中間領域15の幅Lswが0.25μ
mの場合のドレイン電圧・電流特性図である。これらの
グラフから明らかなように、ゲート長Lgを短縮してソ
ース・ドレイン間の間隔Ln+-n+も狭くなると、ドレイ
ンコンダクタンスが急激に上昇し、「ピンチオフ特性」
が劣化する。この原因は、ソース・ドレイン領域16
a、16bの間隔が狭くなることによって、短チャネル
効果が顕著になるからであると考えられる。
【0049】また、図4は、ソース・ドレイン間の距離
Ln+-n+を変化させた場合のしきい値電圧Vthの変化を
示したグラフ図である。同図から分かるように、ソース
・ドレイン間の距離Ln+-n+が1.4μmよりも小さく
なると、FETのしきい値電圧は急激に低下する。
Ln+-n+を変化させた場合のしきい値電圧Vthの変化を
示したグラフ図である。同図から分かるように、ソース
・ドレイン間の距離Ln+-n+が1.4μmよりも小さく
なると、FETのしきい値電圧は急激に低下する。
【0050】図3及び図4から、ソース・ドレイン間の
距離Ln+-n+は、1.4μm以上とすることが望ましい
ことが分かる。すなわち、ソース・ドレイン間の距離L
n+-n +を一定以上に維持しつつ、ゲート長Lgを短縮する
ためには、中間領域15の幅Lswを長く設定する必要が
あることが分かった。例えば、ソース・ドレイン間の距
離Ln+-n+を1.4μmとしつつ、ゲート長Lgを0.4
μmに短縮するためには、中間領域15の幅Lswを0.
5μmとすることが必要であることが分かった。
距離Ln+-n+は、1.4μm以上とすることが望ましい
ことが分かる。すなわち、ソース・ドレイン間の距離L
n+-n +を一定以上に維持しつつ、ゲート長Lgを短縮する
ためには、中間領域15の幅Lswを長く設定する必要が
あることが分かった。例えば、ソース・ドレイン間の距
離Ln+-n+を1.4μmとしつつ、ゲート長Lgを0.4
μmに短縮するためには、中間領域15の幅Lswを0.
5μmとすることが必要であることが分かった。
【0051】次に、p型ポケット領域17、17の形成
位置について説明すると、図2のFET10Bにおいて
も、p型ポケット領域17、17はゲート電極14から
離れて配置されている。つまり、図1に示したFET1
0Aと同様に、ゲート長を短縮しても構造的にp埋め込
み型に近づくことがなく、インパクトイオン化による静
特性の歪みが生じにくいという利点を有する。
位置について説明すると、図2のFET10Bにおいて
も、p型ポケット領域17、17はゲート電極14から
離れて配置されている。つまり、図1に示したFET1
0Aと同様に、ゲート長を短縮しても構造的にp埋め込
み型に近づくことがなく、インパクトイオン化による静
特性の歪みが生じにくいという利点を有する。
【0052】さらに詳細に説明すると、FET10Bに
おいては、p型ポケット領域17、17の端部が、チャ
ネル12と中間領域15との境界面よりも、それぞれ外
側にずれて形成される。すなわち、pポケット領域1
7、17の間の距離Lp-pは、チャネル12の長さより
も長くなるように形成されている。中間領域15、15
を、ゲート電極14に対して自己整合的(セルフアライ
ン)に形成する場合には、チャネル12の長さは、ゲー
ト長Lgと等しい。従って、このような場合には、Lp-p
>Lgと表すこともできる。このようにする理由は、ド
レインIV特性におけるキンクを抑制するためである。
図5は、p型ポケット領域17、17の間隔Lp-pが狭
い場合のドレインIV特性を表すグラフ図である。すな
わち、同図は、Lp-pが、0.595μmの場合のドレ
イン電圧・電流特性を表す。ここで、ゲート長Lg=
0.595μm、中間領域15の幅Lsw=0.5μmと
した。
おいては、p型ポケット領域17、17の端部が、チャ
ネル12と中間領域15との境界面よりも、それぞれ外
側にずれて形成される。すなわち、pポケット領域1
7、17の間の距離Lp-pは、チャネル12の長さより
も長くなるように形成されている。中間領域15、15
を、ゲート電極14に対して自己整合的(セルフアライ
ン)に形成する場合には、チャネル12の長さは、ゲー
ト長Lgと等しい。従って、このような場合には、Lp-p
>Lgと表すこともできる。このようにする理由は、ド
レインIV特性におけるキンクを抑制するためである。
図5は、p型ポケット領域17、17の間隔Lp-pが狭
い場合のドレインIV特性を表すグラフ図である。すな
わち、同図は、Lp-pが、0.595μmの場合のドレ
イン電圧・電流特性を表す。ここで、ゲート長Lg=
0.595μm、中間領域15の幅Lsw=0.5μmと
した。
【0053】同図のドレインIV特性をみると、図示し
たようにキンクが生じている。このキンクはドレインコ
ンダクタンスのピークに対応するものであり、MESF
ETの高効率化に対して大きな障害となる。そして、こ
のようなキンクは、p型ポケット領域17、17の間隔
が狭くなったことに応じて生じ、その原因は、寄生バイ
ポーラ効果にある。すなわち、pポケット領域が近接す
ると、チャネル下の電子ポテンシャルは基板に対して持
ち上がる。この領域は、ソース領域に対しては、正にバ
イアスされ、ドレイン領域に対しては、負にバイアスさ
れている。従って、ソース近傍から電子が注入される
と、npnバイポーラトランジスタと類似の動作を生ず
る。すなわち、p埋め込みMESFETにおける寄生バ
イポーラ効果がこの場合にも生ずる。
たようにキンクが生じている。このキンクはドレインコ
ンダクタンスのピークに対応するものであり、MESF
ETの高効率化に対して大きな障害となる。そして、こ
のようなキンクは、p型ポケット領域17、17の間隔
が狭くなったことに応じて生じ、その原因は、寄生バイ
ポーラ効果にある。すなわち、pポケット領域が近接す
ると、チャネル下の電子ポテンシャルは基板に対して持
ち上がる。この領域は、ソース領域に対しては、正にバ
イアスされ、ドレイン領域に対しては、負にバイアスさ
れている。従って、ソース近傍から電子が注入される
と、npnバイポーラトランジスタと類似の動作を生ず
る。すなわち、p埋め込みMESFETにおける寄生バ
イポーラ効果がこの場合にも生ずる。
【0054】本発明の検討の結果、ドレインIV特性の
キンクを抑制するためには、p型ポケット領域17、1
7の間隔Lp-pを0.6μm以上とすることが必要であ
ることが分かった。
キンクを抑制するためには、p型ポケット領域17、1
7の間隔Lp-pを0.6μm以上とすることが必要であ
ることが分かった。
【0055】図6は、以上説明した構造パラメータを用
いて得られた本発明のpポケット型MESFETのドレ
インIV特性を表すグラフ図である。すなわち、同図に
示したデータは、ゲート長Lg=0.4μm、ソース・
ドレイン領域の間隔Ln+-n+=1.5μm、中間領域の
幅Lsw=5.5μm、p型ポケット領域の間隔Lp-p=
0.8μmとしたpポケット型MESFET10のドレ
インIV特性図である。同図に示したように、本発明に
よるpポケット型MESFET10は、ゲート長Lgを
0.4μmまで短縮しても、IV特性が劣化しない。つ
まり、ドレイン電流が抑制され、ピンチオフ特性が良好
で、且つ、キンクも抑制されているpポケット型MES
FETを得ることができた。また、このFETの遮断周
波数ftは、約60GHzであり、準ミリ波帯の周波数
帯域において、極めて良好な電力増幅素子として機能す
ることができた。
いて得られた本発明のpポケット型MESFETのドレ
インIV特性を表すグラフ図である。すなわち、同図に
示したデータは、ゲート長Lg=0.4μm、ソース・
ドレイン領域の間隔Ln+-n+=1.5μm、中間領域の
幅Lsw=5.5μm、p型ポケット領域の間隔Lp-p=
0.8μmとしたpポケット型MESFET10のドレ
インIV特性図である。同図に示したように、本発明に
よるpポケット型MESFET10は、ゲート長Lgを
0.4μmまで短縮しても、IV特性が劣化しない。つ
まり、ドレイン電流が抑制され、ピンチオフ特性が良好
で、且つ、キンクも抑制されているpポケット型MES
FETを得ることができた。また、このFETの遮断周
波数ftは、約60GHzであり、準ミリ波帯の周波数
帯域において、極めて良好な電力増幅素子として機能す
ることができた。
【0056】次に、本発明の電界効果トランジスタの製
造方法について説明する。図7は、本発明の電界効果ト
ランジスタの第1の製造方法を示す概略工程断面図であ
る。また、図8は、この方法により得られるpポケット
型MESFETの各層のキャリア濃度プロファイルを表
すグラフ図である。
造方法について説明する。図7は、本発明の電界効果ト
ランジスタの第1の製造方法を示す概略工程断面図であ
る。また、図8は、この方法により得られるpポケット
型MESFETの各層のキャリア濃度プロファイルを表
すグラフ図である。
【0057】本方法は、ソース・ドレイン領域と、中間
領域と、p型ポケット領域とをいずれもゲート電極に対
して自己整合(セルフアライン)的に形成することがで
きる製造方法である。まず、半絶縁性GaAs基板11
にSiイオンを加速電圧45KeV、ドーズ量2.0×
1012cm-2の条件でイオン注入して動作層となるn型
のチャネル層12を形成する(図7(a)参照)。続い
てこの基板11上に例えば膜厚が600nmの窒化タン
グステン膜を形成し、この窒化タングステン膜をパター
ニングすることにより例えば幅が0.4μmのゲート電
極14を形成する(図7(a)参照)。そしてこのゲー
ト電極14をマスクにしてSiイオンを加速電圧50K
eV、ドーズ量1.0×1013cm-2の条件でイオン注
入することにより、中間領域15となるn型の導電層
(半導体層)15を形成する(図7(a)参照)。次
に、基板全面にプラズマCVD(Chemical Vapor Deposi
tion) 法を用いて例えばSiO2膜を所定の厚さに堆積
した後、例えばRIE(Reactive Ion Etching)等の異方
性ドライエッチングを用いてエッチング(エッチバッ
ク)することによりゲート電極14の側面にSiO2か
らなる絶縁膜38を形成する(図7(b)参照)。続い
てこの絶縁膜38をマスクにしてMgイオンを加速電圧
180KeV、ドーズ量2.0×1012cm-2の条件で
イオン注入することによりポテンシャルバリアとなるP
型ポケット領域17、17を形成する(図7(b)参
照)。
領域と、p型ポケット領域とをいずれもゲート電極に対
して自己整合(セルフアライン)的に形成することがで
きる製造方法である。まず、半絶縁性GaAs基板11
にSiイオンを加速電圧45KeV、ドーズ量2.0×
1012cm-2の条件でイオン注入して動作層となるn型
のチャネル層12を形成する(図7(a)参照)。続い
てこの基板11上に例えば膜厚が600nmの窒化タン
グステン膜を形成し、この窒化タングステン膜をパター
ニングすることにより例えば幅が0.4μmのゲート電
極14を形成する(図7(a)参照)。そしてこのゲー
ト電極14をマスクにしてSiイオンを加速電圧50K
eV、ドーズ量1.0×1013cm-2の条件でイオン注
入することにより、中間領域15となるn型の導電層
(半導体層)15を形成する(図7(a)参照)。次
に、基板全面にプラズマCVD(Chemical Vapor Deposi
tion) 法を用いて例えばSiO2膜を所定の厚さに堆積
した後、例えばRIE(Reactive Ion Etching)等の異方
性ドライエッチングを用いてエッチング(エッチバッ
ク)することによりゲート電極14の側面にSiO2か
らなる絶縁膜38を形成する(図7(b)参照)。続い
てこの絶縁膜38をマスクにしてMgイオンを加速電圧
180KeV、ドーズ量2.0×1012cm-2の条件で
イオン注入することによりポテンシャルバリアとなるP
型ポケット領域17、17を形成する(図7(b)参
照)。
【0058】次にNH4F液を用いて側壁38を除去す
る(図7(c)参照)。続いて再度、基板全面にプラズ
マCVD法を用いてSiO2膜を所定の厚さに堆積した
後、RIE等の異方性エッチングを用いてエッチングす
ることによりゲート電極14の側面にSiO2からなる
絶縁膜42を形成する(図7(d)参照)。そしてこの
絶縁膜42をマスクにしてSiイオンを加速電圧120
KeV、ドーズ量3×1013cm-2の条件でイオン注入
することによりソース領域16aおよびドレイン領域1
6bを形成する(図7(d)参照)。
る(図7(c)参照)。続いて再度、基板全面にプラズ
マCVD法を用いてSiO2膜を所定の厚さに堆積した
後、RIE等の異方性エッチングを用いてエッチングす
ることによりゲート電極14の側面にSiO2からなる
絶縁膜42を形成する(図7(d)参照)。そしてこの
絶縁膜42をマスクにしてSiイオンを加速電圧120
KeV、ドーズ量3×1013cm-2の条件でイオン注入
することによりソース領域16aおよびドレイン領域1
6bを形成する(図7(d)参照)。
【0059】次に、NH4F液を用いて側壁42を除去
した後、例えば800〜900℃でアニールすることに
より、イオン注入による結晶損傷を回復するとともに注
入されたイオンを活性化する。このように活性化させる
ことにより、図8に示したようなキャリア濃度プロファ
イルを得ることができる。続いて、例えばリフトオフ法
を用いてAuGe合金からなるソース電極18aおよび
ドレイン電極18bを形成してpポケット型のGaAs
MESFET10を完成する(図7(e)参照)。
した後、例えば800〜900℃でアニールすることに
より、イオン注入による結晶損傷を回復するとともに注
入されたイオンを活性化する。このように活性化させる
ことにより、図8に示したようなキャリア濃度プロファ
イルを得ることができる。続いて、例えばリフトオフ法
を用いてAuGe合金からなるソース電極18aおよび
ドレイン電極18bを形成してpポケット型のGaAs
MESFET10を完成する(図7(e)参照)。
【0060】本方法によれば、ゲート電極14と側壁3
8及び42を利用することによって、中間領域15、ソ
ース・ドレイン領域16、p型ポケット領域17のいず
れも自己整合的に製造することができる。
8及び42を利用することによって、中間領域15、ソ
ース・ドレイン領域16、p型ポケット領域17のいず
れも自己整合的に製造することができる。
【0061】なお、上記製造方法においては、中間領域
16は絶縁膜38の形成前に形成したが絶縁膜38の除
去直後にイオン注入によって形成しても良い。
16は絶縁膜38の形成前に形成したが絶縁膜38の除
去直後にイオン注入によって形成しても良い。
【0062】また、上記製造方法においては、まず、幅
のせまい側壁38を形成してp型ポケット領域17を形
成してから(図7(b)参照)、幅の広い側壁42を形
成してソース・ドレイン領域16a、16bを形成し
た。
のせまい側壁38を形成してp型ポケット領域17を形
成してから(図7(b)参照)、幅の広い側壁42を形
成してソース・ドレイン領域16a、16bを形成し
た。
【0063】しかし、本発明はこれに限定されるもので
はない。すなわち、この他にも、例えば、まず、幅の広
い側壁42を形成してソース・ドレイン領域16a、1
6bを形成し、その後に、幅のせまい側壁38を形成し
てp型ポケット領域17を形成するようにしても良い。
この場合には、先に形成した幅の広い側壁42を適宜エ
ッチングすることによって、その幅を狭くして側壁38
として利用することもできる。つまり、側壁38を形成
するために、改めてSiO2などの絶縁物を堆積する必
要がなくなるという利点が生ずる。
はない。すなわち、この他にも、例えば、まず、幅の広
い側壁42を形成してソース・ドレイン領域16a、1
6bを形成し、その後に、幅のせまい側壁38を形成し
てp型ポケット領域17を形成するようにしても良い。
この場合には、先に形成した幅の広い側壁42を適宜エ
ッチングすることによって、その幅を狭くして側壁38
として利用することもできる。つまり、側壁38を形成
するために、改めてSiO2などの絶縁物を堆積する必
要がなくなるという利点が生ずる。
【0064】次に、本発明の電界効果トランジスタのも
うひとつの製造方法について説明する。図9は、本発明
の電界効果トランジスタの第2の製造方法を表す概略工
程断面図である。本方法に関しては、前述した第1の製
造方法と同一の部分については、図面に同一の符号を付
して説明を省略する。本方法においては、まず、図9
(a)に示したように、チャネル層12とソースドレイ
ン領域16a、16bを形成する。具体的には、まず、
半絶縁性GaAs基板11に、図示しないマスクを介し
て、Siイオンを加速電圧45KeV、ドーズ量2.5
×1012cm-2の条件でイオン注入して動作層となるn
型のチャネル層12を形成する。さらに、図示しない別
のマスクを介してSiイオンを加速電圧110KeV、
ドーズ量6×1013cm-2の条件でイオン注入すること
によりソース領域16aおよびドレイン領域16bを形
成する。
うひとつの製造方法について説明する。図9は、本発明
の電界効果トランジスタの第2の製造方法を表す概略工
程断面図である。本方法に関しては、前述した第1の製
造方法と同一の部分については、図面に同一の符号を付
して説明を省略する。本方法においては、まず、図9
(a)に示したように、チャネル層12とソースドレイ
ン領域16a、16bを形成する。具体的には、まず、
半絶縁性GaAs基板11に、図示しないマスクを介し
て、Siイオンを加速電圧45KeV、ドーズ量2.5
×1012cm-2の条件でイオン注入して動作層となるn
型のチャネル層12を形成する。さらに、図示しない別
のマスクを介してSiイオンを加速電圧110KeV、
ドーズ量6×1013cm-2の条件でイオン注入すること
によりソース領域16aおよびドレイン領域16bを形
成する。
【0065】次に、図9(b)に示したように、ゲート
電極を形成する。具体的には、基板11上に例えば膜厚
が120nmの窒化タングステン膜と膜厚が320nm
のタングステン膜とをこの順次に堆積し、この積層膜を
パターニングすることにより例えば幅が0.4μmのゲ
ート電極14を形成することができる。
電極を形成する。具体的には、基板11上に例えば膜厚
が120nmの窒化タングステン膜と膜厚が320nm
のタングステン膜とをこの順次に堆積し、この積層膜を
パターニングすることにより例えば幅が0.4μmのゲ
ート電極14を形成することができる。
【0066】次に、図9(c)に示したように、中間領
域を形成する。具体的には、このゲート電極14をマス
クにしてSiイオンを加速電圧45KeV、ドーズ量
1.3×1013cm-2の条件でイオン注入することによ
り、中間領域15となるn型の導電層(半導体層)15
を形成することができる。
域を形成する。具体的には、このゲート電極14をマス
クにしてSiイオンを加速電圧45KeV、ドーズ量
1.3×1013cm-2の条件でイオン注入することによ
り、中間領域15となるn型の導電層(半導体層)15
を形成することができる。
【0067】次に、図9(d)に示したように、p型ポ
ケット領域を形成する。具体的には、まず、基板全面に
プラズマCVD(Chemical Vapor Deposition) 法を用い
て例えばSiO2膜を所定の厚さに堆積した後、例えば
RIE(Reactive Ion Etching)等の異方性ドライエッチ
ングを用いてエッチング(エッチバック)することによ
りゲート電極14の側面にSiO2からなる側壁44を
形成する。続いてこの側壁44をマスクにしてMgイオ
ンを加速電圧200KeV、ドーズ量1.7×1012c
m-2の条件でイオン注入することによりポテンシャルバ
リアとなるp型ポケット領域17、17を形成すること
ができる。
ケット領域を形成する。具体的には、まず、基板全面に
プラズマCVD(Chemical Vapor Deposition) 法を用い
て例えばSiO2膜を所定の厚さに堆積した後、例えば
RIE(Reactive Ion Etching)等の異方性ドライエッチ
ングを用いてエッチング(エッチバック)することによ
りゲート電極14の側面にSiO2からなる側壁44を
形成する。続いてこの側壁44をマスクにしてMgイオ
ンを加速電圧200KeV、ドーズ量1.7×1012c
m-2の条件でイオン注入することによりポテンシャルバ
リアとなるp型ポケット領域17、17を形成すること
ができる。
【0068】最後に、図6(e)に示したように電極を
形成する。具体的には、まず、例えば800〜900℃
でアニールすることにより、イオン注入による結晶損傷
を回復するとともに注入されたイオンを活性化する。続
いて、例えばリフトオフ法を用いてAuGe合金からな
るソース電極18aおよびドレイン電極18bを形成し
てpポケット型のGaAsMESFET10を完成す
る。ここで、側壁44は、図示したように、素子上に残
しても良く、または、NH4F液などを用いてエッチン
グ除去しても良い。
形成する。具体的には、まず、例えば800〜900℃
でアニールすることにより、イオン注入による結晶損傷
を回復するとともに注入されたイオンを活性化する。続
いて、例えばリフトオフ法を用いてAuGe合金からな
るソース電極18aおよびドレイン電極18bを形成し
てpポケット型のGaAsMESFET10を完成す
る。ここで、側壁44は、図示したように、素子上に残
しても良く、または、NH4F液などを用いてエッチン
グ除去しても良い。
【0069】以上説明した第2の製造方法によれば、中
間領域15とp型ポケット領域17とをそれぞれ自己整
合的に形成することができる。一方、ソース・ドレイン
領域16a、16bは、自己整合的に形成されていな
い。しかし、ゲート電極14とソース・ドレイン領域1
6a、16bとの間隔が大きいような場合には、それに
対応する幅の広い側壁を形成することが困難であり、本
方法によることが望ましい場合もある。
間領域15とp型ポケット領域17とをそれぞれ自己整
合的に形成することができる。一方、ソース・ドレイン
領域16a、16bは、自己整合的に形成されていな
い。しかし、ゲート電極14とソース・ドレイン領域1
6a、16bとの間隔が大きいような場合には、それに
対応する幅の広い側壁を形成することが困難であり、本
方法によることが望ましい場合もある。
【0070】なお、以上説明した実施の形態において
は、nチャネル電界効果トランジスタを例に挙げて説明
したが、Pチャネル電界効果トランジスタについても同
様の効果を得ることができることは言うまでもない。
は、nチャネル電界効果トランジスタを例に挙げて説明
したが、Pチャネル電界効果トランジスタについても同
様の効果を得ることができることは言うまでもない。
【0071】
【発明の効果】以上説明したように、本発明によれば、
電界効果型トランジスタにおいて、短チャネル効果やそ
の他の弊害を効率的に抑制しつつ従来よりも大幅にゲー
ト長を短縮することができるようになる。その結果とし
て、従来よりも高速で低歪みのトランジスタを実現する
ことができるようになる。
電界効果型トランジスタにおいて、短チャネル効果やそ
の他の弊害を効率的に抑制しつつ従来よりも大幅にゲー
ト長を短縮することができるようになる。その結果とし
て、従来よりも高速で低歪みのトランジスタを実現する
ことができるようになる。
【0072】すなわち、本発明によれば、p型ポケット
領域をゲート電極から離れて形成することにより、静特
性に歪みが生じず、良好な性能を得ることができる。す
なわち、本発明によればp型ポケット領域をゲート電極
から離して配置するので、ゲート長を短縮してもp型ポ
ケット領域同士が互いに接近しすぎることがない。その
結果として、ゲート長を短縮しても、インパクトイオン
化で生じたホールがチャネル層の下部に集まり静特性に
歪みを生じさせるという現象を解消することができる。
領域をゲート電極から離れて形成することにより、静特
性に歪みが生じず、良好な性能を得ることができる。す
なわち、本発明によればp型ポケット領域をゲート電極
から離して配置するので、ゲート長を短縮してもp型ポ
ケット領域同士が互いに接近しすぎることがない。その
結果として、ゲート長を短縮しても、インパクトイオン
化で生じたホールがチャネル層の下部に集まり静特性に
歪みを生じさせるという現象を解消することができる。
【0073】また、本発明によれば、p型ポケットをチ
ャネル領域から離して配置するとともに、ゲート長
Lg、ソース・ドレイン領域の間隔Ln+-n+、中間領域の
幅Lswそれぞれ独特の範囲に設定することによって、ド
レイン電流を抑制し、ピンチオフ特性が良好で、且つ、
キンクも抑制されているpポケット型MESFETを得
ることができる。すなわち、準ミリ波帯の周波数帯域に
おいて、極めて良好な電力増幅素子として機能する電界
効果型トランジスタを得ることができる。
ャネル領域から離して配置するとともに、ゲート長
Lg、ソース・ドレイン領域の間隔Ln+-n+、中間領域の
幅Lswそれぞれ独特の範囲に設定することによって、ド
レイン電流を抑制し、ピンチオフ特性が良好で、且つ、
キンクも抑制されているpポケット型MESFETを得
ることができる。すなわち、準ミリ波帯の周波数帯域に
おいて、極めて良好な電力増幅素子として機能する電界
効果型トランジスタを得ることができる。
【0074】また、本発明によれば、ゲート電極の両側
に側壁を形成することにより、中間領域やp型ポケット
領域などを自己整合的に形成することができる。
に側壁を形成することにより、中間領域やp型ポケット
領域などを自己整合的に形成することができる。
【0075】さらに、本発明によれば、側壁を用いるこ
とができないような、構造パラメータを有する電界効果
型トランジスタをも比較的簡略な工程によって製造する
ことができるようになる。
とができないような、構造パラメータを有する電界効果
型トランジスタをも比較的簡略な工程によって製造する
ことができるようになる。
【0076】以上説明したように、本発明によれば、特
に線形性が要求されるような準ミリ波帯の高性能なパワ
ーデバイスを実現することができ、産業上のメリットは
多大である。
に線形性が要求されるような準ミリ波帯の高性能なパワ
ーデバイスを実現することができ、産業上のメリットは
多大である。
【図1】本発明によるpポケット型MESFETの概略
断面図である。
断面図である。
【図2】本発明による第2のpポケット型MESFET
の概略断面図である。
の概略断面図である。
【図3】ソース・ドレイン間の間隔が狭くなった場合の
特性の劣化を例示するグラフ図である。
特性の劣化を例示するグラフ図である。
【図4】ソース・ドレイン間の距離Ln+-n+を変化させ
た場合のしきい値電圧Vthの変化を示したグラフ図であ
る。
た場合のしきい値電圧Vthの変化を示したグラフ図であ
る。
【図5】p型ポケット領域17、17の間隔Lp-pが狭
い場合のドレインIV特性を表すグラフ図である。
い場合のドレインIV特性を表すグラフ図である。
【図6】本発明のpポケット型MESFETのドレイン
IV特性を表すグラフ図である。
IV特性を表すグラフ図である。
【図7】本発明の電界効果トランジスタの第1の製造方
法を示す概略工程断面図である。
法を示す概略工程断面図である。
【図8】本発明により得られるpポケット型MESFE
Tの各層のキャリア濃度プロファイルを表すグラフ図で
ある。
Tの各層のキャリア濃度プロファイルを表すグラフ図で
ある。
【図9】本発明の電界効果トランジスタの第2の製造方
法を表す概略工程断面図である。
法を表す概略工程断面図である。
【図10】p型埋め込み層を有するMESFETの概略
断面図である。
断面図である。
【図11】p型埋め込み層を有する別のMESFETの
概略断面図である。
概略断面図である。
【図12】ソース領域136aおよびドレイン領域13
6bの周囲にのみポテンシャルバリアとなるp層137
を設けた構造を表す概略断面図である。
6bの周囲にのみポテンシャルバリアとなるp層137
を設けた構造を表す概略断面図である。
【図13】中間濃度層がそれぞれ設けられているpポケ
ット型MESFETを表す概略断面図である。
ット型MESFETを表す概略断面図である。
【図14】従来のpポケット型MESFETのゲート長
を短縮した場合に得られるIV特性を表すグラフ図であ
る。
を短縮した場合に得られるIV特性を表すグラフ図であ
る。
10A、10B 電界効果トランジスタ 11、131 基板 12、132 チャネル領域 14、134 ゲート電極 15、135 中間領域 16a、16b、136a、136b ソース・ドレイ
ン領域 17、137 pポケット領域 18a、18b、138a、138b ソース・ドレイ
ン電極 38、42、44、144 側壁 133 p型埋め込み領域
ン領域 17、137 pポケット領域 18a、18b、138a、138b ソース・ドレイ
ン電極 38、42、44、144 側壁 133 p型埋め込み領域
Claims (6)
- 【請求項1】半導体基板に形成された第1導電型のチャ
ネル領域と、 このチャネル領域上に形成されたゲート電極と、 この電極の両側の前記半導体基板の領域に前記ゲート電
極に隣接するように形成された第1導電型の半導体領域
と、 前記ゲート電極の両側の前記半導体基板の領域に、前記
半導体領域に隣接して形成され、前記半導体領域よりも
不純物濃度の高い第1電導型のソース領域およびドレイ
ン領域と、 前記ソース領域およびドレイン領域のうち少なくとも一
方の領域と前記半導体基板との境界面を被いかつ前記ゲ
ート電極と交差しないように形成された、前記第1導電
型と異なる第2導電型の不純物領域と、を備えているこ
とを特徴とする電界効果トランジスタ。 - 【請求項2】半導体基板の表面に形成された第1導電型
のチャネル領域と、 前記半導体基板の表面において前記チャネル領域の両側
にそれぞれ隣接して形成され、前記チャネル領域よりも
高いキャリア濃度を有する第1導電型の第1の中間領域
及び第2の中間領域と、 前記半導体基板の表面において前記第1の中間領域に隣
接して前記チャネル領域の反対側に形成され、前記第1
の中間領域よりも高いキャリア濃度を有する第1導電型
のソース領域と、 前記半導体基板の表面において前記第2の中間領域に隣
接して前記チャネル領域の反対側に形成され、前記第1
の中間領域よりも高いキャリア濃度を有する第1導電型
のドレイン領域と、 前記第1の中間領域と前記ソース領域との下部に隣接し
て形成された第2導電型の第1のポケット領域と、 前記第2の中間領域と前記ドレイン領域との下部に隣接
して形成された第2導電型の第2のポケット領域と、 を備え、前記第1のポケット領域と前記第2のポケット
領域との間隔は、前記第1の中間領域と前記第2の中間
領域との間隔よりも大なるものとして構成されているこ
とを特徴とする電界効果トランジスタ。 - 【請求項3】半導体基板に第1導電型のチャネル領域を
形成する工程と、 前記チャネル領域上にゲート電極を形成する工程と、 前記ゲート電極の側部にのみ第1の絶縁膜を形成する工
程と、 前記ゲート電極および前記第1の絶縁膜をマスクにして
イオン注入することにより前記第1導電型と異なる第2
導電型のポケット領域を形成する工程と、 前記第1の絶縁膜を除去した後、前記ゲート電極の側部
にのみ、前記第1の絶縁膜より膜厚の厚い第2の絶縁膜
を形成する工程と、 前記ゲート電極および前記第2の絶縁膜をマスクにして
イオン注入することにより前記不純物層より浅い第1導
電型のソース領域およびドレイン領域を形成する工程
と、 前記ソース領域およびドレイン領域上にソース電極およ
びドレイン電極を形成する工程と、 を備えたことを特徴とする電界効果トランジスタの製造
方法。 - 【請求項4】前記第1の絶縁膜を形成する前か、または
前記第1の絶縁膜を除去した直後にイオン注入すること
により前記ソース領域およびドレイン領域よりも浅くか
つ不純物濃度の低い第1導電型の導電層を形成すること
を特徴とする請求項3記載の電界効果トランジスタの製
造方法。 - 【請求項5】半導体基板に第1導電型のチャネル領域を
選択的に形成する工程と、 前記チャネル領域上にゲート電極を選択的に形成する工
程と、 前記ゲート電極の側部にのみ、第1の絶縁膜を選択的に
形成する工程と、 前記ゲート電極および前記第1の絶縁膜をマスクにして
イオン注入することにより第1導電型のソース領域およ
びドレイン領域を選択的に形成する工程と、 前記ゲート電極の側部にのみ前記第1の絶縁膜よりも膜
厚の薄い第2の絶縁膜を選択的に形成する工程と、 前記ゲート電極および前記第1の絶縁膜をマスクにして
イオン注入することにより前記半導体基板の内部に第2
導電型のポケット領域を選択的に形成する工程と、 前記ソース領域およびドレイン領域上にソース電極およ
びドレイン電極を選択的に形成する工程と、 を備えたことを特徴とする電界効果トランジスタの製造
方法。 - 【請求項6】半導体基板に第1導電型のチャネル領域と
前記チャネル領域よりも不純物濃度の高い第1導電型の
ソース領域およびドレイン領域を選択的に形成する工程
と、 前記チャネル領域上にゲート電極を選択的に形成する工
程と、 前記ゲート電極をマスクにしてイオン注入することによ
り前記チャネル領域よりも不純物濃度が高く、前記ソー
ス領域およびドレイン領域よりも不純物濃度が低い第1
導電型の中間領域を選択的に形成する工程と、 前記ゲート電極の側部にのみ、第1の絶縁膜を選択的に
形成する工程と、 前記ゲート電極および前記第1の絶縁膜をマスクにして
イオン注入することにより前記半導体基板の内部に第2
導電型のポケット領域を選択的に形成する工程と、 前記ソース領域およびドレイン領域上にソース電極およ
びドレイン電極を選択的に形成する工程と、 を備えたことを特徴とする電界効果トランジスタの製造
方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3005898A JPH11150124A (ja) | 1997-09-12 | 1998-02-12 | 電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9-248273 | 1997-09-12 | ||
JP24827397 | 1997-09-12 | ||
JP3005898A JPH11150124A (ja) | 1997-09-12 | 1998-02-12 | 電界効果トランジスタおよびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11150124A true JPH11150124A (ja) | 1999-06-02 |
Family
ID=26368325
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3005898A Pending JPH11150124A (ja) | 1997-09-12 | 1998-02-12 | 電界効果トランジスタおよびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11150124A (ja) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6768147B2 (en) * | 2002-03-28 | 2004-07-27 | Fujitsu Quantum Devices Limited | Semiconductor device and method of fabricating the same |
US6902964B2 (en) | 2001-10-24 | 2005-06-07 | Cree, Inc. | Methods of fabricating delta doped silicon carbide metal-semiconductor field effect transistors having a gate disposed in a double recess structure |
US6956239B2 (en) * | 2002-11-26 | 2005-10-18 | Cree, Inc. | Transistors having buried p-type layers beneath the source region |
US7067361B2 (en) | 2000-05-10 | 2006-06-27 | Cree, Inc. | Methods of fabricating silicon carbide metal-semiconductor field effect transistors |
US7265399B2 (en) | 2004-10-29 | 2007-09-04 | Cree, Inc. | Asymetric layout structures for transistors and methods of fabricating the same |
US7326962B2 (en) | 2004-12-15 | 2008-02-05 | Cree, Inc. | Transistors having buried N-type and P-type regions beneath the source region and methods of fabricating the same |
US7348612B2 (en) | 2004-10-29 | 2008-03-25 | Cree, Inc. | Metal-semiconductor field effect transistors (MESFETs) having drains coupled to the substrate and methods of fabricating the same |
US7402844B2 (en) | 2005-11-29 | 2008-07-22 | Cree, Inc. | Metal semiconductor field effect transistors (MESFETS) having channels of varying thicknesses and related methods |
US7646043B2 (en) | 2006-09-28 | 2010-01-12 | Cree, Inc. | Transistors having buried p-type layers coupled to the gate |
US8203185B2 (en) | 2005-06-21 | 2012-06-19 | Cree, Inc. | Semiconductor devices having varying electrode widths to provide non-uniform gate pitches and related methods |
-
1998
- 1998-02-12 JP JP3005898A patent/JPH11150124A/ja active Pending
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7067361B2 (en) | 2000-05-10 | 2006-06-27 | Cree, Inc. | Methods of fabricating silicon carbide metal-semiconductor field effect transistors |
US6902964B2 (en) | 2001-10-24 | 2005-06-07 | Cree, Inc. | Methods of fabricating delta doped silicon carbide metal-semiconductor field effect transistors having a gate disposed in a double recess structure |
US6906350B2 (en) | 2001-10-24 | 2005-06-14 | Cree, Inc. | Delta doped silicon carbide metal-semiconductor field effect transistors having a gate disposed in a double recess structure |
US6768147B2 (en) * | 2002-03-28 | 2004-07-27 | Fujitsu Quantum Devices Limited | Semiconductor device and method of fabricating the same |
US7297580B2 (en) | 2002-11-26 | 2007-11-20 | Cree, Inc. | Methods of fabricating transistors having buried p-type layers beneath the source region |
US6956239B2 (en) * | 2002-11-26 | 2005-10-18 | Cree, Inc. | Transistors having buried p-type layers beneath the source region |
US7265399B2 (en) | 2004-10-29 | 2007-09-04 | Cree, Inc. | Asymetric layout structures for transistors and methods of fabricating the same |
US7348612B2 (en) | 2004-10-29 | 2008-03-25 | Cree, Inc. | Metal-semiconductor field effect transistors (MESFETs) having drains coupled to the substrate and methods of fabricating the same |
US7326962B2 (en) | 2004-12-15 | 2008-02-05 | Cree, Inc. | Transistors having buried N-type and P-type regions beneath the source region and methods of fabricating the same |
US8203185B2 (en) | 2005-06-21 | 2012-06-19 | Cree, Inc. | Semiconductor devices having varying electrode widths to provide non-uniform gate pitches and related methods |
US7402844B2 (en) | 2005-11-29 | 2008-07-22 | Cree, Inc. | Metal semiconductor field effect transistors (MESFETS) having channels of varying thicknesses and related methods |
US7646043B2 (en) | 2006-09-28 | 2010-01-12 | Cree, Inc. | Transistors having buried p-type layers coupled to the gate |
US7943972B2 (en) | 2006-09-28 | 2011-05-17 | Cree, Inc. | Methods of fabricating transistors having buried P-type layers coupled to the gate |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6593603B1 (en) | Pseudomorphic high electron mobility transistor power device | |
JPH03292744A (ja) | 化合物半導体装置およびその製造方法 | |
JPH11150124A (ja) | 電界効果トランジスタおよびその製造方法 | |
US5834802A (en) | Metal semiconductor field effect transistors having improved intermodulation distortion using different pinch-off voltages | |
JP3075831B2 (ja) | 電界効果型トランジスタ及びその製造方法 | |
JPH10178024A (ja) | 電界効果型トランジスタ及びその製造方法 | |
JPH06204253A (ja) | 電界効果半導体装置 | |
US5670804A (en) | PN-junction gate FET | |
US6548356B2 (en) | Thin film transistor | |
US5824575A (en) | Semiconductor device and method of manufacturing the same | |
KR100385856B1 (ko) | 자기정렬형 게이트 트랜지스터의 제조방법 | |
Kasai et al. | A high power and high efficiency GaAs BPLDD SAGFET with WSi/W double-layer gate for mobile communication systems | |
JPH04225533A (ja) | 電界効果トランジスタ | |
JPS6245184A (ja) | 電界効果トランジスタおよびその製造方法 | |
JPH10256271A (ja) | 電界効果トランジスタおよび高周波電力増幅器 | |
JPS6216577A (ja) | 相補型電界効果トランジスタおよびその製造方法 | |
JP3062421B2 (ja) | 半導体装置及びその製造方法 | |
JPH10256273A (ja) | 電界効果トランジスタおよびその製造方法ならびに高周波電力増幅回路 | |
JP3537609B2 (ja) | 半導体装置及びその製造方法 | |
KR100349368B1 (ko) | 초고주파 반도체 소자 및 그의 제조방법 | |
JP2000307102A (ja) | 電界効果トランジスタ及びその製造方法 | |
JP3375583B2 (ja) | 半導体装置の製造方法 | |
JP2983663B2 (ja) | エピタキシャル基板 | |
JPH06275654A (ja) | 電界効果トランジスタおよび製造方法 | |
JP2000150540A (ja) | 電界効果トランジスタ |