JPH11150124A

JPH11150124A - 電界効果トランジスタおよびその製造方法

Info

Publication number: JPH11150124A
Application number: JP3005898A
Authority: JP
Inventors: Misao Yoshimura; 村操吉; Kazuya Nishibori; 堀一弥西; Yoshiaki Kitaura; 浦義昭北
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-09-12
Filing date: 1998-02-12
Publication date: 1999-06-02

Abstract

(57)【要約】【課題】従来のｐポケット型ＭＥＳＦＥＴの構造を修
正し、ＩＶ特性を劣化させることなく短ゲート化を行っ
て、準ミリ波帯の電力増幅器として応用した場合に優れ
た利得、線形性を達成することを目的とする。【解決手段】ｐ型ポケット領域とゲート電極とを離し
て配置することにより、静特性に歪みが生ずることな
く、短チャネル効果を効果的に抑制することができる。
さらに、トランジスタのゲート長を短縮するだけでな
く、ソース・ドレイン領域間の距離と、中間濃度層の長
さと、ｐ型ポケット領域間の距離とをそれぞれ独特の範
囲に設定することによって、ＩＶ特性を劣化させること
なく、ゲート長を短縮して従来よりも周波数の高い準ミ
リ波帯などの高周波帯において使用することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電界効果トランジス
タおよびその製造方法に関する。さらに具体的には、本
発明は、高周波信号の信号処理に用いて好適な電界効果
トランジスタおよびその製造方法に関する。

【０００２】

【従来の技術】近年のマイクロ波を用いた無線通信技術
の発展はめざましい。その中でも特に移動体通信の市場
は大きく拡大している。ＧａＡｓ基板上に形成したショ
ットキーゲート型電界効果トランジスタ（ＭＥｔａｌ
ＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ：ＭＥＳＦＥＴ）は、例えば、
Ｌ帯と呼ばれる周波数帯域、すなわち約１〜２ＧＨｚ程
度の帯域を利用する移動体通信端末の高周波電力増幅器
に広く用いられている。

【０００３】このような高周波電力増幅器は、複数のト
ランジスタと複数の受動素子とからなる。これらが同一
の半導体基板上に形成される場合は、マイクロ波用モノ
リシック集積回路（ＭｏｎｏｌｉｔｈｉｃＭｉｃｒｏ
ｗａｖｅＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ：Ｍ
ＭｌＣ）と呼ばれ、端末の小型化が可能となることか
ら、特に需要が大きい。

【０００４】ＭＥＳＦＥＴは、大きく分けて自己整合型
とリセス型とに分類される。自己整合型ＭＥＳＦＥＴで
はソース抵抗が低く、従って相互コンダクタンスが高く
なるので、リセス型ＭＥＳＦＥＴに比べて高い利得を得
ることができる。さらに、リセスエッチング等の不安定
なプロセスを必要とするリセス型ＭＥＳＦＥＴと比べ
て、耐熱性ゲートを用いた自己整合型ＭＥＳＦＥＴは、
しきい値電圧の制御性に優れ、ゲートバイアス電圧をゼ
ロもしくは正で動作させる単一正電源駆動の電力増幅器
が実現可能となるという特徴を有する。

【０００５】これらの自己整合型やリセス型のＭＥＳＦ
ＥＴでは、チャネル層の下部にｐ型埋め込み層を形成す
ることがよく行われる。図１０は、ｐ型埋め込み層を有
するＭＥＳＦＥＴの概略断面図である。同図において、
半絶縁性ＧａＡｓ基板１３１の表面領域にチャネル領域
となるｎ型の動作層３２が形成されており、この動作層
１３２上には動作層１３２とショットキー障壁を形成す
るゲート電極１３４が形成されている。またこのゲート
電極１３４に自己整合的にイオン注入することによりソ
ース領域１３６ａおよびドレイン領域１３６ｂがＧａＡ
ｓ基板１３１に形成されている。そしてソース領域１３
６ａおよびドレイン領域１３６ｂ上には各々ソース電極
１３８ａおよびドレイン電極１３８ｂが形成されてい
る。また短チャネル効果を低減するために動作層１３２
の下部領域に動作層１３２の導電型とは逆の導電型のｐ
型埋め込み層１３３が設けられている。

【０００６】また、図１１は、ｐ型埋め込み層を有する
別のＭＥＳＦＥＴの概略断面図である。ここで、図１０
に示したものと同一の部分には同一の符号を付して説明
を省略する。図１１に示した例においては、ソース及び
ドレイン領域１３６ａ、１３６ｂと動作領域１３２との
間に、キャリア濃度が低い中間濃度層１３５、１３５が
それぞれ設けられている。

【０００７】図１０や図１１に示したように、ｐ型埋め
込み層１３３を設けることにより、キャリア濃度が高い
ソース・ドレイン領域間の基板電流を有効に抑制し、特
に１ｕｍ以下のゲート長で観察されるショートチャネル
効果を低減することができる。なお、ゲート電極１３４
の両側には、自己整合的に製造するための側壁１４４、
１４４が設けられている。このようなｐ型埋め込みＭＥ
ＳＦＥＴは、１μｍ以下の短ゲートでも相互コンダクタ
ンスが低下せず、いわゆるスケーリング則によるＭＥＳ
ＦＥＴの性能向上を実現することができる。

【０００８】しかし、これらのｐ埋め込み型ＭＥＳＦＥ
Ｔにおいては、微細化する際に問題となる短チャネル効
果を十分に低減することが可能となるが、インパクトイ
オン化で生じたホールが動作層１３２の下部に集まり静
特性に歪みが生じるという問題がある。このため、上記
ＭＥＳＦＥＴを携帯情報端末の高周波電力増幅器に用い
る際、電力変換効率を大きくすることができず、また連
続通話時間は短くなり、携帯情報端末の高周波電力増幅
器に用いることができない。

【０００９】この点についてさらに詳細に説明すると以
下の如くである。すなわち、移動体通信端末では連続通
話時間（一次電池を交換せずに、または二次電池を充電
せずに通話できる時間）が長いことが大きな商品価値を
有する。端末の電源電圧はどのような電池を使用するか
で決まるので、連続通話時間を長くするためには電池の
改良もさることながら、回路の消費電流を低減すること
が必要である。そのためには、端末の中でも消費電流の
大きい高周波電力増幅器の消費電流を下げることが重要
である。例えば、簡易型携帯端末（Ｐｅｒｓｏｎａｌ
Ｈａｎｄｙ−ｐｈｏｎｅＳｙｓｔｅｍ：ＰＨＳ）を例に
挙げると、高周波電力増幅器の電力変換効率が３０％の
場合、ＰＨＳの出力電力は０．ｌ８Ｗなので消費電力は
０．１８Ｗ／０．３＝０．６Ｗとなる。したがって高周
波電力増幅器の消費電流は、０．６Ｗ／３Ｖ＝２００ｍ
Ａとなる。ここでは電源電圧として３Ｖのリチウムイオ
ン２次電池を使った場合を仮定した。

【００１０】もし、高周波電力増幅器の電力変換効率が
５０％になれば、同様の計算によりその消費電流は１２
０ｍＡとなる。つまり、高周波電力増幅器の消費電流は
８０ｍＡ低減されることになる。ＰＨＳ全体の消費電流
を約８００ｍＡとすると、ＰＨＳ全体の消費電流として
も１割低減されることになる。この効果はそのまま、端
末の連続通話時間の延長となって現われる。

【００１１】このような高周波電力増幅器の電力変換効
率はそこに使用されているトランジスタ、特に多段増幅
の場合は最終段で使用されるトランジスタの電力変換効
率でほとんど決定される。トランジスタの電力変換効率
ではドレイン効率と呼ばれる指標が一般的に用いられて
いる。ドレイン効率μｄは、μｄ＝Ｐｏｕｔ／ＰＤＣと
表わされる。ここでＰＤＣは消費電力、Ｐｏｕｔは出力
電力である。この式から明らかなように、トランジスタ
のドレイン効率を向上させるためには消費電力、したが
って、消費電流を低減することが重要となる。

【００１２】我々の最近の研究で、ｐ埋め込み型ＭＥＳ
ＦＥＴはこの消費電流が大きいために、携帯端末の連続
通話時間を長くすることができないという問題があるこ
とがわかった。ｐ型埋め込みＭＥＳＦＥＴの消費電流が
大きくなるという問題を調べた結果、電流・電圧特性に
キンクが現われることが原因であることがわかった。Ｍ
ＥＳＦＥＴの飽和領域では、ドレイン電圧に対して、ド
レイン電流はほぼ一定に推移する。「キンク」とは、こ
のドレイン電流が一時的な増加を示すことである。この
ようなキンクは、ドレインコンダクタンスにおいてはピ
ークとなって現れる。ｐ型埋め込みＭＥＳＦＥＴにおい
て、このようなキンクが現われることは計算機シミュレ
ーションにより既に報告されており（Ｍ．Ｒ・Ｗｉｌｓ
ｏｎ，Ｐ．Ｚｄｅｂｅｌ，Ｐ．Ｗｅｎｎｅｋｅｒｓ，ａ
ｎｄＲ．Ａｎｈｏｌｔ，ｉｎＰｒｏｃ．ＩＥＥＥＧ
ａＡｓｌＣＳｙｍｐｏｓｉｕｍ，ｐ．１０９，１９
９５）、チャネル下部のｐ型埋め込み層にインパクトイ
オン化で生成されたホールが蓄積し、寄生バイポーラ効
果を生ずることが原因であると言われている。このキン
クが電力増幅器の高効率化の障害となる。ｐ型埋め込み
ＭＥＳＦＥＴでは、キンクは典型的な場合として５Ｖ付
近に現われ、消費電流が急激に増大する。このような消
費電流の増大が高周波電力増幅器の高効率化の大きな障
害となっている。

【００１３】また、ｐ埋め込み型ＭＥＳＦＥＴでは、線
形性が劣化して歪みを発生し、線形性が要求されるデジ
タル変調には不向きであるという問題もあった。

【００１４】そこで図１２に示すようにソース領域１３
６ａおよびドレイン領域１３６ｂの周囲にのみポテンシ
ャルバリアとなるｐ層１３７を設けた構造（ｐポケット
構造とも言う）が提案されている（特開昭６１−５５９
７３号公報参照）。

【００１５】また、図１３に示したように、ソース及び
ドレイン領域１３６ａ、１３６ｂと動作領域１３２との
間に、両者の中間的なキャリア濃度を有する中間濃度層
（以下、「中間領域」と称する）１３５、１３５がそれ
ぞれ設けられているｐポケット型ＭＥＳＦＥＴも提案さ
れている。

【００１６】これらのｐポケット型ＭＥＳＦＥＴにおい
ては、チャネル下部にはｐ型領域が形成されず、高濃度
ソース・ドレイン層の下部にのみｐポケット領域１３
７、１３７が設けられている（米国特許第４，６３６，
８２２号）。このｐポケット領域１３７は、図１３に示
したように、ゲート電極１３４に対して自己整合的に形
成される場合が多い。これらのｐポケット型ＭＥＳＦＥ
Ｔは、ｐ型埋め込みＭＥＳＦＥＴの長所を継承してお
り、同様に短チャネル効果を抑制することができる。

【００１７】さらに、本発明者らが以前に発明したｐポ
ケット型ＭＥＳＦＥＴを用いた高周波電力増幅器ではｐ
型埋め込みＭＥＳＦＥＴと比較して、消費電流が低減す
ることができる。この発明については、特願平８−２６
４０１２号，特願平９−０６０８７８号，特願平９−２
０１１５３号の各明細書に詳細が説明されている。

【００１８】すなわち、図１２や図１３に示したよう
に、ｐポケット型ＭＥＳＦＥＴではチャネル領域の下に
ｐ型層が存在しないため、チャネルの下部にホールが蓄
積してキンクの発生原因となるような問題が生じない。
従って、トランジスタの線形性が向上する。言い替える
と、一定の線形基準で定義したｐポケット型ＭＥＳＦＥ
Ｔのドレイン効率は約５０％であり、ｐ型埋め込みＭＥ
ＳＦＥＴの３０％と比べて大幅に向上する。その結果と
して、ｐポケットＭＥＳＦＥＴを使用した高周波電力増
幅器を用いた移動体端末は従来よりも長い連続通話時間
を示し、その商品価値も従来より高くなる。

【００１９】すなわち、ｐポケット型ＭＥＳＦＥＴは移
動体通信端末等で使用される高周波線形電力増幅器に応
用した場合に優れた特性を示す。

【００２０】

【発明が解決しようとする課題】しかし、図１２や図１
３に示したような従来のｐポケット型ＭＥＳＦＥＴは、
１μｍ以上の長ゲートにおいて、短チャネル効果を低減
しつつ静特性に歪みの生じない理想的な構造である一
方、１μｍ以下の短ゲート領域への微細化に伴って、ｐ
ポケット領域１３７が不純物注入層１３６ａ，１３６ｂ
の活性化のための熱処理で動作層１３２の下部に拡散す
る影響を顕著に受けるようになり、図・や図・・に示す
ｐ型埋め込みＭＥＳＦＥＴの構造に近づく。このため図
１０や図１１のｐ埋め込み型ＦＥＴの場合と同様にイン
パクトイオン化で生じたホールが、動作層１３２の下部
に集まり、静特性にひずみが生じるという問題があっ
た。なお、このとき、しきい値電圧が正側にシフトする
逆短チャネル効果を生じる問題も発生する。

【００２１】さらに、本発明者は、従来のｐポケット型
を従来よりもより高い周波数に応用しようとすると新た
な問題が生ずることを知得した。すなわち、前述したよ
うに、ｐポケット型ＭＥＳＦＥＴは移動体通信端末等の
高周波線形電力増幅器に応用した場合に優れた特性を示
す。特にＬ帯、すなわち約１〜２ＧＨｚ程度の帯域では
Ｌｇ＝０．８ｕｍのｐポケット型ＭＥＳＦＥＴの遮断周
波数ｆｔは、２０〜３０ＧＨｚであり、十分な利得が得
られる。

【００２２】しかしながら、より周波数の高い準ミリ
波、すなわち５〜３０ＧＨｚ程度の高い周波数帯域に応
用するために、従来のｐポケット型ＭＥＳＦＥＴをその
まま短ゲート化すると問題を生ずることが分かった。

【００２３】図１４は、従来のｐポケット型ＭＥＳＦＥ
Ｔのゲート長を短縮した場合に得られるＩＶ特性を表す
グラフ図である。すなわち、同図はＭＥＳＦＥＴのドレ
イン電圧に対するドレイン電流の関係を表すＩＶ特性図
である。同図から明らかなように、このＭＥＳＦＥＴ
は、ドレインコンダクタンスが大きく、いわゆる「ピン
チオフ特性」が劣化して、電力増幅器としては適さな
い。

【００２４】一方、チャネルを薄層化することも対策の
ひとつである。しかしながら、パワー用としては、チャ
ネルを薄層化するとインパクトイオン化が大きくなり、
線形性を損なうという問題を生ずる。

【００２５】以上説明したように、従来よりも高い周波
数帯である準ミリ波帯などに適用するために、ｐポケッ
ト型ＭＥＳＦＥＴのゲート長を単純に短くすると、ドレ
インコンダクタンスが増大し、ピンチオフ特性も劣化す
るという問題があった。

【００２６】本発明は、かかる問題点の認識に基づいて
なされたものである。すなわち、その目的は、従来のｐ
ポケット型ＭＥＳＦＥＴの構造を修正し、ＩＶ特性を劣
化させずに短ゲート化を実現することができる電界効果
トランジスタおよびその製造方法を提供することにあ
る。

【００２７】

【課題を解決するための手段】本発明による電界効果ト
ランジスタは、半導体基板に形成された第１導電型のチ
ャネル領域と、このチャネル領域上に形成されたゲート
電極と、この電極の両側の前記半導体基板の領域に前記
ゲート電極に隣接するように形成された第１導電型の半
導体領域と、前記ゲート電極の両側の前記半導体基板の
領域に、前記半導体領域に隣接して形成され、前記半導
体領域よりも不純物濃度の高い第１電導型のソース領域
およびドレイン領域と、前記ソース領域およびドレイン
領域のうち少なくとも一方の領域と前記半導体基板との
境界面を被いかつ前記ゲート電極と交差しないように形
成された、前記第１導電型と異なる第２導電型の不純物
領域と、を備えていることを特徴とし、ｐ型ポケット領
域がゲート電極から離れて形成されているために、静特
性に歪みを生ずることなく、短チャネル効果を効果的に
抑制することができる。

【００２８】また、本発明による電界効果トランジスタ
は、半導体基板の表面に形成された第１導電型のチャネ
ル領域と、前記半導体基板の表面において前記チャネル
領域の両側にそれぞれ隣接して形成され、前記チャネル
領域よりも高いキャリア濃度を有する第１導電型の第１
の中間領域及び第２の中間領域と、前記半導体基板の表
面において前記第１の中間領域に隣接して前記チャネル
領域の反対側に形成され、前記第１の中間領域よりも高
いキャリア濃度を有する第１導電型のソース領域と、前
記半導体基板の表面において前記第２の中間領域に隣接
して前記チャネル領域の反対側に形成され、前記第１の
中間領域よりも高いキャリア濃度を有する第１導電型の
ドレイン領域と、前記第１の中間領域と前記ソース領域
との下部に隣接して形成された第２導電型の第１のポケ
ット領域と、前記第２の中間領域と前記ドレイン領域と
の下部に隣接して形成された第２導電型の第２のポケッ
ト領域と、を備え、前記第１のポケット領域と前記第２
のポケット領域との間隔は、前記第１の中間領域と前記
第２の中間領域との間隔よりも大なるものとして構成さ
れていることを特徴とし、ゲート長を短縮しても、ピン
チ・オフ特性が良好で、ＩＶ特性にキンクを生じず、且
つ短チャネル効果も効果的に抑制された電界効果トラン
ジスタを提供することができる。

【００２９】ここで、前記ソース領域と前記ドレイン領
域との間隔は、１．４μｍ以上であり、前記第１の中間
領域と前記第２の中間領域との間隔は、０．５μｍ以下
であり、前記第１のポケット領域と前記第２のポケット
領域との間隔は、０．６μｍ以上とすることにより、準
ミリ波帯における電力増幅素子として好適な電界効果ト
ランジスタを実現することができる。

【００３０】一方、本発明の電界効果トランジスタの製
造方法は、半導体基板に第１導電型のチャネル領域を形
成する工程と、前記チャネル領域上にゲート電極を形成
する工程と、前記ゲート電極の側部にのみ第１の絶縁膜
を形成する工程と、前記ゲート電極および前記第１の絶
縁膜をマスクにしてイオン注入することにより前記第１
導電型と異なる第２導電型のポケット領域を形成する工
程と、前記第１の絶縁膜を除去した後、前記ゲート電極
の側部にのみ、前記第１の絶縁膜より膜厚の厚い第２の
絶縁膜を形成する工程と、前記ゲート電極および前記第
２の絶縁膜をマスクにしてイオン注入することにより前
記不純物層より浅い第１導電型のソース領域およびドレ
イン領域を形成する工程と、前記ソース領域およびドレ
イン領域上にソース電極およびドレイン電極を形成する
工程と、を備えたことを特徴とし、ソース・ドレイン領
域やｐポケット領域などを自己整合的に形成することが
できる。

【００３１】さらに、前記第１の絶縁膜を形成する前
か、または前記第１の絶縁膜を除去した直後にイオン注
入することにより前記ソース領域およびドレイン領域よ
りも浅くかつ不純物濃度の低い第１導電型の導電層を形
成することにより、中間領域を自己整合的に形成するこ
とができる。

【００３２】一方、第１の絶縁膜を用いてまず、ソース
・ドレイン領域を自己整合的に形成し、その後に第１の
絶縁膜よりも薄い第２の絶縁膜を形成して、ｐポケット
領域を自己整合的に形成するようにしても良い。

【００３３】さらに、半導体基板に第１導電型のチャネ
ル領域と前記チャネル領域よりも不純物濃度の高い第１
導電型のソース領域およびドレイン領域を選択的に形成
する工程と、前記チャネル領域上にゲート電極を選択的
に形成する工程と、前記ゲート電極をマスクにしてイオ
ン注入することにより前記チャネル領域よりも不純物濃
度が高く、前記ソース領域およびドレイン領域よりも不
純物濃度が低い第１導電型の中間領域を選択的に形成す
る工程と、前記ゲート電極の側部にのみ、第１の絶縁膜
を選択的に形成する工程と、前記ゲート電極および前記
第１の絶縁膜をマスクにしてイオン注入することにより
前記半導体基板の内部に第２導電型のポケット領域を選
択的に形成する工程と、前記ソース領域およびドレイン
領域上にソース電極およびドレイン電極を選択的に形成
する工程と、を備えたことを特徴としても良く、ソース
・ドレイン領域の間隔が大きい場合においても、側壁を
用いることなく、本発明の電界効果トランジスタを製造
することができる。

【００３４】

【発明の実施の形態】本発明者による独自の検討の結
果、ｐ型ポケット領域とゲート電極とを離して配置する
ことにより、静特性に歪みが生ずることなく、短チャネ
ル効果を効果的に抑制することができることが分かっ
た。

【００３５】さらに、その最適な構造について詳細に検
討した結果、ｐポケット型ＭＥＳＦＥＴの諸特性は、そ
の中間濃度領域と、ｐ型ポケット領域と、ソース・ドレ
イン領域との位置関係に大きく依存することが判明し
た。すなわち、ＩＶ特性を劣化させることなく、ゲート
長を短縮して従来よりも周波数の高い準ミリ波帯などの
高周波帯において使用するためには、トランジスタのゲ
ート長を短縮するだけでなく、ソース・ドレイン領域間
の距離と、中間濃度領域の長さと、ｐ型ポケット領域間
の距離とをそれぞれ独特の範囲に設定する必要があるこ
とを知得するに至った。

【００３６】以下に図面を参照しつつ本発明の実施の形
態について説明する。

【００３７】図１は、本発明によるｐポケット型ＭＥＳ
ＦＥＴの概略断面図である。すなわち、ＦＥＴ１０Ａ
は、半絶縁性ガリウム砒素（ＧａＡｓ）基板１１の上に
形成されたｎ⁺型ソース領域１６ａと、ｎ型チャネル１
２と、ｎ⁺型ドレイン領域１６ｂとを有する。ここで、
チャネル層１２のキャリア濃度は、例えば、２×１０¹⁷
ｃｍ^-3とすることができる。また、ソース・ドレイン領
域１６ａ、１６ｂのキャリア濃度としては、例えば、２
×１０¹⁸ｃｍ^-3とすることができる。

【００３８】ソース・ドレイン領域１６ａ、１６ｂとチ
ャネル層１２の下には、それぞれ両者にまたがるように
してｐ型ポケット領域１７、１７が設けられている。ｐ
型ポケット領域のキャリア濃度は、例えば、４×１０¹⁶
ｃｍ^-3とすることができる。また、チャネル１２の上に
は、ゲート電極１４が形成され、ソース・ドレイン領域
の上には、それぞれソース電極１８ａ、ドレイン電極１
８ｂが形成されている。さらに、ＦＥＴ１０Ａの表面
は、図示しない保護膜などにより覆われているようにし
ても良い。

【００３９】本発明の電界効果トランジスタ１０Ａにお
いては、ｐ型ポケット領域１７、１７がゲート電極１４
から離れて形成されているため、静特性に歪みが生じ
ず、良好な性能を得ることができる。すなわち、本発明
によればｐ型ポケット領域をゲート電極から離して配置
するので、ゲート長を短縮してもｐ型ポケット領域１
７、１７同士が互いに接近しすぎることがない。その結
果として、ゲート長を短縮しても、図１０や図１１に示
したような従来のｐ型埋め込み層の構造で問題となる、
インパクトイオン化で生じたホールがチャネル層１２の
下部に集まり静特性に歪みを生じさせるという現象を解
消することができる。

【００４０】なお、上記実施の形態においてはｐ型の不
純物層１０はソースおよびドレイン領域の両方に形成し
たがどちらか一方の側のみに形成しても良い。

【００４１】図１に示した構成に基づき、さらに詳細な
検討を行った結果、本発明者は、ｐポケット型ＭＥＳＦ
ＥＴを準ミリ波の周波数帯において応用するためには、
ＦＥＴを構成する各層の間隔や寸法にそれぞれ独自の最
適値が生ずることを見出した。そして、この知見に基づ
き、各層が独特な位置関係で配置されている独特の構成
を有するｐポケット型ＭＥＳＦＥＴを発明するに至っ
た。次に、このＦＥＴについて説明する。

【００４２】図２は、本発明による第２のｐポケット型
ＭＥＳＦＥＴの概略断面図である。すなわち、ＦＥＴ１
０Ｂは、半絶縁性ガリウム砒素（ＧａＡｓ）基板１１の
上に、形成されたｎ⁺型ソース領域１６ａと、ｎ型チャ
ネル１２と、ｎ⁺型ドレイン領域１６ｂとを有する。チ
ャネル領域１２とソース・ドレイン領域との間には、両
者の中間的なキャリア濃度を有するｎ型の中間領域１
５、１５が設けられている。ここで、チャネル層１２の
キャリア濃度は、例えば、２×１０¹⁷ｃｍ^-3とすること
ができる。また、ソース・ドレイン領域１６ａ、１６ｂ
のキャリア濃度としては、例えば、２×１０¹⁸ｃｍ^-3と
することができる。中間領域１５、１５のキャリア濃度
としては、例えば、１×１０¹⁸ｃｍ^-3とすることができ
る。

【００４３】ソース・ドレイン領域１６ａ、１６ｂと中
間領域１５、１５の下には、それぞれ両者にまたがるよ
うにしてｐ型ポケット領域１７、１７が設けられてい
る。ｐ型ポケット領域のキャリア濃度は、例えば、４×
１０¹⁶ｃｍ^-3とすることができる。

【００４４】また、チャネル１２の上には、ゲート電極
１４が形成され、ソース・ドレイン領域の上には、それ
ぞれソース電極１８ａ、ドレイン電極１８ｂが形成され
ている。さらに、ＦＥＴ１０Ｂの表面は、図示しない保
護膜などにより覆われているようにしても良い。

【００４５】ここで、ＦＥＴ１０ＢのＭＥＳＦＥＴのゲ
ート長Ｌ_gに関して説明すると、ゲート長を短縮するこ
とにより、ゲート容量が減少して利得が向上するととも
に、キャリアのドリフト速度が向上し、相互コンダクタ
ンスｇｍも向上する。さらに具体的には、例えば、ワイ
アレスＬＡＮ（ＬｏｃａｌＡｒｅａＮｅｔｗｏｒ
ｋ）のように従来よりも周波数が高い「準ミリ波」、す
なわち５〜３０ＧＨｚ程度の高い周波数帯域に応用する
場合について例示する。応用周波数が高くなると、その
ままでは利得が下がるため、通常はゲート長を短縮し、
ゲート容量を低減し、また相互コンダクタンスを増加さ
せて利得を改善する必要が生ずる。ここで、簡単のため
に、遮断周波数ｆｔに注目して具体的数値により説明す
る。実際は安定性や、実装したときのソースインダクタ
ンス等が大きく影響するが、ここでは無視する。

【００４６】ゲート長Ｌｇ＝０．８μｍにおけるｆｔ＝
２６ＧＨｚ、最大相互コンダクタンスｇｍ_max＝３１５
ｍＳ／ｍｍであり、ゲート長Ｌｇ＝０．４ｕｍに短縮し
た場合のｇｍ_max＝３６６ｍＳ／ｍｍである場合を想定
する。また、単純にｆｔ＝ｇｍ／（２ＰｉＣｇ）を援用
する。実際には寄生容量部分があるため、ゲート長０．
４μｍの場合のゲート容量Ｃｇ（０．４μｍ）は、ゲー
ト長０．８μｍの場合のゲート容量Ｃｇ（０．８μｍ）
の半分にはならないが、ここでは半分になると仮定す
る。すると、ゲート長Ｌｇ＝０．４μｍとした場合の遮
断周波数ｆｔ（０．４）は、ｆｔ（０．４）＝（３６６／３１５）（０．８／０．４）ｆｔ（０．８）＝２．３ｆｔ（０．８）＝６０ＧＨｚとなり、準ミリ帯を十分にカバーする遮断周波数が得ら
れる。すなわち、準ミリ波帯で十分な遮断周波数を得る
ためには、ゲート長Ｌ_gが０．５μｍ以下であることが
望ましい。

【００４７】また、本発明においては、中間領域１５、
１５の幅Ｌ_swを従来よりも長く設定することにより、ソ
ース・ドレイン領域１６ａ、１６ｂ間の距離Ｌ_n+-n+を
離す。この理由は、ソース・ドレイン領域の間隔が狭く
なると、短チャネル効果が顕著になるからである。

【００４８】図３は、ソース・ドレイン間の間隔が狭く
なった場合の特性の劣化を例示するグラフ図である。す
なわち、同図（ａ）は、ゲート長Ｌ_g＝０．８μｍで中
間領域１５の幅Ｌ_swが０．２５μｍの場合のドレイン電
圧・電流特性図である。また、同図（ｂ）は、ゲート長
Ｌ_g＝０．４μｍで中間領域１５の幅Ｌ_swが０．２５μ
ｍの場合のドレイン電圧・電流特性図である。これらの
グラフから明らかなように、ゲート長Ｌ_gを短縮してソ
ース・ドレイン間の間隔Ｌ_n+-n+も狭くなると、ドレイ
ンコンダクタンスが急激に上昇し、「ピンチオフ特性」
が劣化する。この原因は、ソース・ドレイン領域１６
ａ、１６ｂの間隔が狭くなることによって、短チャネル
効果が顕著になるからであると考えられる。

【００４９】また、図４は、ソース・ドレイン間の距離
Ｌ_n+-n+を変化させた場合のしきい値電圧Ｖ_thの変化を
示したグラフ図である。同図から分かるように、ソース
・ドレイン間の距離Ｌ_n+-n+が１．４μｍよりも小さく
なると、ＦＥＴのしきい値電圧は急激に低下する。

【００５０】図３及び図４から、ソース・ドレイン間の
距離Ｌ_n+-n+は、１．４μｍ以上とすることが望ましい
ことが分かる。すなわち、ソース・ドレイン間の距離Ｌ
_n+-n ₊を一定以上に維持しつつ、ゲート長Ｌ_gを短縮する
ためには、中間領域１５の幅Ｌ_swを長く設定する必要が
あることが分かった。例えば、ソース・ドレイン間の距
離Ｌ_n+-n+を１．４μｍとしつつ、ゲート長Ｌ_gを０．４
μｍに短縮するためには、中間領域１５の幅Ｌ_swを０．
５μｍとすることが必要であることが分かった。

【００５１】次に、ｐ型ポケット領域１７、１７の形成
位置について説明すると、図２のＦＥＴ１０Ｂにおいて
も、ｐ型ポケット領域１７、１７はゲート電極１４から
離れて配置されている。つまり、図１に示したＦＥＴ１
０Ａと同様に、ゲート長を短縮しても構造的にｐ埋め込
み型に近づくことがなく、インパクトイオン化による静
特性の歪みが生じにくいという利点を有する。

【００５２】さらに詳細に説明すると、ＦＥＴ１０Ｂに
おいては、ｐ型ポケット領域１７、１７の端部が、チャ
ネル１２と中間領域１５との境界面よりも、それぞれ外
側にずれて形成される。すなわち、ｐポケット領域１
７、１７の間の距離Ｌ_p-pは、チャネル１２の長さより
も長くなるように形成されている。中間領域１５、１５
を、ゲート電極１４に対して自己整合的（セルフアライ
ン）に形成する場合には、チャネル１２の長さは、ゲー
ト長Ｌ_gと等しい。従って、このような場合には、Ｌ_p-p
＞Ｌ_gと表すこともできる。このようにする理由は、ド
レインＩＶ特性におけるキンクを抑制するためである。
図５は、ｐ型ポケット領域１７、１７の間隔Ｌ_p-pが狭
い場合のドレインＩＶ特性を表すグラフ図である。すな
わち、同図は、Ｌ_p-pが、０．５９５μｍの場合のドレ
イン電圧・電流特性を表す。ここで、ゲート長Ｌ_g＝
０．５９５μｍ、中間領域１５の幅Ｌ_sw＝０．５μｍと
した。

【００５３】同図のドレインＩＶ特性をみると、図示し
たようにキンクが生じている。このキンクはドレインコ
ンダクタンスのピークに対応するものであり、ＭＥＳＦ
ＥＴの高効率化に対して大きな障害となる。そして、こ
のようなキンクは、ｐ型ポケット領域１７、１７の間隔
が狭くなったことに応じて生じ、その原因は、寄生バイ
ポーラ効果にある。すなわち、ｐポケット領域が近接す
ると、チャネル下の電子ポテンシャルは基板に対して持
ち上がる。この領域は、ソース領域に対しては、正にバ
イアスされ、ドレイン領域に対しては、負にバイアスさ
れている。従って、ソース近傍から電子が注入される
と、ｎｐｎバイポーラトランジスタと類似の動作を生ず
る。すなわち、ｐ埋め込みＭＥＳＦＥＴにおける寄生バ
イポーラ効果がこの場合にも生ずる。

【００５４】本発明の検討の結果、ドレインＩＶ特性の
キンクを抑制するためには、ｐ型ポケット領域１７、１
７の間隔Ｌ_p-pを０．６μｍ以上とすることが必要であ
ることが分かった。

【００５５】図６は、以上説明した構造パラメータを用
いて得られた本発明のｐポケット型ＭＥＳＦＥＴのドレ
インＩＶ特性を表すグラフ図である。すなわち、同図に
示したデータは、ゲート長Ｌ_g＝０．４μｍ、ソース・
ドレイン領域の間隔Ｌ_n+-n+＝１．５μｍ、中間領域の
幅Ｌ_sw＝５．５μｍ、ｐ型ポケット領域の間隔Ｌ_p-p＝
０．８μｍとしたｐポケット型ＭＥＳＦＥＴ１０のドレ
インＩＶ特性図である。同図に示したように、本発明に
よるｐポケット型ＭＥＳＦＥＴ１０は、ゲート長Ｌ_gを
０．４μｍまで短縮しても、ＩＶ特性が劣化しない。つ
まり、ドレイン電流が抑制され、ピンチオフ特性が良好
で、且つ、キンクも抑制されているｐポケット型ＭＥＳ
ＦＥＴを得ることができた。また、このＦＥＴの遮断周
波数ｆｔは、約６０ＧＨｚであり、準ミリ波帯の周波数
帯域において、極めて良好な電力増幅素子として機能す
ることができた。

【００５６】次に、本発明の電界効果トランジスタの製
造方法について説明する。図７は、本発明の電界効果ト
ランジスタの第１の製造方法を示す概略工程断面図であ
る。また、図８は、この方法により得られるｐポケット
型ＭＥＳＦＥＴの各層のキャリア濃度プロファイルを表
すグラフ図である。

【００５７】本方法は、ソース・ドレイン領域と、中間
領域と、ｐ型ポケット領域とをいずれもゲート電極に対
して自己整合（セルフアライン）的に形成することがで
きる製造方法である。まず、半絶縁性ＧａＡｓ基板１１
にＳｉイオンを加速電圧４５ＫｅＶ、ドーズ量２．０×
１０¹²ｃｍ^-2の条件でイオン注入して動作層となるｎ型
のチャネル層１２を形成する（図７（ａ）参照）。続い
てこの基板１１上に例えば膜厚が６００ｎｍの窒化タン
グステン膜を形成し、この窒化タングステン膜をパター
ニングすることにより例えば幅が０．４μｍのゲート電
極１４を形成する（図７（ａ）参照）。そしてこのゲー
ト電極１４をマスクにしてＳｉイオンを加速電圧５０Ｋ
ｅＶ、ドーズ量１．０×１０¹³ｃｍ^-2の条件でイオン注
入することにより、中間領域１５となるｎ型の導電層
（半導体層）１５を形成する（図７（ａ）参照）。次
に、基板全面にプラズマＣＶＤ(Chemical Vapor Deposi
tion) 法を用いて例えばＳｉＯ２膜を所定の厚さに堆積
した後、例えばＲＩＥ(Reactive Ion Etching)等の異方
性ドライエッチングを用いてエッチング（エッチバッ
ク）することによりゲート電極１４の側面にＳｉＯ₂か
らなる絶縁膜３８を形成する（図７（ｂ）参照）。続い
てこの絶縁膜３８をマスクにしてＭｇイオンを加速電圧
１８０ＫｅＶ、ドーズ量２．０×１０¹²ｃｍ^-2の条件で
イオン注入することによりポテンシャルバリアとなるＰ
型ポケット領域１７、１７を形成する（図７（ｂ）参
照）。

【００５８】次にＮＨ_４Ｆ液を用いて側壁３８を除去す
る（図７（ｃ）参照）。続いて再度、基板全面にプラズ
マＣＶＤ法を用いてＳｉＯ₂膜を所定の厚さに堆積した
後、ＲＩＥ等の異方性エッチングを用いてエッチングす
ることによりゲート電極１４の側面にＳｉＯ₂からなる
絶縁膜４２を形成する（図７（ｄ）参照）。そしてこの
絶縁膜４２をマスクにしてＳｉイオンを加速電圧１２０
ＫｅＶ、ドーズ量３×１０¹³ｃｍ^-2の条件でイオン注入
することによりソース領域１６ａおよびドレイン領域１
６ｂを形成する（図７（ｄ）参照）。

【００５９】次に、ＮＨ₄Ｆ液を用いて側壁４２を除去
した後、例えば８００〜９００℃でアニールすることに
より、イオン注入による結晶損傷を回復するとともに注
入されたイオンを活性化する。このように活性化させる
ことにより、図８に示したようなキャリア濃度プロファ
イルを得ることができる。続いて、例えばリフトオフ法
を用いてＡｕＧｅ合金からなるソース電極１８ａおよび
ドレイン電極１８ｂを形成してｐポケット型のＧａＡｓ
ＭＥＳＦＥＴ１０を完成する（図７（ｅ）参照）。

【００６０】本方法によれば、ゲート電極１４と側壁３
８及び４２を利用することによって、中間領域１５、ソ
ース・ドレイン領域１６、ｐ型ポケット領域１７のいず
れも自己整合的に製造することができる。

【００６１】なお、上記製造方法においては、中間領域
１６は絶縁膜３８の形成前に形成したが絶縁膜３８の除
去直後にイオン注入によって形成しても良い。

【００６２】また、上記製造方法においては、まず、幅
のせまい側壁３８を形成してｐ型ポケット領域１７を形
成してから（図７（ｂ）参照）、幅の広い側壁４２を形
成してソース・ドレイン領域１６ａ、１６ｂを形成し
た。

【００６３】しかし、本発明はこれに限定されるもので
はない。すなわち、この他にも、例えば、まず、幅の広
い側壁４２を形成してソース・ドレイン領域１６ａ、１
６ｂを形成し、その後に、幅のせまい側壁３８を形成し
てｐ型ポケット領域１７を形成するようにしても良い。
この場合には、先に形成した幅の広い側壁４２を適宜エ
ッチングすることによって、その幅を狭くして側壁３８
として利用することもできる。つまり、側壁３８を形成
するために、改めてＳｉＯ₂などの絶縁物を堆積する必
要がなくなるという利点が生ずる。

【００６４】次に、本発明の電界効果トランジスタのも
うひとつの製造方法について説明する。図９は、本発明
の電界効果トランジスタの第２の製造方法を表す概略工
程断面図である。本方法に関しては、前述した第１の製
造方法と同一の部分については、図面に同一の符号を付
して説明を省略する。本方法においては、まず、図９
（ａ）に示したように、チャネル層１２とソースドレイ
ン領域１６ａ、１６ｂを形成する。具体的には、まず、
半絶縁性ＧａＡｓ基板１１に、図示しないマスクを介し
て、Ｓｉイオンを加速電圧４５ＫｅＶ、ドーズ量２．５
×１０¹²ｃｍ-2の条件でイオン注入して動作層となるｎ
型のチャネル層１２を形成する。さらに、図示しない別
のマスクを介してＳｉイオンを加速電圧１１０ＫｅＶ、
ドーズ量６×１０¹³ｃｍ^-2の条件でイオン注入すること
によりソース領域１６ａおよびドレイン領域１６ｂを形
成する。

【００６５】次に、図９（ｂ）に示したように、ゲート
電極を形成する。具体的には、基板１１上に例えば膜厚
が１２０ｎｍの窒化タングステン膜と膜厚が３２０ｎｍ
のタングステン膜とをこの順次に堆積し、この積層膜を
パターニングすることにより例えば幅が０．４μｍのゲ
ート電極１４を形成することができる。

【００６６】次に、図９（ｃ）に示したように、中間領
域を形成する。具体的には、このゲート電極１４をマス
クにしてＳｉイオンを加速電圧４５ＫｅＶ、ドーズ量
１．３×１０¹³ｃｍ^-2の条件でイオン注入することによ
り、中間領域１５となるｎ型の導電層（半導体層）１５
を形成することができる。

【００６７】次に、図９（ｄ）に示したように、ｐ型ポ
ケット領域を形成する。具体的には、まず、基板全面に
プラズマＣＶＤ(Chemical Vapor Deposition) 法を用い
て例えばＳｉＯ₂膜を所定の厚さに堆積した後、例えば
ＲＩＥ(Reactive Ion Etching)等の異方性ドライエッチ
ングを用いてエッチング（エッチバック）することによ
りゲート電極１４の側面にＳｉＯ₂からなる側壁４４を
形成する。続いてこの側壁４４をマスクにしてＭｇイオ
ンを加速電圧２００ＫｅＶ、ドーズ量１．７×１０¹²ｃ
ｍ^-2の条件でイオン注入することによりポテンシャルバ
リアとなるｐ型ポケット領域１７、１７を形成すること
ができる。

【００６８】最後に、図６（ｅ）に示したように電極を
形成する。具体的には、まず、例えば８００〜９００℃
でアニールすることにより、イオン注入による結晶損傷
を回復するとともに注入されたイオンを活性化する。続
いて、例えばリフトオフ法を用いてＡｕＧｅ合金からな
るソース電極１８ａおよびドレイン電極１８ｂを形成し
てｐポケット型のＧａＡｓＭＥＳＦＥＴ１０を完成す
る。ここで、側壁４４は、図示したように、素子上に残
しても良く、または、ＮＨ₄Ｆ液などを用いてエッチン
グ除去しても良い。

【００６９】以上説明した第２の製造方法によれば、中
間領域１５とｐ型ポケット領域１７とをそれぞれ自己整
合的に形成することができる。一方、ソース・ドレイン
領域１６ａ、１６ｂは、自己整合的に形成されていな
い。しかし、ゲート電極１４とソース・ドレイン領域１
６ａ、１６ｂとの間隔が大きいような場合には、それに
対応する幅の広い側壁を形成することが困難であり、本
方法によることが望ましい場合もある。

【００７０】なお、以上説明した実施の形態において
は、ｎチャネル電界効果トランジスタを例に挙げて説明
したが、Ｐチャネル電界効果トランジスタについても同
様の効果を得ることができることは言うまでもない。

【００７１】

【発明の効果】以上説明したように、本発明によれば、
電界効果型トランジスタにおいて、短チャネル効果やそ
の他の弊害を効率的に抑制しつつ従来よりも大幅にゲー
ト長を短縮することができるようになる。その結果とし
て、従来よりも高速で低歪みのトランジスタを実現する
ことができるようになる。

【００７２】すなわち、本発明によれば、ｐ型ポケット
領域をゲート電極から離れて形成することにより、静特
性に歪みが生じず、良好な性能を得ることができる。す
なわち、本発明によればｐ型ポケット領域をゲート電極
から離して配置するので、ゲート長を短縮してもｐ型ポ
ケット領域同士が互いに接近しすぎることがない。その
結果として、ゲート長を短縮しても、インパクトイオン
化で生じたホールがチャネル層の下部に集まり静特性に
歪みを生じさせるという現象を解消することができる。

【００７３】また、本発明によれば、ｐ型ポケットをチ
ャネル領域から離して配置するとともに、ゲート長
Ｌ_g、ソース・ドレイン領域の間隔Ｌ_n+-n+、中間領域の
幅Ｌ_swそれぞれ独特の範囲に設定することによって、ド
レイン電流を抑制し、ピンチオフ特性が良好で、且つ、
キンクも抑制されているｐポケット型ＭＥＳＦＥＴを得
ることができる。すなわち、準ミリ波帯の周波数帯域に
おいて、極めて良好な電力増幅素子として機能する電界
効果型トランジスタを得ることができる。

【００７４】また、本発明によれば、ゲート電極の両側
に側壁を形成することにより、中間領域やｐ型ポケット
領域などを自己整合的に形成することができる。

【００７５】さらに、本発明によれば、側壁を用いるこ
とができないような、構造パラメータを有する電界効果
型トランジスタをも比較的簡略な工程によって製造する
ことができるようになる。

【００７６】以上説明したように、本発明によれば、特
に線形性が要求されるような準ミリ波帯の高性能なパワ
ーデバイスを実現することができ、産業上のメリットは
多大である。

【図面の簡単な説明】

【図１】本発明によるｐポケット型ＭＥＳＦＥＴの概略
断面図である。

【図２】本発明による第２のｐポケット型ＭＥＳＦＥＴ
の概略断面図である。

【図３】ソース・ドレイン間の間隔が狭くなった場合の
特性の劣化を例示するグラフ図である。

【図４】ソース・ドレイン間の距離Ｌ_n+-n+を変化させ
た場合のしきい値電圧Ｖ_thの変化を示したグラフ図であ
る。

【図５】ｐ型ポケット領域１７、１７の間隔Ｌ_p-pが狭
い場合のドレインＩＶ特性を表すグラフ図である。

【図６】本発明のｐポケット型ＭＥＳＦＥＴのドレイン
ＩＶ特性を表すグラフ図である。

【図７】本発明の電界効果トランジスタの第１の製造方
法を示す概略工程断面図である。

【図８】本発明により得られるｐポケット型ＭＥＳＦＥ
Ｔの各層のキャリア濃度プロファイルを表すグラフ図で
ある。

【図９】本発明の電界効果トランジスタの第２の製造方
法を表す概略工程断面図である。

【図１０】ｐ型埋め込み層を有するＭＥＳＦＥＴの概略
断面図である。

【図１１】ｐ型埋め込み層を有する別のＭＥＳＦＥＴの
概略断面図である。

【図１２】ソース領域１３６ａおよびドレイン領域１３
６ｂの周囲にのみポテンシャルバリアとなるｐ層１３７
を設けた構造を表す概略断面図である。

【図１３】中間濃度層がそれぞれ設けられているｐポケ
ット型ＭＥＳＦＥＴを表す概略断面図である。

【図１４】従来のｐポケット型ＭＥＳＦＥＴのゲート長
を短縮した場合に得られるＩＶ特性を表すグラフ図であ
る。

【符号の説明】

１０Ａ、１０Ｂ電界効果トランジスタ１１、１３１基板１２、１３２チャネル領域１４、１３４ゲート電極１５、１３５中間領域１６ａ、１６ｂ、１３６ａ、１３６ｂソース・ドレイ
ン領域１７、１３７ｐポケット領域１８ａ、１８ｂ、１３８ａ、１３８ｂソース・ドレイ
ン電極３８、４２、４４、１４４側壁１３３ｐ型埋め込み領域

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成された第１導電型のチャ
ネル領域と、このチャネル領域上に形成されたゲート電極と、この電極の両側の前記半導体基板の領域に前記ゲート電
極に隣接するように形成された第１導電型の半導体領域
と、前記ゲート電極の両側の前記半導体基板の領域に、前記
半導体領域に隣接して形成され、前記半導体領域よりも
不純物濃度の高い第１電導型のソース領域およびドレイ
ン領域と、前記ソース領域およびドレイン領域のうち少なくとも一
方の領域と前記半導体基板との境界面を被いかつ前記ゲ
ート電極と交差しないように形成された、前記第１導電
型と異なる第２導電型の不純物領域と、を備えているこ
とを特徴とする電界効果トランジスタ。
【請求項２】半導体基板の表面に形成された第１導電型
のチャネル領域と、前記半導体基板の表面において前記チャネル領域の両側
にそれぞれ隣接して形成され、前記チャネル領域よりも
高いキャリア濃度を有する第１導電型の第１の中間領域
及び第２の中間領域と、前記半導体基板の表面において前記第１の中間領域に隣
接して前記チャネル領域の反対側に形成され、前記第１
の中間領域よりも高いキャリア濃度を有する第１導電型
のソース領域と、前記半導体基板の表面において前記第２の中間領域に隣
接して前記チャネル領域の反対側に形成され、前記第１
の中間領域よりも高いキャリア濃度を有する第１導電型
のドレイン領域と、前記第１の中間領域と前記ソース領域との下部に隣接し
て形成された第２導電型の第１のポケット領域と、前記第２の中間領域と前記ドレイン領域との下部に隣接
して形成された第２導電型の第２のポケット領域と、を備え、前記第１のポケット領域と前記第２のポケット
領域との間隔は、前記第１の中間領域と前記第２の中間
領域との間隔よりも大なるものとして構成されているこ
とを特徴とする電界効果トランジスタ。
【請求項３】半導体基板に第１導電型のチャネル領域を
形成する工程と、前記チャネル領域上にゲート電極を形成する工程と、前記ゲート電極の側部にのみ第１の絶縁膜を形成する工
程と、前記ゲート電極および前記第１の絶縁膜をマスクにして
イオン注入することにより前記第１導電型と異なる第２
導電型のポケット領域を形成する工程と、前記第１の絶縁膜を除去した後、前記ゲート電極の側部
にのみ、前記第１の絶縁膜より膜厚の厚い第２の絶縁膜
を形成する工程と、前記ゲート電極および前記第２の絶縁膜をマスクにして
イオン注入することにより前記不純物層より浅い第１導
電型のソース領域およびドレイン領域を形成する工程
と、前記ソース領域およびドレイン領域上にソース電極およ
びドレイン電極を形成する工程と、を備えたことを特徴とする電界効果トランジスタの製造
方法。
【請求項４】前記第１の絶縁膜を形成する前か、または
前記第１の絶縁膜を除去した直後にイオン注入すること
により前記ソース領域およびドレイン領域よりも浅くか
つ不純物濃度の低い第１導電型の導電層を形成すること
を特徴とする請求項３記載の電界効果トランジスタの製
造方法。
【請求項５】半導体基板に第１導電型のチャネル領域を
選択的に形成する工程と、前記チャネル領域上にゲート電極を選択的に形成する工
程と、前記ゲート電極の側部にのみ、第１の絶縁膜を選択的に
形成する工程と、前記ゲート電極および前記第１の絶縁膜をマスクにして
イオン注入することにより第１導電型のソース領域およ
びドレイン領域を選択的に形成する工程と、前記ゲート電極の側部にのみ前記第１の絶縁膜よりも膜
厚の薄い第２の絶縁膜を選択的に形成する工程と、前記ゲート電極および前記第１の絶縁膜をマスクにして
イオン注入することにより前記半導体基板の内部に第２
導電型のポケット領域を選択的に形成する工程と、前記ソース領域およびドレイン領域上にソース電極およ
びドレイン電極を選択的に形成する工程と、を備えたことを特徴とする電界効果トランジスタの製造
方法。
【請求項６】半導体基板に第１導電型のチャネル領域と
前記チャネル領域よりも不純物濃度の高い第１導電型の
ソース領域およびドレイン領域を選択的に形成する工程
と、前記チャネル領域上にゲート電極を選択的に形成する工
程と、前記ゲート電極をマスクにしてイオン注入することによ
り前記チャネル領域よりも不純物濃度が高く、前記ソー
ス領域およびドレイン領域よりも不純物濃度が低い第１
導電型の中間領域を選択的に形成する工程と、前記ゲート電極の側部にのみ、第１の絶縁膜を選択的に
形成する工程と、前記ゲート電極および前記第１の絶縁膜をマスクにして
イオン注入することにより前記半導体基板の内部に第２
導電型のポケット領域を選択的に形成する工程と、前記ソース領域およびドレイン領域上にソース電極およ
びドレイン電極を選択的に形成する工程と、を備えたことを特徴とする電界効果トランジスタの製造
方法。