JP2612040B2

JP2612040B2 - β−ＳｉＣを用いたＭＯＳ・ＦＥＴ及びその製造方法

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Publication number: JP2612040B2
Application number: JP16208088A
Authority: JP
Inventors: 弘雄夫馬; 光治瀧川
Original assignee: Toyota Central R&D Labs Inc
Current assignee: Toyota Central R&D Labs Inc
Priority date: 1988-06-28
Filing date: 1988-06-28
Publication date: 1997-05-21
Anticipated expiration: 2012-05-21
Also published as: JPH0210772A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、β−SiCを用いたMOS・FET及びその製造
方法、特に高温で使用可能なMOS・FET及びその製造方法
に関する。

［従来の技術］近年、半導体装置の技術的発展に伴い、各種の機器に
おいてIC、LSI等の半導体装置が用いられている。そし
て、このような半導体装置の基本素子の１つとしてMOS
・FET（Metal Oxide Semiconductor・Field Effect Tra
nsistor）があり、各種のIC、LSI等において非常に重要
な役割を果している。

ここで、従来のMOS・FETの素子構造及び製造方法につ
いて第５図に基づいて説明する。

MOS・FETの素子構造には縦型、横型等各種の構造が考
えられるが、IC、LSIの基本素子としては図に示すよう
な横型の構造のものが広く採用されている。

このようなMOS・FETは、Ｎ型あるいはＰ型のSi基板30
の上面部に他導電型（Ｐ型あるいはＮ型）からなるソー
ス領域32及びドレイン領域34を有している。そして、こ
のソース領域32とドレイン領域34に挟まれた領域がチャ
ネル領域30aとされ、これらのソース領域32、ドレイン
領域34、チャネル領域30aの上面には電気的絶縁体であ
る酸化層36が形成されている。

また、ソース領域32にはソース電極38が接続され、ド
レイン領域34にはドレイン電極40が接続されている。更
に、チャネル領域30aの上方には、酸化層36を介しゲー
ト電極42が形成されている。

そして、ゲート電極42に所定の電圧を供給することに
よって、ソース領域32とドレイン領域34間に流れる電流
を制御する。

一方、このような従来のSi半導体を用いたMOS・FETは
次のような方法によって作製されていた。

即ち、最初に半導体装置が作製可能な程度の大きさの
Si（シリコン）の単結晶を作製し、これにほう素、リン
等の不純物をまぜ、Ｐ型やＮ型のものとする。なお、こ
のSi単結晶の作製は、引上げ法やフローティング法など
公知の方法で行うことができる。

次に、こうして得られたSi単結晶からなる基板30の上
面に酸化層（SiO₂）36を形成する。そして、この酸化層
36の一部をマスク44によって覆い、上方から不純物のイ
オン注入を行い、マスク44に覆われていない所定の部位
に基板30とは導電型の異なるソース領域32及びドレイン
領域34を形成する。このようにして形成されたソース領
域32及びドレイン領域34の中間部の基板30の上部がチャ
ネル領域30aとなる。

ここで、このようにイオン注入によって、ソース領域
32、ドレイン領域34形成した場合、この部分においてア
モルファス化が起こる。このため、熱アニール処理によ
って再結晶化する。この熱アニール処理は通常800℃程
度の温度で行う。

この後、ソース領域32及びドレイン領域34の上部の酸
化層36の一部をエッチング等により除去する。そして、
この除去された部分を介し、ソース領域32、ドレイン領
域34にそれぞれ接続されるソース電極38及びドレイン電
極40を形成する。また、ソース電極38、ドレイン電極40
の中間に当たるチャネル領域30aの上方に当たる部分に
はゲート電極42を形成する。

従来のSi基板を用いたMOS・FETは、このような方法に
よって作製されていた。

そして、上述のようにSi半導体によるMOS・FETは各種
機器に広く利用されている。例えば、自動車においても
各種の制御回路等に多くのMOS・FETを有する半導体装置
が用いられている。

しかし、エンジン、トランスミッション等は、その周
辺に半導体装置を設置し、制御等を行えば、その性能の
向上が期待されるにも拘らず、余り使用されていない。
これは、これらの場所は高温となる場所であり、従来の
半導体装置は、通常Si半導体を用いたものだからであ
る。即ち、Si半導体を用いたIC、LSIの通常の使用温度
範囲は、上限が120℃程度であり、これ以上の高温とな
る場合には使用できない。これは、Si半導体のバンドギ
ャップ（禁止帯のエネルギーギャップ）が、1.1eVであ
るというSi半導体の物性値に起因するものである。従っ
て、Si半導体をもって高温で使用可能なIC、LSIを作製
することは不可能である。そこで、高温で使用可能な半
導体装置の開発には、Si半導体以外のバンドギャップの
広い半導体を用いる必要がある。

一方、β−SiC（炭化硅素）半導体はバンドギャップ
が2.2eVとSi半導体の1.1eVより広い。そして、β−SiC
は、高温でも分解し難く、他物質との反応性が低いなど
の特徴を持つ安定な物質である。このため、β−SiC半
導体を用いたIC、LSIは500℃程度の高温まで使用が可能
と考えられ、β−SiCは素材として高温で動作可能な半
導体装置に好適なものと考えられる。

しかし、β−SiCの単結晶を作製することは極めて困
難であり、特に半導体装置を作製可能な程度の大きさの
単結晶を得ることができなかった。そこでβ−SiC半導
体を用いたトランジスタ等を作製することが難しかっ
た。しかし、最近になり化学気相成長法により、半導体
装置を作製可能な程度のβ−SiC半導体の単結晶が得ら
れるようになった。これは、1300℃程度の温度で、水素
ガスをキャリアガスとして用い、シラン、プロパンガス
を反応ガスとして用いてSi基板上にβ−SiCの単結晶を
成長させるものである。これについては、例えば、「S.
Nishino et al“Epitaxial growth and electrical Cha
racteriatics of cubic SiC on silicon J.Appl.Phys.6
1（10）.15 1987 P4889」に示されている。

そして、このような方法で得られたβ−SiC単結晶を
用いたβ−SiC MOS・FETの試作も、例えば「Y.Kondo,e
t.al“Experimental 3C−SiC MOSFET",IEEE ELECTCTRON
DEVICE LETTERS.VOL.EDL−7.1986 P404」に報告されて
いる。

なお、高温で使用可能な半導体装置の利用分野として
は、上記の自動車におけるエンジン等の周囲にとどまら
ず、航空機のジェットエンジン周辺、原子炉の反応炉周
辺、人工衛星に代表される宇宙産業分野等多くの産業分
野があげられる。

［発明が解決しようとする課題］上記のようにβ−SiC半導体を用いたMOS・FETについ
てその提案はある。しかし、現状ではIC、LSIの基本素
子となるMOS・FET等単体素子の開発が検討されているだ
けの段階であり、十分な特性を有するβ−SiCを用いたM
OS・FETはいまだ作製されていない。これは、上述のよ
うにβ−SiCの単結晶の作製が困難であるのと同様に、
その加工が非常に難しいためである。

すなわち、β−SiC半導体を用いたIC、LSI等において
も従来例と同様の第７図に示すような構造のものが最も
適当と考えられるが、β−SiC半導体をこのような構造
とするのは、次のような理由により困難だからである。

まず、β−SiC半導体を用いた場合には、イオン注入
法を用いて十分な特性のソース、ドレイン領域を作製す
ることができない。即ち、イオン注入によりイオンを単
結晶に注入した場合、単結晶はアモルファス化する。そ
こで、Si半導体の場合は上述のように熱アニールにより
再結晶化を行っている。Siの場合には、800℃程度の温
度で再結晶化が行えるため、熱アニールを支障なく行え
る。ところが、β−SiC単結晶の場合、再結晶化する温
度が通常1500℃以上と極めて高い。そこで、イオン注入
層の熱アニールを行う場合、この程度の温度とする必要
がある。しかし、ゲート電極を電気的に絶縁する酸化膜
の軟化点は1400℃程度であり、β−SiC単結晶の場合
も、熱アニールの為の温度は1300℃程度以下で行わなけ
ればならない。このため、熱アニールが不十分となり、
再結晶化を十分に行うことができなかった。

また、酸化膜に対する温度上昇防御手段を講じるなど
して、1500℃以上で熱アニールを行ったとしても、イオ
ン注入によりアモルファス化した領域から、Si原子の蒸
発が生じるため、所望のソース、ドレイン領域を形成す
ることができなかった。

このようにソース、ドレイン領域を形成する方法とし
て、イオン注入法を用いることができない。そこで、他
の方法によりソース、ドレイン領域を形成しなければな
らない。ソース、ドレイン領域を形成する方法として
は、イオン注入以外に、（１）拡散による形成法、
（２）エピタキシャル成長による形成法が知られてい
る。

そして、これらについて検討すると、まず拡散による
形成法は、既に形成されているSiとＣの結合を切断し、
不純物をその間に割り込ませ、その後再び切断された結
合を再結合させる工程が必要である。すなわち、拡散に
よる形成法においてもイオン注入の場合と同様に再結晶
化を行う必要があり、イオン注入の場合と同等の温度が
必要となる。このため、イオン注入法の場合と同様に、
拡散による形成法をβ−SiC単結晶におけるソース、ド
レイン領域の形成に用いることはできない。

次に、エピタキシャル法は、SiとＣの結合を切断する
工程は基本的には含まない。そして、1300℃程度の温度
で良好なPN接合（基板に対するソース、ドレイン領域）
を形成することができる。このため、エピタキシャル法
によりPN接合を作製する方法が採用可能である考えられ
る。しかし、エピタキシャル法は、エピタキシャル装置
内に設置された基板上で均一にPN接合が形成されるた
め、第５図に示すような構造のMOS・FETを作製すること
は不可能である。

更に、エピタキシャル成長法に加えて他の手段を用い
たとしても、第５図に示すような構造のMOS・FETを作製
することは極めて困難である。このため、β−SiCは、
その素材としてMOS・FETに非常に適したものではある
が、これを用いて十分な特性を有するMOS・FETを作製す
ることができず、このようなMOS・FETは知られていな
い。

この発明は上述のような問題点を解決することを課題
として為されたものであり、高温においても十分な特性
を有するβ−SiCを用いたMOS・FET及びその製造方法を
提供することを目的とする。

［課題を解決するための手段］この発明に係るβ−SiCを用いたMOS・FETは、第１図
（Ｆ）に示すように、半導体からなる基板と、この基板
に接合形成された基板とは異なる導電型の半導体からな
るソース領域及びドレイン領域を有するMOS・FETにおい
て、基板10をＰ型β−SiCによって形成すると共に、ソ
ース領域12a及びドレイン領域12bを基板10上に積層した
Ｎ型β−SiCによって形成したことを特徴とする。

すなわち、この発明においては、Ｐ型β−SiC単結晶
を基板10として用いている。このため、ソース領域12
a、ドレイン領域12bをＮ型β−SiC層で形成することが
でき、これら領域を低抵抗とできる。そこで、MOS−FET
として十分な特性を発揮することができる。Ｐ型β−Si
Cは一般的に高抵抗となり、十分な特性を得ることがで
きない。

なお、Ｐ型β−SiCを用いた基板の不純物濃度は１×1
0¹⁸/cm³以下とすることが望ましい。これは、不純物濃
度がこれ以上となるとMOS・FETの耐圧が著しく低下し、
十分な機能を発揮できなくなるからである。

また、この発明においては、基板10上にＮ型β−SiC
からなるソース領域12a及びドレイン領域12bを積層形成
している。このため、これらソース領域12a及びドレイ
ン領域12bをエピタキシャル成長によって形成すること
が可能となる。そこで、これらソース領域12a、ドレイ
ン領域12bにおけるＮ型β−SiCの結晶構造を十分良好な
ものとでき、素子としての動作特性を良好なものとでき
る。

さらに、ソース領域12a及びドレイン領域12b以外のＮ
型β−SiC層をリアクティブイオンエッチングによって
除去することができ、良好な特性のMOS−FETが得られ
る。なお、Ｎ型β−SiC層の厚さは、１マイクロメート
ル以下にすることが望ましい。これは、ゲート部におけ
る段差が１マイクロメートル以上となると作製上の都合
及びMOS・FETの信頼性の点で問題があるからである。

次に、この発明にかかるβ−SiCを用いたMOS・FETの
製造方法は、第１図（Ａ）〜（Ｆ）に示すように、Ｐ型
β−SiCからなる基板10上にエピタキシャル成長によっ
てＮ型β−SiC層12を形成する工程と、上記Ｎ型β−SiC
層12のソース及びドレインとなる領域以外の領域をガス
プラズマを用いたリアクティブイオンエッチングにより
除去し、基板のチャネル領域を挟んでＮ型β−SiC層か
らなるソース領域12a及びドレイン領域12bを形成する工
程と、上記ソース領域12a、ドレイン領域12b及びチャネ
ル領域10aの上面に酸化層16を形成する工程と、この酸
化層16の上記ソース領域12a及びドレイン領域12b上に位
置する個所の一部を除去し電極接続部24を形成する工程
と、ソース領域12aに電極接続部24を介し接続されたソ
ース電極18と、ドレイン領域12bに電極接続部24を介し
接続されたドレイン電極20と、チャネル領域10aの上部
に酸化層16を介し設けられたゲート電極22を形成する工
程と、を有することを特徴とする。

このように、この発明によればソース領域12a及びド
レイン領域12bをＰ型β−SiC単結晶の基板10上にＮ型β
−SiC層12をエピタキシャル成長することによって形成
している。このため、良好な結晶構造を有するＮ型β−
SiC層12が均一に形成できる。

また、このＰ型β−SiC単結晶の基板10上に、エピタ
キシャル成長させるＮ型β−SiC単結晶は不純物濃度１
×10¹⁷/cm³〜１×10²⁰/cm³程度ものとし、この厚さは１
マイクロメートル以下の厚さとするとよい。なお、エピ
タキシャル成長法としては化学気相成長法、MBE法等が
適宜採用できる。さらに、Ｎ型β−SiC層12の不純物の
濃度は層内において均一である必要はないが、ソース電
極18、ドレイン電極20とのオーミック性を得るため及び
素子の動作抵抗を低減するため、表面側において少なく
とも１×10¹⁷/cm³以上にすると良い。

そして、Ｎ型β−SiC層12が積層されたものに対し、
ガスプラズマを用いたリアクティブイオンエッチングに
より所定の部位のエッチング除去を行う。即ち、ソース
領域12a、ドレイン領域12b以外のＮ型β−SiC層をガス
プラズマを用いたリアクティブイオンエッチングによっ
て除去している。このため、非常に高精度の加工、すな
わち１マイクロメートル以下の段差も正確に形成でき
る。そして、これによって加工の非常に難しいβ−SiC
に対して複雑なパターン等も効果的に作製することがで
きる。

なお、エッチングとして1000℃以上の温度における塩
素ガスによるエッチング等いわゆる化学エッチングの適
用も考えられるが、加工精度を十分にできないため、適
用できない。

なお、除去されたＮ型β−SiC膜12の下方に当たる数
千オングストローム程度のＰ型β−SiCの基板10をリア
クティブイオンエッチングにより除去するとよい。

このエッチング処理後、適当な厚さの酸化層16を形成
するが、これは例えば酸素雰囲気中で1000℃以上の温度
で処理することにより行うとよい。また、ソース領域12
a、ドレイン領域12bの上部に当たる酸化層の一部にソー
ス電極18及びドレイン電極20を接続するための接続部24
を形成するが、この接続部24は酸化層16を化学エッチン
グ等により除去することによって行うとよい。

また、ソース領域12aに接続するソース電極18及びド
レイン領域12bに接続するドレイン電極20及び両電極に
挟まれた部位にゲート電極22を形成するが、電極材料と
しては、例えばポリシリコン、白金、タングステン、ア
ルミニウム等を用いることができ、またこの電極は真空
蒸着法、スパッタリング法などによって形成することが
できる。さらに、各電極の成型はフォトリソグラフィー
及び適当なエッチング処理によって行うとよい。

なお、MOS・FET作製後適当な熱アニール処理を行う必
要が生じた場合は、これを行ってもよい。

［作用］次に作製したβ−SiCを用いたMOS・FETの作用につい
て説明する。

MOS・FETの作用は、用いられる電子回路の構成により
異なるため、ここでは最も一般的な構成、即ち第２図に
示すようなソース電極18及び基板10を接地し、ドレイン
電極22にプラスの電位を与えた場合の作用について説明
する。

ゲート電極22の電位が、所定のしきい値電圧よりマイ
ナス側にある場合にはゲート電極22の下方にあるチャネ
ル領域10aはＰ型のままであり、Ｎ型のドレイン領域12b
とＰ型のチャネル領域10aにはドレイン領域12b側にプラ
スの電位が印加され、逆バイアスされるため、チャネル
領域10aからソース領域12aへのドレイン電流は流れな
い。また、同じくドレイン領域12bとその下部のＰ型基
板10との間も逆バイアスされているため、ドレイン電流
は流れない。

一方、ゲート電極22の電位をプラス側に変化させ、し
きい値電圧を超えた場合にはチャネル領域10aのβ−SiC
層中にＮ型反転層が形成される。従って、ドレイン領域
12b、チャネル領域10a及びソース領域12aは全てＮ型層
で接続されることになる。これによって、ドレイン電流
はチャネル領域10aを通ってソース領域12aへと流れるこ
とになる。

このように、ドレイン電流は印加したゲート電圧によ
り制御される。従って、本発明に係るβ−SiCを用いたM
OS・FETにおいて、Si半導体を用いたMOS・FETと同様の
トランジスタ特性を得ることができる。そして、β−Si
Cは高温特性を発揮することができる。

［発明の効果］以上のように、この発明によるβ−SiCを用いたMOS・
FETによれば、ゲート電圧がしきい値以下の場合に、ド
レイン電流をＮ型のドレイン領域12bとＰ型の基板10と
の間に逆バイアスし、有効に阻止することができる。特
に、この発明においては、このＰ型の基板10とＮ型のド
レイン領域12bとの接合部はエピタキシャル成長により
形成されているため、結晶性がよく、逆バイアス時のリ
ーク電流を非常に小さく抑制することができる。従っ
て、ドレイン電流を有効に阻止することができる。

更に、この発明においてはβ−SiCを用いている。こ
のため、高温においても安定であり、良好なトランジス
タ特性を維持することができる。

［実施例］以下に、本発明の一実施例について説明する。基板10
となるＰ型β−SiC単結晶は化学気相成長法によりSi基
板上にヘトロエピタキシャル成長により形成した。結晶
成長の概要は、次の通りである。まず、約1320℃に高周
波誘導加熱により加熱されたカーボンサセプタ上に３イ
ンチサイズのSi基板を設置し、この状態で毎分12の水
素、5ccのシラン、3ccのプロパン、及び毎分0.05ccのジ
ボランガスをカーボンサセプタが設置されている石英反
応管内に流して、一時間当たり1.5〜3.0マイクロメータ
の成長速度でＰ型β−SiC単結晶を３時間成長させた。
これによりSi基板上に形成された層厚約９マイクロメー
トル、不純物濃度１×10¹⁶/cm^-3〜１×10¹⁷/cm^-3のＰ型
β−SiC単結晶を得る。そして、このＰ型β−SiC単結晶
を基板10として、MOS・FETを作製した。

始めにＮ型β−SiC単結晶層12を同じく化学気相成長
法で、Ｐ型β−SiC基板10の上に約2000オングストロー
ムから5000オングストロームの厚さエピタキシャル成長
させた（第１図Ｂ）。結晶成長は、成長温度約1320℃で
毎分121の水素、5ccのシラン、3ccのプロパンガスを流
して約20分間行った。特に不純物を添加しない場合にβ
−SiC層の伝動型はＮ型になる。成長させたＮ型β−SiC
層12の不純物濃度は、１×10¹⁷/cm^-3〜1.5×10¹⁷/cm^-3
である。

次に、Ｎ型β−SiC層12の上に真空蒸着法によりリア
クティブイオンエッチング時にマスクとなるアルミニウ
ム膜を約5000オングストロームの厚さ形成し、フォトリ
ソグラフィにより形成したレジストをマスクとしてソー
ス領域12a、ドレイン領域12b上の領域以外のアルミニウ
ム膜を燐酸により除去した。レジスト除去後ソース領域
12a、ドレイン12b上に残されたアルミニウム膜をマスク
としてCF₄（四フッ化炭素）ガスに炭素を17％混合した
ガスを用いて圧力4Paの条件下で放電により形成したプ
ラズマによりソース領域12a、ドレイン領域12b以外のＮ
型β−SiC層12及び数千オングストロームのＰ型β−SiC
単結晶基板10をエッチング除去した。エッチング後、レ
ジスト及びアルミニウム膜を除去し、希弗酸で洗浄した
後純水で洗浄し、乾燥した（第１図Ｃ）。

次に、ウェット酸素雰囲気中で1100℃２時間の酸化処
理を行い、β−SiC単結晶表面上に約500オンクストロー
ムの酸化層16を形成した（第１図Ｄ）。フォトリソグラ
フィにより形成したレジストをマスクとしてソース領域
12a、ドレイン12b上の酸化膜16の一部を弗酸によりエッ
チング除去し、接続部24を形成した（第１図Ｅ）。

レジスト除去後、真空蒸着法により厚さ約１マイクロ
メートルのアルミニウム膜を形成した。更に、フォトリ
ソグラフィにより形成したレジストをマスクとして一部
のアルミニウム膜を燐酸によりエッチング除去し、ソー
ス電極18、ゲート電極22、ドレイン電極20の各電極を形
成した。レジスト除去後、窒素雰囲気中で450℃、20分
のアニールを行ってβ−SiCを用いたMOS・FETを作製し
た（第１図Ｆ）。

また、エッチング及び酸化により形成したＮ型β−Si
C層12とＰ型基板10との接合端面は、リアクティブイオ
ンエッチングの条件を適当に選ぶことにより、電解集中
が生じない程度の平坦性を得ることができる。

更に、エッチング時に結晶に生じた欠陥も数百オング
ストローム程度の酸化層16を形成する際除去することが
できる程度に抑えることができる。このため、Ｎ型β−
SiC層12とＰ型の基板10の接合端面を介して流れるドレ
インリーク電流を十分小さなものとできる。

なお、本実施例では、各電極18,20,22にアルミニウム
を用いているが、これは実験の簡便さから使用したもの
であって、ポリシリコン、シリサイドあるいは高融点金
属電極を用いたほうが高温使用時に有利なことはいうま
でもない。

次に、このようにして作製したβ−SiCを用いたMOS・
FETの動作例について第２図に基づいて説明する。この
動作例は、ソース電極18をアースとし、ドレイン電極20
に０〜5V、ゲート電極22に−１〜8Vの範囲内の電圧を印
加した場合におけるゲート電圧に対するドレイン電圧と
ドレイン電流の値をカーブトレーサにより観測したもの
である。

作製したMOS・FETの室温での代表的な特性を第３図に
示す。同図よりゲート電圧によりドレシン電流が変化を
示していることは明らかである。またゲート電圧がゼロ
ボルト以下のときドレイン電流はほとんど見られない。
従ってドレインリーク電流のない良好な特性のMOS・FET
が作製されていることが理解される。また、同一素子の
400℃における特性を第４図に示す。ゲート電圧がゼロ
ボルト以下の時にもドレイン電流が見られるが、400℃
の温度においてもゲート電圧によりドレイン電流が変化
を示していることは明らかであり、ソース、ドレインと
基板及びチャネル領域の伝導型の異なる構造の横型MOS
・FETのでは初めて400℃でのトランジスタ動作を確認す
ることができた。

参考として、従来のSi半導体を用いたMOS・FETの同一
測定法による室温及び400℃での特性を第６図及び第７
図に示す。室温では極めて良好なトランジスタ特性を示
しているが、400℃ではドレシンリーク電流が極めて大
きくトランジスタとして機能しなくなっていることは明
らかである。

なお、このような発明の実施例と従来例の比較の一例
を数値をもって現わせば、次のようになる。

（Ａ）この発明の実施例条件ドレイン面積250μｍ×320μｍロ,400℃,Vd＝4V, リーク電流約300μA,0.38A/cm² （Ｂ）従来例条件ドレイン面積11μｍ×20μｍロ,400℃,Vd＝4V, リーク電流約4mA,1,800A/cm² 以上により本発明の優秀性が理解される。

【図面の簡単な説明】

第１図はこの発明に係るβ−SiCを用いたMOS・FETの一
実施例及びその製造方法を示す説明図、第２図は同実施例に係るMOS・FETのトランジスタ特性測
定時の回路構成図、第３図は同実施例におけるMOS・FETの室温におけるトラ
ンジスタ特性を示す特性図、第４図は同実施例のMOS・FETの400℃におけるトランジ
スタ特性を示す特性図、第５図は従来のSi半導体を用いたMOS・FETの構造及び製
造方法を示す説明図、第６図は同従来例のMOS・FETの室温におけるトランジス
タ特性を示す特性図、第７図は同従来例のMOS・FETの400℃におけるトランジ
スタ特性を示す特性図である。 10……基板 12……Ｎ型β−SiC層 10a……チャネル領域 12a……ソース領域 12b……ドレイン領域 16……酸化層 18……ソース電極 20……ドレイン電極 22……ゲート電極

Claims

(57)【特許請求の範囲】

【請求項１】半導体からなる基板と、この基板に接合形
成された基板とは異なる導電型の半導体からなるソース
領域及びドレイン領域を有するMOS・FETにおいて、基板をＰ型β−SiCによって形成すると共に、ソース領域及びドレイン領域を基板上に積層したＮ型β
−SiCによって形成したことを特徴とするβ−SiCを用い
たMOS・FET。
【請求項２】Ｐ型β−SiCからなる基板上にエピタキシ
ャル成長によってＮ型β−SiC層を形成する工程と、上記Ｎ型β−SiC層のソース及びドレインとなる領域以
外の領域をガスプラズマを用いたリアクティブイオンエ
ッチングにより除去し、基板のチャネル領域を挟んでＮ
型β−SiC層からなるソース領域及びドレイン領域を形
成する工程と、上記ソース領域、ドレイン領域及びチャネル領域の上面
に酸化層を形成する工程と、この酸化層の上記ソース領域及びドレイン領域上に位置
する個所の一部を除去し電極接続部を形成する工程と、ソース領域に電極接続部を介し接続されたソース電極
と、ドレイン領域に電極接続部を介し接続されたドレイ
ン電極と、チャネル領域の上部に酸化層を介し設けられ
たゲート電極を形成する工程と、を有することを特徴とするβ−SiCを用いたMOS・FETの
製造方法。